【課題】半導体基板にスルーホールを形成する工程や、半導体基板を裏面から研磨する工程は、非常に長い時間を要し生産性を低下させる要因となる。また、半導体基板を積層する構造であるため、積層して形成された半導体集積回路は厚くなり機械的な柔軟性に劣っている。
【解決手段】複数の基板上に剥離層を形成し、剥離層上に半導体素子、および貫通配線のための開口部を形成する。そして、半導体素子を有する層を基板から剥離し、重ね合わせて積層し、開口部に導電性を有する層を形成して貫通配線を形成することによって半導体集積回路を作製する。 （もっと読む）

スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）手段を得る。ＳＲＡＭ手段は、第１ノード（Ａ）とビット線バーとの間を接続する、第１パスゲートＦＥＴ（Ｔ６）を有する。第２パスゲートＦＥＴ（Ｔ１）は、第２ノード（Ｂ）とビット線（ＢＬ）との間を接続する。第２ノード（Ｂ）は、第１パスゲートＦＥＴ（Ｔ６）に接続し、第１パスゲートＦＥＴ（Ｔ６）は、第２ノード（Ｂ）の電圧（Ｖ_Ｂ）に基づいて切り替わる。第１ノード（Ａ）は、第２パスゲートＦＥＴ（Ｔ１）に接続する。第２パスゲートＦＥＴ（Ｔ１）は、第１ノード（Ａ）の電圧（Ｖ_Ａ）により切り替わる。
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本主題の態様のひとつは、トランジスタの形成方法に関する。本方法の或る実施形態では、結晶質基板上に、非晶質半導体材料でつくった柱をつくり、固相エピタキシー工程を施して、結晶質基板を結晶成長の種として使い、非晶質半導体材料を結晶化する。この柱の厚さは、リソグラフィ基準寸法以下となっている。トランジスタボディを、結晶化した半導体柱内の第一のソース／ドレイン領域と第二のソース／ドレイン領域の間につくる。サラウンディングゲート絶縁体を半導体柱の周りにつくってから、サラウンディングゲートを半導体柱の周りにそのサラウンディングゲート絶縁体を間に挟んでつくる。他の態様についても本明細書に開示してある。
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【課題】支持体領域の第１半導体層を十分にウエットエッチングできるようにした半導体装置の製造方法を提供する。
【解決手段】ＳＢＳＩ法を用いて半導体装置を製造する方法であって、支持体領域２１０は、第１支持体領域２１１と、第１支持体領域と直交する第２支持体領域２１２と、第１支持体領域２１１と第２支持体領域２１２との交差領域２２０から第１支持体領域２１１の長手方向に突出した第１突出領域２１３と、交差領域２２０から第２支持体領域２１２の長手方向に突出した第２突出領域２１４とを有し、支持体保持領域２３０は、第１突出領域２１３と平面視で重なり且つ交差領域２２０から離れた位置と、第２突出領域２１４と平面視で重なり且つ交差領域２２０から離れた位置とに設けられている。このような構成であれば、交差領域２４０の隅付近に隙間２４０が生じ、その隙間２４０にＳｉＧｅ層の側面を露出する開口面を形成することができる。 （もっと読む）

【課題】ボディコンタクト構造を採らなくても、パスゲートリークの発生を防止できるようにした半導体装置及びその製造方法を提供する。
【解決手段】複数のメモリセル５０からなるＳＲＡＭを有する半導体装置であって、メモリセル５０を構成するパスゲートトランジスタＱ５，Ｑ６は（シリコン基板に直接形成された）バルクトランジスタであり、それ以外のトランジスタＱ１〜Ｑ４は（シリコン基板に部分的に形成されたＳＯＩ構造のＳｉ層に形成された）ＳＯＩトランジスタである。このような構成であれば、パスゲートトランジスタＱ５，Ｑ６の基板電位を例えばＧＮＤに固定することができ、パスゲートトランジスタＱ５，Ｑ６のチャネル領域下部における電荷の蓄積を防止することができる。 （もっと読む）

【課題】リーク電流を効果的に抑制するための技術を提供する。
【解決手段】絶縁表面を有する基板上にＰチャネル型ＴＦＴを有し、前記Ｐチャネル型ＴＦＴの活性層のゲイト電極と重なる領域に、Ｐ型を付与する不純物元素が添加された第１の領域を有し、前記Ｐチャネル型ＴＦＴの活性層は、前記第１の領域を囲むように設けられたＮ型の導電型の第２の領域を有する半導体装置を提供する。こうして、電流パスとなり易い箇所にエネルギー的に障壁の高い領域を形成してリーク電流の発生（ショートチャネルリーク）を防ぐことができる。 （もっと読む）

【課題】プレーナ型トランジスタとフィンの２つの側面にチャネルが形成されるフィン型トランジスタとフィンの２つの側面と上面の合計３面にチャネルが形成されるトライゲート型トランジスタを基板上に搭載した半導体装置の個々の半導体素子の特性を変化させて所望の特性をもつ半導体装置を提供することである。
【解決手段】半導体基板と、半導体基板内に形成された素子分離層と、半導体基板表面に対して略平行な方向に電流が流れるプレーナ型トランジスタからなるプレーナ型トランジスタ領域と、半導体基板表面に対して略垂直に形成されたフィンの側面上を半導体基板表面に対して略平行な方向に電流が流れるフィン型トランジスタからなるフィン型トランジスタ領域とを備え、素子分離層の高さは、プレーナ型トランジスタ領域の方がフィン型トランジスタ領域よりも大きく、かつ、フィン型トランジスタ領域は複数の素子分離層の高さを有するものとする。 （もっと読む）

【課題】バックゲート型のフィンFETを使いながらも十分なSNMを得ることのできるSRAMセルを有する半導体装置を提供する。
【解決手段】複数のフィンフィールドエフェクトトランジスタで構成され、前記複数のフィンフィールドエフェクトトランジスタの中の少なくとも１つの前記トランジスタが、第１ゲート電極と第２ゲート電極を持ち、前記第１ゲート電極の電位を制御してチャネルを形成し、前記第２ゲート電極の電位を制御してデータの書き込み時に閾値電圧を低下させるセパレートゲート型のダブルゲートフィールドエフェクトトランジスタであるSRAMセルを有する半導体装置による。 （もっと読む）

【課題】従来の半導体装置は、微細な素子を形成する場合、微細なピッチを有するパターンのマスクを複数用い、それぞれのマスクに対して、高精度な位置合わせと高精度かつ高精細な露光とを行うため、製造コストが高く、製造工程に多くの時間を必要とする問題がある。
【解決手段】本発明にかかる半導体装置は、ソース、ドレイン、ゲートとからなる素子を有する半導体装置であって、素子は、基板上に互いに分離して形成され、それぞれがソース又はドレインとなる第１、第２の領域と、一部が第１、第２の領域の対向する面に挟まれ、基板に埋め込まれて形成されるゲート電極とを有し、ゲート電極はゲート幅方向に、第１、第２の領域のゲート幅方向の長さよりも長く、第１、第２の領域に挟まれない第３の領域を有するものである。 （もっと読む）

【課題】ＦｉｎＦＥＴ素子などを含む高密度集積回路を製造するための方法を提供する。
【解決手段】回路パターン（１００）を半導体基板（３００）のデバイス層（３２０）に形成する方法は、回路パターン（１００）を２つの直交するサブパターン（２００，２１０）に分解することと、第１サブパターンのパターンを、デバイス層（３２０）の上に横たわるハードマスク層（３３０，５００）に転写することと、他方のサブパターンのパターンを、パターン化したハードマスク層（３３０，５００）の上に横たわる感光層（３５０）に転写することと、パターン化したハードマスク層（３３０，５００）およびパターン化した感光層（３５０）をマスクとして用いてデバイス層（３２０）のパターニングを行うことと、パターン化したハードマスク層（３３０，５００）およびパターン化した感光層（３５０）を除去することを含む。 （もっと読む）

【課題】高集積ＳＲＡＭに好適な積層メモリセルを提供する。
【解決手段】高集積ＳＲＡＭに好適な積層メモリセルにおいて、第１層に形成された第１，２プルダウントランジスタと、前記第１層の上部に位置した第２層に形成され、前記第１，２プルダウントランジスタとそれぞれ連結されてインバータラッチを形成する第１，２プルアップトランジスタと、前記第２プルダウントランジスタのゲートとビットラインとの間に接続され、前記第１層または第２層の上部に位置した第３層に形成されるパストランジスタと、を備える。 （もっと読む）

【課題】本発明の課題は、待機時にある電位に固定する必要がある回路を駆動する回路のリーク電流低減を実現する技術を提供することにある。
【解決手段】ゲート酸化膜厚の厚さが違うダブルゲート型トランジスタを用いて、そのトランジスタの酸化膜厚が薄いゲートはオフさせ、酸化膜厚が厚いゲートをオンさせることで電位が変化しないノードを駆動し、回路ブロックのリーク電流を低減する回路自体のリーク電流および回路ブロックのリーク電流を低減する。 （もっと読む）

【課題】 共存論理デバイスを有するバック・ゲート制御ＳＲＡＭのための基板解決策を提供する。
【解決手段】 少なくとも１つの論理デバイス領域と少なくとも１つのスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイス領域とを含み、各デバイス領域がダブル・ゲート電界効果トランジスタ（ＦＥＴ）を含み、異なるデバイス領域内のＦＥＴデバイスのパフォーマンスを改善するためにそれぞれのＦＥＴデバイスのバック・ゲートが特定のレベルまでドーピングされる半導体構造を提供する。特に、ＳＲＡＭデバイス領域内のバック・ゲートは、論理デバイス領域内のバック・ゲートより高濃度ドーピングされる。短チャネル効果を制御するために、論理デバイス領域内のＦＥＴデバイスはドープ・チャネルを含み、ＳＲＡＭデバイス領域内のＦＥＴデバイスはドープ・チャネルを含まない。ソース／ドレイン領域下の低ネット・ドーピングおよびチャネル下の高ネット・ドーピングを有する不均一側方ドーピング・プロファイルにより、論理デバイスに関する追加のＳＣＥ制御がもたらされるであろう。 （もっと読む）

【課題】トラップの電子の捕獲、放出によるしきい値電圧の変動を小さくすることができる半導体装置を得る。
【解決手段】半導体基板１１と、この半導体基板１１の表面上にゲート絶縁膜を介して形成されて半導体基板１１中での電荷の移動を電気的に制御する少なくとも１つのゲート電極１３とを備えた半導体装置であって、半導体基板１１は、不純物が添加された半導体で構成され、不純物の濃度が表面の位置で最も低く表面から深い位置となるほど高くなるようにされている。チャネル界面の不純物濃度のみ低下させ、基板１１の奥の濃度を上昇させることで、しきい値電圧Ｖｔｈを所定の電圧に保ちながら、導電チャネルを流れる電流の不均一性を緩和してトラップによるしきい値変動ΔＶｔｈを抑制することができる。 （もっと読む）

逆Ｔ型電界効果トランジスタ(10)を製造する方法を提供する。該方法は、基板(12)上に水平活性化領域(14)及び垂直活性化領域(16)を製造することを含む。該方法は更に、垂直活性化領域の第1の側及び垂直活性化領域の第2の側に側壁スペーサ(22)を形成することを更に有する。該方法は更に、側壁スペーサで被覆されていない水平活性化領域の一部を除去することを含む。該方法は更に側壁スペーサを除去することを含む。該方法は更に、水平活性化領域の少なくとも第1の部分及び垂直活性化領域の少なくとも第1の部分の上にゲート誘電体(26)を形成することを含む。該方法は更に、ゲート誘電体の上にゲート電極(28)を形成することを含む。該方法は更に、水平活性化領域の少なくとも第2の部分及び垂直活性化領域の少なくとも第2の部分の上にソース領域(30)及びドレイン領域(32)を形成することを含む。
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半導体デバイスを製造する方法が提供される。この方法は、縦型活性領域（５６）と該縦型活性領域（５６）の両側に延在する水平活性領域（５４）とを有する第１のトランジスタ（９４）を形成する工程を含んでいる。この方法はまた、縦型活性領域（５８）を有する第２のトランジスタ（９６）を形成する工程を含んでいる。この方法は更に、縦型活性領域（６０）と該縦型活性領域（６０）の片側のみに延在する水平活性領域（５４）とを有する第３のトランジスタ（９８）を形成する工程を含んでいる。
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【課題】トランジスタの駆動力を調整する。
【解決手段】ＳＲＡＭアクセス領域ＳＡにおけるＮ型のＭＩＳトランジスタの上に、圧縮応力含有絶縁膜５０および引っ張り応力含有絶縁膜５１を形成する。一方、ＳＲＡＭドライブ領域ＳＤにおけるＮ型のＭＩＳトランジスタの上に、引っ張り応力含有絶縁膜５１を形成する。 （もっと読む）

【課題】 浮遊ゲートの周囲の絶縁体の絶縁性の向上と、浮遊ゲート中の酸化した金属超微粒子の割合の低減を可能とする不揮発性半導体記憶素子および製造方法を提供すること。
【解決手段】 ギブスの酸化物生成自由エネルギーが、０℃〜１２００℃の範囲内で、Ｓｉのそれよりも高い元素である難酸化性物質からなる浮遊ゲートと、同浮遊ゲートの周囲を囲む、同エネルギーがＳｉと同じまたはＳｉよりも低い易酸化性物質の酸化物からなる絶縁体を有する不揮発性半導体記憶素子の製造方法において、難酸化性物質の浮遊ゲートが物理的形成法を用いて形成され、易酸化性物質の酸化物が物理的形成法または化学的形成法を用いて形成され、ゲート絶縁膜を形成した後に、酸化用気体と還元用気体との混合気体中で、０℃〜１２００℃までの温度範囲内において難酸化性物質のみを還元し、易酸化性物質の酸化物のみを酸化するように、混合気体の混合比および温度を制御して熱処理を行う構成を有している。 （もっと読む）

【課題】 カーボンナノチューブ（ＣＮＴ）トランジスタを用いる半導体装置のレイアウト面積を縮小する。
【解決手段】 半導体装置は、第１の電極１０３と、第１の層間絶縁膜１０４を挟み第１の電極に対向する第２の電極１０６と、第１及び第２の電極間を貫通する第１のＣＮＴ部１０８と、第１の層間絶縁膜１０４と第１のＣＮＴ部１０８との間に介在する第１のゲート絶縁膜１０７と、第１の層間絶縁膜１０４中に形成され且つ第１のゲート絶縁膜１０７に接する第１のゲート電極１０５とを備える。更に、第２の層間絶縁膜１１４を挟み第２の電極と対向する第３の電極１１６と、各々第１のものと同様に構成された第２のゲート絶縁膜１１７、第２のＣＮＴ部１１８及び第２のゲート電極１１５を備える。各々の電極、ゲート絶縁膜、ＣＮＴ部、ゲート電極により、垂直に配置された第１及び第２の電界効果トランジスタ１５１及び１５２が構成されている。 （もっと読む）

【課題】スイッチング速度、とくにオン状態からオフ状態への高速でのスイッチングが可能なサイリスタ構成の半導体装置、さらにはこのような半導体装置の駆動方法および製造方法を提供する。
【解決手段】ｐ型領域ｐ１、ｎ型領域ｎ１、ｐ型領域ｐ２、およびｎ型領域ｎ２がこの順に接して設けられた半導体層１０１と、両端部に配置されたｐ型領域ｐ１に接続されたアノード電極Ａと、ｎ型領域ｎ１に接続されたカソード電極Ｋ電極と、中央に配置されたｐ型領域ｐ２に接続されたゲート電極Ｇ１，Ｇ２とを備えた半導体装置１において、ゲート電極は、ｐ型領域ｐ２を構成する半導体層１０１部分を挟んで対向配置されている。 （もっと読む）