半導体装置の製造方法
【課題】支持体領域の第１半導体層を十分にウエットエッチングできるようにした半導体装置の製造方法を提供する。
【解決手段】ＳＢＳＩ法を用いて半導体装置を製造する方法であって、支持体領域２１０は、第１支持体領域２１１と、第１支持体領域と直交する第２支持体領域２１２と、第１支持体領域２１１と第２支持体領域２１２との交差領域２２０から第１支持体領域２１１の長手方向に突出した第１突出領域２１３と、交差領域２２０から第２支持体領域２１２の長手方向に突出した第２突出領域２１４とを有し、支持体保持領域２３０は、第１突出領域２１３と平面視で重なり且つ交差領域２２０から離れた位置と、第２突出領域２１４と平面視で重なり且つ交差領域２２０から離れた位置とに設けられている。このような構成であれば、交差領域２４０の隅付近に隙間２４０が生じ、その隙間２４０にＳｉＧｅ層の側面を露出する開口面を形成することができる。
【解決手段】ＳＢＳＩ法を用いて半導体装置を製造する方法であって、支持体領域２１０は、第１支持体領域２１１と、第１支持体領域と直交する第２支持体領域２１２と、第１支持体領域２１１と第２支持体領域２１２との交差領域２２０から第１支持体領域２１１の長手方向に突出した第１突出領域２１３と、交差領域２２０から第２支持体領域２１２の長手方向に突出した第２突出領域２１４とを有し、支持体保持領域２３０は、第１突出領域２１３と平面視で重なり且つ交差領域２２０から離れた位置と、第２突出領域２１４と平面視で重なり且つ交差領域２２０から離れた位置とに設けられている。このような構成であれば、交差領域２４０の隅付近に隙間２４０が生じ、その隙間２４０にＳｉＧｅ層の側面を露出する開口面を形成することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、支持体領域の第１半導体層（例えば、ＳｉＧｅ層）を十分にウエットエッチングできるようにした技術に関する。
【背景技術】
【０００２】
近年半導体分野において、シリコン・オン・インシュレータなど、絶縁膜基板上の半導体膜にデバイスを形成する技術の開発が盛んとなってきている。特に、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板に形成されるデバイス（即ち、ＳＯＩデバイス）は、低消費電力・高速で、尚且つ低電圧駆動を実現できる可能性を備えている。
ＳＯＩ基板の製造方法としては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法や、２枚のシリコン基板をその間に酸化膜を介在させて貼り合わせる貼り合せ法等が知られているが、いずれもその方法は特殊なプロセスや特殊な装置を用いたものであり、通常のＣＭＯＳプロセスでは作ることができない。このため最近では、通常のＣＭＯＳプロセスのみによって、バルクのシリコン基板にＳＯＩ構造を形成可能なＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｂｏｎｄｉｎｇ Ｓｉｌｉｃｏｎ Ｉｓｌａｎｄ）法が注目されてきている（例えば、非特許文献１参照。）。
【非特許文献１】Ｔ．Ｓａｋａｉ ｅｔ ａｌ．，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一般に、集積回路ではアクティブ層の平面視での形状（以下、「平面形状」という。）は任意であり、必ずしも平面視で長方形である必要はない。例えばＳＲＡＭのメモリセルでは、レイアウトの都合からアクティブ層の一部の平面形状をＬ字型とする場合が多い。Ｌ字型のアクティブ層をＳＢＳＩ法で形成する場合、支持体をバランス良く支持するために、図１１に示すように、平面形状がＬ字である支持体領域７０１の角部に支持体保持領域７０２を配置する必要がある。
【０００４】
しかしながら、図１１に示すように支持体保持領域７０１を設けると、ＳＢＳＩ法でＳｉＧｅ層をエッチングする際に、エッチャントを導入する開口面はＬ字の内角側にしか形成されなかったので、図１１の実線矢印で示すように、ウエットエッチングは一方向から角部の中心に向けて進行することとなる。そのため、従来例ではＳｉＧｅ層のエッチング距離が長く、エッチャントが支持体領域７０１の奥深い所７０３まで十分に届かない（即ち、ＳｉＧｅ層を十分にウエットエッチングできない）おそれがあった。
【０００５】
本発明は、このような解決すべき問題に着目してなされたものであって、支持体領域の第１半導体層を十分にウエットエッチングできるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
〔発明１〕 上記目的を達成するために、発明１の半導体装置の製造方法は、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもウエットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、支持体保持領域の前記第２半導体層及び前記第１半導体層をエッチングして除去することによって、当該支持体保持領域に前記半導体基材を底面とする穴を形成する工程と、前記半導体基材上に支持体膜を形成して前記穴を埋め込み且つ前記第２半導体層を覆う工程と、支持体領域を覆い、
それ以外の領域を露出するマスクパターンを前記支持体膜上に形成する工程と、前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層を順次ドライエッチングすることによって、前記穴の底面で前記半導体基材と接する支持体を形成すると共に、当該支持体下に前記第１半導体層の側面を露出する開口面を形成する工程と、前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に絶縁膜を形成する工程と、を含み、前記支持体領域は、第１支持体領域と、前記第１支持体領域と交差する第２支持体領域と、前記第１支持体領域と前記第２支持体領域との交差領域から前記第１支持体領域の長手方向に突出した第１突出領域と、前記交差領域から前記第２支持体領域の長手方向に突出した第２突出領域とを有し、前記支持体保持領域は、前記第１突出領域と平面視で重なり且つ前記交差領域から離れた位置又は、前記第２突出領域と平面視で重なり且つ前記交差領域から離れた位置、の少なくとも一方に設けられていることを特徴とするものである。
【０００７】
ここで、「半導体基材」は例えばバルクのシリコン（Ｓｉ）基板である。また、「第１半導体層」は例えばエピタキシャル成長によって得られるシリコンゲルマニウム（ＳｉＧｅ）層であり、「第２半導体層」は例えばエピタキシャル成長によって得られるＳｉ層である。さらに、「支持体膜」、「絶縁膜」は例えばシリコン酸化膜（ＳｉＯ2）である。
発明１の半導体装置の製造方法によれば、交差領域の隅付近に隙間が生じ、その隙間に第１半導体層の側面を露出する開口面を形成することができるので、複数の開口面を通して交差領域の第１半導体層をウエットエッチングすることができる。複数方向から交差領域の中心に向かってウエットエッチングが進行するので、交差領域の第１半導体層を十分に除去することができる。
【０００８】
〔発明２〕 発明２の半導体装置の製造方法は、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもウエットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、支持体保持領域の前記第２半導体層及び前記第１半導体層をエッチングして除去することによって、当該支持体保持領域に前記半導体基材を底面とする穴を形成する工程と、前記半導体基材上に支持体膜を形成して前記穴を埋め込み且つ前記第２半導体層を覆う工程と、支持体領域を覆い、それ以外の領域を露出するマスクパターンを前記支持体膜上に形成する工程と、前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層を順次ドライエッチングすることによって、前記穴の底面で前記半導体基材と接する支持体を形成すると共に、当該支持体下に前記第１半導体層の側面を露出する開口面を形成する工程と、前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に絶縁膜を形成する工程と、を含み、前記支持体領域は、第１支持体領域と、前記第１支持体領域と交差する第２支持体領域と、前記第１支持体領域と前記第２支持体領域との交差領域から突出した突出領域とを有し、前記支持体保持領域は、前記突出領域と平面視で重なり且つ前記交差領域から離れた位置に設けられていることを特徴とするものである。
【０００９】
このような構成であれば、交差領域の周囲に第１半導体層の側面を露出する開口面を広く形成することができるので、交差領域の第１半導体層を効率良くウエットエッチングすることができる。複数方向から交差領域の中心に向かってウエットエッチングが進行するので、交差領域の第１半導体層を十分に除去することができる。
【００１０】
〔発明３〕 発明３の半導体装置の製造方法は、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもウエットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、支持体保持領域の前記第２半導体層及び前記第１半導体層をエッチングして除去することによって、当該支持体保持領域に前記半導体基材を
底面とする穴を形成する工程と、前記半導体基材上に支持体膜を形成して前記穴を埋め込み且つ前記第２半導体層を覆う工程と、支持体領域を覆い、それ以外の領域を露出するマスクパターンを前記支持体膜上に形成する工程と、前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層を順次ドライエッチングすることによって、前記穴の底面で前記半導体基材と接する支持体を形成すると共に、当該支持体下に前記第１半導体層の側面を露出する開口面を形成する工程と、前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に絶縁膜を形成する工程と、を含み、前記支持体領域は、第１支持体領域と、前記第１支持体領域と交差する第２支持体領域と、前記第１支持体領域と前記第２支持体領域との交差領域以外の、前記第１支持体領域又は前記第２支持体領域の少なくとも一方から突出した突出領域とを有し、前記支持体保持領域は、前記突出領域と平面視で重なり且つ、前記交差領域と前記第１支持体領域及び前記第２支持体領域の全ての領域から離れた位置に設けられていることを特徴とするものである。
【００１１】
このような構成であれば、第１半導体層の側面を露出する開口面を広く形成することができるので、交差領域の第１半導体層を効率良くウエットエッチングすることができる。複数方向から交差領域の中心に向かってウエットエッチングが進行するので、交差領域の第１半導体層を十分に除去することができる
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて説明する。
（１）第１実施形態
図１（Ａ）は、本発明の第１実施形態に係る支持体領域１１０と支持体保持領域１３０との位置関係の一例を示す平面図である。
図１（Ａ）に示すように、第１実施形態に係る半導体装置の製造方法では、支持体領域１１０は、第１支持体領域１１１と、この第１支持体領域１１１と直交する第２支持体領域１１２と、第１支持体領域１１１と第２支持体領域１１２とが交差する領域（即ち、交差領域）１２０から第１支持体領域１１１の長手方向（即ち、延長線方向）に突出した第１突出領域１１３と、交差領域１２０から第２支持体領域１１２の長手方向に突出した第２突出領域１１４とからなる。そして、支持体保持領域１３０は、第１突出領域１１３と平面視で重なり且つ交差領域１２０から離れた位置と、第１突出領域１１４と平面視で重なり且つ交差領域１２０から離れた位置とにそれぞれ設けられている。このような支持体領域１１０と支持体保持領域１３０との位置関係により、交差領域１２０の隅付近には隙間１４０が生じる。
【００１３】
図９（Ａ）〜図１０（Ｄ）は、ＳＢＳＩ法を用いた半導体装置の製造方法を示す断面図である。まず始めに、ＬＯＣＯＳ法によって、バルクのシリコンウエーハであるシリコン基板１の表面に素子分離層５を形成する。この素子分離層５は、ＳＢＳＩ法を施す領域（以下、「ＳＢＳＩ領域」という。）と、バルクトランジスタを形成する領域（以下、「バルク領域」という。）とを分離するものであり、例えばシリコン酸化膜（ＳｉＯ2膜）か
らなる。
【００１４】
次に、図９（Ｂ）に示すように、シリコン基板１上にＳｉＧｅ層８を形成し、その上にＳｉ層９を形成する。ＳｉＧｅ層８及びＳｉ層９は、それぞれエピタキシャル成長によって形成する。ＳｉＧｅ層８の膜厚は例えば１０〜２００［ｎｍ］程度であり、Ｓｉ層９の膜厚は例えば１０〜２００［ｎｍ］程度である。
次に、フォトリソグラフィによって、例えば、ＳＢＳＩ領域の内側にある支持体保持領域１３０を露出し、それ以外の領域を覆うレジストパターン２１をシリコン基板１上に形成する。図１（Ａ）に示したように、支持体保持領域１３０の平面形状は例えば矩形である。そして、このレジストパターン２１をマスクに支持体保持領域１３０のＳｉ層９とＳ
ｉＧｅ層８とを順次エッチングして、シリコン基板１表面を底面とする穴を形成する。穴を形成した後で、レジストパターン２１を除去する。
【００１５】
次に、図９（Ｃ）に示すように、シリコン基板１の上方全体に支持体膜２３を形成する。この支持体膜２３は例えばＳｉＯ2膜であり、ＣＶＤなどの方法により形成する。支持
体膜２３の膜厚は、例えば４０００［Å］程度である。支持体膜２３を形成した後、図９（Ｃ）に示すように、支持体領域１１０を覆い、それ以外の領域を露出するレジストパターン２５を支持体膜２３上に形成する。そして、このレジストパターン２５をマスクに支持体膜２３をエッチングして、図９（Ｄ）に示すように支持体３１を形成する。なお、ＳＢＳＩ法では支持体領域１１０から支持体保持領域１３０を差し引いた残りの領域がアクティブ層、即ち、ＳＯＩ構造を形成する領域（以下、「ＳＯＩ形成領域」という。）となる。
【００１６】
次に、図１０（Ａ）において、支持体３１下から露出しているＳｉ層９とＳｉＧｅ層８とを順次ドライエッチングして除去する。このドライエッチングではレジストパターン２５（図９（Ｄ）参照。）をマスクとして使用しても良いし、支持体膜２３を（ハード）マスクとして使用しても良い。支持体膜２３のエッチングには例えばＣＦ4を含むガスをエ
ッチングガスとして使用し、Ｓｉ層９／ＳｉＧｅ層８のエッチングには例えばＣｌ2とＯ2とを含むガスをエッチングガスとして使用する。これにより、支持体３１下にＳｉ層９の側面とＳｉＧｅ層８の側面とを露出した開口面を形成する。
ここで、図１（Ａ）に示したように、支持体領域１１０と支持体保持領域１３０との位置関係により、交差領域１２０の隅付近には隙間１４０が生じているので、その隙間１４０にもＳｉＧｅ層８の側面を露出する開口面が形成される。
【００１７】
次に、レジストパターン２５（図９（Ｄ）参照。）をシリコン基板１上から除去する。そして、支持体３１に形成された複数の開口面を介して、フッ硝酸等のエッチング液をＳｉＧｅ層８及びＳｉ層９に接触させることにより、ＳｉＧｅ層８だけをエッチングして除去する。これにより、図１０（Ｂ）に示すように、シリコン基板１とＳｉ層９との間に空洞部３３を形成する。図１（Ａ）に示すように、ここでは複数方向から交差領域１２０の中心に向かってウエットエッチングが進行するので、交差領域１２０（図１（Ａ）参照。）のＳｉＧｅ層も十分に除去することができ、そこに空洞部３３を形成することができる。
【００１８】
次に、シリコン基板１を熱酸化する。このとき、Ｏ2等の酸化種は、支持体３１下から
露出したシリコン基板１の表面だけでなく、開口面を通って空洞部３３内にも到達する。従って、図１０（Ｃ）に示すように、空洞部３３内にＳｉＯ2膜３５が形成される。この
空洞部内に形成されたＳｉＯ2膜３５がＳＯＩ構造のＢＯＸ層となる。
次に、ＣＶＤなどの方法によりシリコン基板１の上方全面にＳｉＯ2膜を形成して、穴
ｈ等を埋め込む。そして、図１０（Ｄ）に示すように、例えばＣＭＰによってＳｉＯ2膜
３７を研削して、シリコン基板１の上方全面を平坦化する。さらに、シリコン基板１に希フッ酸を用いたウエットエッチングを施して、Ｓｉ層９の表面を露出させる。これにより、Ｓｉ層９の上面が露出し、且つＳｉ層９の下方及び側方がＳｉＯ2膜３５や支持体３１
で素子分離された構造（即ち、ＳＯＩ構造）が、ＳＯＩ形成領域のシリコン基板１上に完成する。
【００１９】
このように、本発明の第１実施形態に係る半導体装置の製造方法によれば、交差領域１２０の隅付近に隙間１４０が生じ、その隙間１４０にＳｉＧｅ層８の側面を露出する開口面を形成することができるので、複数の開口面を通して交差領域１２０のＳｉＧｅ層８をウエットエッチングすることができる。複数方向から交差領域１２０の中心に向かってウエットエッチングが進行するので、交差領域１２０のＳｉＧｅ層８を十分に除去すること
ができる。
【００２０】
その結果、図１（Ｂ）に示すように、平面形状がＬ字のアクティブ層１５０を形成することができる。このＬ字のアクティブ層１５０に例えばＣＭＯＳを形成する場合には、図１（Ｂ）に示すように、アクティブ層１５０に平面視でそれぞれ交差するようにゲート電極１６０を形成すれば良い。
ここでは、シリコン基板１が本発明の「半導体基材」に対応し、ＳｉＧｅ層８が本発明の「第１半導体層」に対応し、Ｓｉ層が本発明の「第２半導体層」に対応している。また、レジストパターン２５が本発明の「マスクパターン」に対応し、ＳｉＯ2膜３５が本発
明の「絶縁膜」に対応している。
【００２１】
（２）第２実施形態
図２（Ａ）は、第２実施形態に係る支持体領域２００と支持体保持領域２３０との位置関係の一例を示す平面図である。この図２（Ａ）は、ＳＢＳＩ領域にＳＲＡＭのメモリセルを１セル形成する場合の例である。
【００２２】
図２（Ａ）に示すように、この第２実施形態ではＳＢＳＩ領域内に複数の支持体領域２００、２０１が存在している。その中で、支持体領域２００は境界線ｂを挟んで、支持体領域２１０と支持体領域２６０とに分けられる。支持体領域２１０はアクティブ層２４５（図２（Ｂ）参照。）を形成するための支持体が形成される領域である。また、支持体領域２６０はアクティブ層２９５（図２（Ｂ）参照。）を形成するための支持体が形成される領域である。
【００２３】
図２（Ａ）に示すように、支持体領域２１０は、第１支持体領域２１１と、この第１支持体領域２１１と直交する第２支持体領域２１２と、第１支持体領域２１１と第２支持体領域２１２との交差領域２２０から第１支持体領域２１１の長手方向に突出した第１突出領域２１３と、交差領域２２０から第２支持体領域２１２の長手方向に突出した第２突出領域２１４とからなる。
そして、支持体保持領域２３０は、第１突出領域２１３と平面視で重なり且つ交差領域２２０から離れた位置と、第２突出領域２１４と平面視で重なり且つ交差領域２２０から離れた位置とに設けられている。このような支持体領域２１０と支持体保持領域２３０との位置関係により、交差領域２２０の隅付近には隙間２４０が生じる。
【００２４】
このような構成であれば、交差領域２２０の隅付近に隙間が２４０生じ、その隙間２４０にＳｉＧｅ層８の側面を露出する開口面を形成することができるので、複数の開口面を通して交差領域２２０のＳｉＧｅ層８をウエットエッチングすることができる。図２（Ａ）の実線矢印で示すように、複数方向から交差領域２２０の中心に向かってウエットエッチングが進行するので、交差領域２２０のＳｉＧｅ層８を十分に除去することができる。
これにより、第１実施形態で説明したようなＳＢＳＩ法を経て、図２（Ｂ）に示すように、平面形状がＬ字のアクティブ層を形状正しく形成することができる。
【００２５】
図２（Ｂ）に示すＳＲＡＭは、６トランジスタで１メモリセルを構成するタイプの記憶装置である。ＭＯＳトランジスタＱ１、Ｑ３で一方のＣＭＯＳを構成し、ＭＯＳトランジスタＱ２、Ｑ４で他方のＣＭＯＳを構成している。また、ＭＯＳトランジスタＱ５、Ｑ６はパスゲートトランジスタであり、そのゲート電極はワード線Ｗに接続される。ＭＯＳトランジスタＱ５のソースはビット線Ｄ１に接続され、ＭＯＳトランジスタＱ６のソースはビット線Ｄ２に接続される。
【００２６】
図２（Ａ）と図１１とを比較して分かるように、第２実施形態と従来例との間では、支持体領域の平面形状は突出領域の有無を除いてほとんど違いがないので、図２（Ｂ）に示
したアクティブ層２４５、２９５の平面形状は、突出部２４６、２４７、２９６、２９７を除いて従来例とほぼ同じ形状となる。従って、従来のＳＲＡＭレイアウトをほとんど変更することなく使用することができる。既存のＳＲＡＭレイアウトに僅かな変更を施すだけで、交差領域２２０のＳｉＧｅ層を十分に除去することができるので、既存のＳＲＡＭレイアウトに対する本発明の適用が容易である。
【００２７】
図３は、第２実施形態に係るＳＲＡＭの一例を示す平面図である。この平面図は、１つのＳＢＳＩ領域の内側にＳＲＡＭのメモリセルを５セル形成する場合の例である。また、図４は、第２実施形態に係るＳＲＡＭの他の例を示す平面図である。
図３に示すように、ＳＢＳＩ法では、ＳＲＡＭのメモリセルを１つのＳＢＳＩ領域の内側に複数まとめて形成しても良いが、図４に示すように１つのＳＢＳＩ領域の内側にＳＲＡＭのメモリセルを１セルだけを形成する（即ち、メモリセルを１セル毎に素子分離する）ことが望ましい。このように、メモリセルを１セル毎に素子分離し、エピ領域を細かく分割することで、エピタキシャル成長法によって形成されるＳｉ層の結晶性を向上させることができる。
【００２８】
（３）第３実施形態
図５は、本発明の第３実施形態に係る支持体領域３１０と支持体保持領域３３０との位置関係の一例を示す平面図である。図５に示すように、この支持体領域３１０は、第１支持体領域３１１と、第１支持体領域３１１と直交する第２支持体領域３１２と、第１支持体領域３１１と第２支持体領域３１２との交差領域３２０から斜めに突出した突出領域３１３とからなる。そして、支持体保持領域３３０は、突出領域３１３と平面視で重なり且つ交差領域３２０から離れた位置に設けられている。
【００２９】
このような構成であれば、交差領域３２０の周囲にＳｉＧｅ層の側面を露出する開口面を広く形成することができるので、交差領域３２０のＳｉＧｅ層を効率良くウエットエッチングすることができる。複数方向から交差領域３２０の中心に向かってウエットエッチングが進行するので、交差領域３２０のＳｉＧｅ層を十分に除去することができる。
なお、この第３実施形態では、第１支持体領域３１１と第２支持体領域３１２が直交（即ち、直角に交わる）場合について説明したが、第１支持体領域３１１と第２支持体領域３１２の交差角度は直角に限定されるものではない。例えば、第１支持体領域３１１と第２支持体領域３１２とが交差して成す内側の角度は、６０゜でも良い。このような場合でも、直交の場合と同様の効果を得ることができる。
【００３０】
（４）第４実施形態
図６は、本発明の第４実施形態に係る支持体領域４１０と支持体保持領域４３０との位置関係の一例を示す平面図である。
この支持体領域４１０は、第１支持体領域４１１と、第１支持体領域４１１と直交する第２支持体領域４１２と、交差領域４２０以外の第１支持体領域４１１からその長手方向と直交する方向に突出した第１突出領域４１３と、交差領域４２０以外の第２支持体領域４１２からその長手方向と直交する方向に突出した第２突出領域４１４とからなる。そして、支持体保持領域４３０は、第１突出領域４１３と平面視で重なり且つ、交差領域４２０と第１支持体領域４１１及び第２支持体領域４１２の全ての領域から離れた位置と、第２突出領域４１４と平面視で重なり且つ、交差領域４２０と第１支持体領域４１１及び第２支持体領域４１２の全ての領域から離れた位置とにそれぞれ設けられている。つまり、この第４実施形態では、交差領域４２０ではなく、第１支持体領域４１１や第２支持体領域４１２の辺の一部に突起領域４１３、４１４を設けている。
【００３１】
また、図６に示すように任意の支持体保持領域４３０と、この支持体保持領域４３０に最も近い位置に画定された支持体保持領域４３０の距離Ｘは、ＳｉＧｅ選択エッチングで
形成された空隙を潰さない程度の距離である。
このような構成であれば、ＳｉＧｅ層の側面を露出する開口面を広く形成することができるので、交差領域４２０のＳｉＧｅ層を効率良くウエットエッチングすることができる。複数方向から交差領域４２０の中心に向かってウエットエッチングが進行するので、交差領域４２０のＳｉＧｅ層を十分に除去することができる。
【００３２】
（５）第５実施形態
図７は、本発明の第５実施形態に係る支持体領域５１０と支持体保持領域５３０との位置関係の一例を示す平面図である。
図７に示すように、この支持体領域５１０は、その平面形状が十字型の支持体領域本体５１１と、支持体領域本体５１１を構成する各辺の途中にそれぞれ設けられた突出領域５１３とからなる。支持体保持領域５３０は、突出領域５１３と平面視で重なり且つ、支持体領域本体５１１から離れた位置にそれぞれ設けられている。
突出領域５１３の数は、任意の支持体保持領域５３０と、この支持体保持領域５３０に最も近い位置に画定された支持体保持領域５３０の距離Ｘが、ＳｉＧｅ選択エッチングで形成された空隙を潰さない程度の距離であればいくつあっても良い。
【００３３】
このような構成であれば、ＳｉＧｅ層の側面を露出する開口面を広く形成することができるので、十字の交差領域５２０のＳｉＧｅ層を効率良くウエットエッチングすることができる。複数方向から交差領域５２０の中心に向かってウエットエッチングが進行するので、交差領域５２０のＳｉＧｅ層を十分に除去することができる。
【００３４】
（６）第６実施形態
図８は、本発明の第６実施形態に係る支持体領域６１０と支持体保持領域６３０との位置関係の一例を示す平面図である。
図８に示すように、この支持体領域６１０は、その平面形状が十字型の支持体領域本体６１０と、支持体領域本体６１０を構成する各辺の途中にそれぞれ設けられた突出領域６１３、６１４とからなる。第５実施形態と比べて、突出領域の数が増やされており、支持体領域本体６１０から離れた位置で突出領域６１３、６１４同士が繋がっている。支持体保持領域６３０は、これら突出領域６１３、６１４同士の接合部と平面視で重なり且つ、支持体領域本体６１０から離れた位置に設けられている。
【００３５】
このような構成であれば、ＳｉＧｅ層の側面を露出する開口面を広く形成することができるので、十字の交差領域６２０のＳｉＧｅ層を効率良くウエットエッチングすることができる。複数方向から交差領域６２０の中心に向かってウエットエッチングが進行するので、交差領域６２０のＳｉＧｅ層を十分に除去することができる。また、突出領域６１３、６１４の数が多いほど、支持体領域本体６１０を支える力が大きくなるので、ＳｉＧｅ選択エッチングで形成される空隙の潰れ防止に効果的である。
【図面の簡単な説明】
【００３６】
【図１】第１実施形態に係る支持体領域１１０と支持体保持領域１３０との説明図。
【図２】第２実施形態に係る支持体領域２００と支持体保持領域２３０との説明図。
【図３】第２実施形態に係るＳＲＡＭの一例を示す図。
【図４】第２実施形態に係るＳＲＡＭの他の例を示す図。
【図５】第３実施形態に係る支持体領域３１０と支持体保持領域３３０との説明図。
【図６】第４実施形態に係る支持体領域４１０と支持体保持領域４３０との説明図。
【図７】第５実施形態に係る支持体領域５１０と支持体保持領域５３０との説明図。
【図８】第６実施形態に係る支持体領域６１０と支持体保持領域６３０との説明図。
【図９】実施の形態に係る半導体装置の製造方法を示す図（その１）。
【図１０】実施の形態に係る半導体装置の製造方法を示す図（その２）。
【図１１】従来例とその問題点を示す図。
【符号の説明】
【００３７】
１ シリコン基板、５ 素子分離層、８ ＳｉＧｅ層、９ Ｓｉ層、１０，２０ インバータ、２１，２５ レジストパターン、２３ 支持体膜、３０，４０ パスゲートトランジスタ、３１ 支持体、３３ 空洞部、３５，３７ ＳｉＯ2膜、１１０，２００，２
１０，２６０，３１０，４１０，５１０，６１０ 支持体領域、１１１，２１１，３１１，４１１ 第１支持体領域、１１２，２１２，３１２，４１２ 第２支持体領域、１１３，２１３，３１３，４１３，５１３，６１３ （第１）突出領域、１１４，２１４，４１４，５１４，６１４ （第２）突出領域、１３０，２３０，３３０，４３０，５３０，６３０ 支持体保持領域、１５０，２４５，２９５ アクティブ層、１６０ ゲート電極、２４６，２４７，２９６，２９７ （アクティブ層の）突出部、Ｑ１〜Ｑ８ ＭＯＳトランジスタ、ｂ 境界線
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、支持体領域の第１半導体層（例えば、ＳｉＧｅ層）を十分にウエットエッチングできるようにした技術に関する。
【背景技術】
【０００２】
近年半導体分野において、シリコン・オン・インシュレータなど、絶縁膜基板上の半導体膜にデバイスを形成する技術の開発が盛んとなってきている。特に、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板に形成されるデバイス（即ち、ＳＯＩデバイス）は、低消費電力・高速で、尚且つ低電圧駆動を実現できる可能性を備えている。
ＳＯＩ基板の製造方法としては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法や、２枚のシリコン基板をその間に酸化膜を介在させて貼り合わせる貼り合せ法等が知られているが、いずれもその方法は特殊なプロセスや特殊な装置を用いたものであり、通常のＣＭＯＳプロセスでは作ることができない。このため最近では、通常のＣＭＯＳプロセスのみによって、バルクのシリコン基板にＳＯＩ構造を形成可能なＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｂｏｎｄｉｎｇ Ｓｉｌｉｃｏｎ Ｉｓｌａｎｄ）法が注目されてきている（例えば、非特許文献１参照。）。
【非特許文献１】Ｔ．Ｓａｋａｉ ｅｔ ａｌ．，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一般に、集積回路ではアクティブ層の平面視での形状（以下、「平面形状」という。）は任意であり、必ずしも平面視で長方形である必要はない。例えばＳＲＡＭのメモリセルでは、レイアウトの都合からアクティブ層の一部の平面形状をＬ字型とする場合が多い。Ｌ字型のアクティブ層をＳＢＳＩ法で形成する場合、支持体をバランス良く支持するために、図１１に示すように、平面形状がＬ字である支持体領域７０１の角部に支持体保持領域７０２を配置する必要がある。
【０００４】
しかしながら、図１１に示すように支持体保持領域７０１を設けると、ＳＢＳＩ法でＳｉＧｅ層をエッチングする際に、エッチャントを導入する開口面はＬ字の内角側にしか形成されなかったので、図１１の実線矢印で示すように、ウエットエッチングは一方向から角部の中心に向けて進行することとなる。そのため、従来例ではＳｉＧｅ層のエッチング距離が長く、エッチャントが支持体領域７０１の奥深い所７０３まで十分に届かない（即ち、ＳｉＧｅ層を十分にウエットエッチングできない）おそれがあった。
【０００５】
本発明は、このような解決すべき問題に着目してなされたものであって、支持体領域の第１半導体層を十分にウエットエッチングできるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
〔発明１〕 上記目的を達成するために、発明１の半導体装置の製造方法は、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもウエットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、支持体保持領域の前記第２半導体層及び前記第１半導体層をエッチングして除去することによって、当該支持体保持領域に前記半導体基材を底面とする穴を形成する工程と、前記半導体基材上に支持体膜を形成して前記穴を埋め込み且つ前記第２半導体層を覆う工程と、支持体領域を覆い、
それ以外の領域を露出するマスクパターンを前記支持体膜上に形成する工程と、前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層を順次ドライエッチングすることによって、前記穴の底面で前記半導体基材と接する支持体を形成すると共に、当該支持体下に前記第１半導体層の側面を露出する開口面を形成する工程と、前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に絶縁膜を形成する工程と、を含み、前記支持体領域は、第１支持体領域と、前記第１支持体領域と交差する第２支持体領域と、前記第１支持体領域と前記第２支持体領域との交差領域から前記第１支持体領域の長手方向に突出した第１突出領域と、前記交差領域から前記第２支持体領域の長手方向に突出した第２突出領域とを有し、前記支持体保持領域は、前記第１突出領域と平面視で重なり且つ前記交差領域から離れた位置又は、前記第２突出領域と平面視で重なり且つ前記交差領域から離れた位置、の少なくとも一方に設けられていることを特徴とするものである。
【０００７】
ここで、「半導体基材」は例えばバルクのシリコン（Ｓｉ）基板である。また、「第１半導体層」は例えばエピタキシャル成長によって得られるシリコンゲルマニウム（ＳｉＧｅ）層であり、「第２半導体層」は例えばエピタキシャル成長によって得られるＳｉ層である。さらに、「支持体膜」、「絶縁膜」は例えばシリコン酸化膜（ＳｉＯ2）である。
発明１の半導体装置の製造方法によれば、交差領域の隅付近に隙間が生じ、その隙間に第１半導体層の側面を露出する開口面を形成することができるので、複数の開口面を通して交差領域の第１半導体層をウエットエッチングすることができる。複数方向から交差領域の中心に向かってウエットエッチングが進行するので、交差領域の第１半導体層を十分に除去することができる。
【０００８】
〔発明２〕 発明２の半導体装置の製造方法は、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもウエットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、支持体保持領域の前記第２半導体層及び前記第１半導体層をエッチングして除去することによって、当該支持体保持領域に前記半導体基材を底面とする穴を形成する工程と、前記半導体基材上に支持体膜を形成して前記穴を埋め込み且つ前記第２半導体層を覆う工程と、支持体領域を覆い、それ以外の領域を露出するマスクパターンを前記支持体膜上に形成する工程と、前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層を順次ドライエッチングすることによって、前記穴の底面で前記半導体基材と接する支持体を形成すると共に、当該支持体下に前記第１半導体層の側面を露出する開口面を形成する工程と、前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に絶縁膜を形成する工程と、を含み、前記支持体領域は、第１支持体領域と、前記第１支持体領域と交差する第２支持体領域と、前記第１支持体領域と前記第２支持体領域との交差領域から突出した突出領域とを有し、前記支持体保持領域は、前記突出領域と平面視で重なり且つ前記交差領域から離れた位置に設けられていることを特徴とするものである。
【０００９】
このような構成であれば、交差領域の周囲に第１半導体層の側面を露出する開口面を広く形成することができるので、交差領域の第１半導体層を効率良くウエットエッチングすることができる。複数方向から交差領域の中心に向かってウエットエッチングが進行するので、交差領域の第１半導体層を十分に除去することができる。
【００１０】
〔発明３〕 発明３の半導体装置の製造方法は、半導体基材上に第１半導体層を形成する工程と、前記第１半導体層よりもウエットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、支持体保持領域の前記第２半導体層及び前記第１半導体層をエッチングして除去することによって、当該支持体保持領域に前記半導体基材を
底面とする穴を形成する工程と、前記半導体基材上に支持体膜を形成して前記穴を埋め込み且つ前記第２半導体層を覆う工程と、支持体領域を覆い、それ以外の領域を露出するマスクパターンを前記支持体膜上に形成する工程と、前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層を順次ドライエッチングすることによって、前記穴の底面で前記半導体基材と接する支持体を形成すると共に、当該支持体下に前記第１半導体層の側面を露出する開口面を形成する工程と、前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、前記空洞部内に絶縁膜を形成する工程と、を含み、前記支持体領域は、第１支持体領域と、前記第１支持体領域と交差する第２支持体領域と、前記第１支持体領域と前記第２支持体領域との交差領域以外の、前記第１支持体領域又は前記第２支持体領域の少なくとも一方から突出した突出領域とを有し、前記支持体保持領域は、前記突出領域と平面視で重なり且つ、前記交差領域と前記第１支持体領域及び前記第２支持体領域の全ての領域から離れた位置に設けられていることを特徴とするものである。
【００１１】
このような構成であれば、第１半導体層の側面を露出する開口面を広く形成することができるので、交差領域の第１半導体層を効率良くウエットエッチングすることができる。複数方向から交差領域の中心に向かってウエットエッチングが進行するので、交差領域の第１半導体層を十分に除去することができる
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて説明する。
（１）第１実施形態
図１（Ａ）は、本発明の第１実施形態に係る支持体領域１１０と支持体保持領域１３０との位置関係の一例を示す平面図である。
図１（Ａ）に示すように、第１実施形態に係る半導体装置の製造方法では、支持体領域１１０は、第１支持体領域１１１と、この第１支持体領域１１１と直交する第２支持体領域１１２と、第１支持体領域１１１と第２支持体領域１１２とが交差する領域（即ち、交差領域）１２０から第１支持体領域１１１の長手方向（即ち、延長線方向）に突出した第１突出領域１１３と、交差領域１２０から第２支持体領域１１２の長手方向に突出した第２突出領域１１４とからなる。そして、支持体保持領域１３０は、第１突出領域１１３と平面視で重なり且つ交差領域１２０から離れた位置と、第１突出領域１１４と平面視で重なり且つ交差領域１２０から離れた位置とにそれぞれ設けられている。このような支持体領域１１０と支持体保持領域１３０との位置関係により、交差領域１２０の隅付近には隙間１４０が生じる。
【００１３】
図９（Ａ）〜図１０（Ｄ）は、ＳＢＳＩ法を用いた半導体装置の製造方法を示す断面図である。まず始めに、ＬＯＣＯＳ法によって、バルクのシリコンウエーハであるシリコン基板１の表面に素子分離層５を形成する。この素子分離層５は、ＳＢＳＩ法を施す領域（以下、「ＳＢＳＩ領域」という。）と、バルクトランジスタを形成する領域（以下、「バルク領域」という。）とを分離するものであり、例えばシリコン酸化膜（ＳｉＯ2膜）か
らなる。
【００１４】
次に、図９（Ｂ）に示すように、シリコン基板１上にＳｉＧｅ層８を形成し、その上にＳｉ層９を形成する。ＳｉＧｅ層８及びＳｉ層９は、それぞれエピタキシャル成長によって形成する。ＳｉＧｅ層８の膜厚は例えば１０〜２００［ｎｍ］程度であり、Ｓｉ層９の膜厚は例えば１０〜２００［ｎｍ］程度である。
次に、フォトリソグラフィによって、例えば、ＳＢＳＩ領域の内側にある支持体保持領域１３０を露出し、それ以外の領域を覆うレジストパターン２１をシリコン基板１上に形成する。図１（Ａ）に示したように、支持体保持領域１３０の平面形状は例えば矩形である。そして、このレジストパターン２１をマスクに支持体保持領域１３０のＳｉ層９とＳ
ｉＧｅ層８とを順次エッチングして、シリコン基板１表面を底面とする穴を形成する。穴を形成した後で、レジストパターン２１を除去する。
【００１５】
次に、図９（Ｃ）に示すように、シリコン基板１の上方全体に支持体膜２３を形成する。この支持体膜２３は例えばＳｉＯ2膜であり、ＣＶＤなどの方法により形成する。支持
体膜２３の膜厚は、例えば４０００［Å］程度である。支持体膜２３を形成した後、図９（Ｃ）に示すように、支持体領域１１０を覆い、それ以外の領域を露出するレジストパターン２５を支持体膜２３上に形成する。そして、このレジストパターン２５をマスクに支持体膜２３をエッチングして、図９（Ｄ）に示すように支持体３１を形成する。なお、ＳＢＳＩ法では支持体領域１１０から支持体保持領域１３０を差し引いた残りの領域がアクティブ層、即ち、ＳＯＩ構造を形成する領域（以下、「ＳＯＩ形成領域」という。）となる。
【００１６】
次に、図１０（Ａ）において、支持体３１下から露出しているＳｉ層９とＳｉＧｅ層８とを順次ドライエッチングして除去する。このドライエッチングではレジストパターン２５（図９（Ｄ）参照。）をマスクとして使用しても良いし、支持体膜２３を（ハード）マスクとして使用しても良い。支持体膜２３のエッチングには例えばＣＦ4を含むガスをエ
ッチングガスとして使用し、Ｓｉ層９／ＳｉＧｅ層８のエッチングには例えばＣｌ2とＯ2とを含むガスをエッチングガスとして使用する。これにより、支持体３１下にＳｉ層９の側面とＳｉＧｅ層８の側面とを露出した開口面を形成する。
ここで、図１（Ａ）に示したように、支持体領域１１０と支持体保持領域１３０との位置関係により、交差領域１２０の隅付近には隙間１４０が生じているので、その隙間１４０にもＳｉＧｅ層８の側面を露出する開口面が形成される。
【００１７】
次に、レジストパターン２５（図９（Ｄ）参照。）をシリコン基板１上から除去する。そして、支持体３１に形成された複数の開口面を介して、フッ硝酸等のエッチング液をＳｉＧｅ層８及びＳｉ層９に接触させることにより、ＳｉＧｅ層８だけをエッチングして除去する。これにより、図１０（Ｂ）に示すように、シリコン基板１とＳｉ層９との間に空洞部３３を形成する。図１（Ａ）に示すように、ここでは複数方向から交差領域１２０の中心に向かってウエットエッチングが進行するので、交差領域１２０（図１（Ａ）参照。）のＳｉＧｅ層も十分に除去することができ、そこに空洞部３３を形成することができる。
【００１８】
次に、シリコン基板１を熱酸化する。このとき、Ｏ2等の酸化種は、支持体３１下から
露出したシリコン基板１の表面だけでなく、開口面を通って空洞部３３内にも到達する。従って、図１０（Ｃ）に示すように、空洞部３３内にＳｉＯ2膜３５が形成される。この
空洞部内に形成されたＳｉＯ2膜３５がＳＯＩ構造のＢＯＸ層となる。
次に、ＣＶＤなどの方法によりシリコン基板１の上方全面にＳｉＯ2膜を形成して、穴
ｈ等を埋め込む。そして、図１０（Ｄ）に示すように、例えばＣＭＰによってＳｉＯ2膜
３７を研削して、シリコン基板１の上方全面を平坦化する。さらに、シリコン基板１に希フッ酸を用いたウエットエッチングを施して、Ｓｉ層９の表面を露出させる。これにより、Ｓｉ層９の上面が露出し、且つＳｉ層９の下方及び側方がＳｉＯ2膜３５や支持体３１
で素子分離された構造（即ち、ＳＯＩ構造）が、ＳＯＩ形成領域のシリコン基板１上に完成する。
【００１９】
このように、本発明の第１実施形態に係る半導体装置の製造方法によれば、交差領域１２０の隅付近に隙間１４０が生じ、その隙間１４０にＳｉＧｅ層８の側面を露出する開口面を形成することができるので、複数の開口面を通して交差領域１２０のＳｉＧｅ層８をウエットエッチングすることができる。複数方向から交差領域１２０の中心に向かってウエットエッチングが進行するので、交差領域１２０のＳｉＧｅ層８を十分に除去すること
ができる。
【００２０】
その結果、図１（Ｂ）に示すように、平面形状がＬ字のアクティブ層１５０を形成することができる。このＬ字のアクティブ層１５０に例えばＣＭＯＳを形成する場合には、図１（Ｂ）に示すように、アクティブ層１５０に平面視でそれぞれ交差するようにゲート電極１６０を形成すれば良い。
ここでは、シリコン基板１が本発明の「半導体基材」に対応し、ＳｉＧｅ層８が本発明の「第１半導体層」に対応し、Ｓｉ層が本発明の「第２半導体層」に対応している。また、レジストパターン２５が本発明の「マスクパターン」に対応し、ＳｉＯ2膜３５が本発
明の「絶縁膜」に対応している。
【００２１】
（２）第２実施形態
図２（Ａ）は、第２実施形態に係る支持体領域２００と支持体保持領域２３０との位置関係の一例を示す平面図である。この図２（Ａ）は、ＳＢＳＩ領域にＳＲＡＭのメモリセルを１セル形成する場合の例である。
【００２２】
図２（Ａ）に示すように、この第２実施形態ではＳＢＳＩ領域内に複数の支持体領域２００、２０１が存在している。その中で、支持体領域２００は境界線ｂを挟んで、支持体領域２１０と支持体領域２６０とに分けられる。支持体領域２１０はアクティブ層２４５（図２（Ｂ）参照。）を形成するための支持体が形成される領域である。また、支持体領域２６０はアクティブ層２９５（図２（Ｂ）参照。）を形成するための支持体が形成される領域である。
【００２３】
図２（Ａ）に示すように、支持体領域２１０は、第１支持体領域２１１と、この第１支持体領域２１１と直交する第２支持体領域２１２と、第１支持体領域２１１と第２支持体領域２１２との交差領域２２０から第１支持体領域２１１の長手方向に突出した第１突出領域２１３と、交差領域２２０から第２支持体領域２１２の長手方向に突出した第２突出領域２１４とからなる。
そして、支持体保持領域２３０は、第１突出領域２１３と平面視で重なり且つ交差領域２２０から離れた位置と、第２突出領域２１４と平面視で重なり且つ交差領域２２０から離れた位置とに設けられている。このような支持体領域２１０と支持体保持領域２３０との位置関係により、交差領域２２０の隅付近には隙間２４０が生じる。
【００２４】
このような構成であれば、交差領域２２０の隅付近に隙間が２４０生じ、その隙間２４０にＳｉＧｅ層８の側面を露出する開口面を形成することができるので、複数の開口面を通して交差領域２２０のＳｉＧｅ層８をウエットエッチングすることができる。図２（Ａ）の実線矢印で示すように、複数方向から交差領域２２０の中心に向かってウエットエッチングが進行するので、交差領域２２０のＳｉＧｅ層８を十分に除去することができる。
これにより、第１実施形態で説明したようなＳＢＳＩ法を経て、図２（Ｂ）に示すように、平面形状がＬ字のアクティブ層を形状正しく形成することができる。
【００２５】
図２（Ｂ）に示すＳＲＡＭは、６トランジスタで１メモリセルを構成するタイプの記憶装置である。ＭＯＳトランジスタＱ１、Ｑ３で一方のＣＭＯＳを構成し、ＭＯＳトランジスタＱ２、Ｑ４で他方のＣＭＯＳを構成している。また、ＭＯＳトランジスタＱ５、Ｑ６はパスゲートトランジスタであり、そのゲート電極はワード線Ｗに接続される。ＭＯＳトランジスタＱ５のソースはビット線Ｄ１に接続され、ＭＯＳトランジスタＱ６のソースはビット線Ｄ２に接続される。
【００２６】
図２（Ａ）と図１１とを比較して分かるように、第２実施形態と従来例との間では、支持体領域の平面形状は突出領域の有無を除いてほとんど違いがないので、図２（Ｂ）に示
したアクティブ層２４５、２９５の平面形状は、突出部２４６、２４７、２９６、２９７を除いて従来例とほぼ同じ形状となる。従って、従来のＳＲＡＭレイアウトをほとんど変更することなく使用することができる。既存のＳＲＡＭレイアウトに僅かな変更を施すだけで、交差領域２２０のＳｉＧｅ層を十分に除去することができるので、既存のＳＲＡＭレイアウトに対する本発明の適用が容易である。
【００２７】
図３は、第２実施形態に係るＳＲＡＭの一例を示す平面図である。この平面図は、１つのＳＢＳＩ領域の内側にＳＲＡＭのメモリセルを５セル形成する場合の例である。また、図４は、第２実施形態に係るＳＲＡＭの他の例を示す平面図である。
図３に示すように、ＳＢＳＩ法では、ＳＲＡＭのメモリセルを１つのＳＢＳＩ領域の内側に複数まとめて形成しても良いが、図４に示すように１つのＳＢＳＩ領域の内側にＳＲＡＭのメモリセルを１セルだけを形成する（即ち、メモリセルを１セル毎に素子分離する）ことが望ましい。このように、メモリセルを１セル毎に素子分離し、エピ領域を細かく分割することで、エピタキシャル成長法によって形成されるＳｉ層の結晶性を向上させることができる。
【００２８】
（３）第３実施形態
図５は、本発明の第３実施形態に係る支持体領域３１０と支持体保持領域３３０との位置関係の一例を示す平面図である。図５に示すように、この支持体領域３１０は、第１支持体領域３１１と、第１支持体領域３１１と直交する第２支持体領域３１２と、第１支持体領域３１１と第２支持体領域３１２との交差領域３２０から斜めに突出した突出領域３１３とからなる。そして、支持体保持領域３３０は、突出領域３１３と平面視で重なり且つ交差領域３２０から離れた位置に設けられている。
【００２９】
このような構成であれば、交差領域３２０の周囲にＳｉＧｅ層の側面を露出する開口面を広く形成することができるので、交差領域３２０のＳｉＧｅ層を効率良くウエットエッチングすることができる。複数方向から交差領域３２０の中心に向かってウエットエッチングが進行するので、交差領域３２０のＳｉＧｅ層を十分に除去することができる。
なお、この第３実施形態では、第１支持体領域３１１と第２支持体領域３１２が直交（即ち、直角に交わる）場合について説明したが、第１支持体領域３１１と第２支持体領域３１２の交差角度は直角に限定されるものではない。例えば、第１支持体領域３１１と第２支持体領域３１２とが交差して成す内側の角度は、６０゜でも良い。このような場合でも、直交の場合と同様の効果を得ることができる。
【００３０】
（４）第４実施形態
図６は、本発明の第４実施形態に係る支持体領域４１０と支持体保持領域４３０との位置関係の一例を示す平面図である。
この支持体領域４１０は、第１支持体領域４１１と、第１支持体領域４１１と直交する第２支持体領域４１２と、交差領域４２０以外の第１支持体領域４１１からその長手方向と直交する方向に突出した第１突出領域４１３と、交差領域４２０以外の第２支持体領域４１２からその長手方向と直交する方向に突出した第２突出領域４１４とからなる。そして、支持体保持領域４３０は、第１突出領域４１３と平面視で重なり且つ、交差領域４２０と第１支持体領域４１１及び第２支持体領域４１２の全ての領域から離れた位置と、第２突出領域４１４と平面視で重なり且つ、交差領域４２０と第１支持体領域４１１及び第２支持体領域４１２の全ての領域から離れた位置とにそれぞれ設けられている。つまり、この第４実施形態では、交差領域４２０ではなく、第１支持体領域４１１や第２支持体領域４１２の辺の一部に突起領域４１３、４１４を設けている。
【００３１】
また、図６に示すように任意の支持体保持領域４３０と、この支持体保持領域４３０に最も近い位置に画定された支持体保持領域４３０の距離Ｘは、ＳｉＧｅ選択エッチングで
形成された空隙を潰さない程度の距離である。
このような構成であれば、ＳｉＧｅ層の側面を露出する開口面を広く形成することができるので、交差領域４２０のＳｉＧｅ層を効率良くウエットエッチングすることができる。複数方向から交差領域４２０の中心に向かってウエットエッチングが進行するので、交差領域４２０のＳｉＧｅ層を十分に除去することができる。
【００３２】
（５）第５実施形態
図７は、本発明の第５実施形態に係る支持体領域５１０と支持体保持領域５３０との位置関係の一例を示す平面図である。
図７に示すように、この支持体領域５１０は、その平面形状が十字型の支持体領域本体５１１と、支持体領域本体５１１を構成する各辺の途中にそれぞれ設けられた突出領域５１３とからなる。支持体保持領域５３０は、突出領域５１３と平面視で重なり且つ、支持体領域本体５１１から離れた位置にそれぞれ設けられている。
突出領域５１３の数は、任意の支持体保持領域５３０と、この支持体保持領域５３０に最も近い位置に画定された支持体保持領域５３０の距離Ｘが、ＳｉＧｅ選択エッチングで形成された空隙を潰さない程度の距離であればいくつあっても良い。
【００３３】
このような構成であれば、ＳｉＧｅ層の側面を露出する開口面を広く形成することができるので、十字の交差領域５２０のＳｉＧｅ層を効率良くウエットエッチングすることができる。複数方向から交差領域５２０の中心に向かってウエットエッチングが進行するので、交差領域５２０のＳｉＧｅ層を十分に除去することができる。
【００３４】
（６）第６実施形態
図８は、本発明の第６実施形態に係る支持体領域６１０と支持体保持領域６３０との位置関係の一例を示す平面図である。
図８に示すように、この支持体領域６１０は、その平面形状が十字型の支持体領域本体６１０と、支持体領域本体６１０を構成する各辺の途中にそれぞれ設けられた突出領域６１３、６１４とからなる。第５実施形態と比べて、突出領域の数が増やされており、支持体領域本体６１０から離れた位置で突出領域６１３、６１４同士が繋がっている。支持体保持領域６３０は、これら突出領域６１３、６１４同士の接合部と平面視で重なり且つ、支持体領域本体６１０から離れた位置に設けられている。
【００３５】
このような構成であれば、ＳｉＧｅ層の側面を露出する開口面を広く形成することができるので、十字の交差領域６２０のＳｉＧｅ層を効率良くウエットエッチングすることができる。複数方向から交差領域６２０の中心に向かってウエットエッチングが進行するので、交差領域６２０のＳｉＧｅ層を十分に除去することができる。また、突出領域６１３、６１４の数が多いほど、支持体領域本体６１０を支える力が大きくなるので、ＳｉＧｅ選択エッチングで形成される空隙の潰れ防止に効果的である。
【図面の簡単な説明】
【００３６】
【図１】第１実施形態に係る支持体領域１１０と支持体保持領域１３０との説明図。
【図２】第２実施形態に係る支持体領域２００と支持体保持領域２３０との説明図。
【図３】第２実施形態に係るＳＲＡＭの一例を示す図。
【図４】第２実施形態に係るＳＲＡＭの他の例を示す図。
【図５】第３実施形態に係る支持体領域３１０と支持体保持領域３３０との説明図。
【図６】第４実施形態に係る支持体領域４１０と支持体保持領域４３０との説明図。
【図７】第５実施形態に係る支持体領域５１０と支持体保持領域５３０との説明図。
【図８】第６実施形態に係る支持体領域６１０と支持体保持領域６３０との説明図。
【図９】実施の形態に係る半導体装置の製造方法を示す図（その１）。
【図１０】実施の形態に係る半導体装置の製造方法を示す図（その２）。
【図１１】従来例とその問題点を示す図。
【符号の説明】
【００３７】
１ シリコン基板、５ 素子分離層、８ ＳｉＧｅ層、９ Ｓｉ層、１０，２０ インバータ、２１，２５ レジストパターン、２３ 支持体膜、３０，４０ パスゲートトランジスタ、３１ 支持体、３３ 空洞部、３５，３７ ＳｉＯ2膜、１１０，２００，２
１０，２６０，３１０，４１０，５１０，６１０ 支持体領域、１１１，２１１，３１１，４１１ 第１支持体領域、１１２，２１２，３１２，４１２ 第２支持体領域、１１３，２１３，３１３，４１３，５１３，６１３ （第１）突出領域、１１４，２１４，４１４，５１４，６１４ （第２）突出領域、１３０，２３０，３３０，４３０，５３０，６３０ 支持体保持領域、１５０，２４５，２９５ アクティブ層、１６０ ゲート電極、２４６，２４７，２９６，２９７ （アクティブ層の）突出部、Ｑ１〜Ｑ８ ＭＯＳトランジスタ、ｂ 境界線
【特許請求の範囲】
【請求項１】
半導体基材上に第１半導体層を形成する工程と、
前記第１半導体層よりもウエットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
支持体保持領域の前記第２半導体層及び前記第１半導体層をエッチングして除去することによって、当該支持体保持領域に前記半導体基材を底面とする穴を形成する工程と、
前記半導体基材上に支持体膜を形成して前記穴を埋め込み且つ前記第２半導体層を覆う工程と、
支持体領域を覆い、それ以外の領域を露出するマスクパターンを前記支持体膜上に形成する工程と、
前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層を順次ドライエッチングすることによって、前記穴の底面で前記半導体基材と接する支持体を形成すると共に、当該支持体下に前記第１半導体層の側面を露出する開口面を形成する工程と、
前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に絶縁膜を形成する工程と、を含み、
前記支持体領域は、
第１支持体領域と、前記第１支持体領域と交差する第２支持体領域と、
前記第１支持体領域と前記第２支持体領域との交差領域から前記第１支持体領域の長手方向に突出した第１突出領域と、
前記交差領域から前記第２支持体領域の長手方向に突出した第２突出領域とを有し、
前記支持体保持領域は、
前記第１突出領域と平面視で重なり且つ前記交差領域から離れた位置又は、前記第２突出領域と平面視で重なり且つ前記交差領域から離れた位置、の少なくとも一方に設けられていることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基材上に第１半導体層を形成する工程と、
前記第１半導体層よりもウエットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
支持体保持領域の前記第２半導体層及び前記第１半導体層をエッチングして除去することによって、当該支持体保持領域に前記半導体基材を底面とする穴を形成する工程と、
前記半導体基材上に支持体膜を形成して前記穴を埋め込み且つ前記第２半導体層を覆う工程と、
支持体領域を覆い、それ以外の領域を露出するマスクパターンを前記支持体膜上に形成する工程と、
前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層を順次ドライエッチングすることによって、前記穴の底面で前記半導体基材と接する支持体を形成すると共に、当該支持体下に前記第１半導体層の側面を露出する開口面を形成する工程と、
前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に絶縁膜を形成する工程と、を含み、
前記支持体領域は、
第１支持体領域と、前記第１支持体領域と交差する第２支持体領域と、
前記第１支持体領域と前記第２支持体領域との交差領域から突出した突出領域とを有し、
前記支持体保持領域は、
前記突出領域と平面視で重なり且つ前記交差領域から離れた位置に設けられていること
を特徴とする半導体装置の製造方法。
【請求項３】
半導体基材上に第１半導体層を形成する工程と、
前記第１半導体層よりもウエットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
支持体保持領域の前記第２半導体層及び前記第１半導体層をエッチングして除去することによって、当該支持体保持領域に前記半導体基材を底面とする穴を形成する工程と、
前記半導体基材上に支持体膜を形成して前記穴を埋め込み且つ前記第２半導体層を覆う工程と、
支持体領域を覆い、それ以外の領域を露出するマスクパターンを前記支持体膜上に形成する工程と、
前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層を順次ドライエッチングすることによって、前記穴の底面で前記半導体基材と接する支持体を形成すると共に、当該支持体下に前記第１半導体層の側面を露出する開口面を形成する工程と、
前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に絶縁膜を形成する工程と、を含み、
前記支持体領域は、
第１支持体領域と、前記第１支持体領域と交差する第２支持体領域と、
前記第１支持体領域と前記第２支持体領域との交差領域以外の、前記第１支持体領域又は前記第２支持体領域の少なくとも一方から突出した突出領域とを有し、
前記支持体保持領域は、
前記突出領域と平面視で重なり且つ、前記交差領域と前記第１支持体領域及び前記第２支持体領域の全ての領域から離れた位置に設けられていることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基材上に第１半導体層を形成する工程と、
前記第１半導体層よりもウエットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
支持体保持領域の前記第２半導体層及び前記第１半導体層をエッチングして除去することによって、当該支持体保持領域に前記半導体基材を底面とする穴を形成する工程と、
前記半導体基材上に支持体膜を形成して前記穴を埋め込み且つ前記第２半導体層を覆う工程と、
支持体領域を覆い、それ以外の領域を露出するマスクパターンを前記支持体膜上に形成する工程と、
前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層を順次ドライエッチングすることによって、前記穴の底面で前記半導体基材と接する支持体を形成すると共に、当該支持体下に前記第１半導体層の側面を露出する開口面を形成する工程と、
前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に絶縁膜を形成する工程と、を含み、
前記支持体領域は、
第１支持体領域と、前記第１支持体領域と交差する第２支持体領域と、
前記第１支持体領域と前記第２支持体領域との交差領域から前記第１支持体領域の長手方向に突出した第１突出領域と、
前記交差領域から前記第２支持体領域の長手方向に突出した第２突出領域とを有し、
前記支持体保持領域は、
前記第１突出領域と平面視で重なり且つ前記交差領域から離れた位置又は、前記第２突出領域と平面視で重なり且つ前記交差領域から離れた位置、の少なくとも一方に設けられていることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基材上に第１半導体層を形成する工程と、
前記第１半導体層よりもウエットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
支持体保持領域の前記第２半導体層及び前記第１半導体層をエッチングして除去することによって、当該支持体保持領域に前記半導体基材を底面とする穴を形成する工程と、
前記半導体基材上に支持体膜を形成して前記穴を埋め込み且つ前記第２半導体層を覆う工程と、
支持体領域を覆い、それ以外の領域を露出するマスクパターンを前記支持体膜上に形成する工程と、
前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層を順次ドライエッチングすることによって、前記穴の底面で前記半導体基材と接する支持体を形成すると共に、当該支持体下に前記第１半導体層の側面を露出する開口面を形成する工程と、
前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に絶縁膜を形成する工程と、を含み、
前記支持体領域は、
第１支持体領域と、前記第１支持体領域と交差する第２支持体領域と、
前記第１支持体領域と前記第２支持体領域との交差領域から突出した突出領域とを有し、
前記支持体保持領域は、
前記突出領域と平面視で重なり且つ前記交差領域から離れた位置に設けられていること
を特徴とする半導体装置の製造方法。
【請求項３】
半導体基材上に第１半導体層を形成する工程と、
前記第１半導体層よりもウエットエッチングの選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
支持体保持領域の前記第２半導体層及び前記第１半導体層をエッチングして除去することによって、当該支持体保持領域に前記半導体基材を底面とする穴を形成する工程と、
前記半導体基材上に支持体膜を形成して前記穴を埋め込み且つ前記第２半導体層を覆う工程と、
支持体領域を覆い、それ以外の領域を露出するマスクパターンを前記支持体膜上に形成する工程と、
前記マスクパターンをマスクに前記支持体膜、前記第２半導体層及び前記第１半導体層を順次ドライエッチングすることによって、前記穴の底面で前記半導体基材と接する支持体を形成すると共に、当該支持体下に前記第１半導体層の側面を露出する開口面を形成する工程と、
前記開口面を介して前記第１半導体層をウエットエッチングすることにより、前記第２半導体層と前記半導体基材との間に空洞部を形成する工程と、
前記空洞部内に絶縁膜を形成する工程と、を含み、
前記支持体領域は、
第１支持体領域と、前記第１支持体領域と交差する第２支持体領域と、
前記第１支持体領域と前記第２支持体領域との交差領域以外の、前記第１支持体領域又は前記第２支持体領域の少なくとも一方から突出した突出領域とを有し、
前記支持体保持領域は、
前記突出領域と平面視で重なり且つ、前記交差領域と前記第１支持体領域及び前記第２支持体領域の全ての領域から離れた位置に設けられていることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００７−２５０８２８（Ｐ２００７−２５０８２８Ａ）
【公開日】平成１９年９月２７日（２００７．９．２７）
【国際特許分類】
【出願番号】特願２００６−７２２９８（Ｐ２００６−７２２９８）
【出願日】平成１８年３月１６日（２００６．３．１６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１９年９月２７日（２００７．９．２７）
【国際特許分類】
【出願日】平成１８年３月１６日（２００６．３．１６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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