半導体装置
【課題】バックゲート型のフィンFETを使いながらも十分なSNMを得ることのできるSRAMセルを有する半導体装置を提供する。
【解決手段】複数のフィンフィールドエフェクトトランジスタで構成され、前記複数のフィンフィールドエフェクトトランジスタの中の少なくとも１つの前記トランジスタが、第１ゲート電極と第２ゲート電極を持ち、前記第１ゲート電極の電位を制御してチャネルを形成し、前記第２ゲート電極の電位を制御してデータの書き込み時に閾値電圧を低下させるセパレートゲート型のダブルゲートフィールドエフェクトトランジスタであるSRAMセルを有する半導体装置による。
【解決手段】複数のフィンフィールドエフェクトトランジスタで構成され、前記複数のフィンフィールドエフェクトトランジスタの中の少なくとも１つの前記トランジスタが、第１ゲート電極と第２ゲート電極を持ち、前記第１ゲート電極の電位を制御してチャネルを形成し、前記第２ゲート電極の電位を制御してデータの書き込み時に閾値電圧を低下させるセパレートゲート型のダブルゲートフィールドエフェクトトランジスタであるSRAMセルを有する半導体装置による。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィンフィールドエフェクトトランジスタで構成されるスタティックランダムアクセスメモリセルを有する半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩ等の半導体装置は、用いられる素子の微細化によって高性能化が達成されてきている。素子の微細化では、半導体装置内の論理回路やスタティックランダムアクセスメモリ（SRAM）などの記憶部に用いられる金属・酸化物・半導体電界効果トランジスタ（MOSFET）において、いわゆるスケーリング則に基づいてゲート長が縮小されたり、ゲート絶縁膜が薄膜化されたりしている。
【０００３】
そして、ゲート長ＬがL < 30 nmであるトランジスタで発生する短チャネル効果によって低下するカットオフ特性を改善するために、ダブルゲート型の完全空乏化シリコンオンインシュレータによる金属酸化物半導体の電界効果トランジスタ（Fully Depleted-SOI MOSFET）であるフィンＦＥＴ（FinFET）が提案されている（例えば、特許文献１参照。）。 フィンＦＥＴは、3次元構造金属絶縁物半導体（MIS）型半導体装置の一種であり、SOI基板のシリコン（Si）層を短冊状に細く切り出した突起状のフィン（Fin）を形成し、このフィンにゲート電極を立体交差させることで、フィンの２面の側面にチャネルを形成することができる。このフィンFETは、フィン全体が完全に空乏化されるので、ゲート電極に一般的なポリシリコンを用いると閾値電圧を高電流駆動力を目指した低い閾値電圧（例えば絶対値で0.2V以下）に設定することが難しかった。
【０００４】
このようなフィンＦＥＴを用いてスタティックランダムアクセスメモリセル（SRAM Cell）の回路を構成しようとすると、閾値が適正にコントロールできないこと、ならびに、チャネル幅を任意に設定できないことなどの理由で各フィンＦＥＴの電流比を適正な値に設定することが難しいという問題があった。その結果として、SRAM セルは、十分なスタティックノイズマージン（Static Noise Margin：SNM）を得ることが難しく（例えば、非特許文献１参照）、動作点が不安定になる場合があり、かつ、ソフトエラー（soft error）などにも弱くなってしまう場合があった。
また、フィンＦＥＴで高電流駆動力を目指した低い閾値電圧を得るために、チャネル領域のポテンシャルを制御する試みもなされている（例えば、非特許文献２参照。）。このフィンＦＥＴはバックゲート型MOSFETと呼ばれ、チャネル領域のポテンシャルの制御のための配線が新たに必要になるため、バックゲート型のフィンＦＥＴを組み込んだレイアウトのSRAMセルは作製されていなかった。
【特許文献１】特開平２−２６３４７３号公報
【非特許文献１】イー、ジェイ、ノーク(E.J.Nowak) 外７名著 「ファンクショナル フィンＦＥＴ−ＤＧＣＭＯＳ ＳＲＡＭ セル(A Functional FinFET-DGCMOS SRAM Cell)」IEDM Tech. Dig.、IEEE、2002年、p.411-414
【非特許文献２】ワイ、エックス、リュウ(Y.X.Liu) 外７名著 「独立したダブルゲートと長方形断面のフィンチャネルを有するフレキシブル閾値電圧フィンＦＥＴ(Flexible Threshold Voltage FinFETs with Independent Double Gates and an Ideal Rectangular Cross-Section Si-Fin Channel)」IEDM Tech. Dig.、IEEE、2003年、p.986-989
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、バックゲート型のフィンFETを使いながらも十分なSNMを得ることのできるSRAMセルを有する半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、複数のフィンフィールドエフェクトトランジスタで構成され、前記複数のフィンフィールドエフェクトトランジスタの中の少なくとも１つの前記トランジスタが、第１ゲート電極と第２ゲート電極を持ち、前記第１ゲート電極の電位を制御してチャネルを形成し、前記第２ゲート電極の電位を制御してデータの書き込み時に閾値電圧を低下させるセパレートゲート型のダブルゲートフィールドエフェクトトランジスタであるスタティックランダムアクセスメモリセルを有することを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
本発明の一態様に係る半導体装置によれば、バックゲート型のフィンFETを使いながらも十分なSNMを得ることのできるSRAMセルを有する半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
次に、図面を参照して、本発明の実施の形態について説明する。なお、以下では本発明の実施形態を図面に基づいて説明するが、図解のためだけであり、本発明はそれらの図面に限定されるものではない。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【実施例１】
【０００９】
実施例１に係る半導体装置は、図１に示すような、スタティックランダムアクセスメモリ（SRAM）セル（Cell）を有している。SRAMセルは、６個のトランジスタＴｒ．１乃至Ｔｒ．６を有している。
【００１０】
トランジスタＴｒ．５は、ビットライン（bitline）BLTに繋がり、nチャネルフィールドエフェクトトランジスタ（FET）であり、トランスファトランジスタTransfer Tr.,もしくはパスゲートトランジスタ（Pass gate Tr.)と呼ばれる。また、トランジスタＴｒ．５は、フィン（Fin）FETのダブルゲートFETであり、フィンの対向する側面の一方にゲート電極Ｇ１を有し、他方の側面にゲート電極Ｇ２を有する。なお、図１にはトランジスタＴｒ．５を含めトランジスタＴｒ．１乃至Ｔｒ．６がダブルゲートFETであることを模式的に示すために２つのゲート電極Ｇ１とＧ２を記載している。トランジスタＴｒ．５は、セパレートゲート型のFETであり、ゲート電極Ｇ１はワードラインＷＬに接続し、ゲート電極Ｇ２は閾値制御ラインVtCに接続する。トランジスタＴｒ．５のドレインはビットラインBLTに接続し、トランジスタＴｒ．５のソースはノードＶｏｕｔ１に接続する。
【００１１】
トランジスタＴｒ．６は、ビットライン（bitline）BLCに繋がり、nチャネルFETであり、トランスファトランジスタ（Transfer Tr.）もしくはパスゲートトランジスタ（Pass gate Tr.)と呼ばれる。また、トランジスタＴｒ．６は、フィンFETのダブルゲートFETであり、フィンの対向する側面の一方にゲート電極Ｇ１を有し、他方の側面にゲート電極Ｇ２を有する。トランジスタＴｒ．６は、セパレートゲート型のFETであり、ゲート電極Ｇ１はワードラインＷＬに接続し、ゲート電極Ｇ２は閾値制御ラインVtCに接続する。トランジスタＴｒ．６のドレインはビットラインBLCに接続し、トランジスタＴｒ．６のソースはノードＶｏｕｔ２に接続する。
【００１２】
トランジスタＴｒ．３は、ｎチャネルFETであり、ドライバトランジスタDriver Tr.もしくは、プルダウントランジスタ（pull-down Tr.）と呼ばれる。また、トランジスタＴｒ．３は、フィンFETのダブルゲートFETであり、フィンの対向する側面の一方にゲート電極Ｇ１を有し、他方の側面にゲート電極Ｇ２を有する。トランジスタＴｒ．３のゲート電極Ｇ１とゲート電極Ｇ２は互いに接続すると共に、トランジスタＴｒ．３の２つのゲート電極Ｇ１とＧ２はノードＶｉｎ１に接続する。トランジスタＴｒ．３のドレインはノードＶｏｕｔ１に接続し、トランジスタＴｒ．３のソースは接地の電源電位Ｖｓｓ１に接続する。
【００１３】
トランジスタＴｒ．４は、ｎチャネルFETであり、ドライバトランジスタDriver Tr.もしくは、プルダウントランジスタ（pull-down Tr.）と呼ばれる。また、トランジスタＴｒ．４は、フィンFETのダブルゲートFETであり、フィンの対向する側面の一方にゲート電極Ｇ１を有し、他方の側面にゲート電極Ｇ２を有する。トランジスタＴｒ．４のゲート電極Ｇ１とゲート電極Ｇ２は互いに接続すると共に、トランジスタＴｒ．４の２つのゲート電極Ｇ１とＧ２はノードＶｉｎ２に接続する。トランジスタＴｒ．４のドレインはノードＶｏｕｔ２に接続し、トランジスタＴｒ．４のソースは接地の電源電位Ｖｓｓ２に接続する。
【００１４】
トランジスタＴｒ．１は、ｐチャネルFETであり、ロードトランジスタLoad Tr.もしくは、プルアップトランジスタ（pull-up Tr.）と呼ばれる。また、トランジスタＴｒ．１は、フィンFETのダブルゲートFETであり、フィンの対向する側面の一方にゲート電極Ｇ１を有し、他方の側面にゲート電極Ｇ２を有する。トランジスタＴｒ．１のゲート電極Ｇ１とゲート電極Ｇ２は互いに接続すると共に、トランジスタＴｒ．１の２つのゲート電極Ｇ１とＧ２はノードＶｉｎ１に接続する。トランジスタＴｒ．１のドレインは電源電位Ｖｄｄに接続し、トランジスタＴｒ．１のソースはノードＶｏｕｔ１に接続する。
【００１５】
トランジスタＴｒ．２は、ｐチャネルFETであり、ロードトランジスタ(Load Tr.)もしくは、プルアップトランジスタ（pull-up Tr.）と呼ばれる。また、トランジスタＴｒ．２は、フィンFETのダブルゲートFETであり、フィンの対向する側面の一方にゲート電極Ｇ１を有し、他方の側面にゲート電極Ｇ２を有する。トランジスタＴｒ．２のゲート電極Ｇ１とゲート電極Ｇ２は互いに接続すると共に、トランジスタＴｒ．１の２つのゲート電極Ｇ１とＧ２はノードＶｉｎ２に接続する。トランジスタＴｒ．２のドレインは電源電位Ｖｄｄに接続し、トランジスタＴｒ．２のソースはノードＶｏｕｔ２に接続する。
【００１６】
SRAMセルの安定性はトランスファトランジスタTransfer Tr.の電流駆動力に対するドライバトランジスタDriver Tr.の電流駆動力の電流駆動力比β比で決まる。この電流駆動力比β比を大きく設定することで、すなわち、ドライバトランジスタDriver Tr.の電流駆動力をトランスファトランジスタTransfer Tr.の電流駆動力よりも大きく取ることで、SRAMセルの安定性の度合いを大きくすることができる。これには、フィンFETではないFETであれば、ドライバトランジスタDriver Tr.のチャネル幅を大きくしたり、閾値電圧Vtを適当にコントロールしたりすることによって行うことができる。
【００１７】
ところが図１のような6トランジスタのSRAMセルにおいて、各トランジスタをフィンFETで構成しようとすると、SRAMセルの安定性を高めるのに、以下の点で困難が生じる。
【００１８】
(1) ドライバトランジスタDriver Tr.とトランスファトランジスタTransfer Tr.のnチャネルFETの電流駆動力の調整をフィンFETでない従来型のFETようにチャネル幅を調整することによって行うということが困難である。これはフィンFETのチャネル幅はフィン（Fin）と呼ばれるシリコン突起部の高さによって決定され、かつ、このフィンの高さを各トランジスタで変えることは事実上不可能であるためである。もし、一つ一つのトランジスタでフィンの高さを変えようとすると、フィン毎にリソグラフィやリアクティブイオンエッチング（RIE）などのエッチング加工などを別工程で行わなくてはならず、非常に製造の能率が悪いと考えられる。
【００１９】
(2) 電流駆動力を調整するためにトランジスタごとにゲート長を調整するという手法は有効と考えられる。ただし、ゲート長の調整だと十分な電流駆動力比β比を取ることが難しくなる。また、SRAMセル内でゲート長の異なるトランジスタが存在することになり、リソグラフィのCD制御（Critical Dimention Control）が難しくなる。また、光などによるリソグラフィの限界を超えるサイズの細線を形成するために、ゲート電極Ｇ１、Ｇ２に対するサイドウォールトランスファプロセス（sidewall transfer process）は、SRAMセル内のトランジスタのゲート長が単一のゲート長でないと、適用が難しい。
【００２０】
(3)更に、フィンFETにおいて、ミッドギャップ（midgap）に近い仕事関数を持つ導電体を用いたメタルゲート電極を用いることができたとしても、閾値電圧の調整幅は比較的小さい。このため、電流のcut-offに必要な十分に高い閾電圧Vt、例えば、+0.3V以上を得ることが困難である。
【００２１】
これらに対して、実施例１では、フィンFETを用いてSRAMセルを構成する方法として、図１に示すようにバックゲート型、いわゆるセパレートゲート型のフィンFETを用いることを提案する。図１では、トランスファトランジスタTransfer Tr.のバックゲートであるトランジスタＴｒ．５のゲート電極Ｇ２とＴｒ．６のゲート電極Ｇ２には閾値制御ライン（Vt control line）VtCを接続する。閾値制御ラインVtCは、接地電源電圧Vss1とVss2よりもマイナス側の電圧を印加するよう制御することにより、トランジスタＴｒ．５とＴｒ．６の閾値電圧を制御する。このような制御により、ワードラインWLがハイ（high）の時の書き込み、読み出し時には大電流を実現するための低閾値電圧に、トランジスタＴｒ．５とＴｒ．６が設定される。書き込み、読み出し時以外の時で、ワードワインWLがロウ（low）でデータＤを保持する時にはリーク電流を減らすような高い閾値電圧が、トランジスタＴｒ．５とＴｒ．６に設定できる。
【００２２】
実施例１の半導体装置はSRAMセルを有し、SRAMセルは複数のフィンFET（Ｔｒ．１乃至Ｔｒ．６）で構成され、複数のフィンFET（Ｔｒ．１乃至Ｔｒ．６）の中の少なくとも１つのトランジスタ（Ｔｒ．５とＴｒ．６）それぞれが、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２を持ち、第１ゲート電極Ｇ１の電位を制御してチャネルを形成し、第２ゲート電極Ｇ２の電位を制御してチャネルの電位を制御しデータの書き込み時に閾値電圧を低下させる。すなわち、トランジスタＴｒ．５とＴｒ．６はセパレートゲート型のダブルゲートFETである。第１ゲート電極Ｇ１と第２ゲート電極Ｇ２には、それぞれに別々の電位が印加される。第１ゲート電極Ｇ１と第２ゲート電極Ｇ２に異なる電位を与えることで、トランジスタＴｒ．５とＴｒ．６においてダブルゲート型動作モードとバックゲート型の動作モードとを実現できる。
【００２３】
そして、セパレートゲート構造のバックゲート型MOSFET（Ｔｒ．５とＴｒ．６）でSRAMセルを形成することにより、閾値電圧が適正な素子（Ｔｒ．５とＴｒ．６）を得ることができ、電流駆動力の調整も可能となる。トランジスタＴｒ．５とＴｒ．６の第１ゲート電極Ｇ１でチャネルを形成する一方で、トランジスタＴｒ．５とＴｒ．６の第２ゲート電極Ｇ２でチャネル部のポテンシャルを制御したり、第２のチャネルを構成することを行って電流駆動力を増したり、cut-off特性を向上させることが可能となる。バックゲート型MOSFET（Ｔｒ．５とＴｒ．６）を使用することで、SRAMセルにおいて、書き込み時には閾値電圧を小さく、データ保持時には閾値電圧を大きくしてSNMを改善することが可能となる。
【００２４】
このように、トランスファトランジスタTransfer Tr.の電流駆動力に対するドライバトランジスタDriver Tr.の電流駆動力の電流駆動力比β比を時系列で変化させることが出来る。そして、図２に示すように、SNMを増大させることができる。すなわち、トランスファトランジスタTransfer Tr.のトランジスタＴｒ．６で電流を稼ぐとSRAMセルを構成するフリップフロップF/Fを構成する第１インバータ（Inverter）の入力電圧Vin1と出力電圧Vout1の入出力特性３１で、出力電圧Vout1が高いまま入力電圧Vin1が急峻に上昇するようになるためバタフライカーブ（butterfly curve）の左上のループ（loop）３３の上側の曲線３１がよりマージンを得る方向になるのでSNMを増大させることが出来る。トランスファトランジスタTransfer Tr.のトランジスタＴｒ．５で電流を稼ぐとフリップフロップF/Fを構成する第２インバータの入力電圧Vin2と出力電圧Vout2の入出力特性３２が、急峻に水平になるためバタフライカーブの右下のループ３４の上側の曲線３２がよりマージンを得る方向になるのでSNMを増大させることが出来る。
【００２５】
図３に示すように、閾値制御ラインVtCに印加する信号電圧はSRAMセルのライトイネーブル信号ＷＲに同期して変化する。閾値制御ラインVtCにトランジスタＴｒ．５とＴｒ．６の第２ゲート電極Ｇ２は接続しているので、トランジスタＴｒ．５とＴｒ．６の第２ゲート電極Ｇ２の電位はSRAMセルのライトイネーブル信号ＷＲに同期して変化し、トランジスタＴｒ．５とＴｒ．６の閾値電圧が、ライトイネーブル信号ＷＲに同期して低くなる。
【００２６】
ライトイネーブル信号ＷＲに同期して、閾値制御ラインVtCに印加する信号電圧を変更することで、書き込み時と保持時のトランジスタＴｒ．５とＴｒ．６のデバイス特性を変化させることが可能となる。
閾値制御ラインVtCに印加する信号電圧は、メモリーの書き込み、読み出しのタイミングに先んじて電圧印加されて、トランジスタＴｒ．５とＴｒ．６の閾値電圧Vtが書き込み・読み出し時よりも早い時刻に設定されている。具体的には、図３に示すように、ライトイネーブル（Write enable）信号WRのオンされる時刻よりも前の時刻に閾値制御ＶｔＣ信号は余裕を持って入力されて立ち下がり低閾値（low-Vt）モード（mode）で低閾値のトランジスタＴｒ．５とＴｒ．６をオンさせてデータ（Data）Dを書き込む。ライトイネーブル信号WRがオフするときは、オフの開始時刻よりも後の時刻に余裕を持って閾値制御ＶｔＣ信号が立ち上がりはじめるような設計にする。閾値制御ＶｔＣ信号が立ち上がると、高閾値（high-Vt）モードに設定され、高閾値のトランジスタＴｒ．５とＴｒ．６をオフさせて書き込まれたデータDを保持する。
【００２７】
なお、閾値制御信号VtCが立ち上がるタイミングはライトイネーブル信号WRがオフになるタイミングより大幅に遅れると、トランジスタＴｒ．５とＴｒ．６はオフにすべき時間帯でも低閾値に設定されてしまうので、ライトイネーブル信号WRがオフになるタイミングからなるべく早く閾値制御信号VtCを立ち上げるのが良い。立ち上がり時にはライトイネーブル信号WRよりも早く閾値制御信号VtC信号が立ち上がることで閾値電圧Vtを低く設定することが可能となる。閾値制御信号VtCの立ち上げのタイミングには、上記のようなトレードオフが存在し、閾値制御信号VtCの立ち上げのタイミングは、最適なタイミングに設定することが可能である。以上のように、ライトイネーブル信号ＷＲに同期するトランジスタＴｒ．５とＴｒ．６の第２ゲート電極Ｇ２の電位は、ライトイネーブル信号ＷＲの立ち上がりの時刻より早い時刻から変化して低閾値（low-Vt）モードにおり、ライトイネーブル信号ＷＲの立ち下がりの時刻より遅い時刻まで変化したままで低閾値（low-Vt）モードでいる。ライトイネーブル信号WRの立ち下がりよりも遅く閾値制御信号VtC信号が立ち上がることで閾値電圧Vtを低いまま保持して、ある程度時間が経ってからトランジスタＴｒ．５とＴｒ．６のcut-off特性を改善する。
【００２８】
図４と図５に示すように、図１の実施例１に係る半導体装置は、酸化シリコン層２の上にシリコン（Ｓｉ）フィン３ａ乃至３ｄが設けられている。シリコンフィン３ａはドライバトランジスタDriverTr.1であるトランジスタＴｒ．３の活性領域と、トランスファトランジスタTransferTr.2であるトランジスタＴｒ．５の活性領域になる。シリコンフィン３ｂはロードトランジスタLoadTr.1であるトランジスタＴｒ．１の活性領域になる。シリコンフィン３ｃはロードトランジスタLoadTr.2であるトランジスタＴｒ．２の活性領域になる。シリコンフィン３ｄはドライバトランジスタDriverTr.2であるトランジスタＴｒ．４の活性領域と、トランスファトランジスタTransferTr.1であるトランジスタＴｒ．６の活性領域になる。
【００２９】
シリコンフィン３ａ乃至３ｄの上には、キャップ層４ａ乃至４ｄがそれぞれ設けられている。
【００３０】
ゲート電極６ａ乃至６ｊは酸化シリコン層２の上に設けられている。シリコンフィン３ａとキャップ層４ａは互いに対向する２つの側面を有している。シリコンフィン３ａとキャップ層４ａの一方の側面にはポリシリコン（poly-Si）からなるゲート電極６ａと６ｊが接している。ゲート電極６ａは図１のトランジスタＴｒ．３のゲート電極Ｇ２として機能する。ゲート電極６ｊはトランジスタＴｒ．５のゲート電極Ｇ２として機能する。シリコンフィン３ａとキャップ層４ａの他方の側面にはポリシリコンからなるゲート電極６ｂと６ｉが接している。ゲート電極６ｂは図１のトランジスタＴｒ．３のゲート電極Ｇ１として、またトランジスタＴｒ．１のゲート電極Ｇ１として機能する。ゲート電極６ｉはトランジスタＴｒ．５のゲート電極Ｇ１として機能する。以上から、トランジスタＴｒ．３は、シリコンフィン３ａをフィンとするフィンFETであり、２つのゲート電極６ａと６ｂをゲート電極とするダブルゲートFETである。トランジスタＴｒ．５は、シリコンフィン３ａをフィンとするフィンFETであり、２つのゲート電極６ｉと６ｊをゲート電極とするダブルゲートFETである。
【００３１】
シリコンフィン３ｂとキャップ層４ｂは互いに対向する２つの側面を有している。シリコンフィン３ｂとキャップ層４ｂの一方の側面にはゲート電極６ｂが接している。シリコンフィン３ｂとキャップ層４ｂの他方の側面にはポリシリコンからなるゲート電極６ｃと６ｈが接している。ゲート電極６ｃは図１のトランジスタＴｒ．１のゲート電極Ｇ２として機能する。ゲート電極６ｈはトランジスタＴｒ．２のゲート電極Ｇ２として機能する。トランジスタＴｒ．１は、シリコンフィン３ｂをフィンとするフィンFETであり、２つのゲート電極６ｂと６ｃをゲート電極とするダブルゲートFETである。
【００３２】
シリコンフィン３ｃとキャップ層４ｃは互いに対向する２つの側面を有している。シリコンフィン３ｃとキャップ層４ｃの一方の側面にはポリシリコンからなるゲート電極６ｃと６ｈが接している。シリコンフィン３ｃとキャップ層４ｃの他方の側面にはポリシリコンからなるゲート電極６ｇが接している。ゲート電極６ｇは図１のトランジスタＴｒ．２のゲート電極Ｇ１として、またトランジスタＴｒ．４のゲート電極Ｇ１として機能する。トランジスタＴｒ．２は、シリコンフィン３ｃをフィンとするフィンFETであり、２つのゲート電極６ｇと６ｈをゲート電極とするダブルゲートFETである。
【００３３】
シリコンフィン３ｄとキャップ層４ｄは互いに対向する２つの側面を有している。シリコンフィン３ｄとキャップ層４ｄの一方の側面にはポリシリコンからなるゲート電極６ｄと６ｇが接している。ゲート電極６ｄは図１のトランジスタＴｒ．６のゲート電極Ｇ１として機能する。シリコンフィン３ｄとキャップ層４ｄの他方の側面にはポリシリコンからなるゲート電極６ｅと６ｆが接している。ゲート電極６ｅは図１のトランジスタＴｒ．６のゲート電極Ｇ２として機能する。ゲート電極６ｆはトランジスタＴｒ．４のゲート電極Ｇ２として機能する。トランジスタＴｒ．４は、シリコンフィン３ｄをフィンとするフィンFETであり、２つのゲート電極６ｆと６ｇをゲート電極とするダブルゲートFETである。トランジスタＴｒ．６は、シリコンフィン３ｄをフィンとするフィンFETであり、２つのゲート電極６ｄと６ｅをゲート電極とするダブルゲートFETである。
【００３４】
層間絶縁膜９は酸化シリコン膜からなり、酸化シリコン膜２、キャップ層４ａ乃至４ｄとゲート電極６ａ乃至６ｊの上に設けられている。層間絶縁膜９はシリコンフィン３ａ乃至３ｄ、キャップ層４ａ乃至４ｄとゲート電極６ａ乃至６ｊの側面に接している。層間絶縁膜９の上面は平坦化されている。
【００３５】
コンタクトプラグ８ａ乃至８ｊが、層間絶縁膜９を貫通するように、対応するコンタクトホール８ａ乃至８ｊそれぞれの位置において、シリコンフィン３ａ乃至３ｄそれぞれの上に設けられている。
【００３６】
コンタクトプラグ１２ａ乃至１２ｊが、層間絶縁膜９を貫通するように、対応するコンタクトホール１１ａ乃至１１ｊそれぞれの位置において、対応するゲート電極６ａ乃至６ｊそれぞれの上に設けられている。
【００３７】
Ｍ１配線１３ａ乃至１３ｎが、層間絶縁膜９、コンタクトプラグ８ａ乃至８ｊとコンタクトプラグ１２ａ乃至１２ｊの上に設けられている。Ｍ１配線１３ａは、ゲート電極６ａ乃至６ｃを接続している。このことにより、トランジスタＴｒ．３のゲート電極Ｇ１とＧ２とトランジスタＴｒ．１のゲート電極Ｇ１とＧ２とが接続される。Ｍ１配線１３ｍは、ゲート電極６ｆ乃至６ｈを接続している。このことにより、トランジスタＴｒ．２のゲート電極Ｇ１とＧ２とトランジスタＴｒ．４のゲート電極Ｇ１とＧ２とが接続される。一方、Ｍ１配線によって、ゲート電極６ｉと６ｊを接続してはいない。このことにより、トランジスタＴｒ．５のゲート電極Ｇ１とＧ２は接続されず、トランジスタＴｒ．５はセパレート型ダブルゲートFETである。同様に、ゲート電極６ｄと６ｅを接続してはいないことにより、トランジスタＴｒ．６のゲート電極Ｇ１とＧ２は接続されず、トランジスタＴｒ．６はセパレート型ダブルゲートFETである。
【００３８】
層間絶縁膜１４は酸化シリコン膜からなり、層間絶縁膜９とＭ１配線１３ａ乃至１３ｎの上に設けられている。層間絶縁膜１４はＭ１配線１３ａ乃至１３ｎの側面に接している。層間絶縁膜１４の上面は平坦化されている。
【００３９】
ヴィア１プラグ１６ａ乃至１６ｊが、層間絶縁膜１４を貫通するように、対応するヴィア１ホール１５ａそれぞれの位置において、対応するＭ１配線１３ａ乃至１３ｎそれぞれの上に設けられている。
【００４０】
ワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊが、層間絶縁膜１４とヴィア１プラグ１６ａ乃至１６ｊの上に設けられている。ワードラインＷＬは、ヴィア１プラグ１６ａ、Ｍ１配線１３ｂとコンタクトプラグ１２ｄを介して、ゲート電極６ｄと接続している。このことにより、トランジスタＴｒ．６のゲート電極Ｇ１はワードラインＷＬに接続している。また、ワードラインＷＬは、ヴィア１プラグ１６ｈ、Ｍ１配線１３ｋとコンタクトプラグ１２ｉを介して、ゲート電極６ｉと接続している。このことにより、トランジスタＴｒ．５のゲート電極Ｇ１はワードラインＷＬに接続している。
【００４１】
層間絶縁膜１８は酸化シリコン膜からなり、層間絶縁膜１４とワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊの上に設けられている。層間絶縁膜１８はワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊの側面に接している。層間絶縁膜１８の上面は平坦化されている。
【００４２】
ヴィア２プラグ１９ａ乃至１９ｈが、層間絶縁膜１８を貫通するように、対応するヴィア２ホールそれぞれの位置において、対応するワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊそれぞれの上に設けられている。
【００４３】
閾値制御ラインＶｔＣ、ビットラインＢＬＴ、ＢＬＣ、接地の電源電位Ｖｓｓ１、Ｖｓｓ２、電源電位Ｖｄｄが、層間絶縁膜１８とヴィア２プラグ１９ａ乃至１９ｈの上に設けられている。閾値制御ラインＶｔＣは、ヴィア２プラグ１９ａ、Ｍ２配線１７ｆ、ヴィア１プラグ１６ｆ、Ｍ１配線１３ｉとコンタクトプラグ１２ｊを介して、ゲート電極６ｊと接続している。このことにより、トランジスタＴｒ．５のゲート電極Ｇ２は閾値制御ラインＶｔＣに接続している。また、閾値制御ラインＶｔＣは、ヴィア２プラグ１９ｈ、Ｍ２配線１７ｅ、ヴィア１プラグ１６ｅ、Ｍ１配線１３ｃとコンタクトプラグ１２ｅを介して、ゲート電極６ｅと接続している。このことにより、トランジスタＴｒ．６のゲート電極Ｇ２は閾値制御ラインＶｔＣに接続している。
【００４４】
ビットラインＢＬＴは、ヴィア２プラグ１９ｂ、Ｍ２配線１７ｇ、ヴィア１プラグ１６ｇ、Ｍ１配線１３ｊとコンタクトプラグ８ｃを介して、活性化領域３ａと接続している。このことにより、トランジスタＴｒ．５のドレインはビットラインＢＬＴに接続している。
【００４５】
ビットラインＢＬＣは、ヴィア２プラグ１９ｇ、Ｍ２配線１７ｄ、ヴィア１プラグ１６ｄ、Ｍ１配線１３ｆとコンタクトプラグ８ｆを介して、活性化領域３ｄと接続している。このことにより、トランジスタＴｒ．６のドレインはビットラインＢＬＣに接続している。
【００４６】
接地の電源電位Ｖｓｓ１は、ヴィア２プラグ１９ｅ、Ｍ２配線１７ｂ、ヴィア１プラグ１６ｂ、Ｍ１配線１３ｄとコンタクトプラグ８ｅを介して、活性化領域３ａと接続している。このことにより、トランジスタＴｒ．３のソースは接地の電源電位Ｖｓｓ１に接続している。
【００４７】
接地の電源電位Ｖｓｓ２は、ヴィア２プラグ１９ｄ、Ｍ２配線１７ｊ、ヴィア１プラグ１６ｊ、Ｍ１配線１３ｎとコンタクトプラグ８ｈを介して、活性化領域３ｄと接続している。このことにより、トランジスタＴｒ．４のソースは接地の電源電位Ｖｓｓ２に接続している。
【００４８】
電源電位Ｖｄｄは、ヴィア２プラグ１９ｆ、Ｍ２配線１７ｃ、ヴィア１プラグ１６ｃ、Ｍ１配線１３ｅとコンタクトプラグ８ｊを介して、活性化領域３ｂと接続している。このことにより、トランジスタＴｒ．１のドレインは電源電位Ｖｄｄに接続している。また、電源電位Ｖｄｄは、ヴィア２プラグ１９ｃ、Ｍ２配線１７ｉ、ヴィア１プラグ１６ｉ、Ｍ１配線１３ｌとコンタクトプラグ８ｉを介して、活性化領域３ｃと接続している。このことにより、トランジスタＴｒ．２のドレインは電源電位Ｖｄｄに接続している。
【００４９】
パッシベーション膜２０は酸化シリコン膜からなり、層間絶縁膜１８と閾値制御ラインＶｔＣ、ビットラインＢＬＴ、ＢＬＣ、接地の電源電位Ｖｓｓ１、Ｖｓｓ２、電源電位Ｖｄｄの上に設けられている。パッシベーション膜２０は閾値制御ラインＶｔＣ、ビットラインＢＬＴ、ＢＬＣ、接地の電源電位Ｖｓｓ１、Ｖｓｓ２、電源電位Ｖｄｄの側面に接している。パッシベーション膜２０の上面は平坦化されている。
【００５０】
ＳＲＡＭセルにおいては、全てのトランジスタＴｒ．１乃至Ｔｒ．６が、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２を持つ。トランジスタＴｒ．１乃至Ｔｒ．４は、Ｍ１金属配線で第１ゲート電極Ｇ１と第２ゲート電極Ｇ２とが接続されている。トランジスタＴｒ．５とＴｒ．６は、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２とが異なる電位を与えられるように配線されている。ＳＲＡＭセルにおいては、バックゲート型、いわゆるセパレートゲート型トランジスタＴｒ．５とＴｒ．６とそうでないトランジスタＴｒ．１乃至Ｔｒ．４が混載されている。また、ゲート電極Ｇ１、Ｇ２の作製工程までは同じ形状のダブルゲート型のフィントランジスタでSRAM セルを構成することが出来る。これによって、複数のフィントランジスタの複数で同一形状のゲート電極と複数で同一形状のフィンを形成するだけであるので、リソグラフィ工程に対して十分なマージンを生むことが可能となる。もしゲート電極とフィンの形状がまちまちだったり、フィンFETが２種類以上存在したりすると工程的に複雑になり、また製造において制御パラメーターも増えてマージンが小さくなり、製造が難しくなる。
【００５１】
ＳＲＡＭセルにおいては、第２ゲート電極Ｇ２に印加する電位を与える閾値制御ラインＶｔＣが、ワードラインＷＬと直交するように配置されている。閾値制御ラインＶｔＣが、ワードラインＷＬと交差することで、従来型のレイアウトを踏襲しながら実施例１のSRAMセルを構成できる。ワードラインＷＬと平行に閾値制御ラインＶｔＣラインを配置すると金属配線の層を増やすか、ワードラインＷＬを曲げて作らなければならなくなり、半導体装置の歩留まりの点で不利になる。
【００５２】
ＳＲＡＭセルにおいては、トランジスタＴｒ．５とＴｒ．６の第２ゲート電極Ｇ２に印加する電位を与える閾値制御ラインＶｔＣラインが隣接するセルと共有される。即ち、半導体装置は、互いに隣接する複数のＳＲＡＭセルを有する。あるＳＲＡＭセルのトランジスタＴｒ．５の第２ゲート電極Ｇ２に印加する電位を与える閾値制御ラインＶｔＣラインが、隣接するＳＲＡＭセルのトランジスタＴｒ．６の第２ゲート電極Ｇ２に印加する電位を与える閾値制御ラインＶｔＣラインセルと共有される。閾値制御ラインＶｔＣラインを隣りのＳＲＡＭセルと共有することで面積の最小化を計れる。従来型ではVssラインが共有されていたが、実施例１のレイアウトだとセル内に２本のＶｓｓラインを設ける。
【００５３】
次に、実施例１の半導体装置の製造方法について説明する。
【００５４】
図６に示すように、酸化シリコン（ＳｉＯ２）層２の上にシリコン（Ｓｉ）層３が設けられたシリコンオンインシュレータ（ＳＯＩ）基板１を用意する。
【００５５】
次に、図７に示すように、シリコン層３の上に窒化シリコン（Ｓｉ３Ｎ４）などからなるキャップ膜４を化学気相成長（ＣＶＤ）法により堆積させる。
【００５６】
図８に示すように、キャップ膜４の上にレジスト膜を形成し、ホトリソグラフィ法によりレジスト膜のパターンニングを行い、パターンニングされたレジスト膜５ａ乃至５ｄを形成する。レジスト膜５ａ乃至５ｄは、後述するシリコンフィンのパターンにパターンニングされる。
【００５７】
図９に示すように、レジスト膜５ａ乃至５ｄをマスクにシリコン層３をストッパーとして、反応性イオンエッチング（ＲＩＥ）法により、キャップ膜４をエッチングする。このことにより、キャップ膜４が、後述するシリコンフィンのパターンにパターンニングされ、パターンニングされたキャップ膜４ａ乃至４ｄを形成する。
【００５８】
図１０に示すように、レジスト膜５ａ乃至５ｄを剥離し、キャップ膜４ａ乃至４ｄをマスクに酸化シリコン層２をストッパーとして、反応性イオンエッチング法により、シリコン層３をエッチングする。このことにより、シリコンからなるシリコンフィン３ａ乃至３ｄが形成される。シリコンフィン３ａはトランジスタＴｒ．３とＴｒ．５の活性化領域になり、シリコンフィン３ｂはトランジスタＴｒ．１の活性化領域になり、シリコンフィン３ｃはトランジスタＴｒ．２の活性化領域になり、シリコンフィン３ｄはトランジスタＴｒ．４とＴｒ．６の活性化領域になるので、必要に応じてシリコンフィン３ａ乃至３ｄにドーピングを行う。そして、シリコンフィン３ａ乃至３ｄの露出する表面を酸化してゲート絶縁膜を形成する。
【００５９】
図１１に示すように、酸化シリコン層２の上にポリシリコン（Ｐｏｌｙ−Ｓｉ）からなる導電膜６をＣＶＤ法により堆積させる。導電膜６は、シリコンフィン３ａ乃至３ｄの側面に接するように、シリコンフィン３ａ乃至３ｄの周囲に堆積する。シリコンフィン３ａ乃至３ｄとキャップ膜４ａ乃至４ｄを導電膜６で埋め込む。
【００６０】
図１２に示すように、キャップ膜４ａ乃至４ｄをストッパーとして、ケミカルメカニカルポリッシング（ＣＭＰ）法により、導電膜６をポリッシングする。
【００６１】
図１３に示すように、導電膜６とキャップ膜４ａ乃至４ｄの上にレジスト膜７を形成し、ホトリソグラフィ法によりレジスト膜７のパターンニングを行う。レジスト膜７は、後述するゲート電極のパターンと、シリコンフィン上のコンタクトホールのパターンにパターンニングされる。ゲート電極のパターンは、キャップ膜４ａ乃至４ｄを跨ぐようにキャップ膜４ａ乃至４ｄの両側に設けられ、このことにより、シリコンフィン３ａ乃至３ｄの両側それぞれにダブルゲート型のゲート電極を設けることができる。
【００６２】
図１４に示すように、レジスト膜７をマスクに、キャップ膜４ａ乃至４ｄと酸化シリコン層２をストッパーとして、反応性イオンエッチング法により、導電膜６をエッチングする。このことにより、ポリシリコンからなるゲート電極６ａ乃至６ｊが形成される。そして、SRAMセル内のトランジスタＴｒ．１乃至Ｔｒ．６は、ゲート電極の作製工程まではすべてバックゲート（backgate）フィン（Fin）FETとして配置されている。全てのトランジスタＴｒ．１乃至Ｔｒ．６のそれぞれのゲート電極Ｇ１とＧ２とは導通していない。
【００６３】
このようにゲート電極の作製工程までは全てのトランジスタＴｒ．１乃至Ｔｒ．６は同じバックゲートフィンFETであるので、形状が等しく、ゲート電極やフィンを形成するためのリソグラフィ工程に対して十分なマージンを生むことが可能となる。もし形状がまちまちだったり、型の異なるフィンFETが２種類以上存在したりすると製造工程が複雑になり、また、製造において制御パラメーターも増えて半導体装置の歩留まりの向上が難しくなる。
【００６４】
図１５に示すように、レジスト膜７をマスクに、シリコンフィン３ａ乃至３ｄと酸化シリコン層２をストッパーとして、反応性イオンエッチング法により、キャップ膜４ａ乃至４ｄをエッチングする。このことにより、将来コンタクトホールとなる領域内でキャップ材が除去されるのでシリコンが露出する。
【００６５】
図１６に示すように、レジスト膜７を剥離する。
【００６６】
図１７に示すように、層間絶縁膜となる酸化シリコン膜９を酸化シリコン層２とゲート電極６ａ乃至６ｊとキャップ膜４ａ乃至４ｄの上にＣＶＤ法により堆積する。酸化シリコン膜９の表面はＣＭＰ法を用いて、平坦にする。
【００６７】
図１８に示すように、酸化シリコン膜９の上にレジスト膜１０を形成し、ホトリソグラフィ法によりレジスト膜１０のパターンニングを行う。レジスト膜１０は、後述するコンタクトホール８ａ乃至８ｊと１１ａ乃至１１ｊのパターンにパターンニングされる。
【００６８】
図１９と図２０に示すように、レジスト膜１０とキャップ膜４ａ乃至４ｄをマスクに、シリコンフィン３ａ乃至３ｄとゲート電極６ａ乃至６ｊをストッパーとして、反応性イオンエッチング法により、酸化シリコン膜９のコンタクトホール８ａ乃至８ｊと１１ａ乃至１１ｊの領域をエッチングする。このことにより、コンタクトホール８ａ乃至８ｊと１１ａ乃至１１ｊが形成される。
【００６９】
図２１に示すように、コンタクトプラグとなる導電膜をＣＶＤ法により堆積し、コンタクトホール８ａ乃至８ｊと１１ａ乃至１１ｊ内に導電膜を埋め込む。コンタクトホール８ａ乃至８ｊと１１ａ乃至１１ｊの外側に堆積した導電膜は、ＣＭＰ法で、酸化シリコン膜９をストッパーとしてポリッシングされる。このことにより、コンタクトプラグ８ａ乃至８ｊと１２ａ乃至１２ｊが形成される。
【００７０】
図２２と図２３に示すように、酸化シリコン膜９の上にスパッタリング法等によりＭ１配線となる導電膜を成膜する。導電膜の上にレジスト膜を形成し、ホトリソグラフィ法によりレジスト膜のパターンニングを行う。レジスト膜は、後述するＭ１配線１３ａ乃至１３ｎのパターンにパターンニングされる。レジスト膜をマスクに、酸化シリコン膜９をストッパーとして、反応性イオンエッチング法により、導電膜をエッチングする。このことにより、Ｍ１配線１３ａ乃至１３ｎが形成される。そして、通常の（狭義の）ダブルゲート（double gate）MOSFETとして使うトランジスタＴｒ．１乃至Ｔｒ．４はＭ１金属配線１３ａ、１３ｍでトップゲート（top gate）である第１ゲート電極Ｇ１とバックゲート（back gate）である第２ゲート電極Ｇ２の両方の電極を結線して同じ電圧を印加して使用することができる。バックゲート（backgate）型MOSFETとして使用するトランジスタＴｒ．５とＴｒ．６は、別々のＭ１配線によってゲート電極Ｇ１が電源電圧Ｖｓｓ１、Ｖｓｓ２に結線され、ゲート電極Ｇ２が閾値制御ラインＶｔＣに結線されることになる。このようにして、一つのSRAMセル内で、バックゲート型フィンFETと通常のダブルゲートフィンFETとを作り分けることを可能にしている。すなわち、まず、全部のトランジスタＴｒ．１乃至Ｔｒ．６をバックゲート型フィンFETとして形成し、必要に応じて、Ｍ１配線によってゲート電極Ｇ１とＧ２を結線してダブルゲートフィンFETを構成することができる。一つのSRAMセルにおいて、バックゲート型フィンFETとダブルゲートフィンFETとが混載されている。
【００７１】
図２４に示すように、層間絶縁膜となる酸化シリコン膜１４を酸化シリコン層９とＭ１配線１３ａ乃至１３ｎの上にＣＶＤ法により堆積する。酸化シリコン膜１４の表面はＣＭＰ法を用いて、平坦にする。
【００７２】
図２５に示すように、酸化シリコン膜１４の上にレジスト膜を形成し、ホトリソグラフィ法によりレジスト膜のパターンニングを行う。レジスト膜は、ヴィア１ホール１５ａのパターンにパターンニングされる。レジスト膜をマスクに、Ｍ１配線１３ａ乃至１３ｎをストッパーとして、反応性イオンエッチング法により、酸化シリコン膜１４のヴィア１プラグ１６ａ乃至１６ｊの領域をエッチングする。このことにより、ヴィア１ホール１５ａが形成される。
【００７３】
図２６に示すように、ヴィア１プラグ１６ａ乃至１６ｊとなる導電膜をＣＶＤ法により堆積し、ヴィア１ホール１５ａ内に導電膜を埋め込む。ヴィア１ホール１５ａの外側に堆積した導電膜は、ＣＭＰ法で、酸化シリコン膜１４をストッパーとしてポリッシングされる。このことにより、ヴィア１プラグ１６ａ乃至１６ｊが形成される。
【００７４】
図２７と図２８に示すように、酸化シリコン膜１４の上にスパッタリング法によりワードラインＷＬとＭ２配線となる導電膜を成膜する。導電膜の上にレジスト膜を形成し、ホトリソグラフィ法によりレジスト膜のパターンニングを行う。レジスト膜は、ワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊのパターンにパターンニングされる。レジスト膜をマスクに、酸化シリコン膜１４をストッパーとして、反応性イオンエッチング法により、導電膜をエッチングする。このことにより、ワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊが形成される。
【００７５】
図２９に示すように、層間絶縁膜となる酸化シリコン膜１８を酸化シリコン層１４とワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊの上にＣＶＤ法により堆積する。酸化シリコン膜１８の表面はＣＭＰ法を用いて、平坦にする。酸化シリコン膜１８の上にレジスト膜を形成し、ホトリソグラフィ法によりレジスト膜のパターンニングを行う。レジスト膜は、ヴィア２プラグ１９ａ乃至１９ｈのパターンにパターンニングされる。レジスト膜をマスクに、ワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊをストッパーとして、反応性イオンエッチング法により、酸化シリコン膜１８のヴィア２プラグ１９ａ乃至１９ｈの領域をエッチングする。このことにより、ヴィア２ホールが形成される。ヴィア２プラグ１９ａ乃至１９ｈとなる導電膜をＣＶＤ法により堆積し、ヴィア２ホール内に導電膜を埋め込む。ヴィア２ホールの外側に堆積した導電膜は、ＣＭＰ法で、酸化シリコン膜１８をストッパーとしてポリッシングされる。このことにより、ヴィア２プラグ１９ａ乃至１９ｈが形成される。
【００７６】
図３０に示すように、酸化シリコン膜１８の上にスパッタリング法により閾値制御ラインＶｔＣ、ビットラインＢＬＴ、ＢＬＣ、接地の電源電位Ｖｓｓ１、Ｖｓｓ２、電源電位Ｖｄｄとなる導電膜を成膜する。導電膜の上にレジスト膜を形成し、ホトリソグラフィ法によりレジスト膜のパターンニングを行う。レジスト膜は、閾値制御ラインＶｔＣ、ビットラインＢＬＴ、ＢＬＣ、接地の電源電位Ｖｓｓ１、Ｖｓｓ２、電源電位Ｖｄｄのパターンにパターンニングされる。レジスト膜をマスクに、酸化シリコン膜１８をストッパーとして、反応性イオンエッチング法により、導電膜をエッチングする。このことにより、閾値制御ラインＶｔＣ、ビットラインＢＬＴ、ＢＬＣ、接地の電源電位Ｖｓｓ１、Ｖｓｓ２、電源電位Ｖｄｄが形成される。そして、閾値制御ラインＶｔＣはワードラインWLと垂直に形成され、閾値制御ラインＶｔＣは隣接するSRAMセルと共有することで従来型に比較して付加された部分の面積を最小化できる。
【００７７】
図４と図５に示すように、パッシベーション膜２０となる酸化シリコン膜や窒化シリコン膜を酸化シリコン層１８と閾値制御ラインＶｔＣ、ビットラインＢＬＴ、ＢＬＣ、接地の電源電位Ｖｓｓ１、Ｖｓｓ２、電源電位Ｖｄｄの上にＣＶＤ法により堆積する。以上で、実施例１の半導体装置の製造方法が完成する。
【００７８】
以上述べてきた配線方法はエッチングによるものであったが、もちろん層間絶縁膜に先に溝を掘り、そこに金属を堆積した後CMPを行って平坦化して金属配線部を形成するダマシーン法も適用できることはいうまでもない。
【実施例２】
【００７９】
実施例２に係る半導体装置は、図３１に示すような、SRAMセルを有している。SRAMセルは、実施例１の図１に示すSRAMセルと同様の６個のトランジスタＴｒ．１乃至Ｔｒ．６を有している。ただし、トランジスタＴｒ．３乃至Ｔｒ．６のゲート電極Ｇ２の接続先が、実施例２と実施例１とでは異なっている。実施例２においては、トランジスタＴｒ．３のゲート電極Ｇ２は閾値制御ラインVtCに接続する。トランジスタＴｒ．４のゲート電極Ｇ２も閾値制御ラインVtCに接続する。トランジスタＴｒ．５のゲート電極Ｇ２は、トランジスタＴｒ．５のゲート電極Ｇ１とともにワードラインＷＬに接続する。トランジスタＴｒ．６のゲート電極Ｇ２は、トランジスタＴｒ．６のゲート電極Ｇ１とともにワードラインＷＬに接続する。
【００８０】
実施例２でも、フィンFETを用いてSRAMセルを構成する方法として、図３１に示すようにバックゲート型、いわゆるダブルゲートのセパレートゲート型のフィンFET（Ｔｒ．３、Ｔｒ．４）を用いることを提案する。図３１では、ドライバトランジスタのバックゲートであるトランジスタＴｒ．３のゲート電極Ｇ２とＴｒ．４のゲート電極Ｇ２には閾値制御ラインVtCを接続する。ドライバトランジスタのトップゲートであるトランジスタＴｒ．３のゲート電極Ｇ１とＴｒ．４のゲート電極Ｇ１にはそれぞれトランジスタＴｒ．１のゲート電極Ｇ１、Ｇ２とトランジスタＴｒ．２のゲート電極Ｇ１、Ｇ２が接続する。このように、トランジスタＴｒ．３のゲート電極Ｇ１とＧ２では異なる電位が印加される。トランジスタＴｒ．４のゲート電極Ｇ１とＧ２でも異なる電位が印加される。
【００８１】
図３２に示すように、閾値制御ラインVtCに印加する信号電圧はSRAMセルのライトイネーブル信号ＷＲに同期して変化する。閾値制御ラインVtCにトランジスタＴｒ．３とＴｒ．４の第２ゲート電極Ｇ２は接続しているので、トランジスタＴｒ．３とＴｒ．４の第２ゲート電極Ｇ２の電位はSRAMセルのライトイネーブル信号ＷＲに同期して変化し、トランジスタＴｒ．３とＴｒ．４の閾値電圧が、ライトイネーブル信号ＷＲに同期して低くなる。
【００８２】
ライトイネーブル信号ＷＲに同期して、閾値制御ラインVtCに印加する信号電圧を変更することで、書き込み時と保持時のトランジスタＴｒ．３とＴｒ．４のデバイス特性を変化させることが可能となる。
【００８３】
トランジスタＴｒ．３とＴｒ．４にバックゲート型MOSFETを使用することで、SRAMセルの書き込み時には、低閾値電圧（low-Vt）モードとして、閾値制御ラインVtCに電源電位Ｖｄｄの２分の１程度の電位が印加され、トランジスタＴｒ．３とＴｒ．４のゲート電極Ｇ２に電源電位Ｖｄｄの２分の１程度の電位を印加してトランジスタＴｒ．３とＴｒ．４のゲート電極Ｇ１に関する閾値電圧を小さくできトランジスタＴｒ．３とＴｒ．４に大電流を流すことが可能となる。さらに、SRAMセルの書き込み時に、低閾値電圧（low-Vt）モードとして、閾値制御ラインVtCにさらに大きい電源電位Ｖｄｄ程度が印加され、トランジスタＴｒ．３とＴｒ．４のゲート電極Ｇ２に電源電位Ｖｄｄ程度の電位を印加して、ゲート電極Ｇ１側とＧ２側の両側にチャネルが発生する両側面チャネルを実現することでトランジスタＴｒ．３とＴｒ．４にさらに大きな大電流を流すことが可能となる。一方、SRAMセルのデータ保持時には、高閾値電圧（high-Vt）モードとして、閾値制御ラインVtCに接地の電源電位Ｖｓｓ１、Ｖｓｓ２程度の電位が印加され、トランジスタＴｒ．３とＴｒ．４のゲート電極Ｇ１に関する閾値電圧を大きくしてリーク電流を低減し、SNMを改善することが可能となる。
【００８４】
なお、低閾値電圧（low-Vt）モードにおける、閾値制御ラインVtCの電位としては、ワードラインWLにかかる電圧よりも大きくhigh側にする必要がある。このことにより、ドライバトランジスタDriver Tr.であるトランジスタＴｒ．３とＴｒ．４の閾値電圧を低下させることが出来て、トランスファトランジスタTransfer Tr.のトランジスタＴｒ．５とＴｒ．６の電流駆動力よりも増大させることが可能となる。
【００８５】
このように、トランスファトランジスタTransfer Tr.の電流駆動力に対するドライバトランジスタDriver Tr.の電流駆動力の電流駆動力比β比を時系列で変化させることが出来る。そして、SNMを増大させることができる。特に、図２に示すように、ドライバトランジスタDriver Tr.のトランジスタＴｒ．３で電流を稼ぐとSRAMセルを構成するフリップフロップF/Fを構成する第１インバータ（Inverter）の入力電圧Vin1と出力電圧Vout1の入出力特性３１において、急峻に垂直になるためバタフライカーブの右下のループ３４の下側の曲線３４がより下に凸になりマージンをより得る方向になるのでSNMを増大させることが出来る。ドライバトランジスタDriver Tr.のトランジスタＴｒ．４で電流を稼ぐとフリップフロップF/Fを構成する第２インバータの入力電圧Vin2と出力電圧Vout2の入出力特性３２において、出力電圧Vout2が急峻に降下するようになるためバタフライカーブ（butterfly curve）の左上のループ（loop）３３の下側の曲線３２がより下に凸になりよりマージンを得る方向になるのでSNMを増大させることが出来る。
【００８６】
なお、閾値制御ラインVtCに信号電圧を印加するタイミングは、実施例１と同様に、メモリーの書き込み、読み出しのタイミングに先んじて電圧印加されて、トランジスタＴｒ．３とＴｒ．４の閾値電圧Vtが書き込み・読み出し時よりも早い時刻に設定されている。
【００８７】
図３３と図３４に示すように、図３１の実施例２に係る半導体装置は、酸化シリコン層２の上にシリコン（Ｓｉ）フィン３ａ乃至３ｄが設けられている。シリコンフィン３ａ乃至３ｄに関しては実施例１と同じでよい。シリコンフィン３ａはドライバトランジスタDriverTr.1であるトランジスタＴｒ．３の活性領域と、トランスファトランジスタTransferTr.2であるトランジスタＴｒ．５の活性領域になる。シリコンフィン３ｂはロードトランジスタLoadTr.1であるトランジスタＴｒ．１の活性領域になる。シリコンフィン３ｃはロードトランジスタLoadTr.2であるトランジスタＴｒ．２の活性領域になる。シリコンフィン３ｄはドライバトランジスタDriverTr.2であるトランジスタＴｒ．４の活性領域と、トランスファトランジスタTransferTr.1であるトランジスタＴｒ．６の活性領域になる。
【００８８】
シリコンフィン３ａ乃至３ｄの上には、キャップ層４ａ乃至４ｄがそれぞれ設けられている。キャップ層４ａ乃至４ｄも実施例１と同じでよい。
【００８９】
ゲート電極６ａ乃至６ｊは酸化シリコン層２の上に設けられている。ゲート電極６ａと６ｆは実施例１と形状が異なり、閾値制御ラインVtCの下方にまで設けられている。他のゲート電極６ｂ乃至６ｅ、６ｇ乃至６ｊは実施例１と同じでよい。
【００９０】
Ｍ１配線１３ａ乃至１３ｎが、層間絶縁膜９、コンタクトプラグ８ａ乃至８ｊとコンタクトプラグ１２ａ乃至１２ｊの上に設けられている。Ｍ１配線１３ａは、ゲート電極６ｂと６ｃを接続している。このことにより、トランジスタＴｒ．３のゲート電極Ｇ１とトランジスタＴｒ．１のゲート電極Ｇ１とＧ２とが接続される。Ｍ１配線１３ｍは、ゲート電極６ｇと６ｈを接続している。このことにより、トランジスタＴｒ．２のゲート電極Ｇ１とＧ２とトランジスタＴｒ．４のゲート電極Ｇ１とが接続される。Ｍ１配線１３ｂは、ゲート電極６ｄと６ｅを接続している。このことにより、トランジスタＴｒ．６のゲート電極Ｇ１とＧ２とが接続される。Ｍ１配線１３ｋは、ゲート電極６ｉと６ｊを接続している。このことにより、トランジスタＴｒ．５のゲート電極Ｇ１とＧ２とが接続される。一方、Ｍ１配線によって、ゲート電極６ａと６ｂを接続してはいない。このことにより、トランジスタＴｒ．３のゲート電極Ｇ１とＧ２は接続されず、トランジスタＴｒ．３はセパレート型ダブルゲートFETである。同様に、ゲート電極６ｇと６ｆを接続してはいないことにより、トランジスタＴｒ．４のゲート電極Ｇ１とＧ２は接続されず、トランジスタＴｒ．４はセパレート型ダブルゲートFETである。
【００９１】
ワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊが、層間絶縁膜１４とヴィア１プラグ１６ａ乃至１６ｊの上に設けられている。ワードラインＷＬは、ヴィア１プラグ１６ａ、Ｍ１配線１３ｂとコンタクトプラグ１２ｄ、１２ｅを介して、ゲート電極６ｄ、６ｅと接続している。このことにより、トランジスタＴｒ．６のゲート電極Ｇ１とＧ２はワードラインＷＬに接続している。また、ワードラインＷＬは、ヴィア１プラグ１６ｈ、Ｍ１配線１３ｋとコンタクトプラグ１２ｉ、１２ｊを介して、ゲート電極６ｉ、６ｊと接続している。このことにより、トランジスタＴｒ．５のゲート電極Ｇ１、Ｇ２はワードラインＷＬに接続している。
【００９２】
閾値制御ラインＶｔＣ、ビットラインＢＬＴ、ＢＬＣ、接地の電源電位Ｖｓｓ１、Ｖｓｓ２、電源電位Ｖｄｄが、層間絶縁膜１８とヴィア２プラグ１９ａ乃至１９ｈの上に設けられている。閾値制御ラインＶｔＣは、ヴィア２プラグ１９ａ、Ｍ２配線１７ｅ、ヴィア１プラグ１６ｅ、Ｍ１配線１３ｃとコンタクトプラグ１２ａを介して、ゲート電極６ａと接続している。このことにより、トランジスタＴｒ．３のゲート電極Ｇ２は閾値制御ラインＶｔＣに接続している。また、閾値制御ラインＶｔＣは、ヴィア２プラグ１９ｈ、Ｍ２配線１７ｆ、ヴィア１プラグ１６ｆ、Ｍ１配線１３ｉとコンタクトプラグ１２ｆを介して、ゲート電極６ｆと接続している。このことにより、トランジスタＴｒ．４のゲート電極Ｇ２は閾値制御ラインＶｔＣに接続している。
【００９３】
ＳＲＡＭセルにおいては、全てのトランジスタＴｒ．１乃至Ｔｒ．６が、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２を持つ。トランジスタＴｒ．１、Ｔｒ．２、Ｔｒ．５、Ｔｒ．６は、Ｍ１金属配線で第１ゲート電極Ｇ１と第２ゲート電極Ｇ２とが接続されている。トランジスタＴｒ．３とＴｒ．４は、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２とが異なる電位を与えられるように配線されている。ＳＲＡＭセルにおいては、バックゲート型、いわゆるセパレートゲート型トランジスタＴｒ．３とＴｒ．４とそうでないダブルゲートトランジスタＴｒ．１、Ｔｒ．２、Ｔｒ．５、Ｔｒ．６が混載されている。また、ゲート電極Ｇ１、Ｇ２の作製工程までは同じ形状のダブルゲート型のフィントランジスタでSRAM セルを構成することが出来る。これによって、複数のフィントランジスタの複数で同一形状のゲート電極と複数で同一形状のフィンを形成するだけであるので、リソグラフィ工程に対して十分なマージンを生むことが可能となる。もしゲート電極とフィンの形状がまちまちだったり、フィンFETが２種類以上存在したりすると工程的に複雑になり、また製造において制御パラメーターも増えてマージンが小さくなり、製造が難しくなる。
【００９４】
ＳＲＡＭセルにおいては、第２ゲート電極Ｇ２に印加する電位を与える閾値制御ラインＶｔＣが、ワードラインＷＬと直交するように配置されている。閾値制御ラインＶｔＣが、ワードラインＷＬと交差することで、従来型のレイアウトを踏襲しながら実施例１と同様にSRAMセルを構成できる。ワードラインＷＬと平行に閾値制御ラインＶｔＣラインを配置すると金属配線の層を増やすか、ワードラインＷＬを曲げて作らなければならなくなり、半導体装置の歩留まりの点で不利になる。
【００９５】
ＳＲＡＭセルにおいては、トランジスタＴｒ．３とＴｒ．４の第２ゲート電極Ｇ２に印加する電位を与える閾値制御ラインＶｔＣラインが隣接するセルと共有される。即ち、半導体装置は、互いに隣接する複数のＳＲＡＭセルを有する。あるＳＲＡＭセルのトランジスタＴｒ．３の第２ゲート電極Ｇ２に印加する電位を与える閾値制御ラインＶｔＣラインが、隣接するＳＲＡＭセルのトランジスタＴｒ．４の第２ゲート電極Ｇ２に印加する電位を与える閾値制御ラインＶｔＣラインセルと共有される。閾値制御ラインＶｔＣラインを隣りのＳＲＡＭセルと共有することで面積の最小化を計れる。従来型ではVssラインが共有されていたが、実施例１のレイアウトだとセル内に２本のＶｓｓラインを設ける。
【００９６】
次に、実施例２の半導体装置の製造方法について説明する。実施例２の半導体装置の製造方法は、実施例１の半導体装置の製造方法と基本的に同じである。異なる点は、シリコンフィン６ａ乃至６ｊのパターンを形成するためのマスクの形状が異なることである。他にも、コンタクトプラグ１２ａ乃至１２ｊのパターンを形成するためのコンタクトレイヤのマスク、Ｍ１配線１３ａ乃至１３ｎのパターンを形成するためのＭ１レイヤのマスク、ヴィア１プラグ１６ａ乃至１６ｊのパターンを形成するためのヴィアvia１レイヤのマスク、ワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊのパターンを形成するためのＭ２レイヤのマスク、ヴィア２プラグ１９ａ乃至１９ｈのパターンを形成するためのヴィアvia２レイヤのマスクの形状が実施例１と実施例２とでは異なっている。
【００９７】
具体的には、図３５に示すように、実施例２のコンタクトホール１１ａ乃至１１ｊ形成後の半導体装置と、図１９の実施例１のコンタクトホール１１ａ乃至１１ｊ形成後の半導体装置を比較してみる。シリコンフィン６ａ、６ｆのパターンとコンタクトホール１１ａ、１１ｆのパターンの形状が、実施例１と実施例２とでは異なっている。
【００９８】
また、図３６に示すように、実施例２のＭ１配線１３ａ乃至１３ｎ形成後の半導体装置と、図２２の実施例１のＭ１配線１３ａ乃至１３ｎ形成後の半導体装置を比較してみる。Ｍ１配線１３ａについて、実施例２ではゲート電極６ａと６ｂとを接続しないが、実施例１ではゲート電極６ａと６ｂとを接続している。このことにより、実施例２では、トランジスタＴｒ．３のゲート電極Ｇ１とＧ２とが接続されない。
【００９９】
Ｍ１配線１３ｍについて、実施例２ではゲート電極６ｇと６ｆとを接続しないが、実施例１ではゲート電極６ｇと６ｆとを接続している。このことにより、実施例２では、トランジスタＴｒ．４のゲート電極Ｇ１とＧ２とが接続されない。
【０１００】
一方、Ｍ１配線１３ｋについて、実施例２ではゲート電極６ｉと６ｊとを接続するが、実施例１ではゲート電極６ｉと６ｊとを接続していない。このことにより、実施例２では、トランジスタＴｒ．５のゲート電極Ｇ１とＧ２とが接続される。
【０１０１】
Ｍ１配線１３ｂについて、実施例２ではゲート電極６ｄと６ｅとを接続するが、実施例１ではゲート電極６ｄと６ｅとを接続していない。このことにより、実施例２では、トランジスタＴｒ．６のゲート電極Ｇ１とＧ２とが接続される。
【０１０２】
また、図３７に示すように、実施例２のワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊ形成後の半導体装置と、図２７の実施例１のワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊ形成後の半導体装置を比較してみる。ワードラインＷＬについて、実施例２ではヴィア１プラグ１６ｈとＭ１配線１３ｋを介して、ゲート電極６ｉと６ｊに接続しているが、実施例１ではワードラインＷＬについて、ゲート電極６ｉには接続しているがゲート電極６ｊには接続していない。このことにより、実施例２では、トランジスタＴｒ．５のゲート電極Ｇ１、Ｇ２はワードラインＷＬに接続される。また、ワードラインＷＬについて、実施例２ではヴィア１プラグ１６ａとＭ１配線１３ｂを介して、ゲート電極６ｄと６ｅに接続しているが、実施例１ではワードラインＷＬについて、ゲート電極６ｄには接続しているがゲート電極６ｅには接続していない。このことにより、実施例２では、トランジスタＴｒ．６のゲート電極Ｇ１、Ｇ２はワードラインＷＬに接続される。
【０１０３】
また、図３３に示すように、実施例２の閾値制御ラインＶｔＣ、ビットラインＢＬＴ、ＢＬＣ、接地の電源電位Ｖｓｓ１、Ｖｓｓ２、電源電位Ｖｄｄ形成後の半導体装置と、図４の実施例１の閾値制御ラインＶｔＣ、ビットラインＢＬＴ、ＢＬＣ、接地の電源電位Ｖｓｓ１、Ｖｓｓ２、電源電位Ｖｄｄ形成後の半導体装置を比較してみる。閾値制御ラインＶｔＣについて、実施例２ではヴィア２プラグ１９ａとＭ２配線１７ｅとヴィア１プラグ１６ｅとＭ１配線１３ｃとコンタクトプラグ１２ａを介して、ゲート電極６ａに接続しているが、実施例１では閾値制御ラインＶｔＣについて、ヴィア２プラグ１９ａとＭ２配線１７ｆとヴィア１プラグ１６ｆとＭ１配線１３ｉとコンタクトプラグ１２ｊを介して、ゲート電極６ｊに接続している。また、閾値制御ラインＶｔＣについて、実施例２ではヴィア２プラグ１９ｈとＭ２配線１７ｆとヴィア１プラグ１６ｆとＭ１配線１３ｉとコンタクトプラグ１２ｆを介して、ゲート電極６ｆに接続しているが、実施例１では閾値制御ラインＶｔＣについて、ヴィア２プラグ１９ｈとＭ２配線１７ｅとヴィア１プラグ１６ｅとＭ１配線１３ｃとコンタクトプラグ１２ｅを介して、ゲート電極６ｅに接続している。
【０１０４】
実施例１と同様に、ゲート電極の作製工程までは全てのトランジスタＴｒ．１乃至Ｔｒ．６は同じバックゲートフィンFETであるので、形状が等しく、ゲート電極やフィンを形成するためのリソグラフィ工程に対して十分なマージンを生むことが可能となる。もし形状がまちまちだったり、型の異なるフィンFETが２種類以上存在したりすると製造工程が複雑になり、また、製造において制御パラメーターも増えて半導体装置の歩留まりの向上が難しくなる。
【０１０５】
そして、通常の（狭義の）ダブルゲート（double gate）MOSFETとして使うトランジスタＴｒ．１、Ｔｒ．２、Ｔｒ．５、Ｔｒ．６はＭ１金属配線１３ａ、１３ｍ、１３ｋ、１３ｂでトップゲート（top gate）である第１ゲート電極Ｇ１とバックゲート（back gate）である第２ゲート電極Ｇ２の両方の電極を結線して同じ電圧を印加して使用することができる。バックゲート（backgate）型MOSFETとして使用するトランジスタＴｒ．３とＴｒ．４は、別々のＭ１配線によってゲート電極Ｇ１がシリコンフィン３ｂ、３ｃに結線され、ゲート電極Ｇ２が閾値制御ラインＶｔＣに結線されることになる。このようにして、一つのSRAMセル内で、バックゲート型フィンFETと通常のダブルゲートフィンFETとを作り分けることを可能にしている。すなわち、まず、全部のトランジスタＴｒ．１乃至Ｔｒ．６をバックゲート型フィンFETとして形成し、必要に応じて、Ｍ１配線によってゲート電極Ｇ１とＧ２を結線してダブルゲートフィンFETを構成することができる。一つのSRAMセルにおいて、バックゲート型フィンFETとダブルゲートフィンFETとが混載されている。
【０１０６】
そして、閾値制御ラインＶｔＣはワードラインWLと垂直に形成され、閾値制御ラインＶｔＣは隣接するSRAMセルと共有することで従来型に比較して付加された部分の面積を最小化できる。実施例２のレイアウトは基本的には実施例１と同様に閾値制御ラインＶｔＣがSRAMセルの最外周部に付け加わったものであり、隣接するSRAMセルと共有されている。また、ワードラインＷＬの配線部が直線だけで構成されるのでシンプルである。更に、やはり全てのトランジスタＴｒ．１乃至Ｔｒ．６がbackgate型FinFETとして構成され、その必要のないトランジスタＴｒ．１、Ｔｒ．２、Ｔｒ．５、Ｔｒ．６はＭ１配線でトップゲート（top gate）である
ゲート電極Ｇ１とバックゲート（back gate）であるゲート電極Ｇ２とを接続して狭義の意味のダブルゲート（double gate）フィン（Fin）FETとして構成されている。
【実施例３】
【０１０７】
実施例３に係る半導体装置は、図３８に示すような、SRAMセルを有している。SRAMセルは、実施例２の図３１に示すSRAMセルと同様の６個のトランジスタＴｒ．１乃至Ｔｒ．６を有している。ただし、トランジスタＴｒ．５とＴｒ．６のゲート電極Ｇ２の接続先が、実施例３と実施例２とでは異なっている。実施例３においては、トランジスタＴｒ．５とＴｒ．６のゲート電極Ｇ２は接続されず、フローティングの状態にされる。
【０１０８】
実施例３でも、フィンFETを用いてSRAMセルを構成する方法として、図３８に示すようにバックゲート型、いわゆるダブルゲートのセパレートゲート型のフィンFET（Ｔｒ．３、Ｔｒ．４）を用いることを提案する。図３８では、ドライバトランジスタのバックゲートであるトランジスタＴｒ．３のゲート電極Ｇ２とＴｒ．４のゲート電極Ｇ２には閾値制御ラインVtCを接続する。ドライバトランジスタのトップゲートであるトランジスタＴｒ．３のゲート電極Ｇ１とＴｒ．４のゲート電極Ｇ１にはそれぞれトランジスタＴｒ．１のゲート電極Ｇ１、Ｇ２とトランジスタＴｒ．２のゲート電極Ｇ１、Ｇ２が接続する。このように、トランジスタＴｒ．３のゲート電極Ｇ１とＧ２では異なる電位が印加される。トランジスタＴｒ．４のゲート電極Ｇ１とＧ２でも異なる電位が印加される。
【０１０９】
そして、実施例３でも実施例２の図３２に示すのと同じように、閾値制御ラインVtCに印加する信号電圧はSRAMセルのライトイネーブル信号ＷＲに同期して変化する。ライトイネーブル信号ＷＲに同期して、閾値制御ラインVtCに印加する信号電圧を変更することで、書き込み時と保持時のトランジスタＴｒ．３とＴｒ．４のデバイス特性を変化させることが可能となる。
【０１１０】
さらに、トランスファトランジスタTransfer Tr.のトランジスタＴｒ．５とＴｒ．６のゲート電極Ｇ２を、実施例２ではワードラインＷＬに接続していたが、実施例３ではトランジスタＴｒ．５とＴｒ．６のゲート電極Ｇ２をフローティングにしている。このことにより、トランスファトランジスタTransfer Tr.の電流駆動力を、実施例２のときに比べて実施例３では低下させることができる。そして、トランスファトランジスタTransfer Tr.の電流駆動力に対するドライバトランジスタDriver Tr.の電流駆動力の電流駆動力比β比を、実施例３では、実施例２より大きくすることができる。そして、SNMを増大させることができる。
【０１１１】
図３９と図４０に示すように、図３８の実施例３に係る半導体装置は、酸化シリコン層２の上にシリコン（Ｓｉ）フィン３ａ乃至３ｄが設けられている。シリコンフィン３ａ乃至３ｄとゲート電極６ａ乃至６ｊに関しては実施例２と同じでよい。ただ、ゲート電極６ｄを接続せずにフローティングにすればよい。あるいは、ゲート電極６ｄにコンタクトプラグ１２ｄを接続させたとしてもゲート電極６ｄとコンタクトプラグ１２ｄを他と接続せずにフローティングにすればよい。また、ゲート電極６ｉも接続せずにフローティングにする。あるいは、ゲート電極６ｉにコンタクトプラグ１２ｉを接続させたとしてもゲート電極６ｉとコンタクトプラグ１２ｉを他と接続せずにフローティングにすればよい。
【０１１２】
実施例１と実施例２と同様に、ゲート電極の作製工程までは全てのトランジスタＴｒ．１乃至Ｔｒ．６は同じバックゲートフィンFETであるので、形状が等しく、ゲート電極やフィンを形成するためのリソグラフィ工程に対して十分なマージンを生むことが可能となる。
【０１１３】
実施例１乃至３は、本発明を実施するにあたっての具体化の例を示したものに過ぎず、実施例１乃至３によって本発明の技術的範囲が限定的に解釈されてはならないものである。例えば、SRAM セル中の全てのダブルゲート型トランジスタやバックゲート（backgate）型トランジスタはフィン（Fin）FETに限定されるものではなく、一部は平面型のダブルゲート（double gate）MOSFETでも構わない。ダブルゲートMOSFETの場合でも実施例１乃至３と同様なトランジスタ配置や回路を形成することで、基本となる回路動作は実現でき、SNMの大きなSRAM セルを実現することが可能となる。また、実施例１乃至３のSRAMセルのレイアウトはもちろんこれらに限定される訳ではなく、別のレイアウトを用いても構成できることは言うまでもない。このように、本発明は、その技術的思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。すなわち、本発明の特許請求の範囲を逸脱しない範囲で、変更・改良や一部転用などが可能であり、これらすべて本発明の請求範囲内に包含されるものである。
【図面の簡単な説明】
【０１１４】
【図１】本発明の一実施形態に係る半導体装置の回路図である。
【図２】本発明の一実施形態に係る半導体装置が有するインバータの入出力特性である。
【図３】本発明の一実施形態に係る半導体装置の信号線のタイミングチャートである。
【図４】本発明の一実施形態に係る半導体装置の上面図である。
【図５】図４のＶ−Ｖ方向の断面図である。
【図６】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その１）である。
【図７】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その２）である。
【図８】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その３）である。
【図９】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その４）である。
【図１０】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その５）である。
【図１１】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その６）である。
【図１２】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その７）である。
【図１３】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その８）である。
【図１４】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その９）である。
【図１５】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その１０）である。
【図１６】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その１１）である。
【図１７】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その１２）である。
【図１８】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その１３）である。
【図１９】本発明の一実施形態に係る半導体装置の製造途中の上面図（その１）である。
【図２０】本発明の一実施形態に係る半導体装置の製造途中の図１９のＸＸ−ＸＸ方向の断面図（その１）である。
【図２１】本発明の一実施形態に係る半導体装置の製造途中の図１９のＸＸ−ＸＸ方向の断面図（その２）である。
【図２２】本発明の一実施形態に係る半導体装置の製造途中の上面図（その２）である。
【図２３】本発明の一実施形態に係る半導体装置の製造途中の図２２のＸＸＩＩＩ−ＸＸＩＩＩ方向の断面図（その１）である。
【図２４】本発明の一実施形態に係る半導体装置の製造途中の図２２のＸＸＩＩＩ−ＸＸＩＩＩ方向の断面図（その２）である。
【図２５】本発明の一実施形態に係る半導体装置の製造途中の図２２のＸＸＩＩＩ−ＸＸＩＩＩ方向の断面図（その３）である。
【図２６】本発明の一実施形態に係る半導体装置の製造途中の図２２のＸＸＩＩＩ−ＸＸＩＩＩ方向の断面図（その４）である。
【図２７】本発明の一実施形態に係る半導体装置の製造途中の上面図（その３）である。
【図２８】本発明の一実施形態に係る半導体装置の製造途中の図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ方向の断面図（その１）である。
【図２９】本発明の一実施形態に係る半導体装置の製造途中の図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ方向の断面図（その２）である。
【図３０】本発明の一実施形態に係る半導体装置の製造途中の図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ方向の断面図（その３）である。
【図３１】本発明の一実施形態に係る半導体装置の回路図である。
【図３２】本発明の一実施形態に係る半導体装置の信号線のタイミングチャートである。
【図３３】本発明の一実施形態に係る半導体装置の上面図である。
【図３４】図３３のＸＸＸＩＶ−ＸＸＸＩＶ方向の断面図である。
【図３５】本発明の一実施形態に係る半導体装置の製造途中の上面図（その１）である。
【図３６】本発明の一実施形態に係る半導体装置の製造途中の上面図（その２）である。
【図３７】本発明の一実施形態に係る半導体装置の製造途中の上面図（その３）である。
【図３８】本発明の一実施形態に係る半導体装置の回路図である。
【図３９】本発明の一実施形態に係る半導体装置の上面図である。
【図４０】図３９のＸＬ−ＸＬ方向の断面図である。
【符号の説明】
【０１１５】
１…ＳＯＩ基板
２…酸化シリコン層
３…半導体層（シリコン層）
３ａ乃至３ｄ…活性化領域（半導体フィン、シリコンフィン）
４、４ａ乃至４ｄ…キャップ膜
５ａ乃至５ｄ…レジスト膜
６…導電膜（ポリシリコン膜）
６ａ乃至６ｊ…ゲート電極
７…レジスト膜
８ａ乃至８ｊ…コンタクトホール及びその領域
９…層間絶縁膜（酸化シリコン膜）
１０…レジスト膜
１１ａ乃至１１ｊ…コンタクトホール及びその領域
１２ａ乃至１２ｊ…コンタクトプラグ
１３ａ乃至１３ｎ…Ｍ１配線
１４…層間絶縁膜
１５ａ…ヴィア１ホール及びその領域
１６ａ乃至１６ｊ…ヴィア１プラグ
１７ｂ乃至１７ｇ、１７ｉ、１７ｊ…Ｍ２配線
１８…層間絶縁膜
１９ａ乃至１９ｈ…ヴィア２プラグ
２０…パッシベーション膜
３１…第１インバータの伝達特性
３２…第２インバータの伝達特性
３３…左上のループ
３４…右下のループ
【技術分野】
【０００１】
本発明は、フィンフィールドエフェクトトランジスタで構成されるスタティックランダムアクセスメモリセルを有する半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩ等の半導体装置は、用いられる素子の微細化によって高性能化が達成されてきている。素子の微細化では、半導体装置内の論理回路やスタティックランダムアクセスメモリ（SRAM）などの記憶部に用いられる金属・酸化物・半導体電界効果トランジスタ（MOSFET）において、いわゆるスケーリング則に基づいてゲート長が縮小されたり、ゲート絶縁膜が薄膜化されたりしている。
【０００３】
そして、ゲート長ＬがL < 30 nmであるトランジスタで発生する短チャネル効果によって低下するカットオフ特性を改善するために、ダブルゲート型の完全空乏化シリコンオンインシュレータによる金属酸化物半導体の電界効果トランジスタ（Fully Depleted-SOI MOSFET）であるフィンＦＥＴ（FinFET）が提案されている（例えば、特許文献１参照。）。 フィンＦＥＴは、3次元構造金属絶縁物半導体（MIS）型半導体装置の一種であり、SOI基板のシリコン（Si）層を短冊状に細く切り出した突起状のフィン（Fin）を形成し、このフィンにゲート電極を立体交差させることで、フィンの２面の側面にチャネルを形成することができる。このフィンFETは、フィン全体が完全に空乏化されるので、ゲート電極に一般的なポリシリコンを用いると閾値電圧を高電流駆動力を目指した低い閾値電圧（例えば絶対値で0.2V以下）に設定することが難しかった。
【０００４】
このようなフィンＦＥＴを用いてスタティックランダムアクセスメモリセル（SRAM Cell）の回路を構成しようとすると、閾値が適正にコントロールできないこと、ならびに、チャネル幅を任意に設定できないことなどの理由で各フィンＦＥＴの電流比を適正な値に設定することが難しいという問題があった。その結果として、SRAM セルは、十分なスタティックノイズマージン（Static Noise Margin：SNM）を得ることが難しく（例えば、非特許文献１参照）、動作点が不安定になる場合があり、かつ、ソフトエラー（soft error）などにも弱くなってしまう場合があった。
また、フィンＦＥＴで高電流駆動力を目指した低い閾値電圧を得るために、チャネル領域のポテンシャルを制御する試みもなされている（例えば、非特許文献２参照。）。このフィンＦＥＴはバックゲート型MOSFETと呼ばれ、チャネル領域のポテンシャルの制御のための配線が新たに必要になるため、バックゲート型のフィンＦＥＴを組み込んだレイアウトのSRAMセルは作製されていなかった。
【特許文献１】特開平２−２６３４７３号公報
【非特許文献１】イー、ジェイ、ノーク(E.J.Nowak) 外７名著 「ファンクショナル フィンＦＥＴ−ＤＧＣＭＯＳ ＳＲＡＭ セル(A Functional FinFET-DGCMOS SRAM Cell)」IEDM Tech. Dig.、IEEE、2002年、p.411-414
【非特許文献２】ワイ、エックス、リュウ(Y.X.Liu) 外７名著 「独立したダブルゲートと長方形断面のフィンチャネルを有するフレキシブル閾値電圧フィンＦＥＴ(Flexible Threshold Voltage FinFETs with Independent Double Gates and an Ideal Rectangular Cross-Section Si-Fin Channel)」IEDM Tech. Dig.、IEEE、2003年、p.986-989
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、バックゲート型のフィンFETを使いながらも十分なSNMを得ることのできるSRAMセルを有する半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、複数のフィンフィールドエフェクトトランジスタで構成され、前記複数のフィンフィールドエフェクトトランジスタの中の少なくとも１つの前記トランジスタが、第１ゲート電極と第２ゲート電極を持ち、前記第１ゲート電極の電位を制御してチャネルを形成し、前記第２ゲート電極の電位を制御してデータの書き込み時に閾値電圧を低下させるセパレートゲート型のダブルゲートフィールドエフェクトトランジスタであるスタティックランダムアクセスメモリセルを有することを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
本発明の一態様に係る半導体装置によれば、バックゲート型のフィンFETを使いながらも十分なSNMを得ることのできるSRAMセルを有する半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
次に、図面を参照して、本発明の実施の形態について説明する。なお、以下では本発明の実施形態を図面に基づいて説明するが、図解のためだけであり、本発明はそれらの図面に限定されるものではない。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【実施例１】
【０００９】
実施例１に係る半導体装置は、図１に示すような、スタティックランダムアクセスメモリ（SRAM）セル（Cell）を有している。SRAMセルは、６個のトランジスタＴｒ．１乃至Ｔｒ．６を有している。
【００１０】
トランジスタＴｒ．５は、ビットライン（bitline）BLTに繋がり、nチャネルフィールドエフェクトトランジスタ（FET）であり、トランスファトランジスタTransfer Tr.,もしくはパスゲートトランジスタ（Pass gate Tr.)と呼ばれる。また、トランジスタＴｒ．５は、フィン（Fin）FETのダブルゲートFETであり、フィンの対向する側面の一方にゲート電極Ｇ１を有し、他方の側面にゲート電極Ｇ２を有する。なお、図１にはトランジスタＴｒ．５を含めトランジスタＴｒ．１乃至Ｔｒ．６がダブルゲートFETであることを模式的に示すために２つのゲート電極Ｇ１とＧ２を記載している。トランジスタＴｒ．５は、セパレートゲート型のFETであり、ゲート電極Ｇ１はワードラインＷＬに接続し、ゲート電極Ｇ２は閾値制御ラインVtCに接続する。トランジスタＴｒ．５のドレインはビットラインBLTに接続し、トランジスタＴｒ．５のソースはノードＶｏｕｔ１に接続する。
【００１１】
トランジスタＴｒ．６は、ビットライン（bitline）BLCに繋がり、nチャネルFETであり、トランスファトランジスタ（Transfer Tr.）もしくはパスゲートトランジスタ（Pass gate Tr.)と呼ばれる。また、トランジスタＴｒ．６は、フィンFETのダブルゲートFETであり、フィンの対向する側面の一方にゲート電極Ｇ１を有し、他方の側面にゲート電極Ｇ２を有する。トランジスタＴｒ．６は、セパレートゲート型のFETであり、ゲート電極Ｇ１はワードラインＷＬに接続し、ゲート電極Ｇ２は閾値制御ラインVtCに接続する。トランジスタＴｒ．６のドレインはビットラインBLCに接続し、トランジスタＴｒ．６のソースはノードＶｏｕｔ２に接続する。
【００１２】
トランジスタＴｒ．３は、ｎチャネルFETであり、ドライバトランジスタDriver Tr.もしくは、プルダウントランジスタ（pull-down Tr.）と呼ばれる。また、トランジスタＴｒ．３は、フィンFETのダブルゲートFETであり、フィンの対向する側面の一方にゲート電極Ｇ１を有し、他方の側面にゲート電極Ｇ２を有する。トランジスタＴｒ．３のゲート電極Ｇ１とゲート電極Ｇ２は互いに接続すると共に、トランジスタＴｒ．３の２つのゲート電極Ｇ１とＧ２はノードＶｉｎ１に接続する。トランジスタＴｒ．３のドレインはノードＶｏｕｔ１に接続し、トランジスタＴｒ．３のソースは接地の電源電位Ｖｓｓ１に接続する。
【００１３】
トランジスタＴｒ．４は、ｎチャネルFETであり、ドライバトランジスタDriver Tr.もしくは、プルダウントランジスタ（pull-down Tr.）と呼ばれる。また、トランジスタＴｒ．４は、フィンFETのダブルゲートFETであり、フィンの対向する側面の一方にゲート電極Ｇ１を有し、他方の側面にゲート電極Ｇ２を有する。トランジスタＴｒ．４のゲート電極Ｇ１とゲート電極Ｇ２は互いに接続すると共に、トランジスタＴｒ．４の２つのゲート電極Ｇ１とＧ２はノードＶｉｎ２に接続する。トランジスタＴｒ．４のドレインはノードＶｏｕｔ２に接続し、トランジスタＴｒ．４のソースは接地の電源電位Ｖｓｓ２に接続する。
【００１４】
トランジスタＴｒ．１は、ｐチャネルFETであり、ロードトランジスタLoad Tr.もしくは、プルアップトランジスタ（pull-up Tr.）と呼ばれる。また、トランジスタＴｒ．１は、フィンFETのダブルゲートFETであり、フィンの対向する側面の一方にゲート電極Ｇ１を有し、他方の側面にゲート電極Ｇ２を有する。トランジスタＴｒ．１のゲート電極Ｇ１とゲート電極Ｇ２は互いに接続すると共に、トランジスタＴｒ．１の２つのゲート電極Ｇ１とＧ２はノードＶｉｎ１に接続する。トランジスタＴｒ．１のドレインは電源電位Ｖｄｄに接続し、トランジスタＴｒ．１のソースはノードＶｏｕｔ１に接続する。
【００１５】
トランジスタＴｒ．２は、ｐチャネルFETであり、ロードトランジスタ(Load Tr.)もしくは、プルアップトランジスタ（pull-up Tr.）と呼ばれる。また、トランジスタＴｒ．２は、フィンFETのダブルゲートFETであり、フィンの対向する側面の一方にゲート電極Ｇ１を有し、他方の側面にゲート電極Ｇ２を有する。トランジスタＴｒ．２のゲート電極Ｇ１とゲート電極Ｇ２は互いに接続すると共に、トランジスタＴｒ．１の２つのゲート電極Ｇ１とＧ２はノードＶｉｎ２に接続する。トランジスタＴｒ．２のドレインは電源電位Ｖｄｄに接続し、トランジスタＴｒ．２のソースはノードＶｏｕｔ２に接続する。
【００１６】
SRAMセルの安定性はトランスファトランジスタTransfer Tr.の電流駆動力に対するドライバトランジスタDriver Tr.の電流駆動力の電流駆動力比β比で決まる。この電流駆動力比β比を大きく設定することで、すなわち、ドライバトランジスタDriver Tr.の電流駆動力をトランスファトランジスタTransfer Tr.の電流駆動力よりも大きく取ることで、SRAMセルの安定性の度合いを大きくすることができる。これには、フィンFETではないFETであれば、ドライバトランジスタDriver Tr.のチャネル幅を大きくしたり、閾値電圧Vtを適当にコントロールしたりすることによって行うことができる。
【００１７】
ところが図１のような6トランジスタのSRAMセルにおいて、各トランジスタをフィンFETで構成しようとすると、SRAMセルの安定性を高めるのに、以下の点で困難が生じる。
【００１８】
(1) ドライバトランジスタDriver Tr.とトランスファトランジスタTransfer Tr.のnチャネルFETの電流駆動力の調整をフィンFETでない従来型のFETようにチャネル幅を調整することによって行うということが困難である。これはフィンFETのチャネル幅はフィン（Fin）と呼ばれるシリコン突起部の高さによって決定され、かつ、このフィンの高さを各トランジスタで変えることは事実上不可能であるためである。もし、一つ一つのトランジスタでフィンの高さを変えようとすると、フィン毎にリソグラフィやリアクティブイオンエッチング（RIE）などのエッチング加工などを別工程で行わなくてはならず、非常に製造の能率が悪いと考えられる。
【００１９】
(2) 電流駆動力を調整するためにトランジスタごとにゲート長を調整するという手法は有効と考えられる。ただし、ゲート長の調整だと十分な電流駆動力比β比を取ることが難しくなる。また、SRAMセル内でゲート長の異なるトランジスタが存在することになり、リソグラフィのCD制御（Critical Dimention Control）が難しくなる。また、光などによるリソグラフィの限界を超えるサイズの細線を形成するために、ゲート電極Ｇ１、Ｇ２に対するサイドウォールトランスファプロセス（sidewall transfer process）は、SRAMセル内のトランジスタのゲート長が単一のゲート長でないと、適用が難しい。
【００２０】
(3)更に、フィンFETにおいて、ミッドギャップ（midgap）に近い仕事関数を持つ導電体を用いたメタルゲート電極を用いることができたとしても、閾値電圧の調整幅は比較的小さい。このため、電流のcut-offに必要な十分に高い閾電圧Vt、例えば、+0.3V以上を得ることが困難である。
【００２１】
これらに対して、実施例１では、フィンFETを用いてSRAMセルを構成する方法として、図１に示すようにバックゲート型、いわゆるセパレートゲート型のフィンFETを用いることを提案する。図１では、トランスファトランジスタTransfer Tr.のバックゲートであるトランジスタＴｒ．５のゲート電極Ｇ２とＴｒ．６のゲート電極Ｇ２には閾値制御ライン（Vt control line）VtCを接続する。閾値制御ラインVtCは、接地電源電圧Vss1とVss2よりもマイナス側の電圧を印加するよう制御することにより、トランジスタＴｒ．５とＴｒ．６の閾値電圧を制御する。このような制御により、ワードラインWLがハイ（high）の時の書き込み、読み出し時には大電流を実現するための低閾値電圧に、トランジスタＴｒ．５とＴｒ．６が設定される。書き込み、読み出し時以外の時で、ワードワインWLがロウ（low）でデータＤを保持する時にはリーク電流を減らすような高い閾値電圧が、トランジスタＴｒ．５とＴｒ．６に設定できる。
【００２２】
実施例１の半導体装置はSRAMセルを有し、SRAMセルは複数のフィンFET（Ｔｒ．１乃至Ｔｒ．６）で構成され、複数のフィンFET（Ｔｒ．１乃至Ｔｒ．６）の中の少なくとも１つのトランジスタ（Ｔｒ．５とＴｒ．６）それぞれが、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２を持ち、第１ゲート電極Ｇ１の電位を制御してチャネルを形成し、第２ゲート電極Ｇ２の電位を制御してチャネルの電位を制御しデータの書き込み時に閾値電圧を低下させる。すなわち、トランジスタＴｒ．５とＴｒ．６はセパレートゲート型のダブルゲートFETである。第１ゲート電極Ｇ１と第２ゲート電極Ｇ２には、それぞれに別々の電位が印加される。第１ゲート電極Ｇ１と第２ゲート電極Ｇ２に異なる電位を与えることで、トランジスタＴｒ．５とＴｒ．６においてダブルゲート型動作モードとバックゲート型の動作モードとを実現できる。
【００２３】
そして、セパレートゲート構造のバックゲート型MOSFET（Ｔｒ．５とＴｒ．６）でSRAMセルを形成することにより、閾値電圧が適正な素子（Ｔｒ．５とＴｒ．６）を得ることができ、電流駆動力の調整も可能となる。トランジスタＴｒ．５とＴｒ．６の第１ゲート電極Ｇ１でチャネルを形成する一方で、トランジスタＴｒ．５とＴｒ．６の第２ゲート電極Ｇ２でチャネル部のポテンシャルを制御したり、第２のチャネルを構成することを行って電流駆動力を増したり、cut-off特性を向上させることが可能となる。バックゲート型MOSFET（Ｔｒ．５とＴｒ．６）を使用することで、SRAMセルにおいて、書き込み時には閾値電圧を小さく、データ保持時には閾値電圧を大きくしてSNMを改善することが可能となる。
【００２４】
このように、トランスファトランジスタTransfer Tr.の電流駆動力に対するドライバトランジスタDriver Tr.の電流駆動力の電流駆動力比β比を時系列で変化させることが出来る。そして、図２に示すように、SNMを増大させることができる。すなわち、トランスファトランジスタTransfer Tr.のトランジスタＴｒ．６で電流を稼ぐとSRAMセルを構成するフリップフロップF/Fを構成する第１インバータ（Inverter）の入力電圧Vin1と出力電圧Vout1の入出力特性３１で、出力電圧Vout1が高いまま入力電圧Vin1が急峻に上昇するようになるためバタフライカーブ（butterfly curve）の左上のループ（loop）３３の上側の曲線３１がよりマージンを得る方向になるのでSNMを増大させることが出来る。トランスファトランジスタTransfer Tr.のトランジスタＴｒ．５で電流を稼ぐとフリップフロップF/Fを構成する第２インバータの入力電圧Vin2と出力電圧Vout2の入出力特性３２が、急峻に水平になるためバタフライカーブの右下のループ３４の上側の曲線３２がよりマージンを得る方向になるのでSNMを増大させることが出来る。
【００２５】
図３に示すように、閾値制御ラインVtCに印加する信号電圧はSRAMセルのライトイネーブル信号ＷＲに同期して変化する。閾値制御ラインVtCにトランジスタＴｒ．５とＴｒ．６の第２ゲート電極Ｇ２は接続しているので、トランジスタＴｒ．５とＴｒ．６の第２ゲート電極Ｇ２の電位はSRAMセルのライトイネーブル信号ＷＲに同期して変化し、トランジスタＴｒ．５とＴｒ．６の閾値電圧が、ライトイネーブル信号ＷＲに同期して低くなる。
【００２６】
ライトイネーブル信号ＷＲに同期して、閾値制御ラインVtCに印加する信号電圧を変更することで、書き込み時と保持時のトランジスタＴｒ．５とＴｒ．６のデバイス特性を変化させることが可能となる。
閾値制御ラインVtCに印加する信号電圧は、メモリーの書き込み、読み出しのタイミングに先んじて電圧印加されて、トランジスタＴｒ．５とＴｒ．６の閾値電圧Vtが書き込み・読み出し時よりも早い時刻に設定されている。具体的には、図３に示すように、ライトイネーブル（Write enable）信号WRのオンされる時刻よりも前の時刻に閾値制御ＶｔＣ信号は余裕を持って入力されて立ち下がり低閾値（low-Vt）モード（mode）で低閾値のトランジスタＴｒ．５とＴｒ．６をオンさせてデータ（Data）Dを書き込む。ライトイネーブル信号WRがオフするときは、オフの開始時刻よりも後の時刻に余裕を持って閾値制御ＶｔＣ信号が立ち上がりはじめるような設計にする。閾値制御ＶｔＣ信号が立ち上がると、高閾値（high-Vt）モードに設定され、高閾値のトランジスタＴｒ．５とＴｒ．６をオフさせて書き込まれたデータDを保持する。
【００２７】
なお、閾値制御信号VtCが立ち上がるタイミングはライトイネーブル信号WRがオフになるタイミングより大幅に遅れると、トランジスタＴｒ．５とＴｒ．６はオフにすべき時間帯でも低閾値に設定されてしまうので、ライトイネーブル信号WRがオフになるタイミングからなるべく早く閾値制御信号VtCを立ち上げるのが良い。立ち上がり時にはライトイネーブル信号WRよりも早く閾値制御信号VtC信号が立ち上がることで閾値電圧Vtを低く設定することが可能となる。閾値制御信号VtCの立ち上げのタイミングには、上記のようなトレードオフが存在し、閾値制御信号VtCの立ち上げのタイミングは、最適なタイミングに設定することが可能である。以上のように、ライトイネーブル信号ＷＲに同期するトランジスタＴｒ．５とＴｒ．６の第２ゲート電極Ｇ２の電位は、ライトイネーブル信号ＷＲの立ち上がりの時刻より早い時刻から変化して低閾値（low-Vt）モードにおり、ライトイネーブル信号ＷＲの立ち下がりの時刻より遅い時刻まで変化したままで低閾値（low-Vt）モードでいる。ライトイネーブル信号WRの立ち下がりよりも遅く閾値制御信号VtC信号が立ち上がることで閾値電圧Vtを低いまま保持して、ある程度時間が経ってからトランジスタＴｒ．５とＴｒ．６のcut-off特性を改善する。
【００２８】
図４と図５に示すように、図１の実施例１に係る半導体装置は、酸化シリコン層２の上にシリコン（Ｓｉ）フィン３ａ乃至３ｄが設けられている。シリコンフィン３ａはドライバトランジスタDriverTr.1であるトランジスタＴｒ．３の活性領域と、トランスファトランジスタTransferTr.2であるトランジスタＴｒ．５の活性領域になる。シリコンフィン３ｂはロードトランジスタLoadTr.1であるトランジスタＴｒ．１の活性領域になる。シリコンフィン３ｃはロードトランジスタLoadTr.2であるトランジスタＴｒ．２の活性領域になる。シリコンフィン３ｄはドライバトランジスタDriverTr.2であるトランジスタＴｒ．４の活性領域と、トランスファトランジスタTransferTr.1であるトランジスタＴｒ．６の活性領域になる。
【００２９】
シリコンフィン３ａ乃至３ｄの上には、キャップ層４ａ乃至４ｄがそれぞれ設けられている。
【００３０】
ゲート電極６ａ乃至６ｊは酸化シリコン層２の上に設けられている。シリコンフィン３ａとキャップ層４ａは互いに対向する２つの側面を有している。シリコンフィン３ａとキャップ層４ａの一方の側面にはポリシリコン（poly-Si）からなるゲート電極６ａと６ｊが接している。ゲート電極６ａは図１のトランジスタＴｒ．３のゲート電極Ｇ２として機能する。ゲート電極６ｊはトランジスタＴｒ．５のゲート電極Ｇ２として機能する。シリコンフィン３ａとキャップ層４ａの他方の側面にはポリシリコンからなるゲート電極６ｂと６ｉが接している。ゲート電極６ｂは図１のトランジスタＴｒ．３のゲート電極Ｇ１として、またトランジスタＴｒ．１のゲート電極Ｇ１として機能する。ゲート電極６ｉはトランジスタＴｒ．５のゲート電極Ｇ１として機能する。以上から、トランジスタＴｒ．３は、シリコンフィン３ａをフィンとするフィンFETであり、２つのゲート電極６ａと６ｂをゲート電極とするダブルゲートFETである。トランジスタＴｒ．５は、シリコンフィン３ａをフィンとするフィンFETであり、２つのゲート電極６ｉと６ｊをゲート電極とするダブルゲートFETである。
【００３１】
シリコンフィン３ｂとキャップ層４ｂは互いに対向する２つの側面を有している。シリコンフィン３ｂとキャップ層４ｂの一方の側面にはゲート電極６ｂが接している。シリコンフィン３ｂとキャップ層４ｂの他方の側面にはポリシリコンからなるゲート電極６ｃと６ｈが接している。ゲート電極６ｃは図１のトランジスタＴｒ．１のゲート電極Ｇ２として機能する。ゲート電極６ｈはトランジスタＴｒ．２のゲート電極Ｇ２として機能する。トランジスタＴｒ．１は、シリコンフィン３ｂをフィンとするフィンFETであり、２つのゲート電極６ｂと６ｃをゲート電極とするダブルゲートFETである。
【００３２】
シリコンフィン３ｃとキャップ層４ｃは互いに対向する２つの側面を有している。シリコンフィン３ｃとキャップ層４ｃの一方の側面にはポリシリコンからなるゲート電極６ｃと６ｈが接している。シリコンフィン３ｃとキャップ層４ｃの他方の側面にはポリシリコンからなるゲート電極６ｇが接している。ゲート電極６ｇは図１のトランジスタＴｒ．２のゲート電極Ｇ１として、またトランジスタＴｒ．４のゲート電極Ｇ１として機能する。トランジスタＴｒ．２は、シリコンフィン３ｃをフィンとするフィンFETであり、２つのゲート電極６ｇと６ｈをゲート電極とするダブルゲートFETである。
【００３３】
シリコンフィン３ｄとキャップ層４ｄは互いに対向する２つの側面を有している。シリコンフィン３ｄとキャップ層４ｄの一方の側面にはポリシリコンからなるゲート電極６ｄと６ｇが接している。ゲート電極６ｄは図１のトランジスタＴｒ．６のゲート電極Ｇ１として機能する。シリコンフィン３ｄとキャップ層４ｄの他方の側面にはポリシリコンからなるゲート電極６ｅと６ｆが接している。ゲート電極６ｅは図１のトランジスタＴｒ．６のゲート電極Ｇ２として機能する。ゲート電極６ｆはトランジスタＴｒ．４のゲート電極Ｇ２として機能する。トランジスタＴｒ．４は、シリコンフィン３ｄをフィンとするフィンFETであり、２つのゲート電極６ｆと６ｇをゲート電極とするダブルゲートFETである。トランジスタＴｒ．６は、シリコンフィン３ｄをフィンとするフィンFETであり、２つのゲート電極６ｄと６ｅをゲート電極とするダブルゲートFETである。
【００３４】
層間絶縁膜９は酸化シリコン膜からなり、酸化シリコン膜２、キャップ層４ａ乃至４ｄとゲート電極６ａ乃至６ｊの上に設けられている。層間絶縁膜９はシリコンフィン３ａ乃至３ｄ、キャップ層４ａ乃至４ｄとゲート電極６ａ乃至６ｊの側面に接している。層間絶縁膜９の上面は平坦化されている。
【００３５】
コンタクトプラグ８ａ乃至８ｊが、層間絶縁膜９を貫通するように、対応するコンタクトホール８ａ乃至８ｊそれぞれの位置において、シリコンフィン３ａ乃至３ｄそれぞれの上に設けられている。
【００３６】
コンタクトプラグ１２ａ乃至１２ｊが、層間絶縁膜９を貫通するように、対応するコンタクトホール１１ａ乃至１１ｊそれぞれの位置において、対応するゲート電極６ａ乃至６ｊそれぞれの上に設けられている。
【００３７】
Ｍ１配線１３ａ乃至１３ｎが、層間絶縁膜９、コンタクトプラグ８ａ乃至８ｊとコンタクトプラグ１２ａ乃至１２ｊの上に設けられている。Ｍ１配線１３ａは、ゲート電極６ａ乃至６ｃを接続している。このことにより、トランジスタＴｒ．３のゲート電極Ｇ１とＧ２とトランジスタＴｒ．１のゲート電極Ｇ１とＧ２とが接続される。Ｍ１配線１３ｍは、ゲート電極６ｆ乃至６ｈを接続している。このことにより、トランジスタＴｒ．２のゲート電極Ｇ１とＧ２とトランジスタＴｒ．４のゲート電極Ｇ１とＧ２とが接続される。一方、Ｍ１配線によって、ゲート電極６ｉと６ｊを接続してはいない。このことにより、トランジスタＴｒ．５のゲート電極Ｇ１とＧ２は接続されず、トランジスタＴｒ．５はセパレート型ダブルゲートFETである。同様に、ゲート電極６ｄと６ｅを接続してはいないことにより、トランジスタＴｒ．６のゲート電極Ｇ１とＧ２は接続されず、トランジスタＴｒ．６はセパレート型ダブルゲートFETである。
【００３８】
層間絶縁膜１４は酸化シリコン膜からなり、層間絶縁膜９とＭ１配線１３ａ乃至１３ｎの上に設けられている。層間絶縁膜１４はＭ１配線１３ａ乃至１３ｎの側面に接している。層間絶縁膜１４の上面は平坦化されている。
【００３９】
ヴィア１プラグ１６ａ乃至１６ｊが、層間絶縁膜１４を貫通するように、対応するヴィア１ホール１５ａそれぞれの位置において、対応するＭ１配線１３ａ乃至１３ｎそれぞれの上に設けられている。
【００４０】
ワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊが、層間絶縁膜１４とヴィア１プラグ１６ａ乃至１６ｊの上に設けられている。ワードラインＷＬは、ヴィア１プラグ１６ａ、Ｍ１配線１３ｂとコンタクトプラグ１２ｄを介して、ゲート電極６ｄと接続している。このことにより、トランジスタＴｒ．６のゲート電極Ｇ１はワードラインＷＬに接続している。また、ワードラインＷＬは、ヴィア１プラグ１６ｈ、Ｍ１配線１３ｋとコンタクトプラグ１２ｉを介して、ゲート電極６ｉと接続している。このことにより、トランジスタＴｒ．５のゲート電極Ｇ１はワードラインＷＬに接続している。
【００４１】
層間絶縁膜１８は酸化シリコン膜からなり、層間絶縁膜１４とワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊの上に設けられている。層間絶縁膜１８はワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊの側面に接している。層間絶縁膜１８の上面は平坦化されている。
【００４２】
ヴィア２プラグ１９ａ乃至１９ｈが、層間絶縁膜１８を貫通するように、対応するヴィア２ホールそれぞれの位置において、対応するワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊそれぞれの上に設けられている。
【００４３】
閾値制御ラインＶｔＣ、ビットラインＢＬＴ、ＢＬＣ、接地の電源電位Ｖｓｓ１、Ｖｓｓ２、電源電位Ｖｄｄが、層間絶縁膜１８とヴィア２プラグ１９ａ乃至１９ｈの上に設けられている。閾値制御ラインＶｔＣは、ヴィア２プラグ１９ａ、Ｍ２配線１７ｆ、ヴィア１プラグ１６ｆ、Ｍ１配線１３ｉとコンタクトプラグ１２ｊを介して、ゲート電極６ｊと接続している。このことにより、トランジスタＴｒ．５のゲート電極Ｇ２は閾値制御ラインＶｔＣに接続している。また、閾値制御ラインＶｔＣは、ヴィア２プラグ１９ｈ、Ｍ２配線１７ｅ、ヴィア１プラグ１６ｅ、Ｍ１配線１３ｃとコンタクトプラグ１２ｅを介して、ゲート電極６ｅと接続している。このことにより、トランジスタＴｒ．６のゲート電極Ｇ２は閾値制御ラインＶｔＣに接続している。
【００４４】
ビットラインＢＬＴは、ヴィア２プラグ１９ｂ、Ｍ２配線１７ｇ、ヴィア１プラグ１６ｇ、Ｍ１配線１３ｊとコンタクトプラグ８ｃを介して、活性化領域３ａと接続している。このことにより、トランジスタＴｒ．５のドレインはビットラインＢＬＴに接続している。
【００４５】
ビットラインＢＬＣは、ヴィア２プラグ１９ｇ、Ｍ２配線１７ｄ、ヴィア１プラグ１６ｄ、Ｍ１配線１３ｆとコンタクトプラグ８ｆを介して、活性化領域３ｄと接続している。このことにより、トランジスタＴｒ．６のドレインはビットラインＢＬＣに接続している。
【００４６】
接地の電源電位Ｖｓｓ１は、ヴィア２プラグ１９ｅ、Ｍ２配線１７ｂ、ヴィア１プラグ１６ｂ、Ｍ１配線１３ｄとコンタクトプラグ８ｅを介して、活性化領域３ａと接続している。このことにより、トランジスタＴｒ．３のソースは接地の電源電位Ｖｓｓ１に接続している。
【００４７】
接地の電源電位Ｖｓｓ２は、ヴィア２プラグ１９ｄ、Ｍ２配線１７ｊ、ヴィア１プラグ１６ｊ、Ｍ１配線１３ｎとコンタクトプラグ８ｈを介して、活性化領域３ｄと接続している。このことにより、トランジスタＴｒ．４のソースは接地の電源電位Ｖｓｓ２に接続している。
【００４８】
電源電位Ｖｄｄは、ヴィア２プラグ１９ｆ、Ｍ２配線１７ｃ、ヴィア１プラグ１６ｃ、Ｍ１配線１３ｅとコンタクトプラグ８ｊを介して、活性化領域３ｂと接続している。このことにより、トランジスタＴｒ．１のドレインは電源電位Ｖｄｄに接続している。また、電源電位Ｖｄｄは、ヴィア２プラグ１９ｃ、Ｍ２配線１７ｉ、ヴィア１プラグ１６ｉ、Ｍ１配線１３ｌとコンタクトプラグ８ｉを介して、活性化領域３ｃと接続している。このことにより、トランジスタＴｒ．２のドレインは電源電位Ｖｄｄに接続している。
【００４９】
パッシベーション膜２０は酸化シリコン膜からなり、層間絶縁膜１８と閾値制御ラインＶｔＣ、ビットラインＢＬＴ、ＢＬＣ、接地の電源電位Ｖｓｓ１、Ｖｓｓ２、電源電位Ｖｄｄの上に設けられている。パッシベーション膜２０は閾値制御ラインＶｔＣ、ビットラインＢＬＴ、ＢＬＣ、接地の電源電位Ｖｓｓ１、Ｖｓｓ２、電源電位Ｖｄｄの側面に接している。パッシベーション膜２０の上面は平坦化されている。
【００５０】
ＳＲＡＭセルにおいては、全てのトランジスタＴｒ．１乃至Ｔｒ．６が、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２を持つ。トランジスタＴｒ．１乃至Ｔｒ．４は、Ｍ１金属配線で第１ゲート電極Ｇ１と第２ゲート電極Ｇ２とが接続されている。トランジスタＴｒ．５とＴｒ．６は、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２とが異なる電位を与えられるように配線されている。ＳＲＡＭセルにおいては、バックゲート型、いわゆるセパレートゲート型トランジスタＴｒ．５とＴｒ．６とそうでないトランジスタＴｒ．１乃至Ｔｒ．４が混載されている。また、ゲート電極Ｇ１、Ｇ２の作製工程までは同じ形状のダブルゲート型のフィントランジスタでSRAM セルを構成することが出来る。これによって、複数のフィントランジスタの複数で同一形状のゲート電極と複数で同一形状のフィンを形成するだけであるので、リソグラフィ工程に対して十分なマージンを生むことが可能となる。もしゲート電極とフィンの形状がまちまちだったり、フィンFETが２種類以上存在したりすると工程的に複雑になり、また製造において制御パラメーターも増えてマージンが小さくなり、製造が難しくなる。
【００５１】
ＳＲＡＭセルにおいては、第２ゲート電極Ｇ２に印加する電位を与える閾値制御ラインＶｔＣが、ワードラインＷＬと直交するように配置されている。閾値制御ラインＶｔＣが、ワードラインＷＬと交差することで、従来型のレイアウトを踏襲しながら実施例１のSRAMセルを構成できる。ワードラインＷＬと平行に閾値制御ラインＶｔＣラインを配置すると金属配線の層を増やすか、ワードラインＷＬを曲げて作らなければならなくなり、半導体装置の歩留まりの点で不利になる。
【００５２】
ＳＲＡＭセルにおいては、トランジスタＴｒ．５とＴｒ．６の第２ゲート電極Ｇ２に印加する電位を与える閾値制御ラインＶｔＣラインが隣接するセルと共有される。即ち、半導体装置は、互いに隣接する複数のＳＲＡＭセルを有する。あるＳＲＡＭセルのトランジスタＴｒ．５の第２ゲート電極Ｇ２に印加する電位を与える閾値制御ラインＶｔＣラインが、隣接するＳＲＡＭセルのトランジスタＴｒ．６の第２ゲート電極Ｇ２に印加する電位を与える閾値制御ラインＶｔＣラインセルと共有される。閾値制御ラインＶｔＣラインを隣りのＳＲＡＭセルと共有することで面積の最小化を計れる。従来型ではVssラインが共有されていたが、実施例１のレイアウトだとセル内に２本のＶｓｓラインを設ける。
【００５３】
次に、実施例１の半導体装置の製造方法について説明する。
【００５４】
図６に示すように、酸化シリコン（ＳｉＯ２）層２の上にシリコン（Ｓｉ）層３が設けられたシリコンオンインシュレータ（ＳＯＩ）基板１を用意する。
【００５５】
次に、図７に示すように、シリコン層３の上に窒化シリコン（Ｓｉ３Ｎ４）などからなるキャップ膜４を化学気相成長（ＣＶＤ）法により堆積させる。
【００５６】
図８に示すように、キャップ膜４の上にレジスト膜を形成し、ホトリソグラフィ法によりレジスト膜のパターンニングを行い、パターンニングされたレジスト膜５ａ乃至５ｄを形成する。レジスト膜５ａ乃至５ｄは、後述するシリコンフィンのパターンにパターンニングされる。
【００５７】
図９に示すように、レジスト膜５ａ乃至５ｄをマスクにシリコン層３をストッパーとして、反応性イオンエッチング（ＲＩＥ）法により、キャップ膜４をエッチングする。このことにより、キャップ膜４が、後述するシリコンフィンのパターンにパターンニングされ、パターンニングされたキャップ膜４ａ乃至４ｄを形成する。
【００５８】
図１０に示すように、レジスト膜５ａ乃至５ｄを剥離し、キャップ膜４ａ乃至４ｄをマスクに酸化シリコン層２をストッパーとして、反応性イオンエッチング法により、シリコン層３をエッチングする。このことにより、シリコンからなるシリコンフィン３ａ乃至３ｄが形成される。シリコンフィン３ａはトランジスタＴｒ．３とＴｒ．５の活性化領域になり、シリコンフィン３ｂはトランジスタＴｒ．１の活性化領域になり、シリコンフィン３ｃはトランジスタＴｒ．２の活性化領域になり、シリコンフィン３ｄはトランジスタＴｒ．４とＴｒ．６の活性化領域になるので、必要に応じてシリコンフィン３ａ乃至３ｄにドーピングを行う。そして、シリコンフィン３ａ乃至３ｄの露出する表面を酸化してゲート絶縁膜を形成する。
【００５９】
図１１に示すように、酸化シリコン層２の上にポリシリコン（Ｐｏｌｙ−Ｓｉ）からなる導電膜６をＣＶＤ法により堆積させる。導電膜６は、シリコンフィン３ａ乃至３ｄの側面に接するように、シリコンフィン３ａ乃至３ｄの周囲に堆積する。シリコンフィン３ａ乃至３ｄとキャップ膜４ａ乃至４ｄを導電膜６で埋め込む。
【００６０】
図１２に示すように、キャップ膜４ａ乃至４ｄをストッパーとして、ケミカルメカニカルポリッシング（ＣＭＰ）法により、導電膜６をポリッシングする。
【００６１】
図１３に示すように、導電膜６とキャップ膜４ａ乃至４ｄの上にレジスト膜７を形成し、ホトリソグラフィ法によりレジスト膜７のパターンニングを行う。レジスト膜７は、後述するゲート電極のパターンと、シリコンフィン上のコンタクトホールのパターンにパターンニングされる。ゲート電極のパターンは、キャップ膜４ａ乃至４ｄを跨ぐようにキャップ膜４ａ乃至４ｄの両側に設けられ、このことにより、シリコンフィン３ａ乃至３ｄの両側それぞれにダブルゲート型のゲート電極を設けることができる。
【００６２】
図１４に示すように、レジスト膜７をマスクに、キャップ膜４ａ乃至４ｄと酸化シリコン層２をストッパーとして、反応性イオンエッチング法により、導電膜６をエッチングする。このことにより、ポリシリコンからなるゲート電極６ａ乃至６ｊが形成される。そして、SRAMセル内のトランジスタＴｒ．１乃至Ｔｒ．６は、ゲート電極の作製工程まではすべてバックゲート（backgate）フィン（Fin）FETとして配置されている。全てのトランジスタＴｒ．１乃至Ｔｒ．６のそれぞれのゲート電極Ｇ１とＧ２とは導通していない。
【００６３】
このようにゲート電極の作製工程までは全てのトランジスタＴｒ．１乃至Ｔｒ．６は同じバックゲートフィンFETであるので、形状が等しく、ゲート電極やフィンを形成するためのリソグラフィ工程に対して十分なマージンを生むことが可能となる。もし形状がまちまちだったり、型の異なるフィンFETが２種類以上存在したりすると製造工程が複雑になり、また、製造において制御パラメーターも増えて半導体装置の歩留まりの向上が難しくなる。
【００６４】
図１５に示すように、レジスト膜７をマスクに、シリコンフィン３ａ乃至３ｄと酸化シリコン層２をストッパーとして、反応性イオンエッチング法により、キャップ膜４ａ乃至４ｄをエッチングする。このことにより、将来コンタクトホールとなる領域内でキャップ材が除去されるのでシリコンが露出する。
【００６５】
図１６に示すように、レジスト膜７を剥離する。
【００６６】
図１７に示すように、層間絶縁膜となる酸化シリコン膜９を酸化シリコン層２とゲート電極６ａ乃至６ｊとキャップ膜４ａ乃至４ｄの上にＣＶＤ法により堆積する。酸化シリコン膜９の表面はＣＭＰ法を用いて、平坦にする。
【００６７】
図１８に示すように、酸化シリコン膜９の上にレジスト膜１０を形成し、ホトリソグラフィ法によりレジスト膜１０のパターンニングを行う。レジスト膜１０は、後述するコンタクトホール８ａ乃至８ｊと１１ａ乃至１１ｊのパターンにパターンニングされる。
【００６８】
図１９と図２０に示すように、レジスト膜１０とキャップ膜４ａ乃至４ｄをマスクに、シリコンフィン３ａ乃至３ｄとゲート電極６ａ乃至６ｊをストッパーとして、反応性イオンエッチング法により、酸化シリコン膜９のコンタクトホール８ａ乃至８ｊと１１ａ乃至１１ｊの領域をエッチングする。このことにより、コンタクトホール８ａ乃至８ｊと１１ａ乃至１１ｊが形成される。
【００６９】
図２１に示すように、コンタクトプラグとなる導電膜をＣＶＤ法により堆積し、コンタクトホール８ａ乃至８ｊと１１ａ乃至１１ｊ内に導電膜を埋め込む。コンタクトホール８ａ乃至８ｊと１１ａ乃至１１ｊの外側に堆積した導電膜は、ＣＭＰ法で、酸化シリコン膜９をストッパーとしてポリッシングされる。このことにより、コンタクトプラグ８ａ乃至８ｊと１２ａ乃至１２ｊが形成される。
【００７０】
図２２と図２３に示すように、酸化シリコン膜９の上にスパッタリング法等によりＭ１配線となる導電膜を成膜する。導電膜の上にレジスト膜を形成し、ホトリソグラフィ法によりレジスト膜のパターンニングを行う。レジスト膜は、後述するＭ１配線１３ａ乃至１３ｎのパターンにパターンニングされる。レジスト膜をマスクに、酸化シリコン膜９をストッパーとして、反応性イオンエッチング法により、導電膜をエッチングする。このことにより、Ｍ１配線１３ａ乃至１３ｎが形成される。そして、通常の（狭義の）ダブルゲート（double gate）MOSFETとして使うトランジスタＴｒ．１乃至Ｔｒ．４はＭ１金属配線１３ａ、１３ｍでトップゲート（top gate）である第１ゲート電極Ｇ１とバックゲート（back gate）である第２ゲート電極Ｇ２の両方の電極を結線して同じ電圧を印加して使用することができる。バックゲート（backgate）型MOSFETとして使用するトランジスタＴｒ．５とＴｒ．６は、別々のＭ１配線によってゲート電極Ｇ１が電源電圧Ｖｓｓ１、Ｖｓｓ２に結線され、ゲート電極Ｇ２が閾値制御ラインＶｔＣに結線されることになる。このようにして、一つのSRAMセル内で、バックゲート型フィンFETと通常のダブルゲートフィンFETとを作り分けることを可能にしている。すなわち、まず、全部のトランジスタＴｒ．１乃至Ｔｒ．６をバックゲート型フィンFETとして形成し、必要に応じて、Ｍ１配線によってゲート電極Ｇ１とＧ２を結線してダブルゲートフィンFETを構成することができる。一つのSRAMセルにおいて、バックゲート型フィンFETとダブルゲートフィンFETとが混載されている。
【００７１】
図２４に示すように、層間絶縁膜となる酸化シリコン膜１４を酸化シリコン層９とＭ１配線１３ａ乃至１３ｎの上にＣＶＤ法により堆積する。酸化シリコン膜１４の表面はＣＭＰ法を用いて、平坦にする。
【００７２】
図２５に示すように、酸化シリコン膜１４の上にレジスト膜を形成し、ホトリソグラフィ法によりレジスト膜のパターンニングを行う。レジスト膜は、ヴィア１ホール１５ａのパターンにパターンニングされる。レジスト膜をマスクに、Ｍ１配線１３ａ乃至１３ｎをストッパーとして、反応性イオンエッチング法により、酸化シリコン膜１４のヴィア１プラグ１６ａ乃至１６ｊの領域をエッチングする。このことにより、ヴィア１ホール１５ａが形成される。
【００７３】
図２６に示すように、ヴィア１プラグ１６ａ乃至１６ｊとなる導電膜をＣＶＤ法により堆積し、ヴィア１ホール１５ａ内に導電膜を埋め込む。ヴィア１ホール１５ａの外側に堆積した導電膜は、ＣＭＰ法で、酸化シリコン膜１４をストッパーとしてポリッシングされる。このことにより、ヴィア１プラグ１６ａ乃至１６ｊが形成される。
【００７４】
図２７と図２８に示すように、酸化シリコン膜１４の上にスパッタリング法によりワードラインＷＬとＭ２配線となる導電膜を成膜する。導電膜の上にレジスト膜を形成し、ホトリソグラフィ法によりレジスト膜のパターンニングを行う。レジスト膜は、ワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊのパターンにパターンニングされる。レジスト膜をマスクに、酸化シリコン膜１４をストッパーとして、反応性イオンエッチング法により、導電膜をエッチングする。このことにより、ワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊが形成される。
【００７５】
図２９に示すように、層間絶縁膜となる酸化シリコン膜１８を酸化シリコン層１４とワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊの上にＣＶＤ法により堆積する。酸化シリコン膜１８の表面はＣＭＰ法を用いて、平坦にする。酸化シリコン膜１８の上にレジスト膜を形成し、ホトリソグラフィ法によりレジスト膜のパターンニングを行う。レジスト膜は、ヴィア２プラグ１９ａ乃至１９ｈのパターンにパターンニングされる。レジスト膜をマスクに、ワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊをストッパーとして、反応性イオンエッチング法により、酸化シリコン膜１８のヴィア２プラグ１９ａ乃至１９ｈの領域をエッチングする。このことにより、ヴィア２ホールが形成される。ヴィア２プラグ１９ａ乃至１９ｈとなる導電膜をＣＶＤ法により堆積し、ヴィア２ホール内に導電膜を埋め込む。ヴィア２ホールの外側に堆積した導電膜は、ＣＭＰ法で、酸化シリコン膜１８をストッパーとしてポリッシングされる。このことにより、ヴィア２プラグ１９ａ乃至１９ｈが形成される。
【００７６】
図３０に示すように、酸化シリコン膜１８の上にスパッタリング法により閾値制御ラインＶｔＣ、ビットラインＢＬＴ、ＢＬＣ、接地の電源電位Ｖｓｓ１、Ｖｓｓ２、電源電位Ｖｄｄとなる導電膜を成膜する。導電膜の上にレジスト膜を形成し、ホトリソグラフィ法によりレジスト膜のパターンニングを行う。レジスト膜は、閾値制御ラインＶｔＣ、ビットラインＢＬＴ、ＢＬＣ、接地の電源電位Ｖｓｓ１、Ｖｓｓ２、電源電位Ｖｄｄのパターンにパターンニングされる。レジスト膜をマスクに、酸化シリコン膜１８をストッパーとして、反応性イオンエッチング法により、導電膜をエッチングする。このことにより、閾値制御ラインＶｔＣ、ビットラインＢＬＴ、ＢＬＣ、接地の電源電位Ｖｓｓ１、Ｖｓｓ２、電源電位Ｖｄｄが形成される。そして、閾値制御ラインＶｔＣはワードラインWLと垂直に形成され、閾値制御ラインＶｔＣは隣接するSRAMセルと共有することで従来型に比較して付加された部分の面積を最小化できる。
【００７７】
図４と図５に示すように、パッシベーション膜２０となる酸化シリコン膜や窒化シリコン膜を酸化シリコン層１８と閾値制御ラインＶｔＣ、ビットラインＢＬＴ、ＢＬＣ、接地の電源電位Ｖｓｓ１、Ｖｓｓ２、電源電位Ｖｄｄの上にＣＶＤ法により堆積する。以上で、実施例１の半導体装置の製造方法が完成する。
【００７８】
以上述べてきた配線方法はエッチングによるものであったが、もちろん層間絶縁膜に先に溝を掘り、そこに金属を堆積した後CMPを行って平坦化して金属配線部を形成するダマシーン法も適用できることはいうまでもない。
【実施例２】
【００７９】
実施例２に係る半導体装置は、図３１に示すような、SRAMセルを有している。SRAMセルは、実施例１の図１に示すSRAMセルと同様の６個のトランジスタＴｒ．１乃至Ｔｒ．６を有している。ただし、トランジスタＴｒ．３乃至Ｔｒ．６のゲート電極Ｇ２の接続先が、実施例２と実施例１とでは異なっている。実施例２においては、トランジスタＴｒ．３のゲート電極Ｇ２は閾値制御ラインVtCに接続する。トランジスタＴｒ．４のゲート電極Ｇ２も閾値制御ラインVtCに接続する。トランジスタＴｒ．５のゲート電極Ｇ２は、トランジスタＴｒ．５のゲート電極Ｇ１とともにワードラインＷＬに接続する。トランジスタＴｒ．６のゲート電極Ｇ２は、トランジスタＴｒ．６のゲート電極Ｇ１とともにワードラインＷＬに接続する。
【００８０】
実施例２でも、フィンFETを用いてSRAMセルを構成する方法として、図３１に示すようにバックゲート型、いわゆるダブルゲートのセパレートゲート型のフィンFET（Ｔｒ．３、Ｔｒ．４）を用いることを提案する。図３１では、ドライバトランジスタのバックゲートであるトランジスタＴｒ．３のゲート電極Ｇ２とＴｒ．４のゲート電極Ｇ２には閾値制御ラインVtCを接続する。ドライバトランジスタのトップゲートであるトランジスタＴｒ．３のゲート電極Ｇ１とＴｒ．４のゲート電極Ｇ１にはそれぞれトランジスタＴｒ．１のゲート電極Ｇ１、Ｇ２とトランジスタＴｒ．２のゲート電極Ｇ１、Ｇ２が接続する。このように、トランジスタＴｒ．３のゲート電極Ｇ１とＧ２では異なる電位が印加される。トランジスタＴｒ．４のゲート電極Ｇ１とＧ２でも異なる電位が印加される。
【００８１】
図３２に示すように、閾値制御ラインVtCに印加する信号電圧はSRAMセルのライトイネーブル信号ＷＲに同期して変化する。閾値制御ラインVtCにトランジスタＴｒ．３とＴｒ．４の第２ゲート電極Ｇ２は接続しているので、トランジスタＴｒ．３とＴｒ．４の第２ゲート電極Ｇ２の電位はSRAMセルのライトイネーブル信号ＷＲに同期して変化し、トランジスタＴｒ．３とＴｒ．４の閾値電圧が、ライトイネーブル信号ＷＲに同期して低くなる。
【００８２】
ライトイネーブル信号ＷＲに同期して、閾値制御ラインVtCに印加する信号電圧を変更することで、書き込み時と保持時のトランジスタＴｒ．３とＴｒ．４のデバイス特性を変化させることが可能となる。
【００８３】
トランジスタＴｒ．３とＴｒ．４にバックゲート型MOSFETを使用することで、SRAMセルの書き込み時には、低閾値電圧（low-Vt）モードとして、閾値制御ラインVtCに電源電位Ｖｄｄの２分の１程度の電位が印加され、トランジスタＴｒ．３とＴｒ．４のゲート電極Ｇ２に電源電位Ｖｄｄの２分の１程度の電位を印加してトランジスタＴｒ．３とＴｒ．４のゲート電極Ｇ１に関する閾値電圧を小さくできトランジスタＴｒ．３とＴｒ．４に大電流を流すことが可能となる。さらに、SRAMセルの書き込み時に、低閾値電圧（low-Vt）モードとして、閾値制御ラインVtCにさらに大きい電源電位Ｖｄｄ程度が印加され、トランジスタＴｒ．３とＴｒ．４のゲート電極Ｇ２に電源電位Ｖｄｄ程度の電位を印加して、ゲート電極Ｇ１側とＧ２側の両側にチャネルが発生する両側面チャネルを実現することでトランジスタＴｒ．３とＴｒ．４にさらに大きな大電流を流すことが可能となる。一方、SRAMセルのデータ保持時には、高閾値電圧（high-Vt）モードとして、閾値制御ラインVtCに接地の電源電位Ｖｓｓ１、Ｖｓｓ２程度の電位が印加され、トランジスタＴｒ．３とＴｒ．４のゲート電極Ｇ１に関する閾値電圧を大きくしてリーク電流を低減し、SNMを改善することが可能となる。
【００８４】
なお、低閾値電圧（low-Vt）モードにおける、閾値制御ラインVtCの電位としては、ワードラインWLにかかる電圧よりも大きくhigh側にする必要がある。このことにより、ドライバトランジスタDriver Tr.であるトランジスタＴｒ．３とＴｒ．４の閾値電圧を低下させることが出来て、トランスファトランジスタTransfer Tr.のトランジスタＴｒ．５とＴｒ．６の電流駆動力よりも増大させることが可能となる。
【００８５】
このように、トランスファトランジスタTransfer Tr.の電流駆動力に対するドライバトランジスタDriver Tr.の電流駆動力の電流駆動力比β比を時系列で変化させることが出来る。そして、SNMを増大させることができる。特に、図２に示すように、ドライバトランジスタDriver Tr.のトランジスタＴｒ．３で電流を稼ぐとSRAMセルを構成するフリップフロップF/Fを構成する第１インバータ（Inverter）の入力電圧Vin1と出力電圧Vout1の入出力特性３１において、急峻に垂直になるためバタフライカーブの右下のループ３４の下側の曲線３４がより下に凸になりマージンをより得る方向になるのでSNMを増大させることが出来る。ドライバトランジスタDriver Tr.のトランジスタＴｒ．４で電流を稼ぐとフリップフロップF/Fを構成する第２インバータの入力電圧Vin2と出力電圧Vout2の入出力特性３２において、出力電圧Vout2が急峻に降下するようになるためバタフライカーブ（butterfly curve）の左上のループ（loop）３３の下側の曲線３２がより下に凸になりよりマージンを得る方向になるのでSNMを増大させることが出来る。
【００８６】
なお、閾値制御ラインVtCに信号電圧を印加するタイミングは、実施例１と同様に、メモリーの書き込み、読み出しのタイミングに先んじて電圧印加されて、トランジスタＴｒ．３とＴｒ．４の閾値電圧Vtが書き込み・読み出し時よりも早い時刻に設定されている。
【００８７】
図３３と図３４に示すように、図３１の実施例２に係る半導体装置は、酸化シリコン層２の上にシリコン（Ｓｉ）フィン３ａ乃至３ｄが設けられている。シリコンフィン３ａ乃至３ｄに関しては実施例１と同じでよい。シリコンフィン３ａはドライバトランジスタDriverTr.1であるトランジスタＴｒ．３の活性領域と、トランスファトランジスタTransferTr.2であるトランジスタＴｒ．５の活性領域になる。シリコンフィン３ｂはロードトランジスタLoadTr.1であるトランジスタＴｒ．１の活性領域になる。シリコンフィン３ｃはロードトランジスタLoadTr.2であるトランジスタＴｒ．２の活性領域になる。シリコンフィン３ｄはドライバトランジスタDriverTr.2であるトランジスタＴｒ．４の活性領域と、トランスファトランジスタTransferTr.1であるトランジスタＴｒ．６の活性領域になる。
【００８８】
シリコンフィン３ａ乃至３ｄの上には、キャップ層４ａ乃至４ｄがそれぞれ設けられている。キャップ層４ａ乃至４ｄも実施例１と同じでよい。
【００８９】
ゲート電極６ａ乃至６ｊは酸化シリコン層２の上に設けられている。ゲート電極６ａと６ｆは実施例１と形状が異なり、閾値制御ラインVtCの下方にまで設けられている。他のゲート電極６ｂ乃至６ｅ、６ｇ乃至６ｊは実施例１と同じでよい。
【００９０】
Ｍ１配線１３ａ乃至１３ｎが、層間絶縁膜９、コンタクトプラグ８ａ乃至８ｊとコンタクトプラグ１２ａ乃至１２ｊの上に設けられている。Ｍ１配線１３ａは、ゲート電極６ｂと６ｃを接続している。このことにより、トランジスタＴｒ．３のゲート電極Ｇ１とトランジスタＴｒ．１のゲート電極Ｇ１とＧ２とが接続される。Ｍ１配線１３ｍは、ゲート電極６ｇと６ｈを接続している。このことにより、トランジスタＴｒ．２のゲート電極Ｇ１とＧ２とトランジスタＴｒ．４のゲート電極Ｇ１とが接続される。Ｍ１配線１３ｂは、ゲート電極６ｄと６ｅを接続している。このことにより、トランジスタＴｒ．６のゲート電極Ｇ１とＧ２とが接続される。Ｍ１配線１３ｋは、ゲート電極６ｉと６ｊを接続している。このことにより、トランジスタＴｒ．５のゲート電極Ｇ１とＧ２とが接続される。一方、Ｍ１配線によって、ゲート電極６ａと６ｂを接続してはいない。このことにより、トランジスタＴｒ．３のゲート電極Ｇ１とＧ２は接続されず、トランジスタＴｒ．３はセパレート型ダブルゲートFETである。同様に、ゲート電極６ｇと６ｆを接続してはいないことにより、トランジスタＴｒ．４のゲート電極Ｇ１とＧ２は接続されず、トランジスタＴｒ．４はセパレート型ダブルゲートFETである。
【００９１】
ワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊが、層間絶縁膜１４とヴィア１プラグ１６ａ乃至１６ｊの上に設けられている。ワードラインＷＬは、ヴィア１プラグ１６ａ、Ｍ１配線１３ｂとコンタクトプラグ１２ｄ、１２ｅを介して、ゲート電極６ｄ、６ｅと接続している。このことにより、トランジスタＴｒ．６のゲート電極Ｇ１とＧ２はワードラインＷＬに接続している。また、ワードラインＷＬは、ヴィア１プラグ１６ｈ、Ｍ１配線１３ｋとコンタクトプラグ１２ｉ、１２ｊを介して、ゲート電極６ｉ、６ｊと接続している。このことにより、トランジスタＴｒ．５のゲート電極Ｇ１、Ｇ２はワードラインＷＬに接続している。
【００９２】
閾値制御ラインＶｔＣ、ビットラインＢＬＴ、ＢＬＣ、接地の電源電位Ｖｓｓ１、Ｖｓｓ２、電源電位Ｖｄｄが、層間絶縁膜１８とヴィア２プラグ１９ａ乃至１９ｈの上に設けられている。閾値制御ラインＶｔＣは、ヴィア２プラグ１９ａ、Ｍ２配線１７ｅ、ヴィア１プラグ１６ｅ、Ｍ１配線１３ｃとコンタクトプラグ１２ａを介して、ゲート電極６ａと接続している。このことにより、トランジスタＴｒ．３のゲート電極Ｇ２は閾値制御ラインＶｔＣに接続している。また、閾値制御ラインＶｔＣは、ヴィア２プラグ１９ｈ、Ｍ２配線１７ｆ、ヴィア１プラグ１６ｆ、Ｍ１配線１３ｉとコンタクトプラグ１２ｆを介して、ゲート電極６ｆと接続している。このことにより、トランジスタＴｒ．４のゲート電極Ｇ２は閾値制御ラインＶｔＣに接続している。
【００９３】
ＳＲＡＭセルにおいては、全てのトランジスタＴｒ．１乃至Ｔｒ．６が、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２を持つ。トランジスタＴｒ．１、Ｔｒ．２、Ｔｒ．５、Ｔｒ．６は、Ｍ１金属配線で第１ゲート電極Ｇ１と第２ゲート電極Ｇ２とが接続されている。トランジスタＴｒ．３とＴｒ．４は、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２とが異なる電位を与えられるように配線されている。ＳＲＡＭセルにおいては、バックゲート型、いわゆるセパレートゲート型トランジスタＴｒ．３とＴｒ．４とそうでないダブルゲートトランジスタＴｒ．１、Ｔｒ．２、Ｔｒ．５、Ｔｒ．６が混載されている。また、ゲート電極Ｇ１、Ｇ２の作製工程までは同じ形状のダブルゲート型のフィントランジスタでSRAM セルを構成することが出来る。これによって、複数のフィントランジスタの複数で同一形状のゲート電極と複数で同一形状のフィンを形成するだけであるので、リソグラフィ工程に対して十分なマージンを生むことが可能となる。もしゲート電極とフィンの形状がまちまちだったり、フィンFETが２種類以上存在したりすると工程的に複雑になり、また製造において制御パラメーターも増えてマージンが小さくなり、製造が難しくなる。
【００９４】
ＳＲＡＭセルにおいては、第２ゲート電極Ｇ２に印加する電位を与える閾値制御ラインＶｔＣが、ワードラインＷＬと直交するように配置されている。閾値制御ラインＶｔＣが、ワードラインＷＬと交差することで、従来型のレイアウトを踏襲しながら実施例１と同様にSRAMセルを構成できる。ワードラインＷＬと平行に閾値制御ラインＶｔＣラインを配置すると金属配線の層を増やすか、ワードラインＷＬを曲げて作らなければならなくなり、半導体装置の歩留まりの点で不利になる。
【００９５】
ＳＲＡＭセルにおいては、トランジスタＴｒ．３とＴｒ．４の第２ゲート電極Ｇ２に印加する電位を与える閾値制御ラインＶｔＣラインが隣接するセルと共有される。即ち、半導体装置は、互いに隣接する複数のＳＲＡＭセルを有する。あるＳＲＡＭセルのトランジスタＴｒ．３の第２ゲート電極Ｇ２に印加する電位を与える閾値制御ラインＶｔＣラインが、隣接するＳＲＡＭセルのトランジスタＴｒ．４の第２ゲート電極Ｇ２に印加する電位を与える閾値制御ラインＶｔＣラインセルと共有される。閾値制御ラインＶｔＣラインを隣りのＳＲＡＭセルと共有することで面積の最小化を計れる。従来型ではVssラインが共有されていたが、実施例１のレイアウトだとセル内に２本のＶｓｓラインを設ける。
【００９６】
次に、実施例２の半導体装置の製造方法について説明する。実施例２の半導体装置の製造方法は、実施例１の半導体装置の製造方法と基本的に同じである。異なる点は、シリコンフィン６ａ乃至６ｊのパターンを形成するためのマスクの形状が異なることである。他にも、コンタクトプラグ１２ａ乃至１２ｊのパターンを形成するためのコンタクトレイヤのマスク、Ｍ１配線１３ａ乃至１３ｎのパターンを形成するためのＭ１レイヤのマスク、ヴィア１プラグ１６ａ乃至１６ｊのパターンを形成するためのヴィアvia１レイヤのマスク、ワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊのパターンを形成するためのＭ２レイヤのマスク、ヴィア２プラグ１９ａ乃至１９ｈのパターンを形成するためのヴィアvia２レイヤのマスクの形状が実施例１と実施例２とでは異なっている。
【００９７】
具体的には、図３５に示すように、実施例２のコンタクトホール１１ａ乃至１１ｊ形成後の半導体装置と、図１９の実施例１のコンタクトホール１１ａ乃至１１ｊ形成後の半導体装置を比較してみる。シリコンフィン６ａ、６ｆのパターンとコンタクトホール１１ａ、１１ｆのパターンの形状が、実施例１と実施例２とでは異なっている。
【００９８】
また、図３６に示すように、実施例２のＭ１配線１３ａ乃至１３ｎ形成後の半導体装置と、図２２の実施例１のＭ１配線１３ａ乃至１３ｎ形成後の半導体装置を比較してみる。Ｍ１配線１３ａについて、実施例２ではゲート電極６ａと６ｂとを接続しないが、実施例１ではゲート電極６ａと６ｂとを接続している。このことにより、実施例２では、トランジスタＴｒ．３のゲート電極Ｇ１とＧ２とが接続されない。
【００９９】
Ｍ１配線１３ｍについて、実施例２ではゲート電極６ｇと６ｆとを接続しないが、実施例１ではゲート電極６ｇと６ｆとを接続している。このことにより、実施例２では、トランジスタＴｒ．４のゲート電極Ｇ１とＧ２とが接続されない。
【０１００】
一方、Ｍ１配線１３ｋについて、実施例２ではゲート電極６ｉと６ｊとを接続するが、実施例１ではゲート電極６ｉと６ｊとを接続していない。このことにより、実施例２では、トランジスタＴｒ．５のゲート電極Ｇ１とＧ２とが接続される。
【０１０１】
Ｍ１配線１３ｂについて、実施例２ではゲート電極６ｄと６ｅとを接続するが、実施例１ではゲート電極６ｄと６ｅとを接続していない。このことにより、実施例２では、トランジスタＴｒ．６のゲート電極Ｇ１とＧ２とが接続される。
【０１０２】
また、図３７に示すように、実施例２のワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊ形成後の半導体装置と、図２７の実施例１のワードラインＷＬとＭ２配線１７ｂ乃至１７ｇ、１７ｉ、１７ｊ形成後の半導体装置を比較してみる。ワードラインＷＬについて、実施例２ではヴィア１プラグ１６ｈとＭ１配線１３ｋを介して、ゲート電極６ｉと６ｊに接続しているが、実施例１ではワードラインＷＬについて、ゲート電極６ｉには接続しているがゲート電極６ｊには接続していない。このことにより、実施例２では、トランジスタＴｒ．５のゲート電極Ｇ１、Ｇ２はワードラインＷＬに接続される。また、ワードラインＷＬについて、実施例２ではヴィア１プラグ１６ａとＭ１配線１３ｂを介して、ゲート電極６ｄと６ｅに接続しているが、実施例１ではワードラインＷＬについて、ゲート電極６ｄには接続しているがゲート電極６ｅには接続していない。このことにより、実施例２では、トランジスタＴｒ．６のゲート電極Ｇ１、Ｇ２はワードラインＷＬに接続される。
【０１０３】
また、図３３に示すように、実施例２の閾値制御ラインＶｔＣ、ビットラインＢＬＴ、ＢＬＣ、接地の電源電位Ｖｓｓ１、Ｖｓｓ２、電源電位Ｖｄｄ形成後の半導体装置と、図４の実施例１の閾値制御ラインＶｔＣ、ビットラインＢＬＴ、ＢＬＣ、接地の電源電位Ｖｓｓ１、Ｖｓｓ２、電源電位Ｖｄｄ形成後の半導体装置を比較してみる。閾値制御ラインＶｔＣについて、実施例２ではヴィア２プラグ１９ａとＭ２配線１７ｅとヴィア１プラグ１６ｅとＭ１配線１３ｃとコンタクトプラグ１２ａを介して、ゲート電極６ａに接続しているが、実施例１では閾値制御ラインＶｔＣについて、ヴィア２プラグ１９ａとＭ２配線１７ｆとヴィア１プラグ１６ｆとＭ１配線１３ｉとコンタクトプラグ１２ｊを介して、ゲート電極６ｊに接続している。また、閾値制御ラインＶｔＣについて、実施例２ではヴィア２プラグ１９ｈとＭ２配線１７ｆとヴィア１プラグ１６ｆとＭ１配線１３ｉとコンタクトプラグ１２ｆを介して、ゲート電極６ｆに接続しているが、実施例１では閾値制御ラインＶｔＣについて、ヴィア２プラグ１９ｈとＭ２配線１７ｅとヴィア１プラグ１６ｅとＭ１配線１３ｃとコンタクトプラグ１２ｅを介して、ゲート電極６ｅに接続している。
【０１０４】
実施例１と同様に、ゲート電極の作製工程までは全てのトランジスタＴｒ．１乃至Ｔｒ．６は同じバックゲートフィンFETであるので、形状が等しく、ゲート電極やフィンを形成するためのリソグラフィ工程に対して十分なマージンを生むことが可能となる。もし形状がまちまちだったり、型の異なるフィンFETが２種類以上存在したりすると製造工程が複雑になり、また、製造において制御パラメーターも増えて半導体装置の歩留まりの向上が難しくなる。
【０１０５】
そして、通常の（狭義の）ダブルゲート（double gate）MOSFETとして使うトランジスタＴｒ．１、Ｔｒ．２、Ｔｒ．５、Ｔｒ．６はＭ１金属配線１３ａ、１３ｍ、１３ｋ、１３ｂでトップゲート（top gate）である第１ゲート電極Ｇ１とバックゲート（back gate）である第２ゲート電極Ｇ２の両方の電極を結線して同じ電圧を印加して使用することができる。バックゲート（backgate）型MOSFETとして使用するトランジスタＴｒ．３とＴｒ．４は、別々のＭ１配線によってゲート電極Ｇ１がシリコンフィン３ｂ、３ｃに結線され、ゲート電極Ｇ２が閾値制御ラインＶｔＣに結線されることになる。このようにして、一つのSRAMセル内で、バックゲート型フィンFETと通常のダブルゲートフィンFETとを作り分けることを可能にしている。すなわち、まず、全部のトランジスタＴｒ．１乃至Ｔｒ．６をバックゲート型フィンFETとして形成し、必要に応じて、Ｍ１配線によってゲート電極Ｇ１とＧ２を結線してダブルゲートフィンFETを構成することができる。一つのSRAMセルにおいて、バックゲート型フィンFETとダブルゲートフィンFETとが混載されている。
【０１０６】
そして、閾値制御ラインＶｔＣはワードラインWLと垂直に形成され、閾値制御ラインＶｔＣは隣接するSRAMセルと共有することで従来型に比較して付加された部分の面積を最小化できる。実施例２のレイアウトは基本的には実施例１と同様に閾値制御ラインＶｔＣがSRAMセルの最外周部に付け加わったものであり、隣接するSRAMセルと共有されている。また、ワードラインＷＬの配線部が直線だけで構成されるのでシンプルである。更に、やはり全てのトランジスタＴｒ．１乃至Ｔｒ．６がbackgate型FinFETとして構成され、その必要のないトランジスタＴｒ．１、Ｔｒ．２、Ｔｒ．５、Ｔｒ．６はＭ１配線でトップゲート（top gate）である
ゲート電極Ｇ１とバックゲート（back gate）であるゲート電極Ｇ２とを接続して狭義の意味のダブルゲート（double gate）フィン（Fin）FETとして構成されている。
【実施例３】
【０１０７】
実施例３に係る半導体装置は、図３８に示すような、SRAMセルを有している。SRAMセルは、実施例２の図３１に示すSRAMセルと同様の６個のトランジスタＴｒ．１乃至Ｔｒ．６を有している。ただし、トランジスタＴｒ．５とＴｒ．６のゲート電極Ｇ２の接続先が、実施例３と実施例２とでは異なっている。実施例３においては、トランジスタＴｒ．５とＴｒ．６のゲート電極Ｇ２は接続されず、フローティングの状態にされる。
【０１０８】
実施例３でも、フィンFETを用いてSRAMセルを構成する方法として、図３８に示すようにバックゲート型、いわゆるダブルゲートのセパレートゲート型のフィンFET（Ｔｒ．３、Ｔｒ．４）を用いることを提案する。図３８では、ドライバトランジスタのバックゲートであるトランジスタＴｒ．３のゲート電極Ｇ２とＴｒ．４のゲート電極Ｇ２には閾値制御ラインVtCを接続する。ドライバトランジスタのトップゲートであるトランジスタＴｒ．３のゲート電極Ｇ１とＴｒ．４のゲート電極Ｇ１にはそれぞれトランジスタＴｒ．１のゲート電極Ｇ１、Ｇ２とトランジスタＴｒ．２のゲート電極Ｇ１、Ｇ２が接続する。このように、トランジスタＴｒ．３のゲート電極Ｇ１とＧ２では異なる電位が印加される。トランジスタＴｒ．４のゲート電極Ｇ１とＧ２でも異なる電位が印加される。
【０１０９】
そして、実施例３でも実施例２の図３２に示すのと同じように、閾値制御ラインVtCに印加する信号電圧はSRAMセルのライトイネーブル信号ＷＲに同期して変化する。ライトイネーブル信号ＷＲに同期して、閾値制御ラインVtCに印加する信号電圧を変更することで、書き込み時と保持時のトランジスタＴｒ．３とＴｒ．４のデバイス特性を変化させることが可能となる。
【０１１０】
さらに、トランスファトランジスタTransfer Tr.のトランジスタＴｒ．５とＴｒ．６のゲート電極Ｇ２を、実施例２ではワードラインＷＬに接続していたが、実施例３ではトランジスタＴｒ．５とＴｒ．６のゲート電極Ｇ２をフローティングにしている。このことにより、トランスファトランジスタTransfer Tr.の電流駆動力を、実施例２のときに比べて実施例３では低下させることができる。そして、トランスファトランジスタTransfer Tr.の電流駆動力に対するドライバトランジスタDriver Tr.の電流駆動力の電流駆動力比β比を、実施例３では、実施例２より大きくすることができる。そして、SNMを増大させることができる。
【０１１１】
図３９と図４０に示すように、図３８の実施例３に係る半導体装置は、酸化シリコン層２の上にシリコン（Ｓｉ）フィン３ａ乃至３ｄが設けられている。シリコンフィン３ａ乃至３ｄとゲート電極６ａ乃至６ｊに関しては実施例２と同じでよい。ただ、ゲート電極６ｄを接続せずにフローティングにすればよい。あるいは、ゲート電極６ｄにコンタクトプラグ１２ｄを接続させたとしてもゲート電極６ｄとコンタクトプラグ１２ｄを他と接続せずにフローティングにすればよい。また、ゲート電極６ｉも接続せずにフローティングにする。あるいは、ゲート電極６ｉにコンタクトプラグ１２ｉを接続させたとしてもゲート電極６ｉとコンタクトプラグ１２ｉを他と接続せずにフローティングにすればよい。
【０１１２】
実施例１と実施例２と同様に、ゲート電極の作製工程までは全てのトランジスタＴｒ．１乃至Ｔｒ．６は同じバックゲートフィンFETであるので、形状が等しく、ゲート電極やフィンを形成するためのリソグラフィ工程に対して十分なマージンを生むことが可能となる。
【０１１３】
実施例１乃至３は、本発明を実施するにあたっての具体化の例を示したものに過ぎず、実施例１乃至３によって本発明の技術的範囲が限定的に解釈されてはならないものである。例えば、SRAM セル中の全てのダブルゲート型トランジスタやバックゲート（backgate）型トランジスタはフィン（Fin）FETに限定されるものではなく、一部は平面型のダブルゲート（double gate）MOSFETでも構わない。ダブルゲートMOSFETの場合でも実施例１乃至３と同様なトランジスタ配置や回路を形成することで、基本となる回路動作は実現でき、SNMの大きなSRAM セルを実現することが可能となる。また、実施例１乃至３のSRAMセルのレイアウトはもちろんこれらに限定される訳ではなく、別のレイアウトを用いても構成できることは言うまでもない。このように、本発明は、その技術的思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。すなわち、本発明の特許請求の範囲を逸脱しない範囲で、変更・改良や一部転用などが可能であり、これらすべて本発明の請求範囲内に包含されるものである。
【図面の簡単な説明】
【０１１４】
【図１】本発明の一実施形態に係る半導体装置の回路図である。
【図２】本発明の一実施形態に係る半導体装置が有するインバータの入出力特性である。
【図３】本発明の一実施形態に係る半導体装置の信号線のタイミングチャートである。
【図４】本発明の一実施形態に係る半導体装置の上面図である。
【図５】図４のＶ−Ｖ方向の断面図である。
【図６】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その１）である。
【図７】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その２）である。
【図８】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その３）である。
【図９】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その４）である。
【図１０】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その５）である。
【図１１】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その６）である。
【図１２】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その７）である。
【図１３】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その８）である。
【図１４】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その９）である。
【図１５】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その１０）である。
【図１６】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その１１）である。
【図１７】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その１２）である。
【図１８】本発明の一実施形態に係る半導体装置の製造途中の図４のＶ−Ｖ方向の断面図（その１３）である。
【図１９】本発明の一実施形態に係る半導体装置の製造途中の上面図（その１）である。
【図２０】本発明の一実施形態に係る半導体装置の製造途中の図１９のＸＸ−ＸＸ方向の断面図（その１）である。
【図２１】本発明の一実施形態に係る半導体装置の製造途中の図１９のＸＸ−ＸＸ方向の断面図（その２）である。
【図２２】本発明の一実施形態に係る半導体装置の製造途中の上面図（その２）である。
【図２３】本発明の一実施形態に係る半導体装置の製造途中の図２２のＸＸＩＩＩ−ＸＸＩＩＩ方向の断面図（その１）である。
【図２４】本発明の一実施形態に係る半導体装置の製造途中の図２２のＸＸＩＩＩ−ＸＸＩＩＩ方向の断面図（その２）である。
【図２５】本発明の一実施形態に係る半導体装置の製造途中の図２２のＸＸＩＩＩ−ＸＸＩＩＩ方向の断面図（その３）である。
【図２６】本発明の一実施形態に係る半導体装置の製造途中の図２２のＸＸＩＩＩ−ＸＸＩＩＩ方向の断面図（その４）である。
【図２７】本発明の一実施形態に係る半導体装置の製造途中の上面図（その３）である。
【図２８】本発明の一実施形態に係る半導体装置の製造途中の図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ方向の断面図（その１）である。
【図２９】本発明の一実施形態に係る半導体装置の製造途中の図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ方向の断面図（その２）である。
【図３０】本発明の一実施形態に係る半導体装置の製造途中の図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ方向の断面図（その３）である。
【図３１】本発明の一実施形態に係る半導体装置の回路図である。
【図３２】本発明の一実施形態に係る半導体装置の信号線のタイミングチャートである。
【図３３】本発明の一実施形態に係る半導体装置の上面図である。
【図３４】図３３のＸＸＸＩＶ−ＸＸＸＩＶ方向の断面図である。
【図３５】本発明の一実施形態に係る半導体装置の製造途中の上面図（その１）である。
【図３６】本発明の一実施形態に係る半導体装置の製造途中の上面図（その２）である。
【図３７】本発明の一実施形態に係る半導体装置の製造途中の上面図（その３）である。
【図３８】本発明の一実施形態に係る半導体装置の回路図である。
【図３９】本発明の一実施形態に係る半導体装置の上面図である。
【図４０】図３９のＸＬ−ＸＬ方向の断面図である。
【符号の説明】
【０１１５】
１…ＳＯＩ基板
２…酸化シリコン層
３…半導体層（シリコン層）
３ａ乃至３ｄ…活性化領域（半導体フィン、シリコンフィン）
４、４ａ乃至４ｄ…キャップ膜
５ａ乃至５ｄ…レジスト膜
６…導電膜（ポリシリコン膜）
６ａ乃至６ｊ…ゲート電極
７…レジスト膜
８ａ乃至８ｊ…コンタクトホール及びその領域
９…層間絶縁膜（酸化シリコン膜）
１０…レジスト膜
１１ａ乃至１１ｊ…コンタクトホール及びその領域
１２ａ乃至１２ｊ…コンタクトプラグ
１３ａ乃至１３ｎ…Ｍ１配線
１４…層間絶縁膜
１５ａ…ヴィア１ホール及びその領域
１６ａ乃至１６ｊ…ヴィア１プラグ
１７ｂ乃至１７ｇ、１７ｉ、１７ｊ…Ｍ２配線
１８…層間絶縁膜
１９ａ乃至１９ｈ…ヴィア２プラグ
２０…パッシベーション膜
３１…第１インバータの伝達特性
３２…第２インバータの伝達特性
３３…左上のループ
３４…右下のループ
【特許請求の範囲】
【請求項１】
複数のフィンフィールドエフェクトトランジスタで構成され、前記複数のフィンフィールドエフェクトトランジスタの中の少なくとも１つの前記トランジスタが、第１ゲート電極と第２ゲート電極を持ち、前記第１ゲート電極の電位を制御してチャネルを形成し、前記第２ゲート電極の電位を制御してデータの書き込み時に閾値電圧を低下させるセパレートゲート型のダブルゲートフィールドエフェクトトランジスタであるスタティックランダムアクセスメモリセルを有することを特徴とする半導体装置。
【請求項２】
前記第２ゲート電極の電位は前記スタティックランダムアクセスメモリセルのライトイネーブル信号に同期して変化し、前記ダブルゲートフィールドエフェクトトランジスタの閾値電圧が、ライトイネーブル信号に同期して低くなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ライトイネーブル信号に同期する前記第２ゲート電極の電位は、前記ライトイネーブル信号の立ち上がりの時刻より早い時刻から変化し、前記ライトイネーブル信号の立ち下がりの時刻より遅い時刻まで変化していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ダブルゲートフィールドエフェクトトランジスタが、前記スタティックランダムアクセスメモリセルのトランスファトランジスタであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記ダブルゲートフィールドエフェクトトランジスタが、前記スタティックランダムアクセスメモリセルのドライバトランジスタであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項１】
複数のフィンフィールドエフェクトトランジスタで構成され、前記複数のフィンフィールドエフェクトトランジスタの中の少なくとも１つの前記トランジスタが、第１ゲート電極と第２ゲート電極を持ち、前記第１ゲート電極の電位を制御してチャネルを形成し、前記第２ゲート電極の電位を制御してデータの書き込み時に閾値電圧を低下させるセパレートゲート型のダブルゲートフィールドエフェクトトランジスタであるスタティックランダムアクセスメモリセルを有することを特徴とする半導体装置。
【請求項２】
前記第２ゲート電極の電位は前記スタティックランダムアクセスメモリセルのライトイネーブル信号に同期して変化し、前記ダブルゲートフィールドエフェクトトランジスタの閾値電圧が、ライトイネーブル信号に同期して低くなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ライトイネーブル信号に同期する前記第２ゲート電極の電位は、前記ライトイネーブル信号の立ち上がりの時刻より早い時刻から変化し、前記ライトイネーブル信号の立ち下がりの時刻より遅い時刻まで変化していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ダブルゲートフィールドエフェクトトランジスタが、前記スタティックランダムアクセスメモリセルのトランスファトランジスタであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記ダブルゲートフィールドエフェクトトランジスタが、前記スタティックランダムアクセスメモリセルのドライバトランジスタであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【公開番号】特開２００７−２０１１０７（Ｐ２００７−２０１１０７Ａ）
【公開日】平成１９年８月９日（２００７．８．９）
【国際特許分類】
【出願番号】特願２００６−１６８８２（Ｐ２００６−１６８８２）
【出願日】平成１８年１月２５日（２００６．１．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１９年８月９日（２００７．８．９）
【国際特許分類】
【出願日】平成１８年１月２５日（２００６．１．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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