半導体集積回路及びその作製方法、並びに半導体集積回路を用いた半導体装置
【課題】半導体基板にスルーホールを形成する工程や、半導体基板を裏面から研磨する工程は、非常に長い時間を要し生産性を低下させる要因となる。また、半導体基板を積層する構造であるため、積層して形成された半導体集積回路は厚くなり機械的な柔軟性に劣っている。
【解決手段】複数の基板上に剥離層を形成し、剥離層上に半導体素子、および貫通配線のための開口部を形成する。そして、半導体素子を有する層を基板から剥離し、重ね合わせて積層し、開口部に導電性を有する層を形成して貫通配線を形成することによって半導体集積回路を作製する。
【解決手段】複数の基板上に剥離層を形成し、剥離層上に半導体素子、および貫通配線のための開口部を形成する。そして、半導体素子を有する層を基板から剥離し、重ね合わせて積層し、開口部に導電性を有する層を形成して貫通配線を形成することによって半導体集積回路を作製する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を積層して形成する半導体集積回路に関する。
【背景技術】
【０００２】
集積回路が形成された半導体基板を積層することによって、半導体集積回路の高集積化を図る技術の開発が進められている。このような半導体を積層して形成された半導体集積回路は、集積回路が形成された半導体基板を順次積層することにより製造されている。半導体を積層して形成された半導体集積回路は、それぞれの半導体基板に集積回路を形成し、その半導体基板を薄片化するなどして積層している。（例えば、特許文献１、２参照）。
【特許文献１】特開平６−６１４１８号公報
【特許文献２】特開２００１−１８９４１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の、半導体を積層して形成された半導体集積回路の製造方法は、エッチング等により半導体基板の一部に開口部を形成した後、半導体基板を裏面から研磨することで貫通孔（スルーホールともいう）を形成する。そして、その貫通孔に蒸着またはメッキによって配線を形成することで、各半導体基板に形成された集積回路を接続している。
【０００４】
このように、半導体基板にスルーホールを形成する工程、または半導体基板を裏面から研磨する工程には、非常に長い時間を要し生産性を低下させる要因となる。また、半導体基板にスルーホールを形成する工程、または裏面から研磨する工程は、粉塵が発生しそれにより集積回路に不良が発生する要因ともなっている。また、半導体を積層して形成された半導体集積回路は、半導体基板を積層する構造であるため、厚い構成となり機械的な柔軟性に劣っている。
【０００５】
本発明は、半導体を積層して形成された集積回路の生産性を向上させることを目的とする。また、半導体を積層して形成された集積回路の薄型化を図り、機械的な柔軟性を有する半導体集積回路の作製方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、複数の基板上に剥離層を形成し、剥離層上に半導体素子、および貫通配線のための開口部を形成する。そして、半導体素子を有する層を基板から剥離し、重ね合わせて積層し、開口部に導電性を有する材料を充填して貫通配線を形成することによって半導体集積回路を作製することを要旨とする。なお、本明細書において、開口部は、半導体素子を有する層を貫通して形成されている。また、開口部の下層に位置する半導体素子を有する層の一部が導電性を有している。さらに、開口部の側面が導電性を有していても良い。また、貫通配線（単に配線とも表記する）を形成するとは、開口部に導電性を有する材料を充填し、上下の半導体素子を有する層を電気的に接続させることをいう。
【０００７】
本発明の半導体集積回路の作製方法は、第１の基板上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子を有する第１の素子形成層を形成し、第２の基板上に、剥離層を形成し、剥離層上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第２の素子形成層を形成し、第２の素子形成層を第２の基板から剥離して、第１の素子形成層上に貼り合わせ、開口部に配線を形成して、第１の素子形成層と第２の素子形成層を電気的に接続することを特徴とする。
を特徴とする。
【０００８】
また、本発明の半導体集積回路の作製方法は、第１の基板上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子を有する第１の素子形成層を形成し、第２の基板上に、第１の剥離層を形成し、第１の剥離層上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第２の素子形成層を形成し、第２の素子形成層を第２の基板から剥離して、第１の素子形成層上に貼り合わせ、第２の素子形成層に設けられた開口部に配線を形成して、第１の素子形成層と第２の素子形成層を電気的に接続し、第３の基板上に、第２の剥離層を形成し、第２の剥離層上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第３の素子形成層を形成し、第３の素子形成層を第３の基板から剥離して、第２の素子形成層上に貼り合わせ、第３の素子形成層に設けられた開口部に配線を形成して、第１乃至第３の素子形成層を電気的に接続させることを特徴とする。
【０００９】
また、本発明の半導体集積回路の作製方法は、第１の基板上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子を有する第１の素子形成層を形成し、第２の基板上に、第１の剥離層を形成し、第１の剥離層上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第２の素子形成層を形成し、第２の素子形成層を第２の基板から剥離して、第１の素子形成層上に貼り合わせ、第３の基板上に、第２の剥離層を形成し、第２の剥離層上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第３の素子形成層を形成し、第３の素子形成層を第３の基板から剥離して、第２の素子形成層に設けられた開口部と第３の素子形成層に設けられた開口部が略一致するように、第２の素子形成層上に貼り合わせ、第２の素子形成層に設けられた開口部、及び、第３の素子形成層に設けられた開口部に配線を形成して、第１乃至第３の素子形成層を電気的に接続させることを特徴とする。
【００１０】
本発明の半導体集積回路は、絶縁層に上下を挟まれた半導体層で形成される半導体素子を有する第１の素子形成層と、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第２の素子形成層と、が積層され、開口部には、配線が形成されていることを特徴とする。
【００１１】
また、本発明の半導体集積回路は、絶縁層に上下を挟まれた半導体層で形成される半導体素子を有する第１の素子形成層と、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第２の素子形成層と、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第３の素子形成層と、が積層され、第１乃至第３の素子形成層は、第２の素子形成層に設けられた開口部と第３の素子形成層に設けられた開口部とが略一致するように貼り合わされ、開口部には、それぞれ配線が形成されていることを特徴とする。
【００１２】
なお、本明細書において剥離層とは、複数の半導体素子を有する層を基板から剥離しやすくする層を意味する。
【発明の効果】
【００１３】
本発明は、基板上に、絶縁層に挟まれる半導体層で形成される半導体素子を含む集積回路を形成し、それを基板から剥離した後に積層することで、半導体を積層して形成された集積回路の薄型化を図ることができる。また、プラスチックなどの可撓性基板に本発明の半導体集積回路を作製することで、薄くて軽く、柔軟性を有する半導体装置を形成することが可能となる。
【００１４】
また、数マイクロメートルから数百マイクロメートルの厚さがある半導体基板にスルーホールを形成する工程が省略されるので、生産性を向上させることができる。すなわち、半導体基板にスルーホールを形成するために半導体基板の研磨を行う必要が無いので、ゴミの発生を抑制でき、半導体集積回路の汚染を防止することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下の実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
本実施の形態に係る半導体集積回路は、複数の基板上の各々に、半導体素子を有する層（以下、素子形成層とも表記する）を形成している。当該半導体素子を有する層を剥離して、一つの基板上に重ねて貼り合わせることによって本実施の形態にかかる半導体集積回路を作製する。基板から半導体素子を有する層を剥離するため、基板上に剥離層を形成し、剥離層上に半導体素子を有する層を形成する。また、重ねて貼り合わせた半導体素子を有する層は、貫通配線によって上層または下層と電気的に接続される。
【００１７】
本実施の形態では、本発明の半導体集積回路を作製する方法についての概要を、図１〜図３を用いて説明する。
【００１８】
図１（Ａ）に示すように、第１の基板６０１上に、半導体素子を有する第１の素子形成層６０２を形成する。第１の素子形成層６０２は、半導体素子を有する層を積層させて形成される半導体集積回路の最下層となる。半導体集積回路を、第１の基板６０１上に作製する場合は第１の基板６０１上に剥離層を設けず、第１の素子形成層６０２を形成することができる。第１の素子形成層６０２を第１の基板６０１から剥離して他の基板上に貼り合わせ、半導体集積回路を形成する場合には、第１の基板６０１と第１の素子形成層６０２との間には剥離層を形成する。本実施の形態では、第１の基板６０１上に剥離層を設けず第１の素子形成層６０２を形成する例を示す。
【００１９】
次に、図１（Ｂ）に示すように、第２の基板６０３上に、剥離層６０４、及び半導体素子を有する第２の素子形成層６０５を形成する。第２の素子形成層６０５は、貫通配線のための開口部６０６を有する。同様に、第３の基板６０７上に、剥離層６０４、及び半導体素子を有する第３の素子形成層６０８を形成する。第３の素子形成層６０８は、第２の素子形成層６０５と同様、貫通配線のための開口部６０６を有する。
【００２０】
このようにして、半導体集積回路を形成するために必要な数だけ素子形成層を形成する。例えば、素子形成層を３層積層させる場合には、第１の基板、第２の基板、第３の基板上の各々に、第１の素子形成層から第３の素子形成層を形成する。なお、第２の素子形成層および第３の素子形成層は、貫通配線のための開口部を有する。
【００２１】
本実施の形態では、第１の基板６０１乃至第ｎ（ｎ≧２）の基板６０９上の各々に、第１の素子形成層６０２乃至第ｎの素子形成層６１０を形成し、ｎ層の素子形成層を積層させて半導体集積回路を作製する例を示す（図１（Ｂ）参照）。ここで、第２の基板６０３乃至第ｎの基板６０９上に剥離層６０４を形成した上に、第２の素子形成層６０５乃至第ｎの素子形成層６１０を形成する。また、第２の素子形成層６０５乃至第ｎの素子形成層６１０は、貫通配線のための開口部６０６を有する。
【００２２】
次に、図１（Ｃ）に示すように、第２の基板６０３乃至第ｎの基板６０９上に形成された、第２の素子形成層６０５乃至第ｎの素子形成層６１０を剥離する。
【００２３】
そして、図２（Ａ）に示すように、第２の基板６０３から剥離した第２の素子形成層６０５を、第１の素子形成層６０２上に貼り合わせる。そして、図２（Ｂ）に示すように、第２の素子形成層６０５に設けられた開口部６０６に導電性を有する材料を充填する。本実施の形態では、導電性を有する材料として導電性ペースト６１１を用いて、開口部６０６へ滴下する。導電性ペースト６１１が滴下された開口部６０６には、貫通配線６１２が形成され、（図２（Ｃ））第１の素子形成層６０２と第２の素子形成層６０５とを電気的に接続する。
【００２４】
同様に、図２（Ｃ）に示すように、第３の基板６０７から剥離した第３の素子形成層６０８を、第２の素子形成層６０５上に貼り合わせる。そして、図２（Ｄ）に示すように、第３の素子形成層６０８に設けられた開口部６０６に導電性ペースト６１１を滴下することで貫通配線６１２を形成し、第２の素子形成層６０５と第３の素子形成層６０８とを電気的に接続する。
【００２５】
上記の工程を繰り返し、最後に、図２（Ｅ）に示すように、第ｎの基板６０９から剥離した第ｎの素子形成層６１０を、第ｎ−１の素子形成層６１３上に貼り合わせる。そして、図２（Ｆ）に示すように、第ｎの素子形成層６１０に設けられた開口部６０６に導電性ペースト６１１を滴下することで貫通配線６１２を形成し、第ｎの素子形成層６１０と第ｎ−１の素子形成層６１３とを電気的に接続することで、複数の半導体素子を有する層を重ねて貼り合わせた半導体集積回路６１４を作製することができる（図２（Ｇ）参照）。なお、本明細書において接続されているとは、電気的に接続されていることと同義である。
【００２６】
第２の基板６０３から第２の素子形成層６０５を剥がし取るための境界を作る剥離層６０４は、積層時に物理的に密着性が低い積層関係を有する膜、または加熱やレーザ光照射、紫外線照射等、何らかの処理により性質が変化して脆弱化するような膜、もしくは積層された膜同士の密着性を低下することができる膜を用いる。そして、その密着性の低下した膜の界面から、第２の基板６０３と第２の素子形成層６０５とを剥離することができる。例えば、貴金属のように酸化し難い金属膜と酸化膜（例えば珪素の酸化膜）とは密着性が低いことが知られている。これを利用し、第２の基板６０３上に剥離層６０４として金属膜および珪素の酸化膜を積層し、その上に第２の素子形成層６０５を形成することによって、金属膜と珪素の酸化膜との界面で、第２の基板６０３から第２の素子形成層６０５を剥離することができる。
【００２７】
第２の基板６０３上に形成する剥離層６０４の材料、および第２の基板６０３から第２の素子形成層６０５を剥離する方法としては、下記のような例を挙げることができる。
【００２８】
（１）第２の基板６０３上に剥離層６０４として、単層もしくは積層の金属酸化膜を設ける。そして、加熱またはレーザ光照射等により剥離層６０４である金属酸化膜を脆弱化させ、第２の基板６０３と第２の素子形成層６０５とを剥離する。ここで、第２の基板６０３としてガラス基板や石英基板のように透光性を有する基板を用いた場合、基板裏面からレーザ照射を行うことができる。加熱またはレーザ照射により金属酸化膜が脆弱化するのは、当該金属酸化膜が結晶化されるためであると考えられる。
【００２９】
（２）第２の基板６０３上に剥離層６０４として水素を含む非晶質珪素膜を設ける。そして、加熱またはレーザ光の照射により剥離層６０４を脆弱化させる、または剥離層６０４をエッチングにより除去することで、第２の基板６０３と第２の素子形成層６０５とを剥離する。
【００３０】
（３）第２の基板６０３上に、（剥離層６０４を設けず）第２の素子形成層６０５を設ける。そして、第２の基板６０３を裏面から研磨して薄くするもしくは除去する、またはエッチングにより基板を除去することにより第２の素子形成層６０５を得る。例えば、第２の基板６０３として石英基板を用いた場合、ＨＦ溶液、ＨＦ蒸気、ＣＨＦ３、またはＣ４Ｆ８とＨ２との混合ガス等を用いたエッチングで基板を除去することができる。また、第２の基板６０３としてシリコン基板を用いた場合には、ＮＦ３、ＢｒＦ３、ＣｌＦ３等のフッ化ハロゲンガスによるエッチングで基板を除去することができる。
【００３１】
（４）第２の基板６０３上に剥離層６０４として金属膜および金属酸化膜を積層して設ける。そして、加熱またはレーザ照射等により金属酸化膜を脆弱化させ、その後、剥離層６０４の一部をエッチングにより除去し、脆弱化された金属酸化膜と金属膜との界面において物理的に剥離する。剥離層６０４のエッチングは、例えば、剥離層６０４をタングステン（Ｗ）やモリブデン（Ｍｏ）等の金属を用いて形成した場合、アンモニア過水等の溶液、ＣＣｌ４などを代表とする塩素系ガス、または、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガスとＯ２の混合ガス等を用いることができる。また、剥離層６０４をアルミニウム（Ａｌ）やチタン（Ｔｉ）等の金属を用いて形成した場合、酸性溶液、またはＣｌ２ガスをエッチングに用いることができる。なお、剥離層６０４として形成した金属酸化膜または非晶質珪素膜を脆弱化させる工程、または剥離層６０４をエッチングする工程を経ずに物理的に剥離することもできる。
【００３２】
剥離層を物理的に剥離する方法としては、例えば、第２の基板６０３端部に切り込みを入れ、第２の基板６０３と第２の素子形成層６０５との間に剥離するための切っ掛けを作り、そこから第２の素子形成層６０５を引き剥がすことができる。
【００３３】
ここでは、第２の基板６０３上に形成した剥離層６０４及び第２の素子形成層６０５の説明をした。その他に、上記方法を適用して、第２の基板６０３乃至第ｎの基板６０９上の各々に、剥離層６０４及び第２の素子形成層６０５乃至第ｎの素子形成層６１０を形成し、当該第２の素子形成層６０５乃至第ｎの素子形成層６１０を剥離することもできる。
【００３４】
また、上記第２の素子形成層６０５を第１の素子形成層６０２と接着し、第ｎの素子形成層６１０を第ｎ−１の素子形成層６１３に接着する方法は、接着層を開口部６０６以外の部分に選択的に形成し、上下の層を接着することができる。接着層としては、絶縁性を有する無機化合物や有機化合物等を用い、単層もしくは積層構造で用いることができる。さらには、ポリイミドやエポキシ、アクリル等の有機化合物を主原料とする材料（例えば、それらを主原料とする永久性の厚膜レジスト、等）を使用することも可能である。また、接着層として異方性導電材料を用いても良い。異方性導電性材料を用いた場合には、接着層を選択的に形成する必要がなく好ましい。
【００３５】
開口部６０６は、上記で説明したように、導電性ペースト６１１を滴下して上下の層を電気的に接続し、貫通配線６１２を形成するために形成される。したがって、第ｎの素子形成層６１０の開口部６０６周辺、および第ｎの素子形成層６１０の開口部６０６の下に位置する第ｎ−１の素子形成層６１３の最表面には導電層を形成し、導電性ペースト６１１を滴下したときに上下の層が電気的に接続する形状および構造とする。
【００３６】
また、導電性ペースト６１１の滴下として最も容易に考えられる方法としては、スピンコート法を用いて層上の全面に塗布する方法があげられる。この方法を適用する場合、必要であるなら、スピンコート法による導電性ペースト６１１の塗布後に、塗布した面を拭き、不要な導電性ペースト６１１を除去する工程を追加しても良い。また、インクジェットに代表されるような液滴吐出法、スクリーン印刷法等を用いて、開口部６０６に選択的に導電性ペースト６１１を滴下する方法を適用することもできる。
【００３７】
ここで導電性ペースト６１１とは、粒径が数十マイクロメートル以下の導電性粒子を有機樹脂に溶解又は分散させたものを指す。導電性粒子としては、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、およびチタン（Ｔｉ）、等の金属粒子、ハロゲン化銀の微粒子、またはカーボンブラック等を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤、及び被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、フェノール樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、貫通配線６１２の形成にあたり、開口部６０６に導電性ペースト６１１を滴下した後には焼成することが好ましい。例えば、導電性ペースト６１１の材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下の粒子）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより導電性ペースト６１１を硬化させて貫通配線６１２を形成することができる。
【００３８】
また、上記で説明した工程では、各々の層を貼り合わせ、導電性ペースト６１１を滴下する工程を繰り返す例を示したが、この方法に限定されず、全部の層を積層させてから一度に導電性ペースト６１１を滴下して貫通配線６１２を形成しても良い。具体的には、図３（Ａ）に示すように、第２の基板６０３乃至第ｎの基板６０９上に、第２の素子形成層６０５乃至第ｎの素子形成層６１０をそれぞれ形成し、図３（Ｂ）に示すように、第２の素子形成層６０５乃至第ｎの素子形成層６１０を剥離する。そして、図３（Ｃ）に示すように、第１の基板６０１上に形成されている第１の素子形成層６０２上に、第２の素子形成層６０５乃至第ｎの素子形成層６１０をすべて貼り合わせる。そして、図３（Ｄ）に示すように、第２の素子形成層６０５乃至第ｎの素子形成層６１０に形成されている開口部６０６に導電性ペースト６１１を滴下することで貫通配線６１２を形成し、積層させたすべての層を電気的に接続することができる。
【００３９】
この場合は、図３に示すように、第２の素子形成層６０５乃至第ｎの素子形成層６１０を重ね合わせたときに、各々の層に設けられた開口部６０６が略一致するように作製されている。なお、本明細書において、略一致とは、素子形成層を重ね合わせる際のアライメントの誤差を考慮したものであり、下層の素子形成層と、上層の素子形成層とが電気的に接続する範囲内において、各層に設けられた開口部の重なりにずれが生じても良い。
【００４０】
このように、上記で説明した方法を用いて半導体集積回路を作製することによって、基板を貫通するスルーホールを形成する工程や基板の裏面研磨の工程を経ずに貫通配線を形成することができるため、スループットを向上させることができる。また、基板の裏面研磨を行わないため、ゴミの発生を抑制でき、半導体素子および半導体集積回路の汚染を防止することができる。
【００４１】
さらに、基板を貫通するスルーホールを形成することなく、または、裏面研磨を行わずに、半導体素子を複数有する層を基板から剥離して積層するため、半導体素子を複数有する層を作製する基板を再利用することができる。これは、半導体集積回路を低コストで作製する一つの方法となる。
【００４２】
また、複数の半導体素子を有する層を基板から剥離して積層するため、半導体集積回路の厚さを薄くすることが可能である。さらには、可撓性を有する基板に半導体集積回路を作製する、または、半導体集積回路が基板を有さない構成とすることで、薄くて軽く、柔軟性を有する半導体装置を作製することができる。
【００４３】
（実施の形態２）
本実施の形態では、上記実施の形態１で説明した半導体集積回路を構成する第１乃至第ｎの素子形成層を作製する方法、およびそれらの素子形成層を積層して半導体集積回路を作製する方法について、図４〜図１０を用いて説明する。ここで、図４〜図９は基板断面図を示し、図１０は基板上面図を示す。
【００４４】
まず、上記実施の形態１における第２乃至第ｎの素子形成層を作製する方法について説明する。はじめに、基板１００の一方の面上に第１の絶縁層１０１を形成する。次に、第１の絶縁層１０１上に剥離層１０２を形成する。続いて、剥離層１０２上に第２の絶縁層１０３を形成する（図４（Ａ）参照）。
【００４５】
基板１００は、絶縁性の表面を有する基板であり、例えば、ガラス基板、石英基板、樹脂（プラスチック）基板、サファイア基板、上面に絶縁膜を有したシリコンウェハや金属板等である。好適には、基板１００として、ガラス基板又はプラスチック基板を用いるとよい。ガラス基板やプラスチック基板は、１辺が１メートル以上で四角形状などの所望の形状のものを作製することが容易である。例えば、四角形状で、１辺が１メートル以上のガラス基板やプラスチック基板を用いると、作製する半導体集積回路が四角形状であるため生産性を大幅に向上させることができる。このような利点は、円形で、最大で直径が３０センチメートル程度のシリコン基板を用いる場合と比較すると、大きな優位点である。
【００４６】
第１の絶縁層１０１及び第２の絶縁層１０３は、気相成長法（ＣＶＤ法）やスパッタリング法等により、珪素の酸化物、珪素の窒化物、窒素を含む珪素の酸化物、酸素を含む珪素の窒化物などを材料として形成する。また、第１の絶縁層１０１及び第２の絶縁層１０３は積層構造であってもよい。第１の絶縁層１０１は、基板１００からの不純物元素が上層に侵入してしまうことを防止する役目を担う。但し、第１の絶縁層１０１は、必要がなければ形成しなくても良い。
【００４７】
剥離層１０２は、スパッタリング法等により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）等から選択された元素または前記元素を主成分とする合金材料若しくは合金も含む化合物材料を含む層の、単層又は積層を形成する。なお、珪素を含む層に含まれる珪素は、非晶質、微結晶、多結晶のいずれでもよい。
【００４８】
剥離層１０２が単層構造の場合、好ましくは、タングステン、モリブデン、タングステンとモリブデンの混合物、タングステンの酸化物、タングステンの窒化物、タングステンの酸化窒化物、タングステンの窒化酸化物、モリブデンの酸化物、モリブデンの窒化物、モリブデンの酸化窒化物、モリブデンの窒化酸化物、タングステンとモリブデンの混合物の酸化物、タングステンとモリブデンの混合物の窒化物、タングステンとモリブデンの混合物の酸化窒化物、タングステンとモリブデンの混合物の窒化酸化物のいずれかを含む層を形成する。
【００４９】
剥離層１０２を積層構造で形成する場合、例えば、１層目としてタングステン、モリブデン、またはタングステンとモリブデンの混合物を含む層のいずれか１層を形成し、２層目として、タングステンの酸化物、窒化物、酸化窒化物、もしくは窒化酸化物、または、モリブデンの酸化物、窒化物、酸化窒化物、もしくは窒化酸化物、またはタングステンとモリブデンの混合物の酸化物、窒化物、酸化窒化物、もしくは窒化酸化物を形成することができる。これらの酸化物や酸化窒化物は、１層目の表面を酸素プラズマ処理、またはＮ２Ｏプラズマ処理することによって形成することができる。
【００５０】
剥離層１０２として、タングステン等の金属を含む層と当該金属の酸化物を含む層との積層構造を形成する場合、金属を含む層上に酸化珪素を含む層を形成することで、金属を含む層と酸化珪素を含む層との界面に当該金属の酸化物を含む層が形成されることを利用しても良い。
【００５１】
また、タングステン等の金属を含む層の表面を、熱酸化処理、酸素プラズマ処理、またはオゾン水等酸化力の強い溶液での処理等を行い、金属を含む層上に当該金属の酸化物を含む層を形成した後、その上層に窒化珪素層、酸化窒化珪素層、または窒化酸化珪素層を形成することができる。これは、上記金属の窒化物、酸化窒化物、および窒化酸化物を含む層を形成する場合も同様である。なお、剥離層１０２は、後の工程で作製する導電層とエッチングの選択比がとれるような材料を選択することが好ましい。
【００５２】
次に、第２の絶縁層１０３上に複数の半導体素子９６を形成する。半導体素子としてはトランジスタ、ダイオード、コンデンサ、バイポーラトランジスタ等が挙げられる。ここでは一例として、半導体素子として複数の薄膜トランジスタを形成した場合を示す（図４（Ｂ）参照）。
【００５３】
複数の半導体素子９６の各々は、半導体層９０、ゲート絶縁層９１、第１の導電層９２（ゲート電極ともいう）を有する。半導体層９０は、ソース又はドレインとして機能する不純物領域９３、９４、およびチャネル形成領域９５を有する。不純物領域９３、９４には、Ｎ型を付与する不純物元素（例えばリン（Ｐ）、砒素（Ａｓ））、又はＰ型を付与する不純物元素（例えばボロン（Ｂ））が添加されている。不純物領域９４は、低濃度不純物領域（ＬＤＤ：Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ領域）である。低濃度不純物領域を設けることによってオフ電流の発生を抑制することができる。
【００５４】
本実施の形態では、複数の半導体素子９６の各々は、半導体層９０上にゲート絶縁層９１が設けられ、ゲート絶縁層９１上に第１の導電層９２が設けられたトップゲート型の構造を示している。しかし、複数の半導体素子９６の構成は、特定の構成に限定されず様々な形態をとることができる。例えば、第１の導電層９２上にゲート絶縁層９１が設けられ、ゲート絶縁層９１上に半導体層９０が設けられたボトムゲート型や、半導体層９０の上下にゲート絶縁層を介して導電層が設けられている構造であってもよい。このように、半導体層９０の上下に第１の導電層９２を設ける構造にすることにより、チャネル領域が増えるため、電流値を大きくする、または、空乏層ができやすくなるため、Ｓ値を小さくすることができる。また、複数の半導体素子９６から選択された１つ又は複数の半導体素子は、ゲート電極が２つ以上あり、チャネル形成領域が２つ以上あるマルチゲート型の半導体素子であってもよい。マルチゲート構造にすることにより、オフ電流を低減する、または、トランジスタの耐圧を向上させて信頼性を良くする、または、飽和領域での動作時にドレインとソース間の電圧が変化してもドレインとソース間の電流があまり変化せずにフラットな特性にするなどの効果がある。さらに、チャネル形成領域（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい。チャネル形成領域（もしくはその一部）にソース電極やドレイン電極が重なっている構造にすることにより、チャネル形成領域の一部に電荷がたまって、動作が不安定になることを防ぐことができる。
【００５５】
なお、本実施の形態では複数の半導体素子９６として薄膜トランジスタを作製する例を示すが、本発明においてトランジスタは様々な形態のトランジスタを適用させることが出来、適用可能なトランジスタの種類に限定はない。したがって、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ等を適用することができる。または、ＺｎＯ、ａ−ＩｎＧａＺｎＯなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用してもよい。なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。
【００５６】
また、半導体集積回路を構成する複数の半導体素子９６は、トランジスタ、またはダイオード（ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ダイオード接続のトランジスタなど）、等を組み合わせた回路を構成する。例えば、トランジスタを、論理回路を構成するスイッチとして用いる場合、そのトランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているトランジスタやマルチゲート構造にしているトランジスタ等がある。
【００５７】
また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲートとソース間の電圧の絶対値を大きくできるため、トランジスタがスイッチとしての機能を果たし易くなるからである。なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。ＣＭＯＳ型のスイッチにすると、スイッチを介して出力する電圧（つまりスイッチへの入力電圧）が、出力電圧に対して、高い場合や、低い場合など、状況が変化する場合においても、適切に動作させることが出来る。
【００５８】
さらに、基板上に設ける複数の半導体素子９６は、トランジスタのみに限定されることなく、作製する半導体装置の機能によって様々な種類の素子を形成することができる。例えば、非接触で情報の送受信を行う半導体装置（例えばＲＦＩＤ、ＩＣタグ等）を形成する場合には、基板上に、容量、抵抗、インダクタ、ダイオード、等の素子を形成することができる。また、データを記憶する機能を有する半導体装置（メモリ、または記憶装置とも言う）を形成する場合には、基板上にトランジスタ、および記憶素子を形成することができる。ここで記憶素子は、要求される半導体装置の特性に応じて様々な形状、機能を有する。例えば、有機物を有する層を二つの導電層で挟んだ形状の記憶素子や、浮遊ゲートを有するトランジスタ型の記憶素子を形成することが可能である。
【００５９】
次に、複数の半導体素子９６上に、第４の絶縁層９７を形成する（図４（Ｂ）参照）。第４の絶縁層９７は、気相成長法、スパッタリング法、ＳＯＧ（スピン オン グラス）法、液滴吐出法（例えば、インクジェット法）等の任意の成膜方法を用いて、珪素の酸化物、珪素の窒化物、ポリイミド、アクリル、シロキサン、オキサゾール樹脂等を材料に用いて形成する。シロキサンは、例えば、シリコンと酸素との結合で骨格構造が構成され、置換基に、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）、フルオロ基、又は少なくとも水素を含む有機基とフルオロ基を用いたものである。オキサゾール樹脂は、例えば、感光性ポリベンゾオキサゾール等である。オキサゾール樹脂は、ポリイミド等の比誘電率（３．２〜３．４程度）と比較すると、比誘電率が低いため（２．９程度）、寄生容量の発生を抑制し、高速動作を行うことができる。
【００６０】
本実施の形態では、複数の半導体素子９６上に、第４の絶縁層９７として２層の絶縁層を形成する例を示すが、本発明はこの構成に制約されない。言い換えれば、複数の半導体素子９６上に設けられる絶縁層の数は制約されない。絶縁層を単層で形成した場合、作製工程が簡略化される。一方、絶縁層を積層で形成した場合は、単層で形成した場合より半導体素子に加わる応力を緩和することができる。
【００６１】
次に、第４の絶縁層９７にコンタクトホール１０４〜１０９を形成する（図４（Ｃ）参照）。コンタクトホール１０４〜１０９を形成する方法については特に限定されない。例えば、レジスト等により形成されたマスクを第４の絶縁層９７上に設けた後、第４の絶縁層９７をエッチングすることによってコンタクトホール１０４〜１０９を形成することができる。
【００６２】
また、第４の絶縁層９７をエッチングすることによって、第２の絶縁層１０３の一部が露出するように開口部１１０を形成する。開口部１１０の形成は、コンタクトホール１０４〜１０９と同時に形成することもでき、別に形成することもできる。
【００６３】
開口部１１０をコンタクトホール１０４〜１０９と同時に形成する場合、上記コンタクトホール１０４〜１０９の形成と同時に、第４の絶縁層９７をエッチングすることによって、第２の絶縁層１０３の一部が露出するように開口部１１０を形成する。
【００６４】
開口部１１０をコンタクトホール１０４〜１０９とは別に形成する場合、上記コンタクトホール１０４〜１０９の形成後に、第４の絶縁層９７をエッチングすることによって、第２の絶縁層１０３の一部が露出するように開口部１１０を形成する。また、開口部１１０をコンタクトホール１０４〜１０９と別に形成する場合、後に示す工程で、第４の絶縁層９７、およびコンタクトホール１０４〜１０９上に第２の導電層を形成した後、第４の絶縁層９７、および第２の絶縁層１０３をエッチングすることによって、剥離層１０２の一部が露出するように開口部１１０を形成することもできる。
【００６５】
本実施の形態では、開口部１１０をコンタクトホール１０４〜１０９と同時に形成する例を示す。
【００６６】
開口部１１０を形成する方法については特に限定されない。例えば、上記コンタクトホール１０４〜１０９の形成と同様、レジスト等により形成されたマスクを第４の絶縁層９７上に設けた後、第４の絶縁層９７をエッチングすることによって開口部１１０を形成することができる。開口部１１０を形成するためのエッチング方法について特に限定はなく、ウェットエッチング法、ドライエッチング法、又は両方を組み合わせた方法を用いてもよい。
【００６７】
なお、一般的なエッチング方法を適用することによって開口部１１０を形成すると、開口部側面が基板に対して７０°〜８０°程度の角度で形成されるが、本実施の形態では、エッチング条件を適度に設定することによって、開口部１１０の側面が基板に対して１０°〜６０°の角度であることが好ましい。より好ましくは、３０°〜５０°の角度になるように形成する。この角度にすることによって、後に形成する第２の導電層を開口部１１０の側面に形成することが容易となる。ただし、本発明の実施はこの構造に限定されるものではない。
【００６８】
続いて、第４の絶縁層９７、コンタクトホール１０４〜１０９、および開口部１１０上に第２の導電層１１１〜１１６を形成する（図４（Ｄ）参照）。第２の導電層１１１〜１１５は、複数の半導体素子９６の各々のソース（ソース領域、ソース電極ともいう）又はドレイン（ドレイン領域、ドレイン電極ともいう）に接続され、第２の導電層１１５の一部及び第２の導電層１１６は、開口部１１０の側面に形成される。
【００６９】
第２の導電層１１１〜１１６は、スパッタリング法等により、チタン、タングステン、クロム、アルミニウム、タンタル、ニッケル、ジルコニウム、ハフニウム、バナジウム、イリジウム、ニオブ、鉛、白金、モリブデン、コバルト又はロジウム等から選択された元素、又はこれらの元素を主成分とする合金材料、又はこれらの元素を主成分とする酸化物や窒化物などの化合物材料で、単層又は積層で形成する。第２の導電層１１１〜１１６の積層構造の例を挙げると、例えば、チタン、アルミニウム、チタンの３層構造、チタン、窒化チタン、アルミニウム、チタン、窒化チタンの５層構造、チタン、窒化チタン、シリコンが添加されたアルミニウム、チタン、窒化チタンの５層構造等がある。第２の導電層１１１〜１１６を積層で形成することによって、ソース又はドレインとの接触抵抗を低くすることができる。さらに、第２の導電層１１１〜１１６に加わる応力を緩和することができる。
【００７０】
ここで、開口部１１０の説明として、図４（Ｄ）のＡ−Ｂに対応する上面図を図１０（Ａ）に示す。開口部１１０は、第４の絶縁層９７および第２の絶縁層１０３上に第２の導電層１６０が形成されている。なお、第２の導電層１６０は、図４（Ｄ）の第２の導電層１１５及び１１６を上面から見たものに対応する。また、開口部１１０底面は、第２の導電層１６０と第４の絶縁層９７に覆われておらず、第２の絶縁層１０３が露出した構造となっている。ここでは、開口部の底面に設けられている穴（第２の絶縁層１０３が露出した部分）は一つであるが、例えば、図１０（Ｂ）に示すように底面に第２の導電層１６０を複数形成し、開口部１１０の底面をメッシュ状としてもよい。また、ここでは開口部１１０及びその底面の穴の形状は矩形状であるが、円形や多角形状等でもよい。なお、ここでの矩形状や多角形状とは、角部が丸まっている形状も含む。
【００７１】
なお、開口部１１０の大きさは、後の工程で用いる導電性を有する材料に含まれる導電性粒子の大きさや、開口部１１０を設けるときのエッチング工程に費やす時間などを考慮して形成すればよい。言い換えれば、後の工程で用いる導電性を有する材料に含まれる導電性粒子が開口部１１０を通過できる程度の大きさであり、かつ工程にかかる時間を考慮して開口部１１０の大きさを選択すればよい。なお具体的には、１μｍ以上であることが好ましい。また、半導体素子を形成するスペース等を考慮して、開口部１１０は５０μｍ以下であることが望ましい。
【００７２】
上記工程により、第２の基板乃至第ｎの基板上に第２の絶縁層１０３、複数の半導体素子９６、第４の絶縁層９７、第２の導電層１１１〜１１６、および開口部１１０を有する、第２の素子形成層乃至第ｎの素子形成層を形成することができる。
【００７３】
次に、第４の絶縁層９７と第２の導電層１１１〜１１６上に、第５の絶縁層１１７を選択的に形成する（図５（Ａ）参照）。第５の絶縁層１１７は、開口部１１０上には形成しないため、第２の導電層１１５、１１６の一部は露出している。第５の絶縁層１１７は、半導体素子を有する層を貼り合わせるためにも機能するため、接着層とも記載する。また、第５の絶縁層１１７は接着層として用いるため、後の工程で行われる剥離の後、および他の層との貼り合わせの時に形成することもできる。本実施の形態では、剥離工程よりも前に第５の絶縁層１１７を形成する例を示す。
【００７４】
第５の絶縁層１１７は、下記のように様々な方法を用いて形成することができる。例えば、感光性の永久レジストをスリットコーターで作製し、露光と現像をすることによって形成することができる。また、永久レジストのドライフィルムを貼り付けた後、露光と現像をすることによって形成することもできる。または、エポキシ樹脂、アクリル樹脂及びポリイミド樹脂等の絶縁性の樹脂により、５〜２００μｍ、好適には１５〜３５μｍの厚さでスクリーン印刷法、液滴吐出法等を用いて形成することもできる。なお、スクリーン印刷法、液滴吐出法を用いることによって第５の絶縁層１１７の膜厚を均一に形成することが可能である。好ましくは、スクリーン印刷法を用いるとよい。スクリーン印刷法は、作製時間を短縮することができ、装置が安価であるからである。なお、第５の絶縁層１１７を形成した後、必要に応じて、加熱処理を行う。
【００７５】
次に、開口部１１０の底面で露出している第２の絶縁層１０３、およびその下の剥離層１０２の一部をエッチング剤によって除去することによって、剥離層が除去された剥離層除去領域１１８を形成する（図５（Ａ）参照）。ここでは、第２の絶縁層１０３、および剥離層１０２をエッチングによって除去する例を示すが、第２の絶縁層１０３のみを除去し、剥離層１０２を除去する工程を行わなくても良い。後の剥離工程が可能である場合、時間を短縮することができるため、剥離層１０２のエッチング工程を削減することが好ましい。
【００７６】
また、上記で示したように、第２の導電層を形成した後、または第５の絶縁層１１７を形成した後に開口部１１０を形成する場合は、開口部１１０を形成するときに第２の絶縁層１０３をエッチングにより除去することができるため、上記した第２の絶縁層１０３のエッチング工程を省略することができる。またこの場合は、開口部１１０を形成するときに、剥離層１０２の一部を除去し、剥離層除去領域１１８を形成することも可能である。
【００７７】
次に、第５の絶縁層１１７上に、支持基板１３０を設ける（図５（Ｂ）参照）。支持基板１３０は、第６の絶縁層１２０と接着層１１９が積層された基板である。接着層１１９は、加熱処理により接着力が低下する熱可塑性樹脂であり、例えば、加熱によって軟化する材料、加熱により膨張するマイクロカプセルや発泡剤を混入した材料、熱硬化性樹脂に熱溶融性や熱分解性を付与した材料、水の侵入による界面強度劣化やそれに伴って吸水性樹脂が膨張する材料を用いて形成される。本明細書において、第６の絶縁層１２０と接着層１１９とをあわせた支持基板を、熱剥離型の支持基板とも記載する。
【００７８】
また、熱剥離型の支持基板の代わりに、加熱処理によって接着力が低下するフィルムからなる熱剥離フィルムや、ＵＶ（紫外線）照射を行うことによって、接着力が低下するＵＶ（紫外線）剥離フィルム等を用いてもよい。ＵＶフィルムは、第６の絶縁層１２０とＵＶ（紫外線）照射を行うことによって粘着力が弱くなる接着層１１９が積層されたフィルムである。
【００７９】
次に、支持基板１３０を用いて、基板１００から第２の素子形成層乃至第ｎの素子形成層を剥離する（図５（Ｃ）参照）。基板１００から、第ｎの素子形成層１２１の剥離は、剥離層１０２の内部又は剥離層１０２と第２の絶縁層１０３を境界として行われる。図５に図示する構成では、剥離層１０２と第２の絶縁層１０３の間を境界として剥離が行われた場合を示す。このように、支持基板１３０を用いることにより剥離工程を容易にかつ短時間で行うことができる。
【００８０】
次に、加熱処理を行って、支持基板１３０から第ｎの素子形成層１２１を分離する（図６（Ａ）参照）。上述したように、支持基板１３０は、熱剥離型の基板であるため、加熱処理により支持基板１３０と第５の絶縁層１１７の間の接着力を低下させ、支持基板１３０から第ｎの素子形成層１２１を分離することができる。
【００８１】
続いて、半導体素子を有する第１の素子形成層１２２、および第２の素子形成層乃至第ｎの素子形成層１２１を積層することによって、複数の半導体素子を有する半導体集積回路を形成する（図６（Ｂ）参照）。図６（Ｂ）では、第１の素子形成層１２２乃至第ｎの素子形成層１２１（ｎ＝３）の３層を積層した構造を示す。しかし、本発明はこの構造に限定されるものではなく、素子形成層は、２層であってもよいし、３層以上であってもよく、実施者が使用目的にあわせて選択すればよい。
【００８２】
また、上記工程は、第１の素子形成層１２２と第２の素子形成層１２１とを積層させて貼り合わせた後、第２の素子形成層１２１と支持基板１３０とを分離することもできる。その後、第３乃至第ｎの素子形成層１２１を積層させてもよい。この場合は、素子形成層の貼り合わせの工程、および支持基板１３０との分離の工程を交互に繰り返し行うことになる。このように、上記で説明した半導体集積回路の作製方法は、作製が容易になるように工程順序を変えても良い。
【００８３】
ここで図６は、半導体素子を有する第１の素子形成層１２２が開口部を有し、さらに上記実施の形態１において図３で説明したように、第１の素子形成層１２２乃至第ｎの素子形成層（ここでは第ｎの素子形成層１２１（ｎ＝３））を積層して貼り合わせたときに、各層の開口部が略一致するように設けられている例を示す。この場合、第５の絶縁層１１７は開口部以外の場所に選択的に形成されている。
【００８４】
上記のように、複数の半導体素子を有する層が積層された半導体集積回路において、最下層である第１の素子形成層１２２は、上記で説明した上層となる第２の素子形成層乃至第ｎの素子形成層と同様の方法を適用して作製すれば良い。また、第１の素子形成層１２２は、剥離層１０２および開口部１１０を設けずに作製してもよい。
【００８５】
しかしながら、最下層である第１の素子形成層１２２は、上層となる第２の素子形成層乃至第ｎの素子形成層と同様、剥離層１０２および開口部１１０を設けて形成することもできる。例えば、第１の素子形成層１２２を、ガラス基板や半導体基板を用いて形成した後、基板から剥離し、プラスチック基板やフイルム等に貼り合わせることで、半導体集積回路を作製基板から他の基板へ移し替えることができる。このように、第１の素子形成層１２２を作製基板から他の基板へ移し替えることで、薄くて柔らかい半導体集積回路を形成することができる。
【００８６】
本実施の形態では、このように、最下層となる第１の素子形成層１２２の作製方法を図７を用いて説明する。第１の素子形成層１２２は、図５で説明した半導体素子を有する第２の素子形成層乃至第ｎの素子形成層と同様、基板上に複数の半導体素子９６、第４の絶縁層９７、コンタクトホール、および開口部を形成する。そして、コンタクトホール、および開口部上に第２の導電層１１１〜１１４及び第２の導電層１４０を形成する（図７（Ａ）参照）。
【００８７】
次に、第４の絶縁層９７と第２の導電層１１１〜１１４、第２の導電層１４０上に、第５の絶縁層１４１を選択的に形成する（図７（Ｂ）参照）。第５の絶縁層１４１は、上記第５の絶縁層１１７と同様、開口部１４３上には形成しないため、第２の導電層１４０の一部は露出している。第５の絶縁層１４１は、積層した素子形成層同士を接着する接着層としても機能する。
【００８８】
第１の素子形成層を形成する場合は、少なくとも剥離層１０２の一部が露出するように、剥離用の開口部７８を形成する（図７（Ｃ）参照）。この工程は、処理時間が短い点から、レーザビームの照射により行うのが好ましい。レーザビームは、第５の絶縁層１４１の表面から、第１の絶縁層１０１、剥離層１０２、第２の絶縁層１０３、第４の絶縁層９７、および第５の絶縁層１４１に対して照射される。そして、第２の絶縁層１０３、第４の絶縁層９７、および第５の絶縁層１４１には、剥離用の開口部７８が設けられる。図７（Ｃ）において図示する構成では、レーザビームが、第１の絶縁層１０１にまで達し、第１の絶縁層１０１、剥離層１０２、第２の絶縁層１０３、第４の絶縁層９７、および第５の絶縁層１４１に剥離用の開口部７８が形成された場合を示す。なお、レーザビームは、基板１００まで達してもよい。
【００８９】
上記のレーザビームを照射する工程では、アブレーション加工が用いられる。アブレーション加工とは、レーザビームを照射した部分、つまり、レーザビームを吸収した部分の分子結合が光分解して切断され、気化する現象を用いた加工である。つまり、レーザビームを照射して、絶縁層を形成する分子の分子間結合を光分解で切断し、気化させることにより、剥離用の開口部７８を形成している。
【００９０】
また、レーザビームは、紫外光領域である１５０〜３８０ｎｍの波長の固体レーザを用いるとよい。好ましくは、１５０〜３８０ｎｍの波長のＮｄ：ＹＶＯ４レーザを用いるとよい。その理由は、１５０〜３８０ｎｍの波長のＮｄ：ＹＶＯ４レーザは、他の高波長側のレーザに比べ、光が絶縁層に吸収されやすく、アブレーション加工が可能であるからである。また、加工部の周辺に影響を与えず、加工性がよいからである。このように、剥離用の開口部７８を設けることで、剥離工程を容易にすることができる。
【００９１】
なお、図７（Ｃ）で示す剥離用の開口部７８は必ずしも設ける必要はなく、この工程を省略して図７（Ｄ）の工程に移ることもできる。
【００９２】
開口部７８を形成する場合も、形成しない場合も、図７（Ｂ）で形成した第５の絶縁層１４１上に支持基板１３０を設ける（図７（Ｄ）参照）。支持基板１３０は、第６の絶縁層１２０と接着層１１９が積層された基板であり、本実施の形態では、上記で説明した熱剥離型の支持基板を用いる。
【００９３】
次に、支持基板１３０を用いて、基板１００から第１の素子形成層１２２を剥離する。この剥離工程は、上記の第２の素子形成層乃至第ｎの素子形成層を形成する方法と同様な方法を用いれば良いため、ここでは省略する。そして、基板１００から剥離した後、第１の素子形成層１２２を他の基板に貼り付けてもよい。
【００９４】
その後、上記で示したように、第１の素子形成層１２２上に第ｎの素子形成層１２１（ｎ＝２）を貼り合わせ、第ｎの素子形成層１２１（ｎ＝２）上に第ｎの素子形成層１２１（ｎ＝３）を貼り合わせる。本発明の半導体集積回路は、実施者の必要に応じ、第１の素子形成層乃至第ｎの素子形成層のｎ個の素子形成層を貼り合わせて積層させることにより作製する。本実施の形態では、第１の素子形成層１２２乃至第ｎの素子形成層１２１（ｎ＝３）の３層を積層させて半導体集積回路を作製する（図６（Ｂ）参照）。
【００９５】
続いて、半導体素子を有する第１の素子形成層１２２乃至第ｎの素子形成層（図では第ｎの素子形成層１２１（ｎ＝３））を積層させた半導体集積回路に設けられた開口部１２４に導電性を有する材料を充填する。本実施の形態では、開口部１２４に、導電性ペースト１２５を滴下する（図８（Ａ）参照）。導電性ペースト１２５としては、上記で説明したように、径が数マイクロメートル以下の導電性粒子を有機樹脂に溶解又は分散させたものを用いる。導電性粒子としては、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、及びＢａのいずれか一つ以上の金属粒子、ハロゲン化銀の微粒子等、又はカーボンブラックを用いることができる。また有機樹脂は、金属粒子のバインダー、溶媒、分散剤、及び被覆剤として機能する有機樹脂から選ばれた一つ又は複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。
【００９６】
また、例えば銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下の粒子）を有する導電性ペーストを用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電層を得ることができる。これらの工程により、積層された複数の半導体素子を有する層が貫通配線１２６により電気的に接続された半導体集積回路を作製することができる（図８（Ｂ）参照）。
【００９７】
図８では、上記実施の形態１において図３で説明したように、第１の素子形成層乃至第ｎの素子形成層を積層して貼り合わせたときに、各層の開口部が略一致するように設けられ、第１の素子形成層乃至第ｎの素子形成層を積層させた後に導電性ペースト１２５を滴下して貫通配線１２６を形成する例を示した。しかし、第１の素子形成層乃至第ｎの素子形成層を積層して貼り合わせたときに各層の開口部が必ずしも重なるように形成されている必要はなく、例えば上記実施の形態１において図２に示したような構成としても良い。この場合の例を図９に示す。
【００９８】
開口部１２４を重ならずに形成する場合は、開口部１２４の直下に位置する部分、例えば、第ａ層の開口部の直下に来る第ａ−１層の最上部には、第２の導電層１２７が形成されている（ここでａは２乃至ｎ）。また、第ａ層の開口部１２４及び第ａ−１層の第２の導電層１２７上には第５の絶縁層を形成せず、それ以外の領域に選択的に第５の絶縁層が形成されている（図９（Ａ）参照）。そして、図９（Ａ）に示すように、第１の素子形成層１２２上に第２の素子形成層１２１を貼り合わせた後、導電性ペースト１２５を滴下することで貫通配線１２６を形成する。そして、図９（Ｂ）に示すように、第２の素子形成層１２１上に第３の素子形成層１２１を貼り合わせた後、導電性ペースト１２５を滴下することで貫通配線１２６を形成する。そして、第ｎ層まで、素子形成層の貼り合わせと、導電性ペースト１２５の滴下による貫通配線１２６の形成とを交互に繰り返し行うことで半導体集積回路を作製することができる。
【００９９】
また、導電性ペースト１２５を焼成することにより硬化させて導電層を得る場合は、素子形成層の貼り合わせと導電性ペースト１２５の滴下を繰り返し、第１の素子形成層１２２乃至第ｎの素子形成層１２１をすべて積層させた後に焼成すれば良い。このようにして、積層された複数の半導体素子を有する第１の素子形成層１２２乃至第ｎの素子形成層１２１が貫通配線１２６により電気的に接続された半導体集積回路を作製することができる。
【０１００】
本実施の形態を用いて半導体集積回路を作製することによって、スルーホールを形成する工程や、スルーホールを形成するための基板の裏面研磨の工程を省略することができるため、半導体集積回路の作製工程にかかる時間を短縮することができる。また、基板にスルーホールを形成しないため、または、裏面研磨を行わないため、基板の材質が制限されず、基板を再利用することもできる。これによって、半導体集積回路の低コスト化を実現することができる。さらに、複数の半導体素子を有する層を基板から剥離して積層させるため、小さくて薄く、柔軟性に富んだ半導体集積回路を作製することが可能である。
【０１０１】
（実施の形態３）
本実施の形態では、上記実施の形態２とは異なる構成の半導体集積回路を作製する方法を図面を用いて説明する。本実施の形態では、第１の素子形成層乃至第ｎの素子形成層を積層する際に、それぞれの素子形成層の間に導電性の材料を挟んでいる構成である点で、実施の形態２で示した構成とは異なる。
【０１０２】
図１１に、半導体集積回路を形成するための第１の素子形成層乃至第ｎの素子形成層の断面図を示す。ここで、第２の導電層１１１〜１１６を形成するまでの工程は、実施の形態２の図４（Ｄ）までの工程と同一であるため、ここでは説明は省略する。第４の絶縁層９７と第２の導電層１１１〜１１６を覆うように選択的に第５の絶縁層１５０を形成する（図１１（Ａ）参照）。第５の絶縁層１５０は、半導体素子を有する第ｎの素子形成層１５３に設けられた開口部１５８上には形成しない。
【０１０３】
ここで、開口部１５８を形成する方法を説明する。開口部１５８は、コンタクトホールを形成するときと同時に、第４の絶縁層９７を除去して形成する。また、コンタクトホールに第２の導電層１１１〜１１６を形成した後に、開口部底面の第２の絶縁層１０３および剥離層１０２を除去することができる。または、第２の導電層１１１〜１１６および第４の絶縁層９７上に第５の絶縁層１５０を形成した後に、開口部底面の第２の絶縁層１０３および剥離層１０２を除去しても良い。
【０１０４】
続いて、第ｎの素子形成層１５３に設けられた開口部１５８に導電性ペースト１２５を滴下する（図１１（Ｂ）参照）。導電性ペースト１２５は、上記実施の形態で説明したように、粒径が数ナノメートルから数マイクロメートルの導電性粒子を有機樹脂に溶解又は分散させたものを用いる。導電性ペースト１２５を滴下する工程によって貫通配線１２６を形成する（図１１（Ｃ）参照）。
【０１０５】
次に、少なくとも、剥離層１０２の一部が露出するような剥離用の開口部７８を形成する（図１２（Ａ）参照）。この工程は、上記実施の形態で説明したように、レーザビームの照射により行うとよい。レーザビームは、第５の絶縁層１５０の表面から照射され、剥離用の開口部７８は、少なくとも剥離層１０２の一部が露出するように形成される。図示する構成では、レーザビームが、第１の絶縁層１０１にまで達し、第１の絶縁層１０１、剥離層１０２、第２の絶縁層１０３、第４の絶縁層９７、および第５の絶縁層１５０が分断された場合を示す。また、ここでは剥離層１０２の一部が露出するような剥離用の開口部７８を形成する例を示すが、この工程を行わなくても後の剥離工程が可能である場合は開口部７８を形成する必要はない。
【０１０６】
次に、第５の絶縁層１５０上に、支持基板１３０を設ける（図１２（Ｂ）参照）。支持基板１３０は、上記実施の形態で説明したように、第６の絶縁層１２０と接着層１１９が積層された基板であり、熱剥離型の基板である。なお、熱剥離型の基板の代わりに熱剥離フィルムやＵＶ（紫外線）剥離フィルムを用いてもよい。
【０１０７】
次に、支持基板１３０を用いて、基板１００から第ｎの素子形成層１５３を剥離する（図１２（Ｃ）参照）。第ｎの素子形成層１５３の剥離は、上記実施の形態で説明したように、剥離層１０２の内部又は剥離層１０２と第２の絶縁層１０３を境界として行われる。図示する構成では、剥離層１０２と第２の絶縁層１０３の間を境界として剥離が行われた場合を示す。このように、支持基板１３０を用いることにより剥離工程を容易にかつ短時間で行うことができる。
【０１０８】
次に、加熱処理を行って支持基板１３０から第ｎの素子形成層１５３を分離する（図１３（Ａ）参照）。上述したように、支持基板１３０は、熱剥離型の基板であるため、加熱処理により支持基板１３０と第５の絶縁層１５０との間の接着力が低下し、支持基板１３０から複数の半導体素子を有する第ｎの素子形成層１５３が分離される。
【０１０９】
続いて、第１の素子形成層１５４、および第２の素子形成層乃至第ｎの素子形成層１５３を、導電性材料１５５を介して積層することによって、複数の半導体素子を有する半導体集積回路を形成する（図１３（Ｂ）参照）。このように、第１の素子形成層１５４とそれに積層する第ｎの素子形成層１５３を、導電性材料１５５を介して貼り合わせることによって、貫通配線１２６を介して上下の層を電気的に接続することができる。図面では、第１の素子形成層１５４乃至第ｎの素子形成層１５３（ｎ＝３）の３層を積層した構造を示す。しかし、本発明はこの構造に限定されるものではなく、素子形成層は２層であってもよいし、３層以上であってもよく、実施者が適宜選択すればよい。
【０１１０】
ここで、第１の素子形成層１５４とそれに積層する第ｎの素子形成層１５３を接着するための導電性材料１５５としては、例えば、導電性粒子１５６を含むことによって導電性を有する接着剤や、導電性フイルムを用いる事ができる。特に、層（または基板）と垂直方向にのみ導電性を有し、平行方向には絶縁性を有する異方性の導電性を有する異方性導電材料を用いることが望ましい。ここで、異方性導電材料は、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）を熱硬化させたものや異方性導電膜（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を熱硬化させたものを用いることができる。これらの材料は、特定の方向（ここでは基板と垂直方向）のみに導電性を有する。異方性導電ペーストは、バインダ層と呼ばれ、主成分が接着剤である層中に、導電性の表面を有する粒子（以下、導電性粒子という）が分散した構造を有している。異方性導電膜は、熱硬化または熱可塑性の樹脂フィルムの中に導電性粒子が分散した構造を有している。なお、導電性粒子は、球状の樹脂にニッケル（Ｎｉ）や金（Ａｕ）等をメッキしたものを用いる。不要な部位での導電性粒子間の電気的短絡を防ぐために、シリカ等からなる絶縁性の粒子を混入してもよい。
【０１１１】
このように、導電性材料１５５を用いて第１の素子形成層１５４とそれに積層する第ｎの素子形成層１５３を貼り合わせる方法は、実施の形態２で示した半導体集積回路を作製する方法と比べてアライメントの精度が低くてもよく、作製時間を短縮することが可能である。これは、導電性材料１５５を介して第ａ層に設けられた貫通配線１２６と、第ａ−１層に設けられた貫通配線１２６または第２の導電層１５７とが電気的に接続すれば良いためである（ここでａは２乃至ｎ）。
【０１１２】
また、半導体集積回路が有する複数の素子形成層のうち、最下層である第１の素子形成層１５４は、上記実施の形態で説明した方法を適用して作製することができる。例えば、上記で示した半導体素子を複数有する第２の素子形成層乃至第ｎの素子形成層１５３と同様に作製しても良い。また、図７に示すように、開口部を有し、開口部底面に第２の導電層が形成されるように作製しても良い。図１３（Ｂ）の本例では図７に示した方法で作製された第１の素子形成層１５４を示す。さらには、図９で示したように、第１の素子形成層１５４は開口部を有さない構造とすることもできる。第１の素子形成層１５４の構成は、作製方法に応じて任意に選択する事ができる。
【０１１３】
また、第１の素子形成層１５４を、基板１００から剥離せずに半導体集積回路を作製する事ができる。このように、第１の素子形成層１５４を基板１００から剥離しない場合には、第１の素子形成層１５４を形成する基板１００上に剥離層１０２、支持基板１３０を設ける必要がなく、第５の絶縁層１５０を形成後に第２乃至第ｎの素子形成層を積層すればよい。
【０１１４】
また、第１の素子形成層１５４を基板１００から剥離した後、他の基板に貼り合わせ、その上に第２の素子形成層乃至第ｎの素子形成層を積層させることも可能である。このとき、第１の素子形成層１５４を貼り合わせる他の基板としては、薄く、可撓性を有するプラスチックのような基板（またはフイルムのようなもの）を用いることによって、薄くて軽く、可撓性を有する半導体集積回路を作製することができる。また、本例で図１３（Ｂ）に示すように、基板１００から剥離した第１の素子形成層１５４を、他の基板に貼り合わせることなくそのまま用いることもできる。
【０１１５】
また、本実施の形態で示す半導体集積回路の作製方法を適用する場合、第１の素子形成層１５４とそれに積層する第ｎの素子形成層１５３の上に第５の絶縁層１５０を設けず、各層を積層させて貼り合わせることができる（図１４（Ａ）、（Ｂ）参照）。この場合、第２の導電層１６１〜１６６を形成した後に、開口部１６８に導電性を有する材料を充填して貫通配線１２６を形成し、導電性材料１５５を用いて第１の素子形成層１５４とそれに積層する第２乃至第ｎの素子形成層１５３を積層させて貼り合わせる。このように第５の絶縁層１５０を設けないことによって、第５の絶縁層１５０を形成する材料および工程を削減することができる。しかしながら第５の絶縁層１５０は、第１の素子形成層１５４とそれに積層する第ｎの素子形成層１５３の間に発生する寄生容量を低減させる役割を有するため、必要に応じて設けるか設けないかを決めることができる。
【０１１６】
また、図１３（Ｂ）では、第１の素子形成層１５４に設けられた開口部と、それに積層する第２乃至第ｎの素子形成層１５３にそれぞれ設けられた開口部１５８とが重なって形成され、そこに貫通配線１２９が形成されている。しかしながら本発明はこの例に限定されず、第１の素子形成層１５４とそれに積層する第２乃至第ｎの素子形成層１５３は異なる場所に開口部１５８を有することができる（図１４（Ｂ）参照）。これは、上記実施の形態２で図９を用いて説明した方法と同様であり、開口部１５８を重なり合う場所に設けず形成する場合は、開口部１５８直下に位置する部分、すなわち、第ａ層の開口部１５８の直下に来る第ａ−１層の最上部は、第２の導電層１５７が形成される（ここでａは２乃至ｎ）。そして、第１の素子形成層乃至第ｎの素子形成層を導電性材料１５５を介して貼り合わせることで、第１の素子形成層乃至第ｎの素子形成層が貫通配線１２９を介して電気的に接続された半導体集積回路を作製することができる。
【０１１７】
また、本実施の形態および上記実施の形態では、第１の素子形成層乃至第ｎの素子形成層は開口部がそれぞれ一つずつ設けられている例を図示した。しかしながら本発明はこの例に限定されず、第１の素子形成層乃至第ｎの素子形成層はそれぞれ複数の開口部を有することができる（図１４（Ｂ）参照）。この場合も、上記例と同様、開口部直下に位置する部分、例えば、第ａ層の開口部の直下に来る第ａ−１層の最上部は、開口部または第２の導電層が形成されている。そして、導電性材料１５５を介して、第１の素子形成層乃至第ｎの素子形成層は電気的に接続されている。
【０１１８】
さらに、本実施の形態および上記実施の形態では、開口部に導電性ペーストが充填されている例を図示している。しかしながら、導電性ペーストはその粘性や表面張力を任意に変えることによって、充填せずとも、上下の素子形成層を電気的に接続させることができる。したがって、導電性ペーストは必要量滴下すれば良い。
【０１１９】
本実施の形態を用いて半導体集積回路を作製することによって、スルーホールを形成する工程や、基板の裏面研磨の工程を削除することができるため、作製時間を短縮することができる。また、基板を貫通するスルーホールを形成するために基板の裏面研磨を行わないため、基板の材質の選択に制限がなく、基板を再利用することができるため低コスト化を実現することができる。さらに、素子形成層同士の間には基板を有していないため、高集積化が可能である。
【０１２０】
（実施の形態４）
本発明の半導体集積回路は、複数の半導体素子を有する。複数の半導体素子の各々は、半導体層、ゲート絶縁層となる絶縁層及びゲート電極となる導電層を有する。本実施の形態では、複数の半導体素子の各々が有する半導体層、およびゲート絶縁層となる絶縁層の作製方法の一例について説明する。
【０１２１】
半導体素子の各々が有する半導体層は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により非晶質半導体層を形成する。次に、レーザ結晶化法、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法、ファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とレーザ結晶化法を組み合わせた結晶化方法などを用いて、非晶質半導体層を結晶化し、結晶化された半導体層を形成する。そして、結晶化された半導体層を所望の形状に加工する。
【０１２２】
なお上記の作製方法のうち、好ましくは、熱処理を伴った結晶化法と、連続発振レーザ又は１０ＭＨｚ以上の周波数で発振するレーザビームを照射する結晶化法とを組み合わせた方法を用いるとよい。連続発振レーザ又は１０ＭＨｚ以上の周波数で発振するレーザビームを照射することで、結晶化された半導体層の表面を平坦なものとすることができる。結晶化された半導体層の表面を平坦化することにより、当該半導体層の上層のゲート絶縁層を薄膜化し、また、前記ゲート絶縁層の耐圧を向上させることができる。
【０１２３】
また上記の作製方法のうち、好ましくは、連続発振レーザ又は１０ＭＨｚ以上の周波数で発振するレーザビームを用いて結晶化を行うとよい。連続発振レーザ又は１０ＭＨｚ以上の周波数で発振するレーザビームを照射しながら、一方向に走査して結晶化させた半導体層は、そのレーザビームの走査方向に結晶が成長する特性がある。その走査方向がチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）となるように半導体素子を配置し、なおかつ、ゲート絶縁層となる絶縁層の作製方法に下記の方法を採用することにより、特性のばらつきが小さく、しかも電界効果移動度が高い半導体素子を得ることができる。
【０１２４】
複数の半導体素子の各々が含むゲート絶縁層としての絶縁層は、上記で作製した半導体層に対してプラズマ処理を行うことにより表面を酸化又は窒化することで形成するとよい。例えば、希ガス（Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなど）と混合ガス（酸素、酸化窒素、アンモニア、窒素、水素など）を導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、プラズマの電子温度が１．５ｅＶ以下で電子密度が１×１０１１ｃｍ−３以上のプラズマ（以下、高密度プラズマと省略する。）を生成することができる。より詳しくは、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行うことが好ましい。このような高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体層の表面を酸化又は窒化することにより、５〜１０ｎｍの絶縁層が半導体層表面に形成される。この５〜１０ｎｍの絶縁層をゲート絶縁層として用いるとよい。
【０１２５】
なお、この場合の高密度なプラズマを用いた処理による反応は、固相反応であるため、当該ゲート絶縁層と半導体層との界面準位密度をきわめて低くすることができる。このような高密度プラズマ処理は、半導体層（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成されるゲート絶縁層の厚さのばらつきをきわめて小さくすることができる。また、結晶性シリコンの結晶粒界でも、強く酸化されることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で、半導体層の表面を酸化または窒化することにより、結晶粒界において異常に酸化反応または窒化反応をさせることなく、均一性が良く、界面準位密度が低いゲート絶縁層を形成することができる。
【０１２６】
なお、半導体素子が有するゲート絶縁層は、高密度プラズマ処理によって形成される絶縁層のみを用いてもよいし、高密度プラズマ処理によって形成される絶縁層に加えて、プラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁層を積層させて形成してもよい。いずれにしても、高密度プラズマで形成した絶縁層をゲート絶縁層の一部又は全部に含む半導体素子は、その特性のばらつきを小さくすることができる。
【０１２７】
また、半導体素子が有する半導体層、ゲート絶縁層、さらにはその他の絶縁層を、プラズマ処理を用いて形成する場合がある。このようなプラズマ処理は、電子密度が１×１０１１ｃｍ−３以上であり、プラズマの電子温度が１．５ｅＶ以下で行うことが好ましい。より詳しくは、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行うことが好ましい。
【０１２８】
プラズマの電子密度が高密度であり、被処理物（例えば、半導体層やゲート絶縁層等）付近での電子温度が低いと、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であると、プラズマ処理を用いて、被処理物を酸化または窒化することよって形成される酸化物または窒化物は、ＣＶＤ法やスパッタリング法等により形成された薄膜と比較して、膜厚等の均一性に優れ、緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して、低温度で酸化または窒化処理を行うことができる。例えば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても、被処理物を十分に酸化または窒化し、酸化物または窒化物を形成することができる。
【０１２９】
（実施の形態５）
上記実施の形態で示した半導体集積回路を有する半導体装置に関し、図１５を参照して説明する。
【０１３０】
図１５（Ａ）に示す半導体装置３００は、導電膜３０２が設けられた基板３０１上に上記実施の形態で示したいずれかの構造を有する半導体集積回路３０３が接着されることにより設けられている。ここでは、複数の半導体集積回路３０３ａ〜３０３ｄが導電膜３０２と電気的に接続するように基板３０１上に設けられている。基板３０１と半導体集積回路３０３ａ〜３０３ｄとの接着は、接着性樹脂３１２により行い、半導体集積回路３０３ａ〜３０３ｄと導電膜３０２との電気的な接続は、接着性樹脂３１２に含まれた導電性粒子３１１を介して行うことができる（図１５（Ｂ）参照）。また、他にも、半導体集積回路３０３ａ〜３０３ｄと導電膜３０２との電気的な接続を、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）等の異方性導電性接着剤、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）等の導電性フィルムや半田接合等を用いて行うこともできる。
【０１３１】
ここで、半導体装置３００を構成する半導体集積回路３０３は、上記実施の形態で説明した方法を適用して作製したものである。半導体集積回路３０３ａ〜３０３ｄと導電膜３０２との電気的な接続は、図１５（Ｂ）に示すように、半導体集積回路３０３の裏面（半導体素子が設けられた面の反対側の面）に露出した導電層２１４と導電膜３０２とが導電性粒子３１１を介して行うことができる。
【０１３２】
また、半導体集積回路３０３ａ〜３０３ｄと導電膜３０２との接続は、半導体集積回路３０３ａ〜３０３ｄの表面に露出した導電層や、銀ペースト等を滴下して形成された貫通配線１２６を介して行ってもよい。この場合、半導体集積回路３０３ａ〜３０３ｄの最上層が導電膜３０２と接触するように、上下を反転させて基板３０１に貼り合わせることができる。また、ワイヤボンディングを用いて導電膜３０２と半導体集積回路３０３ａ〜３０３ｄとを接続させることも可能である。
【０１３３】
なお、ここでは示していないが、半導体集積回路３０３を保護するために、半導体集積回路３０３上に絶縁膜や絶縁性のフィルム等を設けてもよい。
【０１３４】
本実施の形態で示す半導体集積回路３０３ａ〜３０３ｄの各々は、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ、ネットワーク処理回路、ディスク処理回路、画像処理回路、音声処理回路、電源回路、温度センサー、湿度センサー、赤外線センサー等から選択された１つまたは複数として機能する。
【０１３５】
このように、本発明の半導体装置を構成する半導体集積回路は、その作製時に、スルーホールを形成する工程や基板の研磨の工程を省略することができるため、作製時間を短縮することができる。また、基板を貫通するスルーホールを設けるために基板の研磨を行わないため、基板の材質の選択に制限がなく、基板を再利用することができるため低コスト化を実現することができる。さらに、複数の半導体素子を有する層と層の間に基板を有していないため、装置の高集積化が可能である。そして、このような半導体集積回路を用いることによって、小型で安価な半導体装置を提供することができる。
【０１３６】
（実施の形態６）
本実施の形態では、本発明の半導体集積回路を用いた、非接触でデータの送受信が可能な半導体装置（ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）、無線タグ、電子タグ、無線チップともよばれる）若しくは、ＩＤフィルム、ＩＣフィルム、ＲＦフィルムへの適用例を図１６を参照して示す。
【０１３７】
本発明に係る半導体装置（ＲＦＩＤ）は、アンテナとして機能する導電膜２１９と、半導体集積回路３０３とを別々に形成し、その後導電膜２１９と半導体集積回路３０３を接続することで作製する（図１６参照）。
【０１３８】
ここで用いる半導体集積回路３０３は、上記実施の形態３で作製例を示したように、第１の素子形成層１５４乃至第ｎの素子形成層１５３（図ではｎ＝３）を積層して貼り合わせ、貫通配線１２６によって電気的に接続することにより、ＲＦＩＤの電気回路（例えば、電源回路、復調回路、論理演算回路、等）を形成している。また、アンテナとして機能する導電膜２１９は基板２２１上に形成される。基板２２１としては、ガラス基板、または、プラスチックのように薄くて柔らかい基板やフィルム等を使用することができる。なお、ＩＤフィルム、ＩＣフィルム、ＲＦフィルムは、厚さが１００μｍ以下、好ましくは５０μｍ以下、より好ましくは２０μｍ以下（一層の集積回路における半導体層の厚さは、２００ｎｍ以下、好ましくは１００ｎｍ以下、より好ましくは７０ｎｍ以下）であるとよい。フィルムの厚さが上記の範囲程度であると、フィルムは可撓性を有し、機械的な衝撃に対して破損しにくいといった特徴を有している。
【０１３９】
図１６（Ａ）において、基板２２１上に形成したアンテナとして機能する導電膜２１９を、半導体集積回路３０３が有する貫通配線１２６及び半導体素子２０５ａ〜２０５ｃに電気的に接続することで半導体装置が作製される。
【０１４０】
本発明の半導体装置を作製する方法の一例として、例えば、第１の素子形成層１５４（最下層）を基板１００から剥離せずに、第１の素子形成層乃至第ｎの素子形成層を貼り合わせて接続することで、基板１００上に半導体集積回路３０３を作製する。そして、基板２２１に設けられたアンテナとして機能する導電膜２１９と、基板１００上に設けられた半導体集積回路３０３とを電気的に接続するように貼り合わせることで半導体装置を作製することができる。
【０１４１】
また、上記のように貼り合わせた後、半導体集積回路３０３から基板１００を剥離することによって、可撓性を有し、薄くて、非接触でデータの送受信が可能な半導体装置を作製することができる（図１６）。
【０１４２】
さらには、基板１００を剥離した後に、半導体集積回路３０３及びアンテナとして機能する導電膜２１９が設けられた基板２２１を、薄くて柔らかい基板やフイルム等に貼り合わせることも可能である。このように、他の基板に貼り合わせることによって半導体集積回路３０３やアンテナとして機能する導電膜２１９を汚染や衝撃から保護することができる。
【０１４３】
基板２２１に設けられたアンテナとして機能する導電膜２１９は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法等を用いて、導電性材料により形成する。導電性材料としては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料を用い、単層構造又は積層構造で形成する。
【０１４４】
また、アンテナとして機能する導電膜２１９が設けられた基板２２１と半導体集積回路３０３との接着は、接着性樹脂３１２により行う（図１６（Ａ）参照）。ここで用いる接着性樹脂３１２は、上記実施の形態で説明した異方性導電材料を用いることが望ましい。接着性樹脂３１２として当該異方性導電材料を用いた場合、半導体集積回路３０３が有する貫通配線１２６及び半導体素子２０５ａ〜２０５ｃとアンテナとして機能する導電膜２１９との電気的な接続は、接着性樹脂３１２に含まれた導電性粒子３１１を介して行うことができる。
【０１４５】
また、他にも、半導体集積回路３０３が有する貫通配線１２６及び半導体素子２０５ａ〜２０５ｃとアンテナとして機能する導電膜２１９との電気的な接続を、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤や半田接合等を用いて行うこともできる。
【０１４６】
また、アンテナとして機能する導電膜２１９を半導体集積回路３０３とは別に形成した後にそれらを電気的に接続する場合、第１の素子形成層１５４の下側の面、すなわち、第１の素子形成層が有する第２の絶縁層１０３側に設けられた導電層２１４と電気的に接続することも可能である（図１６（Ｂ）参照）。
【０１４７】
このように半導体集積回路３０３の下側の面（すなわち、半導体素子を有する第１の素子形成層の第２の絶縁層１０３側）に設けられた導電層２１４と、アンテナとして機能する導電膜２１９とを電気的に接続することにより、半導体集積回路の上側の面（すなわち、第ｎの素子形成層（最上層）の第５の絶縁層１５０側）に記憶素子やセンサ素子等、トランジスタとは異なり特殊な機能を有する他の半導体素子を設けることができる。
【０１４８】
ここでは、半導体集積回路の上側の面に記憶素子を形成する例を示す（図１６（Ｂ）参照）。詳細には、半導体集積回路を形成するために積層した半導体素子を有する第ｎの素子形成層（図面ではｎ＝３）上に、第３の導電層３８０及び第７の絶縁層３８１を設け、前記第７の絶縁層３８１上に、第４の導電層２３１、記憶層２３２および第５の導電層２３３の積層構造で形成される記憶素子２３０を設けた例を示している。ここで、第３の導電層３８０は、第ｎの素子形成層１５３に設けられている第５の絶縁層１５０上に設ける。そして、第３の導電層３８０が第ｎの素子形成層に設けられている第２の導電層と接続するように形成することで、記憶素子２３０と半導体集積回路３０３を構成する半導体素子とが電気的に接続する構成を示している。
【０１４９】
記憶層２３２としては、電気的作用、光学的作用または熱的作用等により、その性質や状態が変化する材料を用いることができる。例えば、ジュール熱による溶融、絶縁破壊等によりその性質や状態が変化し、第４の導電層２３１と第５の導電層２３３との間の電気的性質（例えば抵抗や容量）が変化する材料を用いて形成する。例えば、記憶層２３２に電流を流すことによって、第４の導電層２３１と第５の導電層２３３との間が短絡（ショート）する材料を用いることができる。このように電気特性を変化させるためには、記憶層２３２の厚さは５ｎｍ〜１００ｎｍ、好ましくは１０ｎｍ〜６０ｎｍとするとよい。
【０１５０】
記憶層２３２を形成する材料としては、例えば、有機化合物を用いることができる。有機化合物は、液滴吐出法、スピンコート法または蒸着法等、比較的容易な成膜方法により形成することができる。記憶層２３２を形成する有機化合物としては、例えば、４、４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環と窒素の結合を有する）の化合物、ポリビニルカルバゾール（略称：ＰＶＫ）やフタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等のフタロシアニン化合物等を用いることができる。これらの材料は、正孔輸送性の高い物質である。
【０１５１】
また、他にも有機化合物として、例えばトリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料や、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。これらの材料は、電子輸送性が高い物質である。
【０１５２】
さらに、上記のような金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等の化合物を用いることができる。
【０１５３】
また、記憶層２３２は有機化合物の単層構造であっても、積層構造であってもよい。積層構造の場合、上記材料から選んで積層構造とすることができる。また上記有機化合物と、発光材料として用いられる有機化合物とを積層してもよい。発光材料として用いられる有機化合物には、４−ジシアノメチレン−２−メチル−６−［２−（１，１，７，７−テトラメチルジュロリジル−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔ−ブチル−６−［２−（１，１，７，７−テトラメチルジュロリジル−９−イル）エテニル］−４Ｈ−ピラン、ペリフランテン、２，５−ジシアノ−１，４−ビス［２−（１０−メトキシ−１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］ベンゼン、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６、クマリン５４５Ｔ、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、９，９’−ビアントリル、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）や９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、２，５，８，１１−テトラ−ｔ−ブチルペリレン（略称：ＴＢＰ）等がある。
【０１５４】
また、上記発光材料を母体材料に分散させた材料を用いて記憶層２３２を形成してもよい。発光材料分散させる母体材料としては、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）等のアントラセン誘導体、４，４’−ビス（Ｎ−カルバゾリル）ビフェニル（略称：ＣＢＰ）等のカルバゾール誘導体、ビス［２−（２−ヒドロキシフェニル）ピリジナト］亜鉛（略称：Ｚｎｐｐ２）、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：ＺｎＢＯＸ）などの金属錯体等を用いることができる。また、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等を用いることができる。
【０１５５】
このような有機化合物は、熱的作用等によりその性質を変化させるため、ガラス転移温度（Ｔｇ）が５０℃から３００℃、好ましくは８０℃から１２０℃であるとよい。
【０１５６】
また、上記の有機化合物に金属酸化物を混在させた材料を用いてもよい。なお、金属酸化物を混在させた材料とは、上記有機化合物または発光材料として用いられる有機化合物と、金属酸化物とが混合した状態、または積層された状態を含む。具体的には複数の蒸着源を用いた共蒸着法により形成された状態を含む。このような材料を有機無機複合材料と呼ぶことができる。
【０１５７】
例えば、上記に示した正孔輸送性の高い有機化合物と、金属酸化物を混在させる場合、当該金属酸化物にはバナジウム酸化物、モリブデン酸化物、ニオブ酸化物、レニウム酸化物、タングステン酸化物、ルテニウム酸化物、チタン酸化物、クロム酸化物、ジルコニウム酸化物、ハフニウム酸化物、タンタル酸化物を用いると好ましい。また、上記に示した電子輸送性の高い有機化合物と、金属酸化物を混在させる場合には、当該金属酸化物としてリチウム酸化物、カルシウム酸化物、ナトリウム酸化物、カリウム酸化物、または、マグネシウム酸化物を用いると好ましい。
【０１５８】
また、記憶素子を形成する記憶層２３２には、電気的作用、光学的作用又は熱的作用により、その性質が変化する材料を用いればよい。例えば、記憶層２３２に、光を吸収することによって酸を発生する化合物（光酸発生剤）をドープした共役高分子を用いることもできる。共役高分子として、ポリアセチレン類、ポリフェニレンビニレン類、ポリチオフェン類、ポリアニリン類、ポリフェニレンエチニレン類等を用いることができる。また、光酸発生剤としては、アリールスルホニウム塩、アリールヨードニウム塩、ｏ−ニトロベンジルトシレート、アリールスルホン酸ｐ−ニトロベンジルエステル、スルホニルアセトフェノン類、Ｆｅ−アレン錯体ＰＦ６塩等を用いることができる。
【０１５９】
なお、ここでは、記憶層２３２を形成する材料として有機化合物を用いた例を示したが、本発明はこの例に限定されない。例えば、電気的作用、光学的作用、化学的作用、又は熱的作用等によって結晶状態と非晶質状態の間で可逆的に変化する材料や、第１の結晶状態と第２の結晶状態の間で可逆的に変化する材料等の相変化材料を用いることができる。また、非晶質状態から結晶状態にのみ不可逆的に変化する材料を用いることも可能である。
【０１６０】
結晶状態と非晶質状態の間で可逆的に変化する材料とは、ゲルマニウム（Ｇｅ）、テルル（Ｔｅ）、アンチモン（Ｓｂ）、硫黄（Ｓ）、酸化テルル（ＴｅＯｘ）、Ｓｎ（スズ）、金（Ａｕ）、ガリウム（Ｇａ）、セレン（Ｓｅ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）、Ｃｏ（コバルト）及び銀（Ａｇ）から選択された複数を有する材料であり、例えば、Ｇｅ−Ｔｅ−Ｓｂ−Ｓ、Ｔｅ−ＴｅＯ２−Ｇｅ−Ｓｎ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｇｅ−Ｔｅ−Ｓｎ、Ｓｎ−Ｓｅ−Ｔｅ、Ｓｂ−Ｓｅ−Ｔｅ、Ｓｂ−Ｓｅ、Ｇａ−Ｓｅ−Ｔｅ、Ｇａ−Ｓｅ−Ｔｅ−Ｇｅ、Ｉｎ−Ｓｅ、Ｉｎ−Ｓｅ−Ｔｌ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｅ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ系材料が挙げられる。また、第１の結晶状態と第２の結晶状態の間で可逆的に変化する材料とは、銀（Ａｇ）、亜鉛（Ｚｎ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、インジウム（Ｉｎ）、アンチモン（Ｓｂ）、セレン（Ｓｅ）及びテルル（Ｔｅ）から選択された複数を有する材料であり、例えば、Ａｇ−Ｚｎ、Ｃｕ−Ａｌ−Ｎｉ、Ｉｎ−Ｓｂ、Ｉｎ−Ｓｂ−Ｓｅ、Ｉｎ−Ｓｂ−Ｔｅが挙げられる。この材料の場合、相変化は２つの異なる結晶状態の間で行われる。また、非晶質状態から結晶状態にのみ変化する材料とは、テルル（Ｔｅ）、酸化テルル（ＴｅＯｘ）、パラジウム（Ｐｄ）、アンチモン（Ｓｂ）、セレン（Ｓｅ）及びビスマス（Ｂｉ）から選択された複数を有する材料であり、例えば、Ｔｅ−ＴｅＯ２、Ｔｅ−ＴｅＯ２−Ｐｄ、Ｓｂ２Ｓｅ３／Ｂｉ２Ｔｅ３が挙げられる。なお、上記の材料の記載において、Ｓｂ２Ｓｅ３／Ｂｉ２Ｔｅ３は、Ｓｂ２Ｓｅ３を含む層とＢｉ２Ｔｅ３ を含む層が積層されているという意味である。
【０１６１】
また、記憶素子を形成する第４の導電層２３１および第５の導電層２３３は、ＣＶＤ法、スパッタ法、スクリーン印刷法、液滴吐出法またはディスペンサ法等により形成することができる。そして、第４の導電層２３１および第５の導電層２３３を形成する材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）から選ばれた一種の元素または当該元素を複数含む合金からなる単層構造または積層構造を用いることができる。他にも、ＩＴＯ膜（インジウム錫酸化物膜）、珪素を含有したインジウム錫酸化物膜、酸化亜鉛（ＺｎＯ）膜、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、第４の導電層２３１または第５の導電層２３３を積層構造とすると、配線としての抵抗も低くすることができる。
【０１６２】
本発明に係る半導体装置は、上記例のように、半導体集積回路３０３上面に記憶素子を形成することができ、同様にセンサ素子などを形成することができる。このように、半導体集積回路３０３上面に記憶素子やセンサ素子を作製する場合は、半導体集積回路３０３を、アンテナとして機能する導電膜２１９が設けられた基板２２１に貼り付けた後、第ｎの素子形成層に設けられた第５の絶縁層２１５上に記憶素子やセンサ素子等を作製することができる。
【０１６３】
（実施の形態７）
本実施の形態では、上記実施の形態とは異なる半導体集積回路及び前記半導体集積回路を有する半導体装置の作製方法を、図１７〜図１９を用いて説明する。具体的には、半導体集積回路を構成するための素子形成層の各々が、異なる機能または異なる構成の半導体素子を有する場合について説明する。
【０１６４】
本発明の半導体集積回路は、上記実施の形態で説明した薄膜トランジスタとして機能する半導体素子を有する層の他にも、他の機能を有する半導体素子（例えば、ダイオードや電界効果トランジスタ、抵抗素子、容量素子、記憶素子、センサ素子、等）を有する層を積層させて形成することができる。
【０１６５】
このように、様々な種類の半導体素子を有する半導体集積回路の作製例を図１７を用いて説明する。まず、図１７（Ａ）に示すように、第１の基板７０１上に剥離層７０２を形成し、剥離層７０２上に、ダイオード、電界効果トランジスタ、抵抗素子、容量素子、記憶素子、等、半導体プロセスを用いて作製される半導体素子を有する第１の素子形成層７０３を形成する。第１の素子形成層７０３に形成される半導体素子は、上記に例を挙げた半導体プロセスを用いて作製される半導体素子であり、ここでは、第１の素子形成層７０３に形成される半導体素子を素子群Ａと記載する。
【０１６６】
同様に、第２の基板７０４乃至第ｎの基板７０６上に、剥離層７０２、および素子群Ｂを有する第２の素子形成層７０５乃至素子群Ｘを有する第ｎの素子形成層７０７を形成する。また、第２の素子形成層７０５乃至第ｎの素子形成層７０７は、貫通配線を形成するための開口部７０８を有する。ここで、素子群Ｂ乃至素子群Ｘは、上記素子群Ａと同様、上記半導体プロセスを用いて作製される半導体素子を含む。また、素子群Ａ乃至素子群Ｘは、１種類の半導体素子を有しても良いし、複数種類の半導体素子を有しても良い。
【０１６７】
次に、図１７（Ｂ）に示すように、第１の素子形成層７０３乃至第ｎの素子形成層７０７を第１の基板７０１乃至第ｎの基板７０６から剥離する。剥離の方法は、上記実施の形態で説明した方法を適用すればよい。
【０１６８】
次に、第１の素子形成層７０３を他の基板７１２に貼り合わせる。そして、第１の素子形成層７０３上に第２の素子形成層７０５を貼り合わせ、導電性ペーストを滴下することにより第１の素子形成層７０３と第２の素子形成層７０５とを接続する貫通配線７１０を形成する。同様にして、第３の素子形成層７０９乃至第ｎの素子形成層７０７を貼り合わせて貫通配線７１０を形成することにより、図１７（Ｃ）に示すように、半導体集積回路７１１を形成することができる。
【０１６９】
このように、異なる種類の素子群を有する層を積層させて半導体集積回路を作製する例を図１８を用いて説明する。本例では、素子群Ａとして薄膜トランジスタを有する第１の素子形成層、素子群Ｂとして上記実施の形態６で図１６（Ｂ）を用いて説明した記憶素子を有する第２の素子形成層を作製する。
【０１７０】
まず、図１８（Ａ）に示すように、第１の基板７０１上に剥離層７０２を形成し、剥離層７０２上に素子群Ａ（薄膜トランジスタ）を有する第１の素子形成層７０３を形成する。同様に、図１８（Ｂ）に示すように、第２の基板７０４上に剥離層７０２を形成し、剥離層７０２上に素子群Ｂ（記憶素子）を有する第２の素子形成層７０５を形成する。ここで、素子群Ａを有する第１の素子形成層７０３は、上記実施の形態で説明した方法を適用して作製することができる。
【０１７１】
素子群Ｂを有する第２の素子形成層７０５は、まず、剥離層７０２上に第２の絶縁層７１３を形成する。次に、第２の絶縁層上に導電性を有する層を成膜し、加工することで第３の導電層７１４を形成する。次に、第３の導電層上に絶縁性を有する層を成膜し、加工することで第３の絶縁層７１５を形成する。次に、第３の絶縁層上に記憶層７１６を形成する。そして、記憶層７１６上に導電性を有する第４の導電層７１７を形成する。これによって、第３の導電層７１４、記憶層７１６、及び第４の導電層７１７の積層構造で形成される記憶素子７１９を有する第２の素子形成層７０５を作製する。また、第２の素子形成層は、第１の素子形成層と接続するために開口部を有することもできる。
【０１７２】
第３の導電層７１４及び第４の導電層７１７には、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜を用いることができる。第３の導電層７１４は、スパッタ法、ＣＶＤ法等を用いて成膜し、フォトリソグラフィ法によるレジストマスクの形成およびエッチング法による加工を行うことで形成することができる。また、第４の導電層７１７は、上記第３の導電層７１４と同様に形成することもできるが、メタルマスクを用いて任意の形状に成膜することで形成することが可能である。
【０１７３】
記憶層７１６には、上記実施の形態６で説明した有機化合物を用いることができる。また、第２の絶縁層７１３および第３の絶縁層７１５は、気相成長法（ＣＶＤ法）やスパッタリング法等により、珪素の酸化物、珪素の窒化物、窒素を含む珪素の酸化物、酸素を含む珪素の窒化物などを形成する。また、第３の絶縁層７１５は、気相成長法、スパッタリング法、ＳＯＧ（スピン オン グラス）法、液滴吐出法（例えば、インクジェット法）等の任意の成膜方法を用いて、珪素の酸化物、珪素の窒化物、ポリイミド、アクリル、シロキサン、オキサゾール樹脂等を用いて形成することもできる。
【０１７４】
このように形成した第１の素子形成層７０３及び第２の素子形成層７０５を剥離し、貼り合わせることで、図１８（Ｃ）に示すように、半導体集積回路を形成することができる。各素子形成層の剥離、貼り合わせ、および貫通配線の形成は、上記実施の形態で説明した方法を適用することができる。なお、図１８（Ｃ）では第２の素子形成層７０５の上面が第１の素子形成層７０３の上面と向かい合うように貼り合わせ、接着には異方性導電材料７１８を用いた例を示している。
【０１７５】
このように、第１の素子形成層７０３及び第２の素子形成層７０５の最上層を導電層で形成し、異方性導電材料７１８を介してそれらの層を向かい合わせる様に接着することで、貫通配線を形成せずに、第１の素子形成層７０３と第２の素子形成層７０５との電気的接続を取ることができる。この方法は、作製する半導体集積回路が２つの素子形成層を積層して形成される場合に適用することが可能である。
【０１７６】
また、上記例では、第１の素子形成層７０３及び第２の素子形成層７０５を第１の基板７０１及び第２の基板７０４から剥離して半導体集積回路を形成する例を示したが、第１の素子形成層７０３又は第２の素子形成層７０５のどちらか一方を剥離してもう一方の素子形成層の上に貼り合わせることも可能である。このとき、薄膜トランジスタを有する第１の素子形成層７０３を剥離して、第２の素子形成層７０５上に貼り合わせることもでき、この場合には第１の素子形成層にも開口部を形成してもよい。
【０１７７】
逆に、記憶素子７１９を作製した第２の素子形成層７０５を剥離して第１の素子形成層７０３上に貼り合わせることもできる。記憶素子７１９を構成する第３の導電層７１４及び第４の導電層７１７をアルミニウム等の柔らかい金属を用いて形成し、記憶層７１６を有機化合物を用いて形成すれば、記憶素子７１９を有する第２の素子形成層７０５は非常に柔軟性を有する。したがって、記憶素子７１９を有する第２の素子形成層７０５を剥離する方が剥離時のダメージが少なく、信頼性の高い半導体集積回路を形成することができる。
【０１７８】
また、第１の素子形成層７０３及び第２の素子形成層７０５に、薄膜トランジスタ及び記憶素子の両方を形成し、それらの層を重ね合わせて半導体集積回路を作製することも可能である。
【０１７９】
さらに、図１８（Ｂ）、（Ｃ）に示した記憶素子の構造において、記憶層７１６を形成する材料を、圧電性を有する材料に変えて形成することで、圧電素子を形成することができる。圧電素子は、外部から加えられた圧力に応じて、第３の導電層７１４と第４の導電層７１７間に電圧を生じるため、圧力センサ等として利用することができる。
【０１８０】
圧電層を形成するための圧電性を有する材料としては、例えば水晶（ＳｉＯ２）、チタン酸バリウム（ＢａＴｉＯ）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）、チタン酸ジルコン酸ランタン鉛（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３）、ニオブ酸リチウム（ＬｉＮｂＯ３）、メタニオブ酸鉛（ＰｂＮｂ２Ｏ６）、ポリフッ化ビニリデン（ＰＶＤＦ）、酸化亜鉛（ＺｎＯ）、窒化アルミニウム（ＡｌｘＮｙ）、酸化タンタル（Ｔａ２Ｏ５）を用いることができる。圧電材料は、結晶中心を持たない絶縁体である。そして、結晶に応力を加えると、結晶の表面に正負の電荷が生じ、分極が発生する。これは正圧電効果と呼ばれる。逆に結晶に電圧を加えると歪みが発生する。これを逆圧電効果と呼ぶ。したがって圧電材料は交流電流を加えると、この逆圧電効果によって振動する。
【０１８１】
このように、上記例のプロセスを用い、記憶層を圧電層に変えて、第１の素子形成層７０３と貼り合わせることで薄膜トランジスタ及び圧電素子を有する半導体集積回路を形成することができる。
【０１８２】
圧電素子のように外界からの情報を検知するためのセンサ素子を有する半導体集積回路を形成する場合、センサ素子を有する層は、半導体集積回路を形成する最上層（第ｎの素子形成層）として形成することが好ましい。これは、半導体集積回路の最上層（最表面）にセンサ素子を配置することで、外界からの情報を感度良く検知することができるためである。また、センサ素子としては、圧電素子を用いた圧力センサの他にも、熱電素子を用いた温度センサや赤外線センサ、可動部分を有する構造体を用いた加速度センサや圧力センサ等、様々な構成のセンサを作製することが可能である。
【０１８３】
また、記憶素子として機能する半導体素子を有する層を作製する例としては、上記例のように、二つの導電層の間に記憶層が設けられた記憶素子の他に、フローティングゲート（浮遊ゲート）を有する不揮発性メモリ、または薄膜トランジスタと同形状を有する破壊型の記憶素子等を作製することができる。ここでは、フローティングゲートを有する不揮発性メモリを有する半導体集積回路の例を、図１９（Ａ）を用いて説明する。
【０１８４】
本例では、第１の基板として半導体基板を用い、第１の基板上にフローティングゲートを有する記憶素子７２０を作製することで、第１の素子形成層７２１を形成する。第１の素子形成層７２１が有する記憶素子７２０は、電荷保持領域であるフローティングゲートを有する。通常、薄膜トランジスタや電界効果トランジスタは、ゲート絶縁膜の上にゲート電極が形成されているが、記憶素子７２０はゲート絶縁膜（トンネル酸化膜とも記載する）の上にフローティングゲートが形成され、その上にさらに絶縁膜を挟んでゲート電極が形成されている。フローティングゲート（浮遊ゲート）を有する記憶素子７２０は、フローティングゲートに電荷を蓄えている、または、蓄えていないという２つの状態を用いて１ビットの記憶を実現する。
【０１８５】
記憶素子７２０に書き込みを行う際には、２つの高濃度不純物領域のどちらか一方（ここではソース電極とする）を接地電圧として、ゲート電極及び高濃度不純物領域のもう一方（ここではドレイン電極とする）に高電圧をかける。すると、ソース電極からドレイン電極に向けて電子が流れるが、十分に高い電圧をかけた場合は、チャネル部を流れる電子が熱電子（ホットエレクトロン）となって、一部がトンネル酸化膜を通過してフローティングゲートに蓄積されていく。その後、フローティングゲートに十分に電子が蓄積された後でゲートを閉じても、フローティングゲートの電子はトンネル酸化膜に遮られて保持される。この状態は、フローティングゲートに蓄えられた電子によってトランジスタのスレッショルド電圧が引き上げられた状態となっており、低電圧でトランジスタを操作してもそのスイッチは閉じたままとなる。この状態が記憶素子７２０に情報が記憶された状態となる。逆に情報を消去する場合は、ゲート電極を接地電圧として、ソース電極を高電位に保つと、フローティングゲートから電子が徐々に放出され、情報が消去される。
【０１８６】
次に、第２の基板としてガラス基板を用い、第２の基板上に剥離層、および薄膜トランジスタとして機能する半導体素子７２２、および開口部を有する第２の素子形成層７２３を形成する。この第２の素子形成層は上記実施の形態で説明した方法を適用して作製することができる。そして、第２の基板から第２の素子形成層７２３を剥離し、第１の基板上に形成された第１の素子形成層７２１上に、第２の素子形成層７２３の上面が第１の素子形成層７２１の上面と向かい合うように貼り合わせ、図１９（Ａ）に示す、記憶素子及びトランジスタとして機能する半導体素子を有する半導体集積回路を形成することができる。
【０１８７】
なお、図１９（Ａ）では、接着には異方性導電材料７２４を用いた例を示している。このように、第１の素子形成層及び第２の素子形成層の最上層を導電層で形成し、異方性導電材料を介してそれらの層を向かい合わせる様に接着することで、貫通配線を形成せずに、第１の素子形成層７２１と第２の素子形成層７２３との電気的接続を取ることができる。
【０１８８】
なお、本発明の実施の形態はこれに限られず、第２の素子形成層７２３に開口部を設け、該開口部に貫通配線を形成することで第１の素子形成層７２１と接続し、記憶素子及びトランジスタとして機能する半導体素子を有する半導体集積回路を形成しても良い。また、第１の素子形成層７２１に開口部を形成しても良い。
【０１８９】
半導体素子７２２と不揮発性の記憶素子７２０は、形状は類似している点があるものの、作製プロセスが異なるため、別々の素子形成層に作製した後に、本発明を適用して貼り合わせて作製することによって、信頼性の高いものを作製できる。
【０１９０】
また、上記例の様に、第１の素子形成層７２１は、半導体基板を用いてバイポーラトランジスタ、ＰＮ接合のダイオード、電界効果トランジスタ（ＦＥＴ）等を形成し、第２の素子形成層７２３乃至第ｎの素子形成層には薄膜トランジスタ等、ガラス基板上に形成することができる半導体素子を形成して貼り合わせることも可能である。例えば、センサ素子を有する半導体集積回路の場合、センサ素子からの出力を増幅させるためには、バイポーラトランジスタが有効である場合が多いため、素子形成層を貼り合わせて、ＣＭＯＳ回路とバイポーラトランジスタを組み合わせたＢｉＣＭＯＳ回路を作製してもよい。
【０１９１】
このような例を図１９（Ｂ）に示す。第１の素子形成層７２５は、半導体基板上にバイポーラトランジスタとして機能する半導体素子７２６を有し、第２の素子形成層７２７および第３の素子形成層７２８には薄膜トランジスタとして機能する半導体素子７２９を有し、第４の素子形成層７３０には、可動部分を有するセンサ素子７３１を有する。
【０１９２】
本例では、第１の基板として半導体基板を用い、第１の基板上にバイポーラトランジスタを作製することで、第１の素子形成層７２５を形成する。バイポーラトランジスタは、Ｐ型とＮ型の半導体を接合したもので、エミッタ・ベース・コレクタの３端子を有する。Ｐ型の両端をＮ型で挟んだＮＰＮ型、Ｎ型の両端をＰ型で挟んだＰＮＰ型があり、ベース−エミッタ間を流れる電流によって、コレクタ−エミッタ間の電流を制御する。ここで、エミッタ側の半導体の不純物濃度を高くすることで正常な動作ができる。
【０１９３】
次に、第２の基板または第３の基板上に、剥離層、薄膜トランジスタとして機能する半導体素子７２９、および開口部を有する、第２の素子形成層７２７または第３の素子形成層７２８を形成する。第２の素子形成層７２７および第３の素子形成層７２８は上記実施の形態で説明した方法を適用して作製することができる。
【０１９４】
次に、第４の基板上に剥離層、および可動部分を有してセンサ素子７３１として機能する構造体を形成する。構造体の作製方法は、まず、基板上に剥離層、絶縁層を順に形成し、その上に固定電極として機能する導電層７３２を形成する。次に、導電層７３２上に犠牲層を形成し、犠牲層上に構造層７３３を形成する。導電層７３２、犠牲層、構造層７３３は、公知の材料及び成膜方法を用いて形成することができる。構造層７３３は、導電性を有する層や絶縁性を有する層など複数種類の層を積層させて形成することができる。また、犠牲層は最終的に除去するため、他の層を構成する材料とエッチングの選択比がとれる材料を使用することが好ましい。
【０１９５】
次に、第２の基板乃至第４の基板から第２の素子形成層７２７乃至第４の素子形成層７３０を剥離し、第１の基板上に形成された第１の素子形成層７２５上に貼り合わせ、貫通配線を形成する。そして、第４の素子形成層７３０に作製した構造体の可動部分を形成するために、犠牲層を除去する犠牲層のエッチングを行うことで、図１９（Ｂ）に示す、バイポーラトランジスタとして機能する半導体素子７２６、およびセンサ素子７３１として機能する構造体を有する半導体集積回路を形成することができる。
【０１９６】
また、本発明の半導体集積回路は、異なる工程を経て作製される半導体素子を別々に作製して貼り合わせることも可能である。例えば、Ｐチャネル型トランジスタを有する層と、Ｎチャネル型トランジスタを有する層とを異なる層に形成して貼り合わせることができる。
【０１９７】
このように、上記に示した様々な素子形成層を自由に組み合わせて半導体集積回路を作製することができる。さらに、本実施の形態に示した半導体集積回路を用いて、例えば上記実施の形態で説明した、ＲＦＩＤのような半導体装置を作製することができる。ＲＦＩＤとして機能する半導体装置を作製する場合、本実施の形態の例にしたがって作製した半導体集積回路上に、別途形成したアンテナを貼り合わせれば良い。また、半導体集積回路を作製する工程において、第１の素子形成層乃至第ｎ−１の素子形成層、および、アンテナを有する第ｎ層を形成し、第１の素子形成層乃至第ｎの素子形成層を積層させることによりＲＦＩＤとして機能する半導体装置を作製することも可能である。
【０１９８】
（実施の形態８）
本実施の形態では、ＩＣカードとして機能する半導体装置の使用形態に関して図２０を用いて説明する。
【０１９９】
図２０に示す半導体装置３００は、上記実施の形態で作製された半導体集積回路３２３が基板３２１に接着されて設けられている。基板３２１上にはアンテナとして機能する導電膜３２２が形成され、半導体集積回路３２３に含まれる半導体素子と基板３２１上に設けられたアンテナとして機能する導電膜３２２が、電気的に接続される（図２０（Ａ）参照）。
【０２００】
ここで、半導体装置３００を形成するために用いられる半導体集積回路３２３は、上記実施の形態で説明した方法を用いて形成されたものであり、第１の素子形成層乃至第ｎの素子形成層（図ではｎ＝３）を積層させて貼り合わせ、貫通配線を介して各層が電気的に接続されている。また、当該半導体集積回路３２３には、半導体装置を構成するための電気回路（例えば、電源回路、復調回路、論理演算回路、記憶回路等）が形成されている。
【０２０１】
半導体集積回路３２３に含まれる半導体素子と、アンテナとして機能する導電膜３２２との電気的な接続は、半導体素子が設けられた側の上面、すなわち、半導体素子を有する第ｎの素子形成層１５３（半導体集積回路を形成する最上層であり、図では第３の素子形成層）の上の面に位置する第２の導電層１４０、又は貫通配線１２６と導電膜３２２を接続することにより行われる（図２０（Ｃ）参照）。ここでは、半導体素子３３５に電気的に接続された貫通配線１２６と、アンテナとして機能する導電膜３２２とを、導電性を有する樹脂を用いて接続する例を示す。当該樹脂としては、上記実施の形態でも説明した異方性導電材料を用いることで、半導体集積回路とアンテナとして機能する導電膜とを、接着性樹脂３１２に含まれる導電性粒子３１１を介して電気的に接続することができる（図２０（Ｃ）参照）。
【０２０２】
また、アンテナとして機能する導電膜が形成された基板に半導体集積回路を接続した後に、その上から、保護層となるフイルムを貼り合わせることによって、半導体装置を保護することも可能である。
【０２０３】
また、基板３２１としてプラスチック等の可撓性を有する基板を用いることにより、ＩＣカードとして機能する半導体装置も湾曲させることができるため、付加価値を付けたＩＣカードを提供することができる（図２０（Ｂ）参照）。
【０２０４】
（実施の形態９）
本実施の形態では、非接触でデータのやりとりが可能である半導体装置の動作に関して図２１を参照して以下に説明する。
【０２０５】
半導体装置８０は、非接触でデータを交信する機能を有し、高周波回路８１、電源回路８２、リセット回路８３、クロック発生回路８４、データ復調回路８５、データ変調回路８６、他の回路の制御を行う制御回路８７、記憶回路８８およびアンテナ８９を有している（図２１）。
【０２０６】
高周波回路８１は、アンテナ８９より信号を受信し、且つ、データ変調回路８６から受信した信号をアンテナ８９から出力する回路である。電源回路８２はアンテナ８９から入力された受信信号から電源電位を生成する回路である。また、リセット回路８３はリセット信号を生成する回路であり、クロック発生回路８４はアンテナ８９から入力された受信信号を基に各種クロック信号を生成する回路である。そして、データ復調回路８５は受信信号を復調して制御回路８７に出力する回路であり、データ変調回路８６は制御回路８７から受信した信号を変調する回路である。
【０２０７】
また、制御回路８７としては、例えばコード抽出回路７１、コード判定回路７２、ＣＲＣ判定回路７３および出力ユニット回路７４が設けられている。なお、コード抽出回路７１は制御回路８７に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路である。また、コード判定回路７２は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ回路は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
【０２０８】
また、記憶回路８８は１つに限定されず、複数設けてもよく、ＳＲＡＭ、フラッシュメモリ、ＲＯＭまたはＦｅＲＡＭ等や有機化合物層を記憶素子部に用いたものを用いることができる。
【０２０９】
次に、本発明の非接触でデータの交信が可能な半導体装置の動作の一例について説明する。まず、アンテナ８９により無線信号が受信される。無線信号は高周波回路８１を介して電源回路８２に送られ、高電源電位（以下、ＶＤＤと記す）および低電源電位（以下、ＶＳＳと記す）が生成される。そしてＶＤＤは半導体装置８０が有する各回路に供給される。なお、半導体装置８０を構成する複数の回路においては、ＶＳＳは共通であり、ＶＳＳはＧＮＤとすることができる。
【０２１０】
また、高周波回路８１を介してデータ復調回路８５に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１を介してリセット回路８３およびクロック発生回路８４を通った信号及び復調信号は制御回路８７に送られる。制御回路８７に送られた信号は、コード抽出回路７１、コード判定回路７２およびＣＲＣ判定回路７３等によって解析される。そして、解析された信号にしたがって、記憶回路８８内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路７４を通って符号化される。さらに、符号化された半導体装置８０の情報はデータ変調回路８６を通って、アンテナ８９により無線信号として送信される。
【０２１１】
このように、リーダ／ライタから半導体装置８０に信号を送り、当該半導体装置８０から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
【０２１２】
また、半導体装置８０は、各回路への電源電圧の供給を電源装置（例えば電池やバッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源装置を搭載して電磁波と電源により各回路に電源電圧を供給するタイプとしてもよい。
【０２１３】
上記実施の形態で示した構成を用いることによって、折り曲げることが可能な半導体装置を作製することが可能となるため、曲面を有する物体に半導体装置を貼り付けて設けることが可能となる。
【０２１４】
次に、可撓性を有する非接触でデータのやりとりが可能な半導体装置の使用形態の一例について説明する。図２２（Ａ）に示す表示部３２１０を含む携帯端末３２２０の側面には、リーダ／ライタ３２３０が設けられている。また、品物３２４０の側面には本発明の半導体装置３２００が設けられる。品物３２４０が含む半導体装置３２００にリーダ／ライタ３２３０をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。
【０２１５】
また、図２２（Ｂ）に示す例のように、品物３２４０をベルトコンベアにより搬送する際に、リーダ／ライタ３２３０と、品物３２４０に設けられた本発明の半導体装置３２００を用いて、該品物３２４０の検品を行うことができる。
【０２１６】
このように、物品を管理するシステムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。また、上記実施の形態で示したように、曲面を有する物体に本発明の半導体装置を貼り付けた場合であっても、半導体装置に含まれる半導体素子の損傷を防止し、信頼性の高い半導体装置を提供することが可能となる。
【０２１７】
また、上述した非接触データのやりとりが可能である半導体装置における信号の伝送方式は、電磁結合方式、電磁誘導方式またはマイクロ波方式等を用いることができる。伝送方式は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に伴って最適なアンテナを設ければよい。
【０２１８】
例えば、半導体装置における信号の伝送方式として、電磁結合方式または電磁誘導方式（例えば１３．５６ＭＨｚ帯）を適用する場合には、磁界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電膜を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ）に形成する。
【０２１９】
また、半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用することができる。その場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよく、例えば、アンテナとして機能する導電膜を線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）またはリボン型の形状等に形成することができる。また、アンテナとして機能する導電膜の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【０２２０】
アンテナとして機能する導電膜は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【０２２１】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜を形成する場合には、粒径が数十μｍ以下の導電性粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電性粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子またはカーボンブラックを用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを印刷した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下の粒子）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【０２２２】
また、上述した材料以外にも、セラミックやフェライト等をアンテナに適用してもよいし、他にもマイクロ波帯において誘電率および透磁率が負となる材料（メタマテリアル）をアンテナに適用することも可能である。
【０２２３】
また、電磁結合方式または電磁誘導方式を適用する場合であって、アンテナを備えた半導体装置を金属膜に接して設ける場合には、当該半導体装置と金属膜との間に透磁率を備えた磁性材料を設けることが好ましい。アンテナを備えた半導体装置を金属膜に接して設ける場合には、磁界の変化に伴い金属膜に渦電流が流れ、当該渦電流により発生する反磁界によって、磁界の変化が弱められて通信距離が低下する。そのため、半導体装置と金属膜との間に透磁率を備えた材料を設けることにより金属の渦電流を抑制し通信距離の低下を抑制することができる。なお、磁性材料としては、高い透磁率を有し高周波損失の少ない金属薄膜やフェライトを用いることができる。
【０２２４】
また、アンテナを設ける場合には、同一基板上にトランジスタ等の半導体素子とアンテナとして機能する導電膜を設けてもよいし、半導体素子とアンテナとして機能する導電膜を別々の基板上に設けた後に、電気的に接続するように貼り合わせることによって設けてもよい。
【０２２５】
なお、上述した半導体装置に封止処理を行うことも可能である。例えば、図２３に示すように、半導体集積回路や半導体装置を第１のシート材３３７（フィルム、基板ともよぶ）と第２のシート材３３８を用いて封止処理を行うことができる。図２３において、封止処理された半導体装置は、上記実施の形態６において図１６（Ａ）を用いて説明した半導体装置を示している。半導体装置は、半導体集積回路と、基板２２１上に形成されたアンテナとして機能する導電膜２１９が電気的に接続するように貼り合わせられている。
【０２２６】
このような封止によって、外部から半導体素子へ混入する不純物元素や水分等を抑制することができる。封止に用いる第１のシート材３３７、第２のシート材３３８としては、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなるフィルム、繊維質な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）と接着性合成樹脂フィルム（アクリル系合成樹脂、エポキシ系合成樹脂等）との積層フィルム等を利用することができる。
【０２２７】
また、フィルムは、最表面に設けられた接着層か、又は最外層に設けられた層（接着層ではない）を加熱処理によって溶かし、加圧により接着する。また、第１のシート材３３７と第２のシート材３３８の表面には接着層が設けられていてもよいし、接着層が設けられていなくてもよい。接着層は、熱硬化樹脂、紫外線硬化樹脂、エポキシ樹脂系接着剤、樹脂添加剤等の接着剤を含む層に相当する。また、封止後に内部への水分等の侵入を防ぐために封止するシート材にシリカコートを行うことが好ましく、例えば、接着層とポリエステル等のフィルムとシリカコートを積層させたシート材を利用することができる。
【０２２８】
また、フィルムの加熱処理を行う際には、第１のシート材と第２のシート材の熱膨張係数が同じものを用いることが好ましい。これは、加熱処理後のシート材の収縮率を同一にすることで、半導体装置が変形することや、半導体素子に異常な応力が加わることを防止するためである。
【０２２９】
また、第１のシート材３３７、または、第２のシート材３３８として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤を用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、表面にコーティングすることによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。
【０２３０】
また、封止処理は、第１のシート材３３７または第２のシート材３３８のいずれか一方を用いてどちらか一方の面の封止を選択的に行ってもよい。他にも、第１のシート材３３７または第２のシート材３３８の代わりにガラス基板を用いて封止を行ってもよく、この場合、ガラス基板が保護膜として機能し、外部から半導体素子に侵入する水分や不純物元素を抑制することができる。
【０２３１】
（実施の形態１０）
本発明の半導体装置は、非接触でデータの送信と受信ができるという機能を活用することにより、図２４に示すような様々な物品、様々なシステムに用いることができる。
【０２３２】
物品とは、例えば、鍵（図２４（Ａ）参照）、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等）、書籍類、容器類（シャーレ等、図２４（Ｂ）参照）、装身具（鞄や眼鏡等、図２４（Ｃ）参照）、包装用容器類（包装紙やボトル等、図２４（Ｄ）参照）、記録媒体（ディスクやビデオテープ等）、乗物類（自転車等）、食品類、衣類、生活用品類、電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、携帯端末等）等である。
【０２３３】
本発明の半導体装置１１２０は、上記のような様々な形状の物品の表面に貼り付けたり、埋め込むことで、物品に固定することができる。
【０２３４】
また、本発明の半導体装置を用いるシステムは、物流・在庫管理システム、認証システム、流通システム、生産履歴システム、書籍管理システム等である。本発明の半導体装置１１２０を用いることにより、システムの高機能化、多機能化、高付加価値化を図ることができる。
【０２３５】
例えば、本発明の半導体装置１１２０を身分証明証の内部に設けておき、かつ、建物の入り口などに、リーダ／ライタ１１２１を設けておく（図２４（Ｅ）参照）。リーダ／ライタ１１２１は、各人が所有する身分証明証内の認証番号を読み取り、その読み取った認証番号に関する情報を、コンピュータ１１２２に供給する。コンピュータ１１２２では、リーダ／ライタ１１２１から供給された情報に基づき、入室又は退室を許可するか否かを判断する。このように、本発明の半導体装置を用いることにより、利便性を向上させた入退室管理システムを提供することができる。なお、本明細書において、リーダ／ライタとは、リーダ機能及びライタ機能を有する装置のみでなく、リーダ機能またはライタ機能を有する通信装置を含む。
【０２３６】
なお、本実施の形態の構成は他の実施の形態の構成と組み合わせて用いることが可能である。
【０２３７】
（実施の形態１１）
本実施の形態では、本発明の半導体装置の使用形態について上記実施の形態とは異なる構造に関して図２５〜図２７を参照して説明する。具体的には、表示手段を有する半導体装置に関して説明する。
【０２３８】
まず、表示手段として、画素部に発光素子を設けた場合に関して図２５を参照して説明する。なお、図２５（Ａ）は本発明の表示手段を有する半導体装置の一例を示す上面図を示しており、図２５（Ｂ）は図２５（Ａ）の鎖線ａ−ｂ間及びｃ−ｄ間で切断した断面図を示している。
【０２３９】
図２５（Ａ）に示すように、本実施の形態で示す表示手段を有する半導体装置は、基板５０１上に設けられた走査線駆動回路５０２、信号線駆動回路５０３および画素部５０４等を有している。また、画素部５０４を基板５０１と共に挟むように対向基板５０６が設けられ、基板５０１と対向基板５０６は、シール材５０５により貼り合わされている。走査線駆動回路５０２、信号線駆動回路５０３および画素部５０４には、基板５０１上に上記実施の形態で示したいずれかの構造を有する半導体素子が設けられている。
【０２４０】
走査線駆動回路５０２および信号線駆動回路５０３は、外部入力端子となるフレキシブルプリント配線基板５０７（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ：ＦＰＣ）からビデオ信号、クロック信号、スタート信号、リセット信号等を受け取る。図にはフレキシブルプリント配線基板５０７しか示されていないが、このフレキシブルプリント配線基板５０７にはプリント配線基盤が取り付けられていても良い。
【０２４１】
また、ここでは信号線駆動回路５０３または走査線駆動回路５０２として、上記実施の形態で示したように、素子形成層を積層させた半導体集積回路を用いることができる。このように素子形成層を積層させて作製した半導体集積回路を設けることによって、信号線駆動回路５０３または走査線駆動回路５０２が占有する面積を小さくすることができるため、画素部５０４の面積を広く形成することが可能となる。
【０２４２】
図２５（Ｂ）は、図２５（Ａ）の鎖線ａ−ｂ間とｃ−ｄ間の断面の模式図を示しており、ここでは、基板５０１上に設けられた信号線駆動回路５０３と画素部５０４の構造を示している。信号線駆動回路５０３には、上記実施の形態で示したいずれかの構造を有するｎ型の半導体素子５１１ａとｐ型の半導体素子５１１ｂとを組み合わせたＣＭＯＳ回路を有する半導体集積回路５１０が形成されている。半導体集積回路５１０は、上記実施の形態で説明したいずれかの方法を適用し、第１の素子形成層乃至第ｎの素子形成層（図では第２の素子形成層）を積層させて作製する。そして、第１の素子形成層乃至第ｎの素子形成層に設けた開口部に導電性ペーストを滴下することにより貫通配線１２６を形成し、第１の素子形成層乃至第ｎの素子形成層に設けられた複数のｎ型の半導体素子５１１ａ、またはｐ型の半導体素子５１１ｂを電気的に接続することにより、走査線駆動回路５０２、および信号線駆動回路５０３等を構成する。
【０２４３】
また、走査線駆動回路５０２や信号線駆動回路５０３等の駆動回路は、ＣＭＯＳ回路、ＰＭＯＳ回路もしくはＮＭＯＳ回路で形成しても良く、上記実施の形態で示した本発明の半導体集積回路を適用することも可能である。また、本実施の形態では、基板５０１上に走査線駆動回路５０２や信号線駆動回路５０３等の駆動回路を形成したドライバー一体型を示すが、必ずしもその必要はなく、基板５０１上ではなく外部に駆動回路を形成することもできる。
【０２４４】
また、画素部５０４は、発光素子５１６と当該発光素子５１６を駆動するための半導体素子５１１ｃとを含む複数の画素により形成されている。半導体素子５１１ｃの構成については、特に限定されない。また、ここでは、半導体素子５１１ｃのソース領域またはドレイン領域に接続されている導電層５１２に接続するように第１の電極５１３が設けられ、当該第１の電極５１３の端部を覆うように絶縁層５０９が形成されている。絶縁層５０９は、複数の画素において隔壁として機能している。そして、第１の電極５１３上に発光層５１４が形成され、当該発光層５１４上に第２の電極５１５が形成されている。これら第１の電極５１３、発光層５１４および第２の電極５１５の積層構造により発光素子５１６が設けられている。
【０２４５】
絶縁層５０９は、ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。また、絶縁層５０９の被覆性を良好なものとするため、その上端部または下端部に曲率を有する曲面が形成されるように設ける。例えば、絶縁層５０９の材料としてポジ型の感光性アクリルを用いた場合、絶縁層５０９の上端部のみに曲率半径（０．２μｍ〜３μｍ）を有する曲面を持たせることが好ましい。絶縁層５０９としては、感光性の光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。他にも、絶縁層５０９としてエポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン等の有機材料やシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。
【０２４６】
また、上記実施の形態で示したように、絶縁層５０９にプラズマ処理を行い、当該絶縁層５０９を酸化または窒化することによって、絶縁層５０９の表面を改質して緻密な膜を得ることも可能である。絶縁層５０９の表面を改質することによって、当該絶縁層５０９の強度が向上し開口部等の形成時におけるクラックの発生やエッチング時の膜減り等の物理的ダメージを低減することが可能となる。さらに、絶縁層５０９の表面が改質されることによって、当該絶縁層５０９上に設けられる発光層５１４との密着性等の界面特性が向上する。
【０２４７】
また、第１の電極５１３および第２の電極５１５は、一方を陽極として用い、他方を陰極として用いる。
【０２４８】
陽極として用いる場合には、仕事関数の大きい材料を用いることが望ましい。例えば、インジウム錫酸化物膜、珪素を含有したインジウム錫酸化物膜、酸化インジウムに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合したターゲットを用いてスパッタ法により形成した透明導電膜、酸化亜鉛（ＺｎＯ）膜、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、陽極を積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれる。
【０２４９】
また、陰極として用いる場合には、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、または窒化カルシウム）を用いることが好ましい。なお、陰極として用いる電極を透光性とする場合には、電極として、膜厚を薄くした金属薄膜と、透明導電膜（インジウム錫酸化物膜、珪素を含有したインジウム錫酸化物膜、酸化インジウムに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合したターゲットを用いてスパッタ法により形成した透明導電膜、酸化亜鉛（ＺｎＯ）膜等）との積層を用いるのが良い。
【０２５０】
ここでは第１の電極５１３を陽極として透光性を有するインジウム錫酸化物を用い、基板５０１側から光を取り出す構造とする。なお、第２の電極５１５に透光性を有する材料を用いることにより対向基板５０６側から光りを取り出す構造としても良いし、第１の電極５１３および第２の電極５１５を透光性を有する材料で設けることによって、基板５０１および対向基板５０６の両側に光りを取り出す構造（両面射出）とすることも可能である。
【０２５１】
また、発光層５１４は、低分子化合物、または高分子化合物（オリゴマー、デンドリマーを含む）等による単層または積層構造を、蒸着マスクを用いた蒸着法、インクジェット法、スピンコート法等によって形成することができる。
【０２５２】
また、ここではシール材５０５で対向基板５０６を基板５０１と貼り合わせることにより、基板５０１、対向基板５０６、およびシール材５０５で囲まれた空隙５０８に発光素子５１６が備えられた構造になっている。なお、空隙５０８には、不活性気体（窒素やアルゴン等）が充填される場合の他、シール材５０５で充填される構成も含むものとする。
【０２５３】
なお、シール材５０５にはエポキシ系樹脂を用いるのが好ましい。また、シール材５０５はできるだけ水分や酸素を透過しない材料を用いることが望ましい。また、対向基板５０６に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、ポリエステルフィルム、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
【０２５４】
なお、本発明の表示手段を有する半導体装置としては、上述したように画素部に発光素子用いた構成に限られず、画素部に液晶を用いた半導体装置も含まれる。画素部に液晶を用いた場合の半導体装置を図２６に示す。
【０２５５】
ここで、図２６に示す半導体装置は、図２５（Ａ）に示したものと同様の上面構造を有し、図２５（Ａ）における鎖線ａ−ｂ間とｃ−ｄ間の断面図を示している。図２６に示す半導体装置は、上記例同様、基板５０１上に設けられた走査線駆動回路５０２、信号線駆動回路５０３および画素部５０４等を有している。また、画素部５０４を基板５０１と共に挟むように対向基板５０６が設けられ、基板５０１と対向基板５０６は、シール材５０５により貼り合わされている。走査線駆動回路５０２および信号線駆動回路５０３は、外部入力端子となるフレキシブルプリント配線基板５０７からビデオ信号、クロック信号、スタート信号、リセット信号等を受け取る。
【０２５６】
ここでは信号線駆動回路５０３または走査線駆動回路５０２として、上記実施の形態で示したように、素子形成層を積層させた半導体集積回路を用いる。
【０２５７】
図２６において、信号線駆動回路５０３には、上記実施の形態で示したいずれかの構造を有するｎ型の半導体素子５１１ａとｐ型の半導体素子５１１ｂとを組み合わせたＣＭＯＳ回路を有する半導体集積回路５１０が形成されている。半導体集積回路５１０は、上記実施の形態で説明したいずれかの方法を適用し、第１の素子形成層乃至第ｎの素子形成層（図では第２の素子形成層）を積層させて作製する。そして、第１の素子形成層乃至第ｎの素子形成層に設けた開口部に導電性ペーストを滴下することにより貫通配線１２６を形成し、第１の素子形成層乃至第ｎの素子形成層に設けられた複数のｎ型の半導体素子５１１ａ、ｐ型の半導体素子５１１ｂを電気的に接続することにより、走査線駆動回路５０２、および信号線駆動回路５０３等を構成する。
【０２５８】
また、図２６に示すように、半導体装置の画素部５０４には、導電層５１２および第１の電極５１３を覆うように設けられた配向膜５２１と対向基板５０６側に設けられた配向膜５２３との間に液晶５２２が設けられている。そして、液晶５２２中に第１の電極５１３と第２の電極５２４との間の距離（セルギャップ）を制御するためにスペーサ５２５が設けられている。また、第２の電極５２４が対向基板５０６に設けられており、第１の電極５１３と第２の電極５２４間に設けられた液晶に加える電圧を制御することで、光の透過率を制御し、像の表示を行うことができる。
【０２５９】
本実施の形態で示した半導体装置において、画素部の半導体素子５１１ｃは、半導体集積回路を構成する第１の素子形成層と同時に形成することができる。そして、半導体集積回路５１０が形成される部分のみに、第２の素子形成層乃至第ｎの素子形成層を積層させることによって走査線駆動回路５０２、または信号線駆動回路５０３等を形成することができる。このように、本実施の形態で示す表示手段を有する半導体装置の形態としては、画素部に発光素子で設けることもできるし、液晶で設けることもできる。
【０２６０】
また、図２５、図２６では、基板上に走査線駆動回路や信号線駆動回路等の駆動回路を作り込んで形成するドライバー一体型を示したが、基板上に直接形成するのではなく基板に駆動回路を貼り合わせて形成することもできる。この場合の表示装置の一例に関して図２７を参照して説明する。図２７（Ａ）は、外部に駆動回路を有する半導体装置の斜視図を示し、図２７（Ｂ）は図２７（Ａ）におけるＡ−Ｂ間の断面の模式図を示している。
【０２６１】
図２７（Ａ）に示すように本例の半導体装置は、上記例同様、基板５０１上に設けられた画素部５０４、および半導体集積回路によって形成される走査線駆動回路、信号線駆動回路等を有している。そして、画素部５０４を基板５０１と共に挟むように対向基板５０６が設けられ、基板５０１と対向基板５０６は、シール材５０５により貼り合わされている。
【０２６２】
また、図２７（Ｂ）に示すように、半導体装置は、基板５０１上に半導体集積回路５３１ａが接着して設けられ、接続フィルムとして機能するフレキシブルプリント配線基板５０７上に半導体集積回路５３１ｂが接着して設けられている。画素部５０４と半導体集積回路５３１ａとは、基板５０１上の第１の導電層５３２を介して接続されている。半導体集積回路５３１ａと半導体集積回路５３１ｂとは、基板５０１上の第２の導電層５３３とフレキシブルプリント配線基板５０７上の第３の導電層５３４を介して接続されている。
【０２６３】
このような、半導体集積回路５３１ａと第１の導電層５３２、または、半導体集積回路５３１ｂと第３の導電層５３４との接続には、上記実施の形態でも説明した、導電性粒子３１１を含む接着性樹脂３１２で構成される異方性導電材料を用いることができる。また、上記の接続は異方性導電材料の他にも、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤、ＡＣＰ等の導電性を有する接着剤、ＡＣＦ等の導電性を有するフィルムや半田接合等を用いて行うこともできる。
【０２６４】
本発明の半導体集積回路を用いることによって、半導体装置の高集積化を実現することができ、作製工程にかかる時間を短縮することが可能となる。
【０２６５】
（実施の形態１２）
本発明により作製される電子機器について図２８を参照しつつ説明する。
【０２６６】
図２８（Ａ）に示すテレビジョン８００１は、表示部８００２や駆動回路等を含んでいる。上記実施の形態に示した半導体装置の構造や作製方法を表示部８００２や駆動回路などに適用することによって、本発明の半導体装置の使用形態の一つであるテレビジョンを作製することができる。
【０２６７】
図２８（Ｂ）に示す情報端末機器８１０１は、表示部８１０２や電子制御回路、入出力インターフェース等を含んでいる。上記実施の形態に示した半導体装置の構造や作製方法を表示部８１０２や電子制御回路などに適用することによって、本発明の半導体装置の使用形態の一つである情報端末機器を作製することができる。
【０２６８】
図２８（Ｃ）に示すビデオカメラ８２０１は、表示部８２０２や画像処理回路等を含んでいる。上記実施の形態に示した半導体装置の構造や作製方法を表示部８２０２や画像処理回路などに適用することによって、本発明の半導体装置の使用形態の一つであるビデオカメラを作製することができる。
【０２６９】
図２８（Ｄ）に示す電話機８３０１は、表示部８３０２や無線通信回路等を含んでいる。上記実施の形態に示した半導体装置の構造や作製方法を表示部８３０２や無線通信回路などに適用することによって、本発明の半導体装置の使用形態の一つである電話機を作製することができる。
【０２７０】
図２８（Ｅ）に示す携帯型のテレビジョン８４０１は、表示部８４０２や駆動回路、無線通信回路等を含んでいる。上記実施の形態に示した半導体装置の構造や作製方法を表示部８４０２や駆動回路、無線通信回路などに適用することによって、本発明の半導体装置の使用形態の一つである携帯型のテレビジョンを作製することができる。またテレビジョンとしては、携帯電話機などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの（例えば４０インチ以上）まで、幅広いものに、本発明を適用することができる。
【０２７１】
なお、本発明に係る電子機器は、図２８（Ａ）〜（Ｅ）に限定されず、表示部や駆動回路部等に複数の半導体素子を含むものが含まれる。
【０２７２】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適用することが可能である。また、本発明の半導体集積回路を用いることによって、半導体装置の高集積化を実現することができ、作製工程にかかる時間を短縮することが可能となる。本発明の半導体集積回路を電子機器に採用することで、高性能な電子機器を安価に提供することができる。
【０２７３】
（実施の形態１３）
また、本発明の半導体集積回路は、作製した基板から剥離することによって、可撓性を有する状態とすることができる。以下に、可撓性を有する半導体集積回路を含む半導体装置の具体例に関して図２９を参照して説明する。
【０２７４】
図２９（Ａ）はディスプレイ４１０１であり、支持台４１０２、表示部４１０３を含む。表示部４１０３は可撓性を有する基板を用いて形成されており、軽量で薄型のディスプレイを実現できる。また、表示部４１０３を湾曲させることも可能であり、支持台４１０２から取り外して湾曲した壁に沿ってディスプレイを取り付けることも可能である。上記実施の形態で示した半導体集積回路または半導体装置を、表示部４１０３や周辺の駆動回路等の集積回路に用いることによって、本発明の半導体装置の使用形態の一つである可撓性を有するディスプレイを作製することができる。このように、可撓性を有するディスプレイは、フラットな面はもちろん湾曲した部分にも設置することが可能となるため、様々な用途に用いることができる。
【０２７５】
図２９（Ｂ）は巻き取り可能なディスプレイ４２０１であり、表示部４２０２を含む。上記実施の形態で示した半導体集積回路または半導体装置を、表示部４２０２や駆動回路等の集積回路に用いることによって、本発明の半導体装置の使用形態の一つである、巻取りが可能で薄型の大型ディスプレイを作製することができる。巻き取り可能なディスプレイ４２０１は可撓性を有する基板を用いて形成されているため、表示部４２０２と共に折り畳んだり、巻き取ったりして持ち運ぶことが可能である。そのため、巻き取り可能なディスプレイ４２０１が大型である場合でも折り畳んだり、巻き取ったりして鞄に入れて持ち運ぶことができる。
【０２７６】
図２９（Ｃ）は、シート型のコンピュータ４４０１であり、表示部４４０２、キーボード４４０３、タッチパッド４４０４、外部接続ポート４４０５、電源プラグ４４０６等を含んでいる。上記実施の形態で示した半導体集積回路または半導体装置を、表示部４４０２や駆動回路、情報処理回路等の集積回路に用いることによって、本発明の半導体装置の使用形態の一つである、薄型またはシート型のコンピュータを作製することができる。表示部４４０２は可撓性を有する基板を用いて形成されており、軽量で薄型のコンピュータを実現できる。また、シート型のコンピュータ４４０１の本体部分に収納スペースを設けることによって表示部４４０２を本体に巻き取って収納することが可能である。また、キーボード４４０３も可撓性を有するように設けることによって、表示部４４０２と同様にシート型のコンピュータ４４０１の収納スペースに巻き取って収納することができ、持ち運びが便利になる。また、使用しない場合にも折り畳むことによって場所をとらずに収納することが可能となる。
【０２７７】
図２９（Ｄ）は、２０〜８０インチの大型の表示部を有する表示装置４３００であり、操作部であるキーボード４３０２、表示部４３０１、スピーカー４３０３等を含む。また、表示部４３０１は可撓性を有する基板を用いて形成されており、キーボード４３０２を取り外して表示装置４３００を折り畳んだり巻き取ったりして持ち運ぶことが可能である。また、キーボード４３０２と表示部４３０１との接続は無線で行うことができ、例えば、湾曲した壁に沿って表示装置４３００を取り付けながらキーボード４３０２で無線によって操作することができる。
【０２７８】
図２９（Ｄ）に示す例では、上記実施の形態で示した半導体集積回路または半導体装置を、表示部４３０１や表示部の駆動回路、表示部とキーボードとの間の通信を制御する無線通信回路等の集積回路に用いている。これによって、本発明の半導体装置の使用形態の一つである、薄型の大型表示装置を作製することができる。
【０２７９】
図２９（Ｅ）は電子ブック４５０１であり、表示部４５０２、操作キー４５０３等を含む。またモデムが電子ブック４５０１に内蔵されていても良い。表示部４５０２は可撓性基板を用いて形成されており、折り曲げたり巻き取ったりすることができる。そのため、電子ブックの持ち運びも場所をとらずに行うことができる。さらに、表示部４５０２は文字等の静止画像はもちろん動画も表示することが可能となっている。
【０２８０】
図２９（Ｅ）に示す例では、上記実施の形態で示した半導体集積回路または半導体装置を、表示部４５０２や駆動回路、制御回路等の集積回路に用いている。これによって、本発明の半導体装置の使用形態の一つである、薄型の電子ブックを作製することができる。
【０２８１】
図２９（Ｆ）はＩＣカード４６０１であり、表示部４６０２、接続端子４６０３等を含む。表示部４６０２は可撓性基板を用いて軽量、薄型のシート状になっているため、カードの表面に張り付けて形成することができる。また、ＩＣカードが非接触でデータの受信が行える場合に外部から取得した情報を表示部４６０２に表示することが可能となっている。
【０２８２】
図２９（Ｆ）に示す例では、上記実施の形態で示した半導体集積回路または半導体装置を、表示部４６０２や無線通信回路等の集積回路に用いている。これによって、本発明の半導体装置の使用形態の一つである、薄型のＩＣカードを作製することができる。
【０２８３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器や情報表示手段に用いることが可能である。
【０２８４】
（実施の形態１４）
本実施の形態は、上記実施の形態で説明したように、素子形成層を積層させ、各層を貫通配線によって接続する方法を適用して半導体集積回路を作製する具体的な例を説明する。詳細には、本実施の形態では揮発性メモリであるＳＲＡＭのメモリセルを例にとって半導体集積回路を作製する例を示す。
【０２８５】
図３０（Ａ）には、ＳＲＡＭのブロック図を示す。ＳＲＡＭ８２０は、メモリセルが行列に配置されるメモリセルアレイ８２１、指定したアドレスを解読するローデコーダ８２２及びカラムデコーダ８２３、カラムデコーダの出力からメモリセルアレイのアドレスを選択するセレクタ８２４、ならびにデータの読み書きを制御するＲ／Ｗ回路８２５を有する。
【０２８６】
図３０（Ｂ）には、メモリセルアレイを構成する１つのメモリセルをトランジスタレベルで示す。ＳＲＡＭのメモリセルは、メモリセルを選択するための２つの選択トランジスタ８０１、８０２（Ｎ型トランジスタ）と、情報を記憶する二つのインバータ、すなわち二組のＮ型トランジスタ８０４、８０６およびＰ型トランジスタ８０３、８０５によって構成される。したがって、ＳＲＡＭの１つのメモリセルは、４つのＮ型トランジスタおよび２つのＰ型トランジスタの６つのトランジスタを有する。
【０２８７】
選択トランジスタ８０１は、高濃度不純物領域のどちらか一方（ソース電極、またはドレイン電極のどちらか一方）が、ビット線８０８に接続され、選択トランジスタ８０２は、高濃度不純物領域のどちらか一方（ソース電極、またはドレイン電極のどちらか一方）が、ビットｂ線８０９に接続されている。また、２つの選択トランジスタ８０１、８０２のゲート電極はワード線８０７に接続される。
【０２８８】
また、選択トランジスタ８０１において、ビット線８０８と接続されていない方の高濃度不純物領域は、Ｐ型トランジスタ８０５およびＮ型トランジスタ８０６によって構成されるインバータの入力部、ならびに、Ｐ型トランジスタ８０３およびＮ型トランジスタ８０４によって構成されるインバータの出力部と接続される。また、選択トランジスタ８０２において、ビットｂ線８０９と接続されていない方の高濃度不純物領域は、Ｐ型トランジスタ８０５およびＮ型トランジスタ８０６によって構成されるインバータの出力部、ならびに、Ｐ型トランジスタ８０３およびＮ型トランジスタ８０４によって構成されるインバータの入力部と接続される。
【０２８９】
次に、上記構成を有するメモリセルを、本発明を適用して作製する方法について図３１を用いて説明する。図３０（Ｂ）で示したメモリセルの回路図は、接続関係を有したまま下段にＮ型トランジスタのみを配置し、上段にＰ型トランジスタのみを配置して、図３１（Ａ）の様に書き換えることができる。
【０２９０】
図３１（Ａ）に示される回路を、本発明を適用して作製した例を図３１（Ｂ）に示す。図３１（Ａ）に示される回路図において、下段で示された部分をＮ型トランジスタを有する第１の素子形成層８１０で形成し、上段で示された部分をＰ型トランジスタを有する第２の素子形成層８１１で形成する。第２の素子形成層８１１には開口部を形成する。第１の素子形成層８１０と第２の素子形成層８１１とを積層して貼り合わせ、第２の素子形成層８１１の開口部に貫通配線８１３を形成することにより、第１の素子形成層８１０と第２の素子形成層８１１とを電気的に接続することができる。
【０２９１】
図３１（Ｂ）において、選択トランジスタ８０１およびＮ型トランジスタ８０４の高濃度不純物領域８４２、８４３が、貫通配線を介してＰ型トランジスタ８０３の高濃度不純物領域８４４と接続される。同様に、選択トランジスタ８０２およびＮ型トランジスタ８０６の高濃度不純物領域８４６、８４７が、貫通配線を介してＰ型トランジスタ８０５の高濃度不純物領域８４８と接続される。
【０２９２】
ここで図３１（Ｂ）は、各トランジスタのソース電極またはドレイン電極を構成する高濃度不純物領域の接続関係のみを示し、ゲート電極の接続関係は示していない。第２の導電層、または第３の導電層によって形成される配線の引き回しによって、図３１（Ａ）に示される接続関係にすることができる。
【０２９３】
このようなＳＲＡＭを構成する半導体集積回路は、上記実施の形態で説明した方法を適用して作製することができる。
【０２９４】
また、メモリセルにおいて、インバータを構成するＮ型トランジスタ８０４、８０６と、選択トランジスタ８０１、８０２とは、他の回路との接続関係や機能が異なる。例えば、選択トランジスタはビット線８０８およびビットｂ線８０９を介してセレクタと接続され、メモリセルに記憶されているデータの読み出しや書き込み時に動作する。一方、インバータを構成するＮ型トランジスタ８０４、８０６は、同じくインバータを構成するＰ型トランジスタ８０３、８０５、選択トランジスタ、および接地電圧を供給する配線と接続され、データの記憶保持のために機能する。このように、各トランジスタの機能に応じて半導体集積回路を形成する層の構成を決める例を、図３２、図３３を用いて説明する。
【０２９５】
図３２は当該半導体集積回路の等価回路図であり、図３３はそのような回路構成を有する半導体集積回路の断面図である。以下の説明ではこれらの図面を参照して説明する。
【０２９６】
選択トランジスタがビット線８０８、またはビットｂ線８０９を介して接続するセレクタが、図３２（Ａ）及び図３３（Ａ）に示す、Ｎ型トランジスタ８１６、８１８とＰ型トランジスタ８１７、８１９で構成されるアナログスイッチの場合、第１の素子形成層８２８にアナログスイッチを構成するＰ型トランジスタ８１７、８１９、第２の素子形成層８２９にアナログスイッチを構成するＮ型トランジスタ８１６、８１８を有するように形成する。さらに、ビット線８０８およびビットｂ線８０９を第１の素子形成層８２８に作製する。第２の素子形成層８２９のＮ型トランジスタ８１６、８１８と、第１の素子形成層８２８にあるビット線８０８およびビットｂ線８０９との接続は、貫通配線８１３により行うことができる。
【０２９７】
さらに、図３２（Ｂ）及び図３３（Ｂ）で示すように第１の素子形成層８２８に選択トランジスタ８０１、８０２（Ｎ型トランジスタ）、第２の素子形成層８２９にインバータを構成するＰ型トランジスタ８０３、８０５、第３の素子形成層８３０にインバータを構成するＮ型トランジスタ８０４、８０６を有するように形成することができる。第１の素子形成層８２８、第２の素子形成層８２９、第３の素子形成層８３０の接続は貫通配線８１３によって行う。
【０２９８】
このように、回路を形成するトランジスタを積層構造で作製することで回路面積を小さくすることができる。また、セレクタと選択トランジスタとを接続するビット線８０８及びビットｂ線８０９を第１の素子形成層８２８のみを用いて形成することで、配線長を短くすることができる。同様に、選択トランジスタと接続するカラムデコーダを第１の素子形成層８２８に形成することで、各回路とメモリセルとを接続する配線の長さを短くすることができる。このように、配線の長さを短くすることで、消費電力を低減し、動作速度を向上させることができる。
【０２９９】
また、インバータを構成するＮ型トランジスタの高濃度不純物領域の一方は接地電圧（基準電圧、接地、０Ｖ、ＶＳＳとも呼ばれる）が供給され、インバータを構成するＰ型トランジスタの高濃度不純物領域の一方は電源電圧が供給される。したがって、第２の素子形成層には電源電圧が供給される配線が形成され、第３の素子形成層には接地電圧が供給される配線が形成される。これらの配線を異なる素子形成層に形成する。好ましくは、素子形成層を貼り合わせたときに配線が上下に重ならないように形成することで、配線間に生じる寄生容量を低減し、動作速度を向上させることができる。
【０３００】
このように、回路の動作を考慮して半導体集積回路を構成する各素子形成層を形成することができる。
【図面の簡単な説明】
【０３０１】
【図１】本発明の半導体集積回路を作製する方法を説明する図。
【図２】本発明の半導体集積回路を作製する方法を説明する図。
【図３】本発明の半導体集積回路を作製する方法を説明する図。
【図４】本発明の半導体集積回路を作製する方法を説明する図。
【図５】本発明の半導体集積回路を作製する方法を説明する図。
【図６】本発明の半導体集積回路を作製する方法を説明する図。
【図７】本発明の半導体集積回路を作製する方法を説明する図。
【図８】本発明の半導体集積回路を作製する方法を説明する図。
【図９】本発明の半導体集積回路を作製する方法を説明する図。
【図１０】本発明の半導体集積回路を作製する方法を説明する図。
【図１１】本発明の半導体集積回路を作製する方法を説明する図。
【図１２】本発明の半導体集積回路を作製する方法を説明する図。
【図１３】本発明の半導体集積回路を作製する方法を説明する図。
【図１４】本発明の半導体集積回路を作製する方法を説明する図。
【図１５】本発明の半導体装置の構成例を説明する図。
【図１６】本発明の半導体装置の構成例を説明する図。
【図１７】本発明の半導体集積回路を作製する方法を説明する図。
【図１８】本発明の半導体集積回路を作製する方法を説明する図。
【図１９】本発明の半導体集積回路を作製する方法を説明する図。
【図２０】本発明の半導体装置の構成例を説明する図。
【図２１】本発明の半導体装置の構成例を説明する図。
【図２２】本発明の半導体装置の使用形態例を説明する図。
【図２３】本発明の半導体装置の構成例を説明する図。
【図２４】本発明の半導体装置の使用形態例を説明する図。
【図２５】本発明の半導体装置の構成例を説明する図。
【図２６】本発明の半導体装置の構成例を説明する図。
【図２７】本発明の半導体装置の構成例を説明する図。
【図２８】本発明の半導体装置の構成例を説明する図。
【図２９】本発明の半導体装置の構成例を説明する図。
【図３０】本発明の半導体集積回路の構成例を説明する図。
【図３１】本発明の半導体集積回路の構成例を説明する図。
【図３２】本発明の半導体集積回路の構成例を説明する図。
【図３３】本発明の半導体集積回路の構成例を説明する図。
【符号の説明】
【０３０２】
９０ 半導体層
９１ ゲート絶縁層
９２ 第１の導電層
９３ 不純物領域
９４ 不純物領域
９５ チャネル形成領域
９６ 半導体素子
９７ 第４の絶縁層
１００ 基板
１０１ 第１の絶縁層
１０２ 剥離層
１０３ 第２の絶縁層
１０４ コンタクトホール
１０５ コンタクトホール
１０６ コンタクトホール
１０７ コンタクトホール
１０８ コンタクトホール
１０９ コンタクトホール
１１０ 開口部
１１１ 第２の導電層
１１２ 第２の導電層
１１３ 第２の導電層
１１４ 第２の導電層
１１５ 第２の導電層
１１６ 第２の導電層
１１７ 第５の絶縁層
１１８ 剥離層除去領域
１１９ 接着層
１２０ 第６の絶縁層
１２１ 第ｎの素子形成層
１２２ 第１の素子形成層
１２４ 開口部
１２５ 導電性ペースト
１２６ 貫通配線
１２７ 第２の導電層
１２９ 貫通配線
１３０ 支持基板
１４０ 第２の導電層
１４１ 第５の絶縁層
１４３ 開口部
１５０ 第５の絶縁層
１５３ 第ｎの素子形成層
１５４ 第１の素子形成層
１５５ 導電性材料
１５６ 導電性粒子
１５７ 第２の導電層
１５８ 開口部
１６０ 第２の導電層
１６１ 第２の導電層
１６２ 第２の導電層
１６３ 第２の導電層
１６４ 第２の導電層
１６５ 第２の導電層
１６６ 第２の導電層
１６８ 開口部
２０５ａ 半導体素子
２０５ｂ 半導体素子
２０５ｃ 半導体素子
２１４ 導電層
２１５ 第５の絶縁層
２１９ 導電膜
２２１ 基板
２３０ 記憶素子
２３１ 第４の導電層
２３２ 記憶層
２３３ 第５の導電層
３００ 半導体装置
３０１ 基板
３０２ 導電膜
３０３ 半導体集積回路
３０３ａ 半導体集積回路
３０３ｂ 半導体集積回路
３０３ｃ 半導体集積回路
３０３ｄ 半導体集積回路
３１１ 導電性粒子
３１２ 接着性樹脂
３２１ 基板
３２２ 導電膜
３２３ 半導体集積回路
３３５ 半導体素子
３３７ 第１のシート材
３３８ 第２のシート材
３８０ 第３の導電層
３８１ 第７の絶縁層
６０１ 第１の基板
６０２ 第１の素子形成層
６０３ 第２の基板
６０４ 剥離層
６０５ 第２の素子形成層
６０６ 開口部
６０７ 第３の基板
６０８ 第３の素子形成層
６０９ 第ｎの基板
６１０ 第ｎの素子形成層
６１１ 導電性ペースト
６１２ 貫通配線
６１３ 第ｎ−１の素子形成層
６１４ 半導体集積回路
【技術分野】
【０００１】
本発明は、半導体素子を積層して形成する半導体集積回路に関する。
【背景技術】
【０００２】
集積回路が形成された半導体基板を積層することによって、半導体集積回路の高集積化を図る技術の開発が進められている。このような半導体を積層して形成された半導体集積回路は、集積回路が形成された半導体基板を順次積層することにより製造されている。半導体を積層して形成された半導体集積回路は、それぞれの半導体基板に集積回路を形成し、その半導体基板を薄片化するなどして積層している。（例えば、特許文献１、２参照）。
【特許文献１】特開平６−６１４１８号公報
【特許文献２】特開２００１−１８９４１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の、半導体を積層して形成された半導体集積回路の製造方法は、エッチング等により半導体基板の一部に開口部を形成した後、半導体基板を裏面から研磨することで貫通孔（スルーホールともいう）を形成する。そして、その貫通孔に蒸着またはメッキによって配線を形成することで、各半導体基板に形成された集積回路を接続している。
【０００４】
このように、半導体基板にスルーホールを形成する工程、または半導体基板を裏面から研磨する工程には、非常に長い時間を要し生産性を低下させる要因となる。また、半導体基板にスルーホールを形成する工程、または裏面から研磨する工程は、粉塵が発生しそれにより集積回路に不良が発生する要因ともなっている。また、半導体を積層して形成された半導体集積回路は、半導体基板を積層する構造であるため、厚い構成となり機械的な柔軟性に劣っている。
【０００５】
本発明は、半導体を積層して形成された集積回路の生産性を向上させることを目的とする。また、半導体を積層して形成された集積回路の薄型化を図り、機械的な柔軟性を有する半導体集積回路の作製方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、複数の基板上に剥離層を形成し、剥離層上に半導体素子、および貫通配線のための開口部を形成する。そして、半導体素子を有する層を基板から剥離し、重ね合わせて積層し、開口部に導電性を有する材料を充填して貫通配線を形成することによって半導体集積回路を作製することを要旨とする。なお、本明細書において、開口部は、半導体素子を有する層を貫通して形成されている。また、開口部の下層に位置する半導体素子を有する層の一部が導電性を有している。さらに、開口部の側面が導電性を有していても良い。また、貫通配線（単に配線とも表記する）を形成するとは、開口部に導電性を有する材料を充填し、上下の半導体素子を有する層を電気的に接続させることをいう。
【０００７】
本発明の半導体集積回路の作製方法は、第１の基板上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子を有する第１の素子形成層を形成し、第２の基板上に、剥離層を形成し、剥離層上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第２の素子形成層を形成し、第２の素子形成層を第２の基板から剥離して、第１の素子形成層上に貼り合わせ、開口部に配線を形成して、第１の素子形成層と第２の素子形成層を電気的に接続することを特徴とする。
を特徴とする。
【０００８】
また、本発明の半導体集積回路の作製方法は、第１の基板上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子を有する第１の素子形成層を形成し、第２の基板上に、第１の剥離層を形成し、第１の剥離層上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第２の素子形成層を形成し、第２の素子形成層を第２の基板から剥離して、第１の素子形成層上に貼り合わせ、第２の素子形成層に設けられた開口部に配線を形成して、第１の素子形成層と第２の素子形成層を電気的に接続し、第３の基板上に、第２の剥離層を形成し、第２の剥離層上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第３の素子形成層を形成し、第３の素子形成層を第３の基板から剥離して、第２の素子形成層上に貼り合わせ、第３の素子形成層に設けられた開口部に配線を形成して、第１乃至第３の素子形成層を電気的に接続させることを特徴とする。
【０００９】
また、本発明の半導体集積回路の作製方法は、第１の基板上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子を有する第１の素子形成層を形成し、第２の基板上に、第１の剥離層を形成し、第１の剥離層上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第２の素子形成層を形成し、第２の素子形成層を第２の基板から剥離して、第１の素子形成層上に貼り合わせ、第３の基板上に、第２の剥離層を形成し、第２の剥離層上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第３の素子形成層を形成し、第３の素子形成層を第３の基板から剥離して、第２の素子形成層に設けられた開口部と第３の素子形成層に設けられた開口部が略一致するように、第２の素子形成層上に貼り合わせ、第２の素子形成層に設けられた開口部、及び、第３の素子形成層に設けられた開口部に配線を形成して、第１乃至第３の素子形成層を電気的に接続させることを特徴とする。
【００１０】
本発明の半導体集積回路は、絶縁層に上下を挟まれた半導体層で形成される半導体素子を有する第１の素子形成層と、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第２の素子形成層と、が積層され、開口部には、配線が形成されていることを特徴とする。
【００１１】
また、本発明の半導体集積回路は、絶縁層に上下を挟まれた半導体層で形成される半導体素子を有する第１の素子形成層と、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第２の素子形成層と、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第３の素子形成層と、が積層され、第１乃至第３の素子形成層は、第２の素子形成層に設けられた開口部と第３の素子形成層に設けられた開口部とが略一致するように貼り合わされ、開口部には、それぞれ配線が形成されていることを特徴とする。
【００１２】
なお、本明細書において剥離層とは、複数の半導体素子を有する層を基板から剥離しやすくする層を意味する。
【発明の効果】
【００１３】
本発明は、基板上に、絶縁層に挟まれる半導体層で形成される半導体素子を含む集積回路を形成し、それを基板から剥離した後に積層することで、半導体を積層して形成された集積回路の薄型化を図ることができる。また、プラスチックなどの可撓性基板に本発明の半導体集積回路を作製することで、薄くて軽く、柔軟性を有する半導体装置を形成することが可能となる。
【００１４】
また、数マイクロメートルから数百マイクロメートルの厚さがある半導体基板にスルーホールを形成する工程が省略されるので、生産性を向上させることができる。すなわち、半導体基板にスルーホールを形成するために半導体基板の研磨を行う必要が無いので、ゴミの発生を抑制でき、半導体集積回路の汚染を防止することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下の実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
本実施の形態に係る半導体集積回路は、複数の基板上の各々に、半導体素子を有する層（以下、素子形成層とも表記する）を形成している。当該半導体素子を有する層を剥離して、一つの基板上に重ねて貼り合わせることによって本実施の形態にかかる半導体集積回路を作製する。基板から半導体素子を有する層を剥離するため、基板上に剥離層を形成し、剥離層上に半導体素子を有する層を形成する。また、重ねて貼り合わせた半導体素子を有する層は、貫通配線によって上層または下層と電気的に接続される。
【００１７】
本実施の形態では、本発明の半導体集積回路を作製する方法についての概要を、図１〜図３を用いて説明する。
【００１８】
図１（Ａ）に示すように、第１の基板６０１上に、半導体素子を有する第１の素子形成層６０２を形成する。第１の素子形成層６０２は、半導体素子を有する層を積層させて形成される半導体集積回路の最下層となる。半導体集積回路を、第１の基板６０１上に作製する場合は第１の基板６０１上に剥離層を設けず、第１の素子形成層６０２を形成することができる。第１の素子形成層６０２を第１の基板６０１から剥離して他の基板上に貼り合わせ、半導体集積回路を形成する場合には、第１の基板６０１と第１の素子形成層６０２との間には剥離層を形成する。本実施の形態では、第１の基板６０１上に剥離層を設けず第１の素子形成層６０２を形成する例を示す。
【００１９】
次に、図１（Ｂ）に示すように、第２の基板６０３上に、剥離層６０４、及び半導体素子を有する第２の素子形成層６０５を形成する。第２の素子形成層６０５は、貫通配線のための開口部６０６を有する。同様に、第３の基板６０７上に、剥離層６０４、及び半導体素子を有する第３の素子形成層６０８を形成する。第３の素子形成層６０８は、第２の素子形成層６０５と同様、貫通配線のための開口部６０６を有する。
【００２０】
このようにして、半導体集積回路を形成するために必要な数だけ素子形成層を形成する。例えば、素子形成層を３層積層させる場合には、第１の基板、第２の基板、第３の基板上の各々に、第１の素子形成層から第３の素子形成層を形成する。なお、第２の素子形成層および第３の素子形成層は、貫通配線のための開口部を有する。
【００２１】
本実施の形態では、第１の基板６０１乃至第ｎ（ｎ≧２）の基板６０９上の各々に、第１の素子形成層６０２乃至第ｎの素子形成層６１０を形成し、ｎ層の素子形成層を積層させて半導体集積回路を作製する例を示す（図１（Ｂ）参照）。ここで、第２の基板６０３乃至第ｎの基板６０９上に剥離層６０４を形成した上に、第２の素子形成層６０５乃至第ｎの素子形成層６１０を形成する。また、第２の素子形成層６０５乃至第ｎの素子形成層６１０は、貫通配線のための開口部６０６を有する。
【００２２】
次に、図１（Ｃ）に示すように、第２の基板６０３乃至第ｎの基板６０９上に形成された、第２の素子形成層６０５乃至第ｎの素子形成層６１０を剥離する。
【００２３】
そして、図２（Ａ）に示すように、第２の基板６０３から剥離した第２の素子形成層６０５を、第１の素子形成層６０２上に貼り合わせる。そして、図２（Ｂ）に示すように、第２の素子形成層６０５に設けられた開口部６０６に導電性を有する材料を充填する。本実施の形態では、導電性を有する材料として導電性ペースト６１１を用いて、開口部６０６へ滴下する。導電性ペースト６１１が滴下された開口部６０６には、貫通配線６１２が形成され、（図２（Ｃ））第１の素子形成層６０２と第２の素子形成層６０５とを電気的に接続する。
【００２４】
同様に、図２（Ｃ）に示すように、第３の基板６０７から剥離した第３の素子形成層６０８を、第２の素子形成層６０５上に貼り合わせる。そして、図２（Ｄ）に示すように、第３の素子形成層６０８に設けられた開口部６０６に導電性ペースト６１１を滴下することで貫通配線６１２を形成し、第２の素子形成層６０５と第３の素子形成層６０８とを電気的に接続する。
【００２５】
上記の工程を繰り返し、最後に、図２（Ｅ）に示すように、第ｎの基板６０９から剥離した第ｎの素子形成層６１０を、第ｎ−１の素子形成層６１３上に貼り合わせる。そして、図２（Ｆ）に示すように、第ｎの素子形成層６１０に設けられた開口部６０６に導電性ペースト６１１を滴下することで貫通配線６１２を形成し、第ｎの素子形成層６１０と第ｎ−１の素子形成層６１３とを電気的に接続することで、複数の半導体素子を有する層を重ねて貼り合わせた半導体集積回路６１４を作製することができる（図２（Ｇ）参照）。なお、本明細書において接続されているとは、電気的に接続されていることと同義である。
【００２６】
第２の基板６０３から第２の素子形成層６０５を剥がし取るための境界を作る剥離層６０４は、積層時に物理的に密着性が低い積層関係を有する膜、または加熱やレーザ光照射、紫外線照射等、何らかの処理により性質が変化して脆弱化するような膜、もしくは積層された膜同士の密着性を低下することができる膜を用いる。そして、その密着性の低下した膜の界面から、第２の基板６０３と第２の素子形成層６０５とを剥離することができる。例えば、貴金属のように酸化し難い金属膜と酸化膜（例えば珪素の酸化膜）とは密着性が低いことが知られている。これを利用し、第２の基板６０３上に剥離層６０４として金属膜および珪素の酸化膜を積層し、その上に第２の素子形成層６０５を形成することによって、金属膜と珪素の酸化膜との界面で、第２の基板６０３から第２の素子形成層６０５を剥離することができる。
【００２７】
第２の基板６０３上に形成する剥離層６０４の材料、および第２の基板６０３から第２の素子形成層６０５を剥離する方法としては、下記のような例を挙げることができる。
【００２８】
（１）第２の基板６０３上に剥離層６０４として、単層もしくは積層の金属酸化膜を設ける。そして、加熱またはレーザ光照射等により剥離層６０４である金属酸化膜を脆弱化させ、第２の基板６０３と第２の素子形成層６０５とを剥離する。ここで、第２の基板６０３としてガラス基板や石英基板のように透光性を有する基板を用いた場合、基板裏面からレーザ照射を行うことができる。加熱またはレーザ照射により金属酸化膜が脆弱化するのは、当該金属酸化膜が結晶化されるためであると考えられる。
【００２９】
（２）第２の基板６０３上に剥離層６０４として水素を含む非晶質珪素膜を設ける。そして、加熱またはレーザ光の照射により剥離層６０４を脆弱化させる、または剥離層６０４をエッチングにより除去することで、第２の基板６０３と第２の素子形成層６０５とを剥離する。
【００３０】
（３）第２の基板６０３上に、（剥離層６０４を設けず）第２の素子形成層６０５を設ける。そして、第２の基板６０３を裏面から研磨して薄くするもしくは除去する、またはエッチングにより基板を除去することにより第２の素子形成層６０５を得る。例えば、第２の基板６０３として石英基板を用いた場合、ＨＦ溶液、ＨＦ蒸気、ＣＨＦ３、またはＣ４Ｆ８とＨ２との混合ガス等を用いたエッチングで基板を除去することができる。また、第２の基板６０３としてシリコン基板を用いた場合には、ＮＦ３、ＢｒＦ３、ＣｌＦ３等のフッ化ハロゲンガスによるエッチングで基板を除去することができる。
【００３１】
（４）第２の基板６０３上に剥離層６０４として金属膜および金属酸化膜を積層して設ける。そして、加熱またはレーザ照射等により金属酸化膜を脆弱化させ、その後、剥離層６０４の一部をエッチングにより除去し、脆弱化された金属酸化膜と金属膜との界面において物理的に剥離する。剥離層６０４のエッチングは、例えば、剥離層６０４をタングステン（Ｗ）やモリブデン（Ｍｏ）等の金属を用いて形成した場合、アンモニア過水等の溶液、ＣＣｌ４などを代表とする塩素系ガス、または、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガスとＯ２の混合ガス等を用いることができる。また、剥離層６０４をアルミニウム（Ａｌ）やチタン（Ｔｉ）等の金属を用いて形成した場合、酸性溶液、またはＣｌ２ガスをエッチングに用いることができる。なお、剥離層６０４として形成した金属酸化膜または非晶質珪素膜を脆弱化させる工程、または剥離層６０４をエッチングする工程を経ずに物理的に剥離することもできる。
【００３２】
剥離層を物理的に剥離する方法としては、例えば、第２の基板６０３端部に切り込みを入れ、第２の基板６０３と第２の素子形成層６０５との間に剥離するための切っ掛けを作り、そこから第２の素子形成層６０５を引き剥がすことができる。
【００３３】
ここでは、第２の基板６０３上に形成した剥離層６０４及び第２の素子形成層６０５の説明をした。その他に、上記方法を適用して、第２の基板６０３乃至第ｎの基板６０９上の各々に、剥離層６０４及び第２の素子形成層６０５乃至第ｎの素子形成層６１０を形成し、当該第２の素子形成層６０５乃至第ｎの素子形成層６１０を剥離することもできる。
【００３４】
また、上記第２の素子形成層６０５を第１の素子形成層６０２と接着し、第ｎの素子形成層６１０を第ｎ−１の素子形成層６１３に接着する方法は、接着層を開口部６０６以外の部分に選択的に形成し、上下の層を接着することができる。接着層としては、絶縁性を有する無機化合物や有機化合物等を用い、単層もしくは積層構造で用いることができる。さらには、ポリイミドやエポキシ、アクリル等の有機化合物を主原料とする材料（例えば、それらを主原料とする永久性の厚膜レジスト、等）を使用することも可能である。また、接着層として異方性導電材料を用いても良い。異方性導電性材料を用いた場合には、接着層を選択的に形成する必要がなく好ましい。
【００３５】
開口部６０６は、上記で説明したように、導電性ペースト６１１を滴下して上下の層を電気的に接続し、貫通配線６１２を形成するために形成される。したがって、第ｎの素子形成層６１０の開口部６０６周辺、および第ｎの素子形成層６１０の開口部６０６の下に位置する第ｎ−１の素子形成層６１３の最表面には導電層を形成し、導電性ペースト６１１を滴下したときに上下の層が電気的に接続する形状および構造とする。
【００３６】
また、導電性ペースト６１１の滴下として最も容易に考えられる方法としては、スピンコート法を用いて層上の全面に塗布する方法があげられる。この方法を適用する場合、必要であるなら、スピンコート法による導電性ペースト６１１の塗布後に、塗布した面を拭き、不要な導電性ペースト６１１を除去する工程を追加しても良い。また、インクジェットに代表されるような液滴吐出法、スクリーン印刷法等を用いて、開口部６０６に選択的に導電性ペースト６１１を滴下する方法を適用することもできる。
【００３７】
ここで導電性ペースト６１１とは、粒径が数十マイクロメートル以下の導電性粒子を有機樹脂に溶解又は分散させたものを指す。導電性粒子としては、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、およびチタン（Ｔｉ）、等の金属粒子、ハロゲン化銀の微粒子、またはカーボンブラック等を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤、及び被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、フェノール樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、貫通配線６１２の形成にあたり、開口部６０６に導電性ペースト６１１を滴下した後には焼成することが好ましい。例えば、導電性ペースト６１１の材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下の粒子）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより導電性ペースト６１１を硬化させて貫通配線６１２を形成することができる。
【００３８】
また、上記で説明した工程では、各々の層を貼り合わせ、導電性ペースト６１１を滴下する工程を繰り返す例を示したが、この方法に限定されず、全部の層を積層させてから一度に導電性ペースト６１１を滴下して貫通配線６１２を形成しても良い。具体的には、図３（Ａ）に示すように、第２の基板６０３乃至第ｎの基板６０９上に、第２の素子形成層６０５乃至第ｎの素子形成層６１０をそれぞれ形成し、図３（Ｂ）に示すように、第２の素子形成層６０５乃至第ｎの素子形成層６１０を剥離する。そして、図３（Ｃ）に示すように、第１の基板６０１上に形成されている第１の素子形成層６０２上に、第２の素子形成層６０５乃至第ｎの素子形成層６１０をすべて貼り合わせる。そして、図３（Ｄ）に示すように、第２の素子形成層６０５乃至第ｎの素子形成層６１０に形成されている開口部６０６に導電性ペースト６１１を滴下することで貫通配線６１２を形成し、積層させたすべての層を電気的に接続することができる。
【００３９】
この場合は、図３に示すように、第２の素子形成層６０５乃至第ｎの素子形成層６１０を重ね合わせたときに、各々の層に設けられた開口部６０６が略一致するように作製されている。なお、本明細書において、略一致とは、素子形成層を重ね合わせる際のアライメントの誤差を考慮したものであり、下層の素子形成層と、上層の素子形成層とが電気的に接続する範囲内において、各層に設けられた開口部の重なりにずれが生じても良い。
【００４０】
このように、上記で説明した方法を用いて半導体集積回路を作製することによって、基板を貫通するスルーホールを形成する工程や基板の裏面研磨の工程を経ずに貫通配線を形成することができるため、スループットを向上させることができる。また、基板の裏面研磨を行わないため、ゴミの発生を抑制でき、半導体素子および半導体集積回路の汚染を防止することができる。
【００４１】
さらに、基板を貫通するスルーホールを形成することなく、または、裏面研磨を行わずに、半導体素子を複数有する層を基板から剥離して積層するため、半導体素子を複数有する層を作製する基板を再利用することができる。これは、半導体集積回路を低コストで作製する一つの方法となる。
【００４２】
また、複数の半導体素子を有する層を基板から剥離して積層するため、半導体集積回路の厚さを薄くすることが可能である。さらには、可撓性を有する基板に半導体集積回路を作製する、または、半導体集積回路が基板を有さない構成とすることで、薄くて軽く、柔軟性を有する半導体装置を作製することができる。
【００４３】
（実施の形態２）
本実施の形態では、上記実施の形態１で説明した半導体集積回路を構成する第１乃至第ｎの素子形成層を作製する方法、およびそれらの素子形成層を積層して半導体集積回路を作製する方法について、図４〜図１０を用いて説明する。ここで、図４〜図９は基板断面図を示し、図１０は基板上面図を示す。
【００４４】
まず、上記実施の形態１における第２乃至第ｎの素子形成層を作製する方法について説明する。はじめに、基板１００の一方の面上に第１の絶縁層１０１を形成する。次に、第１の絶縁層１０１上に剥離層１０２を形成する。続いて、剥離層１０２上に第２の絶縁層１０３を形成する（図４（Ａ）参照）。
【００４５】
基板１００は、絶縁性の表面を有する基板であり、例えば、ガラス基板、石英基板、樹脂（プラスチック）基板、サファイア基板、上面に絶縁膜を有したシリコンウェハや金属板等である。好適には、基板１００として、ガラス基板又はプラスチック基板を用いるとよい。ガラス基板やプラスチック基板は、１辺が１メートル以上で四角形状などの所望の形状のものを作製することが容易である。例えば、四角形状で、１辺が１メートル以上のガラス基板やプラスチック基板を用いると、作製する半導体集積回路が四角形状であるため生産性を大幅に向上させることができる。このような利点は、円形で、最大で直径が３０センチメートル程度のシリコン基板を用いる場合と比較すると、大きな優位点である。
【００４６】
第１の絶縁層１０１及び第２の絶縁層１０３は、気相成長法（ＣＶＤ法）やスパッタリング法等により、珪素の酸化物、珪素の窒化物、窒素を含む珪素の酸化物、酸素を含む珪素の窒化物などを材料として形成する。また、第１の絶縁層１０１及び第２の絶縁層１０３は積層構造であってもよい。第１の絶縁層１０１は、基板１００からの不純物元素が上層に侵入してしまうことを防止する役目を担う。但し、第１の絶縁層１０１は、必要がなければ形成しなくても良い。
【００４７】
剥離層１０２は、スパッタリング法等により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）等から選択された元素または前記元素を主成分とする合金材料若しくは合金も含む化合物材料を含む層の、単層又は積層を形成する。なお、珪素を含む層に含まれる珪素は、非晶質、微結晶、多結晶のいずれでもよい。
【００４８】
剥離層１０２が単層構造の場合、好ましくは、タングステン、モリブデン、タングステンとモリブデンの混合物、タングステンの酸化物、タングステンの窒化物、タングステンの酸化窒化物、タングステンの窒化酸化物、モリブデンの酸化物、モリブデンの窒化物、モリブデンの酸化窒化物、モリブデンの窒化酸化物、タングステンとモリブデンの混合物の酸化物、タングステンとモリブデンの混合物の窒化物、タングステンとモリブデンの混合物の酸化窒化物、タングステンとモリブデンの混合物の窒化酸化物のいずれかを含む層を形成する。
【００４９】
剥離層１０２を積層構造で形成する場合、例えば、１層目としてタングステン、モリブデン、またはタングステンとモリブデンの混合物を含む層のいずれか１層を形成し、２層目として、タングステンの酸化物、窒化物、酸化窒化物、もしくは窒化酸化物、または、モリブデンの酸化物、窒化物、酸化窒化物、もしくは窒化酸化物、またはタングステンとモリブデンの混合物の酸化物、窒化物、酸化窒化物、もしくは窒化酸化物を形成することができる。これらの酸化物や酸化窒化物は、１層目の表面を酸素プラズマ処理、またはＮ２Ｏプラズマ処理することによって形成することができる。
【００５０】
剥離層１０２として、タングステン等の金属を含む層と当該金属の酸化物を含む層との積層構造を形成する場合、金属を含む層上に酸化珪素を含む層を形成することで、金属を含む層と酸化珪素を含む層との界面に当該金属の酸化物を含む層が形成されることを利用しても良い。
【００５１】
また、タングステン等の金属を含む層の表面を、熱酸化処理、酸素プラズマ処理、またはオゾン水等酸化力の強い溶液での処理等を行い、金属を含む層上に当該金属の酸化物を含む層を形成した後、その上層に窒化珪素層、酸化窒化珪素層、または窒化酸化珪素層を形成することができる。これは、上記金属の窒化物、酸化窒化物、および窒化酸化物を含む層を形成する場合も同様である。なお、剥離層１０２は、後の工程で作製する導電層とエッチングの選択比がとれるような材料を選択することが好ましい。
【００５２】
次に、第２の絶縁層１０３上に複数の半導体素子９６を形成する。半導体素子としてはトランジスタ、ダイオード、コンデンサ、バイポーラトランジスタ等が挙げられる。ここでは一例として、半導体素子として複数の薄膜トランジスタを形成した場合を示す（図４（Ｂ）参照）。
【００５３】
複数の半導体素子９６の各々は、半導体層９０、ゲート絶縁層９１、第１の導電層９２（ゲート電極ともいう）を有する。半導体層９０は、ソース又はドレインとして機能する不純物領域９３、９４、およびチャネル形成領域９５を有する。不純物領域９３、９４には、Ｎ型を付与する不純物元素（例えばリン（Ｐ）、砒素（Ａｓ））、又はＰ型を付与する不純物元素（例えばボロン（Ｂ））が添加されている。不純物領域９４は、低濃度不純物領域（ＬＤＤ：Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ領域）である。低濃度不純物領域を設けることによってオフ電流の発生を抑制することができる。
【００５４】
本実施の形態では、複数の半導体素子９６の各々は、半導体層９０上にゲート絶縁層９１が設けられ、ゲート絶縁層９１上に第１の導電層９２が設けられたトップゲート型の構造を示している。しかし、複数の半導体素子９６の構成は、特定の構成に限定されず様々な形態をとることができる。例えば、第１の導電層９２上にゲート絶縁層９１が設けられ、ゲート絶縁層９１上に半導体層９０が設けられたボトムゲート型や、半導体層９０の上下にゲート絶縁層を介して導電層が設けられている構造であってもよい。このように、半導体層９０の上下に第１の導電層９２を設ける構造にすることにより、チャネル領域が増えるため、電流値を大きくする、または、空乏層ができやすくなるため、Ｓ値を小さくすることができる。また、複数の半導体素子９６から選択された１つ又は複数の半導体素子は、ゲート電極が２つ以上あり、チャネル形成領域が２つ以上あるマルチゲート型の半導体素子であってもよい。マルチゲート構造にすることにより、オフ電流を低減する、または、トランジスタの耐圧を向上させて信頼性を良くする、または、飽和領域での動作時にドレインとソース間の電圧が変化してもドレインとソース間の電流があまり変化せずにフラットな特性にするなどの効果がある。さらに、チャネル形成領域（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい。チャネル形成領域（もしくはその一部）にソース電極やドレイン電極が重なっている構造にすることにより、チャネル形成領域の一部に電荷がたまって、動作が不安定になることを防ぐことができる。
【００５５】
なお、本実施の形態では複数の半導体素子９６として薄膜トランジスタを作製する例を示すが、本発明においてトランジスタは様々な形態のトランジスタを適用させることが出来、適用可能なトランジスタの種類に限定はない。したがって、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるトランジスタ、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ等を適用することができる。または、ＺｎＯ、ａ−ＩｎＧａＺｎＯなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用してもよい。なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。
【００５６】
また、半導体集積回路を構成する複数の半導体素子９６は、トランジスタ、またはダイオード（ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ダイオード接続のトランジスタなど）、等を組み合わせた回路を構成する。例えば、トランジスタを、論理回路を構成するスイッチとして用いる場合、そのトランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているトランジスタやマルチゲート構造にしているトランジスタ等がある。
【００５７】
また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲートとソース間の電圧の絶対値を大きくできるため、トランジスタがスイッチとしての機能を果たし易くなるからである。なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。ＣＭＯＳ型のスイッチにすると、スイッチを介して出力する電圧（つまりスイッチへの入力電圧）が、出力電圧に対して、高い場合や、低い場合など、状況が変化する場合においても、適切に動作させることが出来る。
【００５８】
さらに、基板上に設ける複数の半導体素子９６は、トランジスタのみに限定されることなく、作製する半導体装置の機能によって様々な種類の素子を形成することができる。例えば、非接触で情報の送受信を行う半導体装置（例えばＲＦＩＤ、ＩＣタグ等）を形成する場合には、基板上に、容量、抵抗、インダクタ、ダイオード、等の素子を形成することができる。また、データを記憶する機能を有する半導体装置（メモリ、または記憶装置とも言う）を形成する場合には、基板上にトランジスタ、および記憶素子を形成することができる。ここで記憶素子は、要求される半導体装置の特性に応じて様々な形状、機能を有する。例えば、有機物を有する層を二つの導電層で挟んだ形状の記憶素子や、浮遊ゲートを有するトランジスタ型の記憶素子を形成することが可能である。
【００５９】
次に、複数の半導体素子９６上に、第４の絶縁層９７を形成する（図４（Ｂ）参照）。第４の絶縁層９７は、気相成長法、スパッタリング法、ＳＯＧ（スピン オン グラス）法、液滴吐出法（例えば、インクジェット法）等の任意の成膜方法を用いて、珪素の酸化物、珪素の窒化物、ポリイミド、アクリル、シロキサン、オキサゾール樹脂等を材料に用いて形成する。シロキサンは、例えば、シリコンと酸素との結合で骨格構造が構成され、置換基に、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）、フルオロ基、又は少なくとも水素を含む有機基とフルオロ基を用いたものである。オキサゾール樹脂は、例えば、感光性ポリベンゾオキサゾール等である。オキサゾール樹脂は、ポリイミド等の比誘電率（３．２〜３．４程度）と比較すると、比誘電率が低いため（２．９程度）、寄生容量の発生を抑制し、高速動作を行うことができる。
【００６０】
本実施の形態では、複数の半導体素子９６上に、第４の絶縁層９７として２層の絶縁層を形成する例を示すが、本発明はこの構成に制約されない。言い換えれば、複数の半導体素子９６上に設けられる絶縁層の数は制約されない。絶縁層を単層で形成した場合、作製工程が簡略化される。一方、絶縁層を積層で形成した場合は、単層で形成した場合より半導体素子に加わる応力を緩和することができる。
【００６１】
次に、第４の絶縁層９７にコンタクトホール１０４〜１０９を形成する（図４（Ｃ）参照）。コンタクトホール１０４〜１０９を形成する方法については特に限定されない。例えば、レジスト等により形成されたマスクを第４の絶縁層９７上に設けた後、第４の絶縁層９７をエッチングすることによってコンタクトホール１０４〜１０９を形成することができる。
【００６２】
また、第４の絶縁層９７をエッチングすることによって、第２の絶縁層１０３の一部が露出するように開口部１１０を形成する。開口部１１０の形成は、コンタクトホール１０４〜１０９と同時に形成することもでき、別に形成することもできる。
【００６３】
開口部１１０をコンタクトホール１０４〜１０９と同時に形成する場合、上記コンタクトホール１０４〜１０９の形成と同時に、第４の絶縁層９７をエッチングすることによって、第２の絶縁層１０３の一部が露出するように開口部１１０を形成する。
【００６４】
開口部１１０をコンタクトホール１０４〜１０９とは別に形成する場合、上記コンタクトホール１０４〜１０９の形成後に、第４の絶縁層９７をエッチングすることによって、第２の絶縁層１０３の一部が露出するように開口部１１０を形成する。また、開口部１１０をコンタクトホール１０４〜１０９と別に形成する場合、後に示す工程で、第４の絶縁層９７、およびコンタクトホール１０４〜１０９上に第２の導電層を形成した後、第４の絶縁層９７、および第２の絶縁層１０３をエッチングすることによって、剥離層１０２の一部が露出するように開口部１１０を形成することもできる。
【００６５】
本実施の形態では、開口部１１０をコンタクトホール１０４〜１０９と同時に形成する例を示す。
【００６６】
開口部１１０を形成する方法については特に限定されない。例えば、上記コンタクトホール１０４〜１０９の形成と同様、レジスト等により形成されたマスクを第４の絶縁層９７上に設けた後、第４の絶縁層９７をエッチングすることによって開口部１１０を形成することができる。開口部１１０を形成するためのエッチング方法について特に限定はなく、ウェットエッチング法、ドライエッチング法、又は両方を組み合わせた方法を用いてもよい。
【００６７】
なお、一般的なエッチング方法を適用することによって開口部１１０を形成すると、開口部側面が基板に対して７０°〜８０°程度の角度で形成されるが、本実施の形態では、エッチング条件を適度に設定することによって、開口部１１０の側面が基板に対して１０°〜６０°の角度であることが好ましい。より好ましくは、３０°〜５０°の角度になるように形成する。この角度にすることによって、後に形成する第２の導電層を開口部１１０の側面に形成することが容易となる。ただし、本発明の実施はこの構造に限定されるものではない。
【００６８】
続いて、第４の絶縁層９７、コンタクトホール１０４〜１０９、および開口部１１０上に第２の導電層１１１〜１１６を形成する（図４（Ｄ）参照）。第２の導電層１１１〜１１５は、複数の半導体素子９６の各々のソース（ソース領域、ソース電極ともいう）又はドレイン（ドレイン領域、ドレイン電極ともいう）に接続され、第２の導電層１１５の一部及び第２の導電層１１６は、開口部１１０の側面に形成される。
【００６９】
第２の導電層１１１〜１１６は、スパッタリング法等により、チタン、タングステン、クロム、アルミニウム、タンタル、ニッケル、ジルコニウム、ハフニウム、バナジウム、イリジウム、ニオブ、鉛、白金、モリブデン、コバルト又はロジウム等から選択された元素、又はこれらの元素を主成分とする合金材料、又はこれらの元素を主成分とする酸化物や窒化物などの化合物材料で、単層又は積層で形成する。第２の導電層１１１〜１１６の積層構造の例を挙げると、例えば、チタン、アルミニウム、チタンの３層構造、チタン、窒化チタン、アルミニウム、チタン、窒化チタンの５層構造、チタン、窒化チタン、シリコンが添加されたアルミニウム、チタン、窒化チタンの５層構造等がある。第２の導電層１１１〜１１６を積層で形成することによって、ソース又はドレインとの接触抵抗を低くすることができる。さらに、第２の導電層１１１〜１１６に加わる応力を緩和することができる。
【００７０】
ここで、開口部１１０の説明として、図４（Ｄ）のＡ−Ｂに対応する上面図を図１０（Ａ）に示す。開口部１１０は、第４の絶縁層９７および第２の絶縁層１０３上に第２の導電層１６０が形成されている。なお、第２の導電層１６０は、図４（Ｄ）の第２の導電層１１５及び１１６を上面から見たものに対応する。また、開口部１１０底面は、第２の導電層１６０と第４の絶縁層９７に覆われておらず、第２の絶縁層１０３が露出した構造となっている。ここでは、開口部の底面に設けられている穴（第２の絶縁層１０３が露出した部分）は一つであるが、例えば、図１０（Ｂ）に示すように底面に第２の導電層１６０を複数形成し、開口部１１０の底面をメッシュ状としてもよい。また、ここでは開口部１１０及びその底面の穴の形状は矩形状であるが、円形や多角形状等でもよい。なお、ここでの矩形状や多角形状とは、角部が丸まっている形状も含む。
【００７１】
なお、開口部１１０の大きさは、後の工程で用いる導電性を有する材料に含まれる導電性粒子の大きさや、開口部１１０を設けるときのエッチング工程に費やす時間などを考慮して形成すればよい。言い換えれば、後の工程で用いる導電性を有する材料に含まれる導電性粒子が開口部１１０を通過できる程度の大きさであり、かつ工程にかかる時間を考慮して開口部１１０の大きさを選択すればよい。なお具体的には、１μｍ以上であることが好ましい。また、半導体素子を形成するスペース等を考慮して、開口部１１０は５０μｍ以下であることが望ましい。
【００７２】
上記工程により、第２の基板乃至第ｎの基板上に第２の絶縁層１０３、複数の半導体素子９６、第４の絶縁層９７、第２の導電層１１１〜１１６、および開口部１１０を有する、第２の素子形成層乃至第ｎの素子形成層を形成することができる。
【００７３】
次に、第４の絶縁層９７と第２の導電層１１１〜１１６上に、第５の絶縁層１１７を選択的に形成する（図５（Ａ）参照）。第５の絶縁層１１７は、開口部１１０上には形成しないため、第２の導電層１１５、１１６の一部は露出している。第５の絶縁層１１７は、半導体素子を有する層を貼り合わせるためにも機能するため、接着層とも記載する。また、第５の絶縁層１１７は接着層として用いるため、後の工程で行われる剥離の後、および他の層との貼り合わせの時に形成することもできる。本実施の形態では、剥離工程よりも前に第５の絶縁層１１７を形成する例を示す。
【００７４】
第５の絶縁層１１７は、下記のように様々な方法を用いて形成することができる。例えば、感光性の永久レジストをスリットコーターで作製し、露光と現像をすることによって形成することができる。また、永久レジストのドライフィルムを貼り付けた後、露光と現像をすることによって形成することもできる。または、エポキシ樹脂、アクリル樹脂及びポリイミド樹脂等の絶縁性の樹脂により、５〜２００μｍ、好適には１５〜３５μｍの厚さでスクリーン印刷法、液滴吐出法等を用いて形成することもできる。なお、スクリーン印刷法、液滴吐出法を用いることによって第５の絶縁層１１７の膜厚を均一に形成することが可能である。好ましくは、スクリーン印刷法を用いるとよい。スクリーン印刷法は、作製時間を短縮することができ、装置が安価であるからである。なお、第５の絶縁層１１７を形成した後、必要に応じて、加熱処理を行う。
【００７５】
次に、開口部１１０の底面で露出している第２の絶縁層１０３、およびその下の剥離層１０２の一部をエッチング剤によって除去することによって、剥離層が除去された剥離層除去領域１１８を形成する（図５（Ａ）参照）。ここでは、第２の絶縁層１０３、および剥離層１０２をエッチングによって除去する例を示すが、第２の絶縁層１０３のみを除去し、剥離層１０２を除去する工程を行わなくても良い。後の剥離工程が可能である場合、時間を短縮することができるため、剥離層１０２のエッチング工程を削減することが好ましい。
【００７６】
また、上記で示したように、第２の導電層を形成した後、または第５の絶縁層１１７を形成した後に開口部１１０を形成する場合は、開口部１１０を形成するときに第２の絶縁層１０３をエッチングにより除去することができるため、上記した第２の絶縁層１０３のエッチング工程を省略することができる。またこの場合は、開口部１１０を形成するときに、剥離層１０２の一部を除去し、剥離層除去領域１１８を形成することも可能である。
【００７７】
次に、第５の絶縁層１１７上に、支持基板１３０を設ける（図５（Ｂ）参照）。支持基板１３０は、第６の絶縁層１２０と接着層１１９が積層された基板である。接着層１１９は、加熱処理により接着力が低下する熱可塑性樹脂であり、例えば、加熱によって軟化する材料、加熱により膨張するマイクロカプセルや発泡剤を混入した材料、熱硬化性樹脂に熱溶融性や熱分解性を付与した材料、水の侵入による界面強度劣化やそれに伴って吸水性樹脂が膨張する材料を用いて形成される。本明細書において、第６の絶縁層１２０と接着層１１９とをあわせた支持基板を、熱剥離型の支持基板とも記載する。
【００７８】
また、熱剥離型の支持基板の代わりに、加熱処理によって接着力が低下するフィルムからなる熱剥離フィルムや、ＵＶ（紫外線）照射を行うことによって、接着力が低下するＵＶ（紫外線）剥離フィルム等を用いてもよい。ＵＶフィルムは、第６の絶縁層１２０とＵＶ（紫外線）照射を行うことによって粘着力が弱くなる接着層１１９が積層されたフィルムである。
【００７９】
次に、支持基板１３０を用いて、基板１００から第２の素子形成層乃至第ｎの素子形成層を剥離する（図５（Ｃ）参照）。基板１００から、第ｎの素子形成層１２１の剥離は、剥離層１０２の内部又は剥離層１０２と第２の絶縁層１０３を境界として行われる。図５に図示する構成では、剥離層１０２と第２の絶縁層１０３の間を境界として剥離が行われた場合を示す。このように、支持基板１３０を用いることにより剥離工程を容易にかつ短時間で行うことができる。
【００８０】
次に、加熱処理を行って、支持基板１３０から第ｎの素子形成層１２１を分離する（図６（Ａ）参照）。上述したように、支持基板１３０は、熱剥離型の基板であるため、加熱処理により支持基板１３０と第５の絶縁層１１７の間の接着力を低下させ、支持基板１３０から第ｎの素子形成層１２１を分離することができる。
【００８１】
続いて、半導体素子を有する第１の素子形成層１２２、および第２の素子形成層乃至第ｎの素子形成層１２１を積層することによって、複数の半導体素子を有する半導体集積回路を形成する（図６（Ｂ）参照）。図６（Ｂ）では、第１の素子形成層１２２乃至第ｎの素子形成層１２１（ｎ＝３）の３層を積層した構造を示す。しかし、本発明はこの構造に限定されるものではなく、素子形成層は、２層であってもよいし、３層以上であってもよく、実施者が使用目的にあわせて選択すればよい。
【００８２】
また、上記工程は、第１の素子形成層１２２と第２の素子形成層１２１とを積層させて貼り合わせた後、第２の素子形成層１２１と支持基板１３０とを分離することもできる。その後、第３乃至第ｎの素子形成層１２１を積層させてもよい。この場合は、素子形成層の貼り合わせの工程、および支持基板１３０との分離の工程を交互に繰り返し行うことになる。このように、上記で説明した半導体集積回路の作製方法は、作製が容易になるように工程順序を変えても良い。
【００８３】
ここで図６は、半導体素子を有する第１の素子形成層１２２が開口部を有し、さらに上記実施の形態１において図３で説明したように、第１の素子形成層１２２乃至第ｎの素子形成層（ここでは第ｎの素子形成層１２１（ｎ＝３））を積層して貼り合わせたときに、各層の開口部が略一致するように設けられている例を示す。この場合、第５の絶縁層１１７は開口部以外の場所に選択的に形成されている。
【００８４】
上記のように、複数の半導体素子を有する層が積層された半導体集積回路において、最下層である第１の素子形成層１２２は、上記で説明した上層となる第２の素子形成層乃至第ｎの素子形成層と同様の方法を適用して作製すれば良い。また、第１の素子形成層１２２は、剥離層１０２および開口部１１０を設けずに作製してもよい。
【００８５】
しかしながら、最下層である第１の素子形成層１２２は、上層となる第２の素子形成層乃至第ｎの素子形成層と同様、剥離層１０２および開口部１１０を設けて形成することもできる。例えば、第１の素子形成層１２２を、ガラス基板や半導体基板を用いて形成した後、基板から剥離し、プラスチック基板やフイルム等に貼り合わせることで、半導体集積回路を作製基板から他の基板へ移し替えることができる。このように、第１の素子形成層１２２を作製基板から他の基板へ移し替えることで、薄くて柔らかい半導体集積回路を形成することができる。
【００８６】
本実施の形態では、このように、最下層となる第１の素子形成層１２２の作製方法を図７を用いて説明する。第１の素子形成層１２２は、図５で説明した半導体素子を有する第２の素子形成層乃至第ｎの素子形成層と同様、基板上に複数の半導体素子９６、第４の絶縁層９７、コンタクトホール、および開口部を形成する。そして、コンタクトホール、および開口部上に第２の導電層１１１〜１１４及び第２の導電層１４０を形成する（図７（Ａ）参照）。
【００８７】
次に、第４の絶縁層９７と第２の導電層１１１〜１１４、第２の導電層１４０上に、第５の絶縁層１４１を選択的に形成する（図７（Ｂ）参照）。第５の絶縁層１４１は、上記第５の絶縁層１１７と同様、開口部１４３上には形成しないため、第２の導電層１４０の一部は露出している。第５の絶縁層１４１は、積層した素子形成層同士を接着する接着層としても機能する。
【００８８】
第１の素子形成層を形成する場合は、少なくとも剥離層１０２の一部が露出するように、剥離用の開口部７８を形成する（図７（Ｃ）参照）。この工程は、処理時間が短い点から、レーザビームの照射により行うのが好ましい。レーザビームは、第５の絶縁層１４１の表面から、第１の絶縁層１０１、剥離層１０２、第２の絶縁層１０３、第４の絶縁層９７、および第５の絶縁層１４１に対して照射される。そして、第２の絶縁層１０３、第４の絶縁層９７、および第５の絶縁層１４１には、剥離用の開口部７８が設けられる。図７（Ｃ）において図示する構成では、レーザビームが、第１の絶縁層１０１にまで達し、第１の絶縁層１０１、剥離層１０２、第２の絶縁層１０３、第４の絶縁層９７、および第５の絶縁層１４１に剥離用の開口部７８が形成された場合を示す。なお、レーザビームは、基板１００まで達してもよい。
【００８９】
上記のレーザビームを照射する工程では、アブレーション加工が用いられる。アブレーション加工とは、レーザビームを照射した部分、つまり、レーザビームを吸収した部分の分子結合が光分解して切断され、気化する現象を用いた加工である。つまり、レーザビームを照射して、絶縁層を形成する分子の分子間結合を光分解で切断し、気化させることにより、剥離用の開口部７８を形成している。
【００９０】
また、レーザビームは、紫外光領域である１５０〜３８０ｎｍの波長の固体レーザを用いるとよい。好ましくは、１５０〜３８０ｎｍの波長のＮｄ：ＹＶＯ４レーザを用いるとよい。その理由は、１５０〜３８０ｎｍの波長のＮｄ：ＹＶＯ４レーザは、他の高波長側のレーザに比べ、光が絶縁層に吸収されやすく、アブレーション加工が可能であるからである。また、加工部の周辺に影響を与えず、加工性がよいからである。このように、剥離用の開口部７８を設けることで、剥離工程を容易にすることができる。
【００９１】
なお、図７（Ｃ）で示す剥離用の開口部７８は必ずしも設ける必要はなく、この工程を省略して図７（Ｄ）の工程に移ることもできる。
【００９２】
開口部７８を形成する場合も、形成しない場合も、図７（Ｂ）で形成した第５の絶縁層１４１上に支持基板１３０を設ける（図７（Ｄ）参照）。支持基板１３０は、第６の絶縁層１２０と接着層１１９が積層された基板であり、本実施の形態では、上記で説明した熱剥離型の支持基板を用いる。
【００９３】
次に、支持基板１３０を用いて、基板１００から第１の素子形成層１２２を剥離する。この剥離工程は、上記の第２の素子形成層乃至第ｎの素子形成層を形成する方法と同様な方法を用いれば良いため、ここでは省略する。そして、基板１００から剥離した後、第１の素子形成層１２２を他の基板に貼り付けてもよい。
【００９４】
その後、上記で示したように、第１の素子形成層１２２上に第ｎの素子形成層１２１（ｎ＝２）を貼り合わせ、第ｎの素子形成層１２１（ｎ＝２）上に第ｎの素子形成層１２１（ｎ＝３）を貼り合わせる。本発明の半導体集積回路は、実施者の必要に応じ、第１の素子形成層乃至第ｎの素子形成層のｎ個の素子形成層を貼り合わせて積層させることにより作製する。本実施の形態では、第１の素子形成層１２２乃至第ｎの素子形成層１２１（ｎ＝３）の３層を積層させて半導体集積回路を作製する（図６（Ｂ）参照）。
【００９５】
続いて、半導体素子を有する第１の素子形成層１２２乃至第ｎの素子形成層（図では第ｎの素子形成層１２１（ｎ＝３））を積層させた半導体集積回路に設けられた開口部１２４に導電性を有する材料を充填する。本実施の形態では、開口部１２４に、導電性ペースト１２５を滴下する（図８（Ａ）参照）。導電性ペースト１２５としては、上記で説明したように、径が数マイクロメートル以下の導電性粒子を有機樹脂に溶解又は分散させたものを用いる。導電性粒子としては、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、及びＢａのいずれか一つ以上の金属粒子、ハロゲン化銀の微粒子等、又はカーボンブラックを用いることができる。また有機樹脂は、金属粒子のバインダー、溶媒、分散剤、及び被覆剤として機能する有機樹脂から選ばれた一つ又は複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。
【００９６】
また、例えば銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下の粒子）を有する導電性ペーストを用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電層を得ることができる。これらの工程により、積層された複数の半導体素子を有する層が貫通配線１２６により電気的に接続された半導体集積回路を作製することができる（図８（Ｂ）参照）。
【００９７】
図８では、上記実施の形態１において図３で説明したように、第１の素子形成層乃至第ｎの素子形成層を積層して貼り合わせたときに、各層の開口部が略一致するように設けられ、第１の素子形成層乃至第ｎの素子形成層を積層させた後に導電性ペースト１２５を滴下して貫通配線１２６を形成する例を示した。しかし、第１の素子形成層乃至第ｎの素子形成層を積層して貼り合わせたときに各層の開口部が必ずしも重なるように形成されている必要はなく、例えば上記実施の形態１において図２に示したような構成としても良い。この場合の例を図９に示す。
【００９８】
開口部１２４を重ならずに形成する場合は、開口部１２４の直下に位置する部分、例えば、第ａ層の開口部の直下に来る第ａ−１層の最上部には、第２の導電層１２７が形成されている（ここでａは２乃至ｎ）。また、第ａ層の開口部１２４及び第ａ−１層の第２の導電層１２７上には第５の絶縁層を形成せず、それ以外の領域に選択的に第５の絶縁層が形成されている（図９（Ａ）参照）。そして、図９（Ａ）に示すように、第１の素子形成層１２２上に第２の素子形成層１２１を貼り合わせた後、導電性ペースト１２５を滴下することで貫通配線１２６を形成する。そして、図９（Ｂ）に示すように、第２の素子形成層１２１上に第３の素子形成層１２１を貼り合わせた後、導電性ペースト１２５を滴下することで貫通配線１２６を形成する。そして、第ｎ層まで、素子形成層の貼り合わせと、導電性ペースト１２５の滴下による貫通配線１２６の形成とを交互に繰り返し行うことで半導体集積回路を作製することができる。
【００９９】
また、導電性ペースト１２５を焼成することにより硬化させて導電層を得る場合は、素子形成層の貼り合わせと導電性ペースト１２５の滴下を繰り返し、第１の素子形成層１２２乃至第ｎの素子形成層１２１をすべて積層させた後に焼成すれば良い。このようにして、積層された複数の半導体素子を有する第１の素子形成層１２２乃至第ｎの素子形成層１２１が貫通配線１２６により電気的に接続された半導体集積回路を作製することができる。
【０１００】
本実施の形態を用いて半導体集積回路を作製することによって、スルーホールを形成する工程や、スルーホールを形成するための基板の裏面研磨の工程を省略することができるため、半導体集積回路の作製工程にかかる時間を短縮することができる。また、基板にスルーホールを形成しないため、または、裏面研磨を行わないため、基板の材質が制限されず、基板を再利用することもできる。これによって、半導体集積回路の低コスト化を実現することができる。さらに、複数の半導体素子を有する層を基板から剥離して積層させるため、小さくて薄く、柔軟性に富んだ半導体集積回路を作製することが可能である。
【０１０１】
（実施の形態３）
本実施の形態では、上記実施の形態２とは異なる構成の半導体集積回路を作製する方法を図面を用いて説明する。本実施の形態では、第１の素子形成層乃至第ｎの素子形成層を積層する際に、それぞれの素子形成層の間に導電性の材料を挟んでいる構成である点で、実施の形態２で示した構成とは異なる。
【０１０２】
図１１に、半導体集積回路を形成するための第１の素子形成層乃至第ｎの素子形成層の断面図を示す。ここで、第２の導電層１１１〜１１６を形成するまでの工程は、実施の形態２の図４（Ｄ）までの工程と同一であるため、ここでは説明は省略する。第４の絶縁層９７と第２の導電層１１１〜１１６を覆うように選択的に第５の絶縁層１５０を形成する（図１１（Ａ）参照）。第５の絶縁層１５０は、半導体素子を有する第ｎの素子形成層１５３に設けられた開口部１５８上には形成しない。
【０１０３】
ここで、開口部１５８を形成する方法を説明する。開口部１５８は、コンタクトホールを形成するときと同時に、第４の絶縁層９７を除去して形成する。また、コンタクトホールに第２の導電層１１１〜１１６を形成した後に、開口部底面の第２の絶縁層１０３および剥離層１０２を除去することができる。または、第２の導電層１１１〜１１６および第４の絶縁層９７上に第５の絶縁層１５０を形成した後に、開口部底面の第２の絶縁層１０３および剥離層１０２を除去しても良い。
【０１０４】
続いて、第ｎの素子形成層１５３に設けられた開口部１５８に導電性ペースト１２５を滴下する（図１１（Ｂ）参照）。導電性ペースト１２５は、上記実施の形態で説明したように、粒径が数ナノメートルから数マイクロメートルの導電性粒子を有機樹脂に溶解又は分散させたものを用いる。導電性ペースト１２５を滴下する工程によって貫通配線１２６を形成する（図１１（Ｃ）参照）。
【０１０５】
次に、少なくとも、剥離層１０２の一部が露出するような剥離用の開口部７８を形成する（図１２（Ａ）参照）。この工程は、上記実施の形態で説明したように、レーザビームの照射により行うとよい。レーザビームは、第５の絶縁層１５０の表面から照射され、剥離用の開口部７８は、少なくとも剥離層１０２の一部が露出するように形成される。図示する構成では、レーザビームが、第１の絶縁層１０１にまで達し、第１の絶縁層１０１、剥離層１０２、第２の絶縁層１０３、第４の絶縁層９７、および第５の絶縁層１５０が分断された場合を示す。また、ここでは剥離層１０２の一部が露出するような剥離用の開口部７８を形成する例を示すが、この工程を行わなくても後の剥離工程が可能である場合は開口部７８を形成する必要はない。
【０１０６】
次に、第５の絶縁層１５０上に、支持基板１３０を設ける（図１２（Ｂ）参照）。支持基板１３０は、上記実施の形態で説明したように、第６の絶縁層１２０と接着層１１９が積層された基板であり、熱剥離型の基板である。なお、熱剥離型の基板の代わりに熱剥離フィルムやＵＶ（紫外線）剥離フィルムを用いてもよい。
【０１０７】
次に、支持基板１３０を用いて、基板１００から第ｎの素子形成層１５３を剥離する（図１２（Ｃ）参照）。第ｎの素子形成層１５３の剥離は、上記実施の形態で説明したように、剥離層１０２の内部又は剥離層１０２と第２の絶縁層１０３を境界として行われる。図示する構成では、剥離層１０２と第２の絶縁層１０３の間を境界として剥離が行われた場合を示す。このように、支持基板１３０を用いることにより剥離工程を容易にかつ短時間で行うことができる。
【０１０８】
次に、加熱処理を行って支持基板１３０から第ｎの素子形成層１５３を分離する（図１３（Ａ）参照）。上述したように、支持基板１３０は、熱剥離型の基板であるため、加熱処理により支持基板１３０と第５の絶縁層１５０との間の接着力が低下し、支持基板１３０から複数の半導体素子を有する第ｎの素子形成層１５３が分離される。
【０１０９】
続いて、第１の素子形成層１５４、および第２の素子形成層乃至第ｎの素子形成層１５３を、導電性材料１５５を介して積層することによって、複数の半導体素子を有する半導体集積回路を形成する（図１３（Ｂ）参照）。このように、第１の素子形成層１５４とそれに積層する第ｎの素子形成層１５３を、導電性材料１５５を介して貼り合わせることによって、貫通配線１２６を介して上下の層を電気的に接続することができる。図面では、第１の素子形成層１５４乃至第ｎの素子形成層１５３（ｎ＝３）の３層を積層した構造を示す。しかし、本発明はこの構造に限定されるものではなく、素子形成層は２層であってもよいし、３層以上であってもよく、実施者が適宜選択すればよい。
【０１１０】
ここで、第１の素子形成層１５４とそれに積層する第ｎの素子形成層１５３を接着するための導電性材料１５５としては、例えば、導電性粒子１５６を含むことによって導電性を有する接着剤や、導電性フイルムを用いる事ができる。特に、層（または基板）と垂直方向にのみ導電性を有し、平行方向には絶縁性を有する異方性の導電性を有する異方性導電材料を用いることが望ましい。ここで、異方性導電材料は、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）を熱硬化させたものや異方性導電膜（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を熱硬化させたものを用いることができる。これらの材料は、特定の方向（ここでは基板と垂直方向）のみに導電性を有する。異方性導電ペーストは、バインダ層と呼ばれ、主成分が接着剤である層中に、導電性の表面を有する粒子（以下、導電性粒子という）が分散した構造を有している。異方性導電膜は、熱硬化または熱可塑性の樹脂フィルムの中に導電性粒子が分散した構造を有している。なお、導電性粒子は、球状の樹脂にニッケル（Ｎｉ）や金（Ａｕ）等をメッキしたものを用いる。不要な部位での導電性粒子間の電気的短絡を防ぐために、シリカ等からなる絶縁性の粒子を混入してもよい。
【０１１１】
このように、導電性材料１５５を用いて第１の素子形成層１５４とそれに積層する第ｎの素子形成層１５３を貼り合わせる方法は、実施の形態２で示した半導体集積回路を作製する方法と比べてアライメントの精度が低くてもよく、作製時間を短縮することが可能である。これは、導電性材料１５５を介して第ａ層に設けられた貫通配線１２６と、第ａ−１層に設けられた貫通配線１２６または第２の導電層１５７とが電気的に接続すれば良いためである（ここでａは２乃至ｎ）。
【０１１２】
また、半導体集積回路が有する複数の素子形成層のうち、最下層である第１の素子形成層１５４は、上記実施の形態で説明した方法を適用して作製することができる。例えば、上記で示した半導体素子を複数有する第２の素子形成層乃至第ｎの素子形成層１５３と同様に作製しても良い。また、図７に示すように、開口部を有し、開口部底面に第２の導電層が形成されるように作製しても良い。図１３（Ｂ）の本例では図７に示した方法で作製された第１の素子形成層１５４を示す。さらには、図９で示したように、第１の素子形成層１５４は開口部を有さない構造とすることもできる。第１の素子形成層１５４の構成は、作製方法に応じて任意に選択する事ができる。
【０１１３】
また、第１の素子形成層１５４を、基板１００から剥離せずに半導体集積回路を作製する事ができる。このように、第１の素子形成層１５４を基板１００から剥離しない場合には、第１の素子形成層１５４を形成する基板１００上に剥離層１０２、支持基板１３０を設ける必要がなく、第５の絶縁層１５０を形成後に第２乃至第ｎの素子形成層を積層すればよい。
【０１１４】
また、第１の素子形成層１５４を基板１００から剥離した後、他の基板に貼り合わせ、その上に第２の素子形成層乃至第ｎの素子形成層を積層させることも可能である。このとき、第１の素子形成層１５４を貼り合わせる他の基板としては、薄く、可撓性を有するプラスチックのような基板（またはフイルムのようなもの）を用いることによって、薄くて軽く、可撓性を有する半導体集積回路を作製することができる。また、本例で図１３（Ｂ）に示すように、基板１００から剥離した第１の素子形成層１５４を、他の基板に貼り合わせることなくそのまま用いることもできる。
【０１１５】
また、本実施の形態で示す半導体集積回路の作製方法を適用する場合、第１の素子形成層１５４とそれに積層する第ｎの素子形成層１５３の上に第５の絶縁層１５０を設けず、各層を積層させて貼り合わせることができる（図１４（Ａ）、（Ｂ）参照）。この場合、第２の導電層１６１〜１６６を形成した後に、開口部１６８に導電性を有する材料を充填して貫通配線１２６を形成し、導電性材料１５５を用いて第１の素子形成層１５４とそれに積層する第２乃至第ｎの素子形成層１５３を積層させて貼り合わせる。このように第５の絶縁層１５０を設けないことによって、第５の絶縁層１５０を形成する材料および工程を削減することができる。しかしながら第５の絶縁層１５０は、第１の素子形成層１５４とそれに積層する第ｎの素子形成層１５３の間に発生する寄生容量を低減させる役割を有するため、必要に応じて設けるか設けないかを決めることができる。
【０１１６】
また、図１３（Ｂ）では、第１の素子形成層１５４に設けられた開口部と、それに積層する第２乃至第ｎの素子形成層１５３にそれぞれ設けられた開口部１５８とが重なって形成され、そこに貫通配線１２９が形成されている。しかしながら本発明はこの例に限定されず、第１の素子形成層１５４とそれに積層する第２乃至第ｎの素子形成層１５３は異なる場所に開口部１５８を有することができる（図１４（Ｂ）参照）。これは、上記実施の形態２で図９を用いて説明した方法と同様であり、開口部１５８を重なり合う場所に設けず形成する場合は、開口部１５８直下に位置する部分、すなわち、第ａ層の開口部１５８の直下に来る第ａ−１層の最上部は、第２の導電層１５７が形成される（ここでａは２乃至ｎ）。そして、第１の素子形成層乃至第ｎの素子形成層を導電性材料１５５を介して貼り合わせることで、第１の素子形成層乃至第ｎの素子形成層が貫通配線１２９を介して電気的に接続された半導体集積回路を作製することができる。
【０１１７】
また、本実施の形態および上記実施の形態では、第１の素子形成層乃至第ｎの素子形成層は開口部がそれぞれ一つずつ設けられている例を図示した。しかしながら本発明はこの例に限定されず、第１の素子形成層乃至第ｎの素子形成層はそれぞれ複数の開口部を有することができる（図１４（Ｂ）参照）。この場合も、上記例と同様、開口部直下に位置する部分、例えば、第ａ層の開口部の直下に来る第ａ−１層の最上部は、開口部または第２の導電層が形成されている。そして、導電性材料１５５を介して、第１の素子形成層乃至第ｎの素子形成層は電気的に接続されている。
【０１１８】
さらに、本実施の形態および上記実施の形態では、開口部に導電性ペーストが充填されている例を図示している。しかしながら、導電性ペーストはその粘性や表面張力を任意に変えることによって、充填せずとも、上下の素子形成層を電気的に接続させることができる。したがって、導電性ペーストは必要量滴下すれば良い。
【０１１９】
本実施の形態を用いて半導体集積回路を作製することによって、スルーホールを形成する工程や、基板の裏面研磨の工程を削除することができるため、作製時間を短縮することができる。また、基板を貫通するスルーホールを形成するために基板の裏面研磨を行わないため、基板の材質の選択に制限がなく、基板を再利用することができるため低コスト化を実現することができる。さらに、素子形成層同士の間には基板を有していないため、高集積化が可能である。
【０１２０】
（実施の形態４）
本発明の半導体集積回路は、複数の半導体素子を有する。複数の半導体素子の各々は、半導体層、ゲート絶縁層となる絶縁層及びゲート電極となる導電層を有する。本実施の形態では、複数の半導体素子の各々が有する半導体層、およびゲート絶縁層となる絶縁層の作製方法の一例について説明する。
【０１２１】
半導体素子の各々が有する半導体層は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により非晶質半導体層を形成する。次に、レーザ結晶化法、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法、ファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とレーザ結晶化法を組み合わせた結晶化方法などを用いて、非晶質半導体層を結晶化し、結晶化された半導体層を形成する。そして、結晶化された半導体層を所望の形状に加工する。
【０１２２】
なお上記の作製方法のうち、好ましくは、熱処理を伴った結晶化法と、連続発振レーザ又は１０ＭＨｚ以上の周波数で発振するレーザビームを照射する結晶化法とを組み合わせた方法を用いるとよい。連続発振レーザ又は１０ＭＨｚ以上の周波数で発振するレーザビームを照射することで、結晶化された半導体層の表面を平坦なものとすることができる。結晶化された半導体層の表面を平坦化することにより、当該半導体層の上層のゲート絶縁層を薄膜化し、また、前記ゲート絶縁層の耐圧を向上させることができる。
【０１２３】
また上記の作製方法のうち、好ましくは、連続発振レーザ又は１０ＭＨｚ以上の周波数で発振するレーザビームを用いて結晶化を行うとよい。連続発振レーザ又は１０ＭＨｚ以上の周波数で発振するレーザビームを照射しながら、一方向に走査して結晶化させた半導体層は、そのレーザビームの走査方向に結晶が成長する特性がある。その走査方向がチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）となるように半導体素子を配置し、なおかつ、ゲート絶縁層となる絶縁層の作製方法に下記の方法を採用することにより、特性のばらつきが小さく、しかも電界効果移動度が高い半導体素子を得ることができる。
【０１２４】
複数の半導体素子の各々が含むゲート絶縁層としての絶縁層は、上記で作製した半導体層に対してプラズマ処理を行うことにより表面を酸化又は窒化することで形成するとよい。例えば、希ガス（Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなど）と混合ガス（酸素、酸化窒素、アンモニア、窒素、水素など）を導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、プラズマの電子温度が１．５ｅＶ以下で電子密度が１×１０１１ｃｍ−３以上のプラズマ（以下、高密度プラズマと省略する。）を生成することができる。より詳しくは、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行うことが好ましい。このような高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体層の表面を酸化又は窒化することにより、５〜１０ｎｍの絶縁層が半導体層表面に形成される。この５〜１０ｎｍの絶縁層をゲート絶縁層として用いるとよい。
【０１２５】
なお、この場合の高密度なプラズマを用いた処理による反応は、固相反応であるため、当該ゲート絶縁層と半導体層との界面準位密度をきわめて低くすることができる。このような高密度プラズマ処理は、半導体層（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成されるゲート絶縁層の厚さのばらつきをきわめて小さくすることができる。また、結晶性シリコンの結晶粒界でも、強く酸化されることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で、半導体層の表面を酸化または窒化することにより、結晶粒界において異常に酸化反応または窒化反応をさせることなく、均一性が良く、界面準位密度が低いゲート絶縁層を形成することができる。
【０１２６】
なお、半導体素子が有するゲート絶縁層は、高密度プラズマ処理によって形成される絶縁層のみを用いてもよいし、高密度プラズマ処理によって形成される絶縁層に加えて、プラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁層を積層させて形成してもよい。いずれにしても、高密度プラズマで形成した絶縁層をゲート絶縁層の一部又は全部に含む半導体素子は、その特性のばらつきを小さくすることができる。
【０１２７】
また、半導体素子が有する半導体層、ゲート絶縁層、さらにはその他の絶縁層を、プラズマ処理を用いて形成する場合がある。このようなプラズマ処理は、電子密度が１×１０１１ｃｍ−３以上であり、プラズマの電子温度が１．５ｅＶ以下で行うことが好ましい。より詳しくは、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行うことが好ましい。
【０１２８】
プラズマの電子密度が高密度であり、被処理物（例えば、半導体層やゲート絶縁層等）付近での電子温度が低いと、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であると、プラズマ処理を用いて、被処理物を酸化または窒化することよって形成される酸化物または窒化物は、ＣＶＤ法やスパッタリング法等により形成された薄膜と比較して、膜厚等の均一性に優れ、緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して、低温度で酸化または窒化処理を行うことができる。例えば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても、被処理物を十分に酸化または窒化し、酸化物または窒化物を形成することができる。
【０１２９】
（実施の形態５）
上記実施の形態で示した半導体集積回路を有する半導体装置に関し、図１５を参照して説明する。
【０１３０】
図１５（Ａ）に示す半導体装置３００は、導電膜３０２が設けられた基板３０１上に上記実施の形態で示したいずれかの構造を有する半導体集積回路３０３が接着されることにより設けられている。ここでは、複数の半導体集積回路３０３ａ〜３０３ｄが導電膜３０２と電気的に接続するように基板３０１上に設けられている。基板３０１と半導体集積回路３０３ａ〜３０３ｄとの接着は、接着性樹脂３１２により行い、半導体集積回路３０３ａ〜３０３ｄと導電膜３０２との電気的な接続は、接着性樹脂３１２に含まれた導電性粒子３１１を介して行うことができる（図１５（Ｂ）参照）。また、他にも、半導体集積回路３０３ａ〜３０３ｄと導電膜３０２との電気的な接続を、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）等の異方性導電性接着剤、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）等の導電性フィルムや半田接合等を用いて行うこともできる。
【０１３１】
ここで、半導体装置３００を構成する半導体集積回路３０３は、上記実施の形態で説明した方法を適用して作製したものである。半導体集積回路３０３ａ〜３０３ｄと導電膜３０２との電気的な接続は、図１５（Ｂ）に示すように、半導体集積回路３０３の裏面（半導体素子が設けられた面の反対側の面）に露出した導電層２１４と導電膜３０２とが導電性粒子３１１を介して行うことができる。
【０１３２】
また、半導体集積回路３０３ａ〜３０３ｄと導電膜３０２との接続は、半導体集積回路３０３ａ〜３０３ｄの表面に露出した導電層や、銀ペースト等を滴下して形成された貫通配線１２６を介して行ってもよい。この場合、半導体集積回路３０３ａ〜３０３ｄの最上層が導電膜３０２と接触するように、上下を反転させて基板３０１に貼り合わせることができる。また、ワイヤボンディングを用いて導電膜３０２と半導体集積回路３０３ａ〜３０３ｄとを接続させることも可能である。
【０１３３】
なお、ここでは示していないが、半導体集積回路３０３を保護するために、半導体集積回路３０３上に絶縁膜や絶縁性のフィルム等を設けてもよい。
【０１３４】
本実施の形態で示す半導体集積回路３０３ａ〜３０３ｄの各々は、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ、ネットワーク処理回路、ディスク処理回路、画像処理回路、音声処理回路、電源回路、温度センサー、湿度センサー、赤外線センサー等から選択された１つまたは複数として機能する。
【０１３５】
このように、本発明の半導体装置を構成する半導体集積回路は、その作製時に、スルーホールを形成する工程や基板の研磨の工程を省略することができるため、作製時間を短縮することができる。また、基板を貫通するスルーホールを設けるために基板の研磨を行わないため、基板の材質の選択に制限がなく、基板を再利用することができるため低コスト化を実現することができる。さらに、複数の半導体素子を有する層と層の間に基板を有していないため、装置の高集積化が可能である。そして、このような半導体集積回路を用いることによって、小型で安価な半導体装置を提供することができる。
【０１３６】
（実施の形態６）
本実施の形態では、本発明の半導体集積回路を用いた、非接触でデータの送受信が可能な半導体装置（ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）、無線タグ、電子タグ、無線チップともよばれる）若しくは、ＩＤフィルム、ＩＣフィルム、ＲＦフィルムへの適用例を図１６を参照して示す。
【０１３７】
本発明に係る半導体装置（ＲＦＩＤ）は、アンテナとして機能する導電膜２１９と、半導体集積回路３０３とを別々に形成し、その後導電膜２１９と半導体集積回路３０３を接続することで作製する（図１６参照）。
【０１３８】
ここで用いる半導体集積回路３０３は、上記実施の形態３で作製例を示したように、第１の素子形成層１５４乃至第ｎの素子形成層１５３（図ではｎ＝３）を積層して貼り合わせ、貫通配線１２６によって電気的に接続することにより、ＲＦＩＤの電気回路（例えば、電源回路、復調回路、論理演算回路、等）を形成している。また、アンテナとして機能する導電膜２１９は基板２２１上に形成される。基板２２１としては、ガラス基板、または、プラスチックのように薄くて柔らかい基板やフィルム等を使用することができる。なお、ＩＤフィルム、ＩＣフィルム、ＲＦフィルムは、厚さが１００μｍ以下、好ましくは５０μｍ以下、より好ましくは２０μｍ以下（一層の集積回路における半導体層の厚さは、２００ｎｍ以下、好ましくは１００ｎｍ以下、より好ましくは７０ｎｍ以下）であるとよい。フィルムの厚さが上記の範囲程度であると、フィルムは可撓性を有し、機械的な衝撃に対して破損しにくいといった特徴を有している。
【０１３９】
図１６（Ａ）において、基板２２１上に形成したアンテナとして機能する導電膜２１９を、半導体集積回路３０３が有する貫通配線１２６及び半導体素子２０５ａ〜２０５ｃに電気的に接続することで半導体装置が作製される。
【０１４０】
本発明の半導体装置を作製する方法の一例として、例えば、第１の素子形成層１５４（最下層）を基板１００から剥離せずに、第１の素子形成層乃至第ｎの素子形成層を貼り合わせて接続することで、基板１００上に半導体集積回路３０３を作製する。そして、基板２２１に設けられたアンテナとして機能する導電膜２１９と、基板１００上に設けられた半導体集積回路３０３とを電気的に接続するように貼り合わせることで半導体装置を作製することができる。
【０１４１】
また、上記のように貼り合わせた後、半導体集積回路３０３から基板１００を剥離することによって、可撓性を有し、薄くて、非接触でデータの送受信が可能な半導体装置を作製することができる（図１６）。
【０１４２】
さらには、基板１００を剥離した後に、半導体集積回路３０３及びアンテナとして機能する導電膜２１９が設けられた基板２２１を、薄くて柔らかい基板やフイルム等に貼り合わせることも可能である。このように、他の基板に貼り合わせることによって半導体集積回路３０３やアンテナとして機能する導電膜２１９を汚染や衝撃から保護することができる。
【０１４３】
基板２２１に設けられたアンテナとして機能する導電膜２１９は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法等を用いて、導電性材料により形成する。導電性材料としては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、ニッケル（Ｎｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料を用い、単層構造又は積層構造で形成する。
【０１４４】
また、アンテナとして機能する導電膜２１９が設けられた基板２２１と半導体集積回路３０３との接着は、接着性樹脂３１２により行う（図１６（Ａ）参照）。ここで用いる接着性樹脂３１２は、上記実施の形態で説明した異方性導電材料を用いることが望ましい。接着性樹脂３１２として当該異方性導電材料を用いた場合、半導体集積回路３０３が有する貫通配線１２６及び半導体素子２０５ａ〜２０５ｃとアンテナとして機能する導電膜２１９との電気的な接続は、接着性樹脂３１２に含まれた導電性粒子３１１を介して行うことができる。
【０１４５】
また、他にも、半導体集積回路３０３が有する貫通配線１２６及び半導体素子２０５ａ〜２０５ｃとアンテナとして機能する導電膜２１９との電気的な接続を、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤や半田接合等を用いて行うこともできる。
【０１４６】
また、アンテナとして機能する導電膜２１９を半導体集積回路３０３とは別に形成した後にそれらを電気的に接続する場合、第１の素子形成層１５４の下側の面、すなわち、第１の素子形成層が有する第２の絶縁層１０３側に設けられた導電層２１４と電気的に接続することも可能である（図１６（Ｂ）参照）。
【０１４７】
このように半導体集積回路３０３の下側の面（すなわち、半導体素子を有する第１の素子形成層の第２の絶縁層１０３側）に設けられた導電層２１４と、アンテナとして機能する導電膜２１９とを電気的に接続することにより、半導体集積回路の上側の面（すなわち、第ｎの素子形成層（最上層）の第５の絶縁層１５０側）に記憶素子やセンサ素子等、トランジスタとは異なり特殊な機能を有する他の半導体素子を設けることができる。
【０１４８】
ここでは、半導体集積回路の上側の面に記憶素子を形成する例を示す（図１６（Ｂ）参照）。詳細には、半導体集積回路を形成するために積層した半導体素子を有する第ｎの素子形成層（図面ではｎ＝３）上に、第３の導電層３８０及び第７の絶縁層３８１を設け、前記第７の絶縁層３８１上に、第４の導電層２３１、記憶層２３２および第５の導電層２３３の積層構造で形成される記憶素子２３０を設けた例を示している。ここで、第３の導電層３８０は、第ｎの素子形成層１５３に設けられている第５の絶縁層１５０上に設ける。そして、第３の導電層３８０が第ｎの素子形成層に設けられている第２の導電層と接続するように形成することで、記憶素子２３０と半導体集積回路３０３を構成する半導体素子とが電気的に接続する構成を示している。
【０１４９】
記憶層２３２としては、電気的作用、光学的作用または熱的作用等により、その性質や状態が変化する材料を用いることができる。例えば、ジュール熱による溶融、絶縁破壊等によりその性質や状態が変化し、第４の導電層２３１と第５の導電層２３３との間の電気的性質（例えば抵抗や容量）が変化する材料を用いて形成する。例えば、記憶層２３２に電流を流すことによって、第４の導電層２３１と第５の導電層２３３との間が短絡（ショート）する材料を用いることができる。このように電気特性を変化させるためには、記憶層２３２の厚さは５ｎｍ〜１００ｎｍ、好ましくは１０ｎｍ〜６０ｎｍとするとよい。
【０１５０】
記憶層２３２を形成する材料としては、例えば、有機化合物を用いることができる。有機化合物は、液滴吐出法、スピンコート法または蒸着法等、比較的容易な成膜方法により形成することができる。記憶層２３２を形成する有機化合物としては、例えば、４、４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環と窒素の結合を有する）の化合物、ポリビニルカルバゾール（略称：ＰＶＫ）やフタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等のフタロシアニン化合物等を用いることができる。これらの材料は、正孔輸送性の高い物質である。
【０１５１】
また、他にも有機化合物として、例えばトリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料や、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。これらの材料は、電子輸送性が高い物質である。
【０１５２】
さらに、上記のような金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等の化合物を用いることができる。
【０１５３】
また、記憶層２３２は有機化合物の単層構造であっても、積層構造であってもよい。積層構造の場合、上記材料から選んで積層構造とすることができる。また上記有機化合物と、発光材料として用いられる有機化合物とを積層してもよい。発光材料として用いられる有機化合物には、４−ジシアノメチレン−２−メチル−６−［２−（１，１，７，７−テトラメチルジュロリジル−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔ−ブチル−６−［２−（１，１，７，７−テトラメチルジュロリジル−９−イル）エテニル］−４Ｈ−ピラン、ペリフランテン、２，５−ジシアノ−１，４−ビス［２−（１０−メトキシ−１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］ベンゼン、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６、クマリン５４５Ｔ、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、９，９’−ビアントリル、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）や９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、２，５，８，１１−テトラ−ｔ−ブチルペリレン（略称：ＴＢＰ）等がある。
【０１５４】
また、上記発光材料を母体材料に分散させた材料を用いて記憶層２３２を形成してもよい。発光材料分散させる母体材料としては、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）等のアントラセン誘導体、４，４’−ビス（Ｎ−カルバゾリル）ビフェニル（略称：ＣＢＰ）等のカルバゾール誘導体、ビス［２−（２−ヒドロキシフェニル）ピリジナト］亜鉛（略称：Ｚｎｐｐ２）、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：ＺｎＢＯＸ）などの金属錯体等を用いることができる。また、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等を用いることができる。
【０１５５】
このような有機化合物は、熱的作用等によりその性質を変化させるため、ガラス転移温度（Ｔｇ）が５０℃から３００℃、好ましくは８０℃から１２０℃であるとよい。
【０１５６】
また、上記の有機化合物に金属酸化物を混在させた材料を用いてもよい。なお、金属酸化物を混在させた材料とは、上記有機化合物または発光材料として用いられる有機化合物と、金属酸化物とが混合した状態、または積層された状態を含む。具体的には複数の蒸着源を用いた共蒸着法により形成された状態を含む。このような材料を有機無機複合材料と呼ぶことができる。
【０１５７】
例えば、上記に示した正孔輸送性の高い有機化合物と、金属酸化物を混在させる場合、当該金属酸化物にはバナジウム酸化物、モリブデン酸化物、ニオブ酸化物、レニウム酸化物、タングステン酸化物、ルテニウム酸化物、チタン酸化物、クロム酸化物、ジルコニウム酸化物、ハフニウム酸化物、タンタル酸化物を用いると好ましい。また、上記に示した電子輸送性の高い有機化合物と、金属酸化物を混在させる場合には、当該金属酸化物としてリチウム酸化物、カルシウム酸化物、ナトリウム酸化物、カリウム酸化物、または、マグネシウム酸化物を用いると好ましい。
【０１５８】
また、記憶素子を形成する記憶層２３２には、電気的作用、光学的作用又は熱的作用により、その性質が変化する材料を用いればよい。例えば、記憶層２３２に、光を吸収することによって酸を発生する化合物（光酸発生剤）をドープした共役高分子を用いることもできる。共役高分子として、ポリアセチレン類、ポリフェニレンビニレン類、ポリチオフェン類、ポリアニリン類、ポリフェニレンエチニレン類等を用いることができる。また、光酸発生剤としては、アリールスルホニウム塩、アリールヨードニウム塩、ｏ−ニトロベンジルトシレート、アリールスルホン酸ｐ−ニトロベンジルエステル、スルホニルアセトフェノン類、Ｆｅ−アレン錯体ＰＦ６塩等を用いることができる。
【０１５９】
なお、ここでは、記憶層２３２を形成する材料として有機化合物を用いた例を示したが、本発明はこの例に限定されない。例えば、電気的作用、光学的作用、化学的作用、又は熱的作用等によって結晶状態と非晶質状態の間で可逆的に変化する材料や、第１の結晶状態と第２の結晶状態の間で可逆的に変化する材料等の相変化材料を用いることができる。また、非晶質状態から結晶状態にのみ不可逆的に変化する材料を用いることも可能である。
【０１６０】
結晶状態と非晶質状態の間で可逆的に変化する材料とは、ゲルマニウム（Ｇｅ）、テルル（Ｔｅ）、アンチモン（Ｓｂ）、硫黄（Ｓ）、酸化テルル（ＴｅＯｘ）、Ｓｎ（スズ）、金（Ａｕ）、ガリウム（Ｇａ）、セレン（Ｓｅ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）、Ｃｏ（コバルト）及び銀（Ａｇ）から選択された複数を有する材料であり、例えば、Ｇｅ−Ｔｅ−Ｓｂ−Ｓ、Ｔｅ−ＴｅＯ２−Ｇｅ−Ｓｎ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｇｅ−Ｔｅ−Ｓｎ、Ｓｎ−Ｓｅ−Ｔｅ、Ｓｂ−Ｓｅ−Ｔｅ、Ｓｂ−Ｓｅ、Ｇａ−Ｓｅ−Ｔｅ、Ｇａ−Ｓｅ−Ｔｅ−Ｇｅ、Ｉｎ−Ｓｅ、Ｉｎ−Ｓｅ−Ｔｌ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｅ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ系材料が挙げられる。また、第１の結晶状態と第２の結晶状態の間で可逆的に変化する材料とは、銀（Ａｇ）、亜鉛（Ｚｎ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、インジウム（Ｉｎ）、アンチモン（Ｓｂ）、セレン（Ｓｅ）及びテルル（Ｔｅ）から選択された複数を有する材料であり、例えば、Ａｇ−Ｚｎ、Ｃｕ−Ａｌ−Ｎｉ、Ｉｎ−Ｓｂ、Ｉｎ−Ｓｂ−Ｓｅ、Ｉｎ−Ｓｂ−Ｔｅが挙げられる。この材料の場合、相変化は２つの異なる結晶状態の間で行われる。また、非晶質状態から結晶状態にのみ変化する材料とは、テルル（Ｔｅ）、酸化テルル（ＴｅＯｘ）、パラジウム（Ｐｄ）、アンチモン（Ｓｂ）、セレン（Ｓｅ）及びビスマス（Ｂｉ）から選択された複数を有する材料であり、例えば、Ｔｅ−ＴｅＯ２、Ｔｅ−ＴｅＯ２−Ｐｄ、Ｓｂ２Ｓｅ３／Ｂｉ２Ｔｅ３が挙げられる。なお、上記の材料の記載において、Ｓｂ２Ｓｅ３／Ｂｉ２Ｔｅ３は、Ｓｂ２Ｓｅ３を含む層とＢｉ２Ｔｅ３ を含む層が積層されているという意味である。
【０１６１】
また、記憶素子を形成する第４の導電層２３１および第５の導電層２３３は、ＣＶＤ法、スパッタ法、スクリーン印刷法、液滴吐出法またはディスペンサ法等により形成することができる。そして、第４の導電層２３１および第５の導電層２３３を形成する材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）から選ばれた一種の元素または当該元素を複数含む合金からなる単層構造または積層構造を用いることができる。他にも、ＩＴＯ膜（インジウム錫酸化物膜）、珪素を含有したインジウム錫酸化物膜、酸化亜鉛（ＺｎＯ）膜、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、第４の導電層２３１または第５の導電層２３３を積層構造とすると、配線としての抵抗も低くすることができる。
【０１６２】
本発明に係る半導体装置は、上記例のように、半導体集積回路３０３上面に記憶素子を形成することができ、同様にセンサ素子などを形成することができる。このように、半導体集積回路３０３上面に記憶素子やセンサ素子を作製する場合は、半導体集積回路３０３を、アンテナとして機能する導電膜２１９が設けられた基板２２１に貼り付けた後、第ｎの素子形成層に設けられた第５の絶縁層２１５上に記憶素子やセンサ素子等を作製することができる。
【０１６３】
（実施の形態７）
本実施の形態では、上記実施の形態とは異なる半導体集積回路及び前記半導体集積回路を有する半導体装置の作製方法を、図１７〜図１９を用いて説明する。具体的には、半導体集積回路を構成するための素子形成層の各々が、異なる機能または異なる構成の半導体素子を有する場合について説明する。
【０１６４】
本発明の半導体集積回路は、上記実施の形態で説明した薄膜トランジスタとして機能する半導体素子を有する層の他にも、他の機能を有する半導体素子（例えば、ダイオードや電界効果トランジスタ、抵抗素子、容量素子、記憶素子、センサ素子、等）を有する層を積層させて形成することができる。
【０１６５】
このように、様々な種類の半導体素子を有する半導体集積回路の作製例を図１７を用いて説明する。まず、図１７（Ａ）に示すように、第１の基板７０１上に剥離層７０２を形成し、剥離層７０２上に、ダイオード、電界効果トランジスタ、抵抗素子、容量素子、記憶素子、等、半導体プロセスを用いて作製される半導体素子を有する第１の素子形成層７０３を形成する。第１の素子形成層７０３に形成される半導体素子は、上記に例を挙げた半導体プロセスを用いて作製される半導体素子であり、ここでは、第１の素子形成層７０３に形成される半導体素子を素子群Ａと記載する。
【０１６６】
同様に、第２の基板７０４乃至第ｎの基板７０６上に、剥離層７０２、および素子群Ｂを有する第２の素子形成層７０５乃至素子群Ｘを有する第ｎの素子形成層７０７を形成する。また、第２の素子形成層７０５乃至第ｎの素子形成層７０７は、貫通配線を形成するための開口部７０８を有する。ここで、素子群Ｂ乃至素子群Ｘは、上記素子群Ａと同様、上記半導体プロセスを用いて作製される半導体素子を含む。また、素子群Ａ乃至素子群Ｘは、１種類の半導体素子を有しても良いし、複数種類の半導体素子を有しても良い。
【０１６７】
次に、図１７（Ｂ）に示すように、第１の素子形成層７０３乃至第ｎの素子形成層７０７を第１の基板７０１乃至第ｎの基板７０６から剥離する。剥離の方法は、上記実施の形態で説明した方法を適用すればよい。
【０１６８】
次に、第１の素子形成層７０３を他の基板７１２に貼り合わせる。そして、第１の素子形成層７０３上に第２の素子形成層７０５を貼り合わせ、導電性ペーストを滴下することにより第１の素子形成層７０３と第２の素子形成層７０５とを接続する貫通配線７１０を形成する。同様にして、第３の素子形成層７０９乃至第ｎの素子形成層７０７を貼り合わせて貫通配線７１０を形成することにより、図１７（Ｃ）に示すように、半導体集積回路７１１を形成することができる。
【０１６９】
このように、異なる種類の素子群を有する層を積層させて半導体集積回路を作製する例を図１８を用いて説明する。本例では、素子群Ａとして薄膜トランジスタを有する第１の素子形成層、素子群Ｂとして上記実施の形態６で図１６（Ｂ）を用いて説明した記憶素子を有する第２の素子形成層を作製する。
【０１７０】
まず、図１８（Ａ）に示すように、第１の基板７０１上に剥離層７０２を形成し、剥離層７０２上に素子群Ａ（薄膜トランジスタ）を有する第１の素子形成層７０３を形成する。同様に、図１８（Ｂ）に示すように、第２の基板７０４上に剥離層７０２を形成し、剥離層７０２上に素子群Ｂ（記憶素子）を有する第２の素子形成層７０５を形成する。ここで、素子群Ａを有する第１の素子形成層７０３は、上記実施の形態で説明した方法を適用して作製することができる。
【０１７１】
素子群Ｂを有する第２の素子形成層７０５は、まず、剥離層７０２上に第２の絶縁層７１３を形成する。次に、第２の絶縁層上に導電性を有する層を成膜し、加工することで第３の導電層７１４を形成する。次に、第３の導電層上に絶縁性を有する層を成膜し、加工することで第３の絶縁層７１５を形成する。次に、第３の絶縁層上に記憶層７１６を形成する。そして、記憶層７１６上に導電性を有する第４の導電層７１７を形成する。これによって、第３の導電層７１４、記憶層７１６、及び第４の導電層７１７の積層構造で形成される記憶素子７１９を有する第２の素子形成層７０５を作製する。また、第２の素子形成層は、第１の素子形成層と接続するために開口部を有することもできる。
【０１７２】
第３の導電層７１４及び第４の導電層７１７には、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜を用いることができる。第３の導電層７１４は、スパッタ法、ＣＶＤ法等を用いて成膜し、フォトリソグラフィ法によるレジストマスクの形成およびエッチング法による加工を行うことで形成することができる。また、第４の導電層７１７は、上記第３の導電層７１４と同様に形成することもできるが、メタルマスクを用いて任意の形状に成膜することで形成することが可能である。
【０１７３】
記憶層７１６には、上記実施の形態６で説明した有機化合物を用いることができる。また、第２の絶縁層７１３および第３の絶縁層７１５は、気相成長法（ＣＶＤ法）やスパッタリング法等により、珪素の酸化物、珪素の窒化物、窒素を含む珪素の酸化物、酸素を含む珪素の窒化物などを形成する。また、第３の絶縁層７１５は、気相成長法、スパッタリング法、ＳＯＧ（スピン オン グラス）法、液滴吐出法（例えば、インクジェット法）等の任意の成膜方法を用いて、珪素の酸化物、珪素の窒化物、ポリイミド、アクリル、シロキサン、オキサゾール樹脂等を用いて形成することもできる。
【０１７４】
このように形成した第１の素子形成層７０３及び第２の素子形成層７０５を剥離し、貼り合わせることで、図１８（Ｃ）に示すように、半導体集積回路を形成することができる。各素子形成層の剥離、貼り合わせ、および貫通配線の形成は、上記実施の形態で説明した方法を適用することができる。なお、図１８（Ｃ）では第２の素子形成層７０５の上面が第１の素子形成層７０３の上面と向かい合うように貼り合わせ、接着には異方性導電材料７１８を用いた例を示している。
【０１７５】
このように、第１の素子形成層７０３及び第２の素子形成層７０５の最上層を導電層で形成し、異方性導電材料７１８を介してそれらの層を向かい合わせる様に接着することで、貫通配線を形成せずに、第１の素子形成層７０３と第２の素子形成層７０５との電気的接続を取ることができる。この方法は、作製する半導体集積回路が２つの素子形成層を積層して形成される場合に適用することが可能である。
【０１７６】
また、上記例では、第１の素子形成層７０３及び第２の素子形成層７０５を第１の基板７０１及び第２の基板７０４から剥離して半導体集積回路を形成する例を示したが、第１の素子形成層７０３又は第２の素子形成層７０５のどちらか一方を剥離してもう一方の素子形成層の上に貼り合わせることも可能である。このとき、薄膜トランジスタを有する第１の素子形成層７０３を剥離して、第２の素子形成層７０５上に貼り合わせることもでき、この場合には第１の素子形成層にも開口部を形成してもよい。
【０１７７】
逆に、記憶素子７１９を作製した第２の素子形成層７０５を剥離して第１の素子形成層７０３上に貼り合わせることもできる。記憶素子７１９を構成する第３の導電層７１４及び第４の導電層７１７をアルミニウム等の柔らかい金属を用いて形成し、記憶層７１６を有機化合物を用いて形成すれば、記憶素子７１９を有する第２の素子形成層７０５は非常に柔軟性を有する。したがって、記憶素子７１９を有する第２の素子形成層７０５を剥離する方が剥離時のダメージが少なく、信頼性の高い半導体集積回路を形成することができる。
【０１７８】
また、第１の素子形成層７０３及び第２の素子形成層７０５に、薄膜トランジスタ及び記憶素子の両方を形成し、それらの層を重ね合わせて半導体集積回路を作製することも可能である。
【０１７９】
さらに、図１８（Ｂ）、（Ｃ）に示した記憶素子の構造において、記憶層７１６を形成する材料を、圧電性を有する材料に変えて形成することで、圧電素子を形成することができる。圧電素子は、外部から加えられた圧力に応じて、第３の導電層７１４と第４の導電層７１７間に電圧を生じるため、圧力センサ等として利用することができる。
【０１８０】
圧電層を形成するための圧電性を有する材料としては、例えば水晶（ＳｉＯ２）、チタン酸バリウム（ＢａＴｉＯ）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）、チタン酸ジルコン酸ランタン鉛（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３）、ニオブ酸リチウム（ＬｉＮｂＯ３）、メタニオブ酸鉛（ＰｂＮｂ２Ｏ６）、ポリフッ化ビニリデン（ＰＶＤＦ）、酸化亜鉛（ＺｎＯ）、窒化アルミニウム（ＡｌｘＮｙ）、酸化タンタル（Ｔａ２Ｏ５）を用いることができる。圧電材料は、結晶中心を持たない絶縁体である。そして、結晶に応力を加えると、結晶の表面に正負の電荷が生じ、分極が発生する。これは正圧電効果と呼ばれる。逆に結晶に電圧を加えると歪みが発生する。これを逆圧電効果と呼ぶ。したがって圧電材料は交流電流を加えると、この逆圧電効果によって振動する。
【０１８１】
このように、上記例のプロセスを用い、記憶層を圧電層に変えて、第１の素子形成層７０３と貼り合わせることで薄膜トランジスタ及び圧電素子を有する半導体集積回路を形成することができる。
【０１８２】
圧電素子のように外界からの情報を検知するためのセンサ素子を有する半導体集積回路を形成する場合、センサ素子を有する層は、半導体集積回路を形成する最上層（第ｎの素子形成層）として形成することが好ましい。これは、半導体集積回路の最上層（最表面）にセンサ素子を配置することで、外界からの情報を感度良く検知することができるためである。また、センサ素子としては、圧電素子を用いた圧力センサの他にも、熱電素子を用いた温度センサや赤外線センサ、可動部分を有する構造体を用いた加速度センサや圧力センサ等、様々な構成のセンサを作製することが可能である。
【０１８３】
また、記憶素子として機能する半導体素子を有する層を作製する例としては、上記例のように、二つの導電層の間に記憶層が設けられた記憶素子の他に、フローティングゲート（浮遊ゲート）を有する不揮発性メモリ、または薄膜トランジスタと同形状を有する破壊型の記憶素子等を作製することができる。ここでは、フローティングゲートを有する不揮発性メモリを有する半導体集積回路の例を、図１９（Ａ）を用いて説明する。
【０１８４】
本例では、第１の基板として半導体基板を用い、第１の基板上にフローティングゲートを有する記憶素子７２０を作製することで、第１の素子形成層７２１を形成する。第１の素子形成層７２１が有する記憶素子７２０は、電荷保持領域であるフローティングゲートを有する。通常、薄膜トランジスタや電界効果トランジスタは、ゲート絶縁膜の上にゲート電極が形成されているが、記憶素子７２０はゲート絶縁膜（トンネル酸化膜とも記載する）の上にフローティングゲートが形成され、その上にさらに絶縁膜を挟んでゲート電極が形成されている。フローティングゲート（浮遊ゲート）を有する記憶素子７２０は、フローティングゲートに電荷を蓄えている、または、蓄えていないという２つの状態を用いて１ビットの記憶を実現する。
【０１８５】
記憶素子７２０に書き込みを行う際には、２つの高濃度不純物領域のどちらか一方（ここではソース電極とする）を接地電圧として、ゲート電極及び高濃度不純物領域のもう一方（ここではドレイン電極とする）に高電圧をかける。すると、ソース電極からドレイン電極に向けて電子が流れるが、十分に高い電圧をかけた場合は、チャネル部を流れる電子が熱電子（ホットエレクトロン）となって、一部がトンネル酸化膜を通過してフローティングゲートに蓄積されていく。その後、フローティングゲートに十分に電子が蓄積された後でゲートを閉じても、フローティングゲートの電子はトンネル酸化膜に遮られて保持される。この状態は、フローティングゲートに蓄えられた電子によってトランジスタのスレッショルド電圧が引き上げられた状態となっており、低電圧でトランジスタを操作してもそのスイッチは閉じたままとなる。この状態が記憶素子７２０に情報が記憶された状態となる。逆に情報を消去する場合は、ゲート電極を接地電圧として、ソース電極を高電位に保つと、フローティングゲートから電子が徐々に放出され、情報が消去される。
【０１８６】
次に、第２の基板としてガラス基板を用い、第２の基板上に剥離層、および薄膜トランジスタとして機能する半導体素子７２２、および開口部を有する第２の素子形成層７２３を形成する。この第２の素子形成層は上記実施の形態で説明した方法を適用して作製することができる。そして、第２の基板から第２の素子形成層７２３を剥離し、第１の基板上に形成された第１の素子形成層７２１上に、第２の素子形成層７２３の上面が第１の素子形成層７２１の上面と向かい合うように貼り合わせ、図１９（Ａ）に示す、記憶素子及びトランジスタとして機能する半導体素子を有する半導体集積回路を形成することができる。
【０１８７】
なお、図１９（Ａ）では、接着には異方性導電材料７２４を用いた例を示している。このように、第１の素子形成層及び第２の素子形成層の最上層を導電層で形成し、異方性導電材料を介してそれらの層を向かい合わせる様に接着することで、貫通配線を形成せずに、第１の素子形成層７２１と第２の素子形成層７２３との電気的接続を取ることができる。
【０１８８】
なお、本発明の実施の形態はこれに限られず、第２の素子形成層７２３に開口部を設け、該開口部に貫通配線を形成することで第１の素子形成層７２１と接続し、記憶素子及びトランジスタとして機能する半導体素子を有する半導体集積回路を形成しても良い。また、第１の素子形成層７２１に開口部を形成しても良い。
【０１８９】
半導体素子７２２と不揮発性の記憶素子７２０は、形状は類似している点があるものの、作製プロセスが異なるため、別々の素子形成層に作製した後に、本発明を適用して貼り合わせて作製することによって、信頼性の高いものを作製できる。
【０１９０】
また、上記例の様に、第１の素子形成層７２１は、半導体基板を用いてバイポーラトランジスタ、ＰＮ接合のダイオード、電界効果トランジスタ（ＦＥＴ）等を形成し、第２の素子形成層７２３乃至第ｎの素子形成層には薄膜トランジスタ等、ガラス基板上に形成することができる半導体素子を形成して貼り合わせることも可能である。例えば、センサ素子を有する半導体集積回路の場合、センサ素子からの出力を増幅させるためには、バイポーラトランジスタが有効である場合が多いため、素子形成層を貼り合わせて、ＣＭＯＳ回路とバイポーラトランジスタを組み合わせたＢｉＣＭＯＳ回路を作製してもよい。
【０１９１】
このような例を図１９（Ｂ）に示す。第１の素子形成層７２５は、半導体基板上にバイポーラトランジスタとして機能する半導体素子７２６を有し、第２の素子形成層７２７および第３の素子形成層７２８には薄膜トランジスタとして機能する半導体素子７２９を有し、第４の素子形成層７３０には、可動部分を有するセンサ素子７３１を有する。
【０１９２】
本例では、第１の基板として半導体基板を用い、第１の基板上にバイポーラトランジスタを作製することで、第１の素子形成層７２５を形成する。バイポーラトランジスタは、Ｐ型とＮ型の半導体を接合したもので、エミッタ・ベース・コレクタの３端子を有する。Ｐ型の両端をＮ型で挟んだＮＰＮ型、Ｎ型の両端をＰ型で挟んだＰＮＰ型があり、ベース−エミッタ間を流れる電流によって、コレクタ−エミッタ間の電流を制御する。ここで、エミッタ側の半導体の不純物濃度を高くすることで正常な動作ができる。
【０１９３】
次に、第２の基板または第３の基板上に、剥離層、薄膜トランジスタとして機能する半導体素子７２９、および開口部を有する、第２の素子形成層７２７または第３の素子形成層７２８を形成する。第２の素子形成層７２７および第３の素子形成層７２８は上記実施の形態で説明した方法を適用して作製することができる。
【０１９４】
次に、第４の基板上に剥離層、および可動部分を有してセンサ素子７３１として機能する構造体を形成する。構造体の作製方法は、まず、基板上に剥離層、絶縁層を順に形成し、その上に固定電極として機能する導電層７３２を形成する。次に、導電層７３２上に犠牲層を形成し、犠牲層上に構造層７３３を形成する。導電層７３２、犠牲層、構造層７３３は、公知の材料及び成膜方法を用いて形成することができる。構造層７３３は、導電性を有する層や絶縁性を有する層など複数種類の層を積層させて形成することができる。また、犠牲層は最終的に除去するため、他の層を構成する材料とエッチングの選択比がとれる材料を使用することが好ましい。
【０１９５】
次に、第２の基板乃至第４の基板から第２の素子形成層７２７乃至第４の素子形成層７３０を剥離し、第１の基板上に形成された第１の素子形成層７２５上に貼り合わせ、貫通配線を形成する。そして、第４の素子形成層７３０に作製した構造体の可動部分を形成するために、犠牲層を除去する犠牲層のエッチングを行うことで、図１９（Ｂ）に示す、バイポーラトランジスタとして機能する半導体素子７２６、およびセンサ素子７３１として機能する構造体を有する半導体集積回路を形成することができる。
【０１９６】
また、本発明の半導体集積回路は、異なる工程を経て作製される半導体素子を別々に作製して貼り合わせることも可能である。例えば、Ｐチャネル型トランジスタを有する層と、Ｎチャネル型トランジスタを有する層とを異なる層に形成して貼り合わせることができる。
【０１９７】
このように、上記に示した様々な素子形成層を自由に組み合わせて半導体集積回路を作製することができる。さらに、本実施の形態に示した半導体集積回路を用いて、例えば上記実施の形態で説明した、ＲＦＩＤのような半導体装置を作製することができる。ＲＦＩＤとして機能する半導体装置を作製する場合、本実施の形態の例にしたがって作製した半導体集積回路上に、別途形成したアンテナを貼り合わせれば良い。また、半導体集積回路を作製する工程において、第１の素子形成層乃至第ｎ−１の素子形成層、および、アンテナを有する第ｎ層を形成し、第１の素子形成層乃至第ｎの素子形成層を積層させることによりＲＦＩＤとして機能する半導体装置を作製することも可能である。
【０１９８】
（実施の形態８）
本実施の形態では、ＩＣカードとして機能する半導体装置の使用形態に関して図２０を用いて説明する。
【０１９９】
図２０に示す半導体装置３００は、上記実施の形態で作製された半導体集積回路３２３が基板３２１に接着されて設けられている。基板３２１上にはアンテナとして機能する導電膜３２２が形成され、半導体集積回路３２３に含まれる半導体素子と基板３２１上に設けられたアンテナとして機能する導電膜３２２が、電気的に接続される（図２０（Ａ）参照）。
【０２００】
ここで、半導体装置３００を形成するために用いられる半導体集積回路３２３は、上記実施の形態で説明した方法を用いて形成されたものであり、第１の素子形成層乃至第ｎの素子形成層（図ではｎ＝３）を積層させて貼り合わせ、貫通配線を介して各層が電気的に接続されている。また、当該半導体集積回路３２３には、半導体装置を構成するための電気回路（例えば、電源回路、復調回路、論理演算回路、記憶回路等）が形成されている。
【０２０１】
半導体集積回路３２３に含まれる半導体素子と、アンテナとして機能する導電膜３２２との電気的な接続は、半導体素子が設けられた側の上面、すなわち、半導体素子を有する第ｎの素子形成層１５３（半導体集積回路を形成する最上層であり、図では第３の素子形成層）の上の面に位置する第２の導電層１４０、又は貫通配線１２６と導電膜３２２を接続することにより行われる（図２０（Ｃ）参照）。ここでは、半導体素子３３５に電気的に接続された貫通配線１２６と、アンテナとして機能する導電膜３２２とを、導電性を有する樹脂を用いて接続する例を示す。当該樹脂としては、上記実施の形態でも説明した異方性導電材料を用いることで、半導体集積回路とアンテナとして機能する導電膜とを、接着性樹脂３１２に含まれる導電性粒子３１１を介して電気的に接続することができる（図２０（Ｃ）参照）。
【０２０２】
また、アンテナとして機能する導電膜が形成された基板に半導体集積回路を接続した後に、その上から、保護層となるフイルムを貼り合わせることによって、半導体装置を保護することも可能である。
【０２０３】
また、基板３２１としてプラスチック等の可撓性を有する基板を用いることにより、ＩＣカードとして機能する半導体装置も湾曲させることができるため、付加価値を付けたＩＣカードを提供することができる（図２０（Ｂ）参照）。
【０２０４】
（実施の形態９）
本実施の形態では、非接触でデータのやりとりが可能である半導体装置の動作に関して図２１を参照して以下に説明する。
【０２０５】
半導体装置８０は、非接触でデータを交信する機能を有し、高周波回路８１、電源回路８２、リセット回路８３、クロック発生回路８４、データ復調回路８５、データ変調回路８６、他の回路の制御を行う制御回路８７、記憶回路８８およびアンテナ８９を有している（図２１）。
【０２０６】
高周波回路８１は、アンテナ８９より信号を受信し、且つ、データ変調回路８６から受信した信号をアンテナ８９から出力する回路である。電源回路８２はアンテナ８９から入力された受信信号から電源電位を生成する回路である。また、リセット回路８３はリセット信号を生成する回路であり、クロック発生回路８４はアンテナ８９から入力された受信信号を基に各種クロック信号を生成する回路である。そして、データ復調回路８５は受信信号を復調して制御回路８７に出力する回路であり、データ変調回路８６は制御回路８７から受信した信号を変調する回路である。
【０２０７】
また、制御回路８７としては、例えばコード抽出回路７１、コード判定回路７２、ＣＲＣ判定回路７３および出力ユニット回路７４が設けられている。なお、コード抽出回路７１は制御回路８７に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路である。また、コード判定回路７２は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ回路は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
【０２０８】
また、記憶回路８８は１つに限定されず、複数設けてもよく、ＳＲＡＭ、フラッシュメモリ、ＲＯＭまたはＦｅＲＡＭ等や有機化合物層を記憶素子部に用いたものを用いることができる。
【０２０９】
次に、本発明の非接触でデータの交信が可能な半導体装置の動作の一例について説明する。まず、アンテナ８９により無線信号が受信される。無線信号は高周波回路８１を介して電源回路８２に送られ、高電源電位（以下、ＶＤＤと記す）および低電源電位（以下、ＶＳＳと記す）が生成される。そしてＶＤＤは半導体装置８０が有する各回路に供給される。なお、半導体装置８０を構成する複数の回路においては、ＶＳＳは共通であり、ＶＳＳはＧＮＤとすることができる。
【０２１０】
また、高周波回路８１を介してデータ復調回路８５に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１を介してリセット回路８３およびクロック発生回路８４を通った信号及び復調信号は制御回路８７に送られる。制御回路８７に送られた信号は、コード抽出回路７１、コード判定回路７２およびＣＲＣ判定回路７３等によって解析される。そして、解析された信号にしたがって、記憶回路８８内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路７４を通って符号化される。さらに、符号化された半導体装置８０の情報はデータ変調回路８６を通って、アンテナ８９により無線信号として送信される。
【０２１１】
このように、リーダ／ライタから半導体装置８０に信号を送り、当該半導体装置８０から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
【０２１２】
また、半導体装置８０は、各回路への電源電圧の供給を電源装置（例えば電池やバッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源装置を搭載して電磁波と電源により各回路に電源電圧を供給するタイプとしてもよい。
【０２１３】
上記実施の形態で示した構成を用いることによって、折り曲げることが可能な半導体装置を作製することが可能となるため、曲面を有する物体に半導体装置を貼り付けて設けることが可能となる。
【０２１４】
次に、可撓性を有する非接触でデータのやりとりが可能な半導体装置の使用形態の一例について説明する。図２２（Ａ）に示す表示部３２１０を含む携帯端末３２２０の側面には、リーダ／ライタ３２３０が設けられている。また、品物３２４０の側面には本発明の半導体装置３２００が設けられる。品物３２４０が含む半導体装置３２００にリーダ／ライタ３２３０をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。
【０２１５】
また、図２２（Ｂ）に示す例のように、品物３２４０をベルトコンベアにより搬送する際に、リーダ／ライタ３２３０と、品物３２４０に設けられた本発明の半導体装置３２００を用いて、該品物３２４０の検品を行うことができる。
【０２１６】
このように、物品を管理するシステムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。また、上記実施の形態で示したように、曲面を有する物体に本発明の半導体装置を貼り付けた場合であっても、半導体装置に含まれる半導体素子の損傷を防止し、信頼性の高い半導体装置を提供することが可能となる。
【０２１７】
また、上述した非接触データのやりとりが可能である半導体装置における信号の伝送方式は、電磁結合方式、電磁誘導方式またはマイクロ波方式等を用いることができる。伝送方式は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に伴って最適なアンテナを設ければよい。
【０２１８】
例えば、半導体装置における信号の伝送方式として、電磁結合方式または電磁誘導方式（例えば１３．５６ＭＨｚ帯）を適用する場合には、磁界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電膜を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ）に形成する。
【０２１９】
また、半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用することができる。その場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよく、例えば、アンテナとして機能する導電膜を線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）またはリボン型の形状等に形成することができる。また、アンテナとして機能する導電膜の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【０２２０】
アンテナとして機能する導電膜は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【０２２１】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜を形成する場合には、粒径が数十μｍ以下の導電性粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電性粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子またはカーボンブラックを用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを印刷した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下の粒子）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【０２２２】
また、上述した材料以外にも、セラミックやフェライト等をアンテナに適用してもよいし、他にもマイクロ波帯において誘電率および透磁率が負となる材料（メタマテリアル）をアンテナに適用することも可能である。
【０２２３】
また、電磁結合方式または電磁誘導方式を適用する場合であって、アンテナを備えた半導体装置を金属膜に接して設ける場合には、当該半導体装置と金属膜との間に透磁率を備えた磁性材料を設けることが好ましい。アンテナを備えた半導体装置を金属膜に接して設ける場合には、磁界の変化に伴い金属膜に渦電流が流れ、当該渦電流により発生する反磁界によって、磁界の変化が弱められて通信距離が低下する。そのため、半導体装置と金属膜との間に透磁率を備えた材料を設けることにより金属の渦電流を抑制し通信距離の低下を抑制することができる。なお、磁性材料としては、高い透磁率を有し高周波損失の少ない金属薄膜やフェライトを用いることができる。
【０２２４】
また、アンテナを設ける場合には、同一基板上にトランジスタ等の半導体素子とアンテナとして機能する導電膜を設けてもよいし、半導体素子とアンテナとして機能する導電膜を別々の基板上に設けた後に、電気的に接続するように貼り合わせることによって設けてもよい。
【０２２５】
なお、上述した半導体装置に封止処理を行うことも可能である。例えば、図２３に示すように、半導体集積回路や半導体装置を第１のシート材３３７（フィルム、基板ともよぶ）と第２のシート材３３８を用いて封止処理を行うことができる。図２３において、封止処理された半導体装置は、上記実施の形態６において図１６（Ａ）を用いて説明した半導体装置を示している。半導体装置は、半導体集積回路と、基板２２１上に形成されたアンテナとして機能する導電膜２１９が電気的に接続するように貼り合わせられている。
【０２２６】
このような封止によって、外部から半導体素子へ混入する不純物元素や水分等を抑制することができる。封止に用いる第１のシート材３３７、第２のシート材３３８としては、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなるフィルム、繊維質な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）と接着性合成樹脂フィルム（アクリル系合成樹脂、エポキシ系合成樹脂等）との積層フィルム等を利用することができる。
【０２２７】
また、フィルムは、最表面に設けられた接着層か、又は最外層に設けられた層（接着層ではない）を加熱処理によって溶かし、加圧により接着する。また、第１のシート材３３７と第２のシート材３３８の表面には接着層が設けられていてもよいし、接着層が設けられていなくてもよい。接着層は、熱硬化樹脂、紫外線硬化樹脂、エポキシ樹脂系接着剤、樹脂添加剤等の接着剤を含む層に相当する。また、封止後に内部への水分等の侵入を防ぐために封止するシート材にシリカコートを行うことが好ましく、例えば、接着層とポリエステル等のフィルムとシリカコートを積層させたシート材を利用することができる。
【０２２８】
また、フィルムの加熱処理を行う際には、第１のシート材と第２のシート材の熱膨張係数が同じものを用いることが好ましい。これは、加熱処理後のシート材の収縮率を同一にすることで、半導体装置が変形することや、半導体素子に異常な応力が加わることを防止するためである。
【０２２９】
また、第１のシート材３３７、または、第２のシート材３３８として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤を用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、表面にコーティングすることによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。
【０２３０】
また、封止処理は、第１のシート材３３７または第２のシート材３３８のいずれか一方を用いてどちらか一方の面の封止を選択的に行ってもよい。他にも、第１のシート材３３７または第２のシート材３３８の代わりにガラス基板を用いて封止を行ってもよく、この場合、ガラス基板が保護膜として機能し、外部から半導体素子に侵入する水分や不純物元素を抑制することができる。
【０２３１】
（実施の形態１０）
本発明の半導体装置は、非接触でデータの送信と受信ができるという機能を活用することにより、図２４に示すような様々な物品、様々なシステムに用いることができる。
【０２３２】
物品とは、例えば、鍵（図２４（Ａ）参照）、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等）、書籍類、容器類（シャーレ等、図２４（Ｂ）参照）、装身具（鞄や眼鏡等、図２４（Ｃ）参照）、包装用容器類（包装紙やボトル等、図２４（Ｄ）参照）、記録媒体（ディスクやビデオテープ等）、乗物類（自転車等）、食品類、衣類、生活用品類、電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、携帯端末等）等である。
【０２３３】
本発明の半導体装置１１２０は、上記のような様々な形状の物品の表面に貼り付けたり、埋め込むことで、物品に固定することができる。
【０２３４】
また、本発明の半導体装置を用いるシステムは、物流・在庫管理システム、認証システム、流通システム、生産履歴システム、書籍管理システム等である。本発明の半導体装置１１２０を用いることにより、システムの高機能化、多機能化、高付加価値化を図ることができる。
【０２３５】
例えば、本発明の半導体装置１１２０を身分証明証の内部に設けておき、かつ、建物の入り口などに、リーダ／ライタ１１２１を設けておく（図２４（Ｅ）参照）。リーダ／ライタ１１２１は、各人が所有する身分証明証内の認証番号を読み取り、その読み取った認証番号に関する情報を、コンピュータ１１２２に供給する。コンピュータ１１２２では、リーダ／ライタ１１２１から供給された情報に基づき、入室又は退室を許可するか否かを判断する。このように、本発明の半導体装置を用いることにより、利便性を向上させた入退室管理システムを提供することができる。なお、本明細書において、リーダ／ライタとは、リーダ機能及びライタ機能を有する装置のみでなく、リーダ機能またはライタ機能を有する通信装置を含む。
【０２３６】
なお、本実施の形態の構成は他の実施の形態の構成と組み合わせて用いることが可能である。
【０２３７】
（実施の形態１１）
本実施の形態では、本発明の半導体装置の使用形態について上記実施の形態とは異なる構造に関して図２５〜図２７を参照して説明する。具体的には、表示手段を有する半導体装置に関して説明する。
【０２３８】
まず、表示手段として、画素部に発光素子を設けた場合に関して図２５を参照して説明する。なお、図２５（Ａ）は本発明の表示手段を有する半導体装置の一例を示す上面図を示しており、図２５（Ｂ）は図２５（Ａ）の鎖線ａ−ｂ間及びｃ−ｄ間で切断した断面図を示している。
【０２３９】
図２５（Ａ）に示すように、本実施の形態で示す表示手段を有する半導体装置は、基板５０１上に設けられた走査線駆動回路５０２、信号線駆動回路５０３および画素部５０４等を有している。また、画素部５０４を基板５０１と共に挟むように対向基板５０６が設けられ、基板５０１と対向基板５０６は、シール材５０５により貼り合わされている。走査線駆動回路５０２、信号線駆動回路５０３および画素部５０４には、基板５０１上に上記実施の形態で示したいずれかの構造を有する半導体素子が設けられている。
【０２４０】
走査線駆動回路５０２および信号線駆動回路５０３は、外部入力端子となるフレキシブルプリント配線基板５０７（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ：ＦＰＣ）からビデオ信号、クロック信号、スタート信号、リセット信号等を受け取る。図にはフレキシブルプリント配線基板５０７しか示されていないが、このフレキシブルプリント配線基板５０７にはプリント配線基盤が取り付けられていても良い。
【０２４１】
また、ここでは信号線駆動回路５０３または走査線駆動回路５０２として、上記実施の形態で示したように、素子形成層を積層させた半導体集積回路を用いることができる。このように素子形成層を積層させて作製した半導体集積回路を設けることによって、信号線駆動回路５０３または走査線駆動回路５０２が占有する面積を小さくすることができるため、画素部５０４の面積を広く形成することが可能となる。
【０２４２】
図２５（Ｂ）は、図２５（Ａ）の鎖線ａ−ｂ間とｃ−ｄ間の断面の模式図を示しており、ここでは、基板５０１上に設けられた信号線駆動回路５０３と画素部５０４の構造を示している。信号線駆動回路５０３には、上記実施の形態で示したいずれかの構造を有するｎ型の半導体素子５１１ａとｐ型の半導体素子５１１ｂとを組み合わせたＣＭＯＳ回路を有する半導体集積回路５１０が形成されている。半導体集積回路５１０は、上記実施の形態で説明したいずれかの方法を適用し、第１の素子形成層乃至第ｎの素子形成層（図では第２の素子形成層）を積層させて作製する。そして、第１の素子形成層乃至第ｎの素子形成層に設けた開口部に導電性ペーストを滴下することにより貫通配線１２６を形成し、第１の素子形成層乃至第ｎの素子形成層に設けられた複数のｎ型の半導体素子５１１ａ、またはｐ型の半導体素子５１１ｂを電気的に接続することにより、走査線駆動回路５０２、および信号線駆動回路５０３等を構成する。
【０２４３】
また、走査線駆動回路５０２や信号線駆動回路５０３等の駆動回路は、ＣＭＯＳ回路、ＰＭＯＳ回路もしくはＮＭＯＳ回路で形成しても良く、上記実施の形態で示した本発明の半導体集積回路を適用することも可能である。また、本実施の形態では、基板５０１上に走査線駆動回路５０２や信号線駆動回路５０３等の駆動回路を形成したドライバー一体型を示すが、必ずしもその必要はなく、基板５０１上ではなく外部に駆動回路を形成することもできる。
【０２４４】
また、画素部５０４は、発光素子５１６と当該発光素子５１６を駆動するための半導体素子５１１ｃとを含む複数の画素により形成されている。半導体素子５１１ｃの構成については、特に限定されない。また、ここでは、半導体素子５１１ｃのソース領域またはドレイン領域に接続されている導電層５１２に接続するように第１の電極５１３が設けられ、当該第１の電極５１３の端部を覆うように絶縁層５０９が形成されている。絶縁層５０９は、複数の画素において隔壁として機能している。そして、第１の電極５１３上に発光層５１４が形成され、当該発光層５１４上に第２の電極５１５が形成されている。これら第１の電極５１３、発光層５１４および第２の電極５１５の積層構造により発光素子５１６が設けられている。
【０２４５】
絶縁層５０９は、ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。また、絶縁層５０９の被覆性を良好なものとするため、その上端部または下端部に曲率を有する曲面が形成されるように設ける。例えば、絶縁層５０９の材料としてポジ型の感光性アクリルを用いた場合、絶縁層５０９の上端部のみに曲率半径（０．２μｍ〜３μｍ）を有する曲面を持たせることが好ましい。絶縁層５０９としては、感光性の光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。他にも、絶縁層５０９としてエポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン等の有機材料やシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。
【０２４６】
また、上記実施の形態で示したように、絶縁層５０９にプラズマ処理を行い、当該絶縁層５０９を酸化または窒化することによって、絶縁層５０９の表面を改質して緻密な膜を得ることも可能である。絶縁層５０９の表面を改質することによって、当該絶縁層５０９の強度が向上し開口部等の形成時におけるクラックの発生やエッチング時の膜減り等の物理的ダメージを低減することが可能となる。さらに、絶縁層５０９の表面が改質されることによって、当該絶縁層５０９上に設けられる発光層５１４との密着性等の界面特性が向上する。
【０２４７】
また、第１の電極５１３および第２の電極５１５は、一方を陽極として用い、他方を陰極として用いる。
【０２４８】
陽極として用いる場合には、仕事関数の大きい材料を用いることが望ましい。例えば、インジウム錫酸化物膜、珪素を含有したインジウム錫酸化物膜、酸化インジウムに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合したターゲットを用いてスパッタ法により形成した透明導電膜、酸化亜鉛（ＺｎＯ）膜、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、陽極を積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれる。
【０２４９】
また、陰極として用いる場合には、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、または窒化カルシウム）を用いることが好ましい。なお、陰極として用いる電極を透光性とする場合には、電極として、膜厚を薄くした金属薄膜と、透明導電膜（インジウム錫酸化物膜、珪素を含有したインジウム錫酸化物膜、酸化インジウムに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を混合したターゲットを用いてスパッタ法により形成した透明導電膜、酸化亜鉛（ＺｎＯ）膜等）との積層を用いるのが良い。
【０２５０】
ここでは第１の電極５１３を陽極として透光性を有するインジウム錫酸化物を用い、基板５０１側から光を取り出す構造とする。なお、第２の電極５１５に透光性を有する材料を用いることにより対向基板５０６側から光りを取り出す構造としても良いし、第１の電極５１３および第２の電極５１５を透光性を有する材料で設けることによって、基板５０１および対向基板５０６の両側に光りを取り出す構造（両面射出）とすることも可能である。
【０２５１】
また、発光層５１４は、低分子化合物、または高分子化合物（オリゴマー、デンドリマーを含む）等による単層または積層構造を、蒸着マスクを用いた蒸着法、インクジェット法、スピンコート法等によって形成することができる。
【０２５２】
また、ここではシール材５０５で対向基板５０６を基板５０１と貼り合わせることにより、基板５０１、対向基板５０６、およびシール材５０５で囲まれた空隙５０８に発光素子５１６が備えられた構造になっている。なお、空隙５０８には、不活性気体（窒素やアルゴン等）が充填される場合の他、シール材５０５で充填される構成も含むものとする。
【０２５３】
なお、シール材５０５にはエポキシ系樹脂を用いるのが好ましい。また、シール材５０５はできるだけ水分や酸素を透過しない材料を用いることが望ましい。また、対向基板５０６に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、ポリエステルフィルム、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
【０２５４】
なお、本発明の表示手段を有する半導体装置としては、上述したように画素部に発光素子用いた構成に限られず、画素部に液晶を用いた半導体装置も含まれる。画素部に液晶を用いた場合の半導体装置を図２６に示す。
【０２５５】
ここで、図２６に示す半導体装置は、図２５（Ａ）に示したものと同様の上面構造を有し、図２５（Ａ）における鎖線ａ−ｂ間とｃ−ｄ間の断面図を示している。図２６に示す半導体装置は、上記例同様、基板５０１上に設けられた走査線駆動回路５０２、信号線駆動回路５０３および画素部５０４等を有している。また、画素部５０４を基板５０１と共に挟むように対向基板５０６が設けられ、基板５０１と対向基板５０６は、シール材５０５により貼り合わされている。走査線駆動回路５０２および信号線駆動回路５０３は、外部入力端子となるフレキシブルプリント配線基板５０７からビデオ信号、クロック信号、スタート信号、リセット信号等を受け取る。
【０２５６】
ここでは信号線駆動回路５０３または走査線駆動回路５０２として、上記実施の形態で示したように、素子形成層を積層させた半導体集積回路を用いる。
【０２５７】
図２６において、信号線駆動回路５０３には、上記実施の形態で示したいずれかの構造を有するｎ型の半導体素子５１１ａとｐ型の半導体素子５１１ｂとを組み合わせたＣＭＯＳ回路を有する半導体集積回路５１０が形成されている。半導体集積回路５１０は、上記実施の形態で説明したいずれかの方法を適用し、第１の素子形成層乃至第ｎの素子形成層（図では第２の素子形成層）を積層させて作製する。そして、第１の素子形成層乃至第ｎの素子形成層に設けた開口部に導電性ペーストを滴下することにより貫通配線１２６を形成し、第１の素子形成層乃至第ｎの素子形成層に設けられた複数のｎ型の半導体素子５１１ａ、ｐ型の半導体素子５１１ｂを電気的に接続することにより、走査線駆動回路５０２、および信号線駆動回路５０３等を構成する。
【０２５８】
また、図２６に示すように、半導体装置の画素部５０４には、導電層５１２および第１の電極５１３を覆うように設けられた配向膜５２１と対向基板５０６側に設けられた配向膜５２３との間に液晶５２２が設けられている。そして、液晶５２２中に第１の電極５１３と第２の電極５２４との間の距離（セルギャップ）を制御するためにスペーサ５２５が設けられている。また、第２の電極５２４が対向基板５０６に設けられており、第１の電極５１３と第２の電極５２４間に設けられた液晶に加える電圧を制御することで、光の透過率を制御し、像の表示を行うことができる。
【０２５９】
本実施の形態で示した半導体装置において、画素部の半導体素子５１１ｃは、半導体集積回路を構成する第１の素子形成層と同時に形成することができる。そして、半導体集積回路５１０が形成される部分のみに、第２の素子形成層乃至第ｎの素子形成層を積層させることによって走査線駆動回路５０２、または信号線駆動回路５０３等を形成することができる。このように、本実施の形態で示す表示手段を有する半導体装置の形態としては、画素部に発光素子で設けることもできるし、液晶で設けることもできる。
【０２６０】
また、図２５、図２６では、基板上に走査線駆動回路や信号線駆動回路等の駆動回路を作り込んで形成するドライバー一体型を示したが、基板上に直接形成するのではなく基板に駆動回路を貼り合わせて形成することもできる。この場合の表示装置の一例に関して図２７を参照して説明する。図２７（Ａ）は、外部に駆動回路を有する半導体装置の斜視図を示し、図２７（Ｂ）は図２７（Ａ）におけるＡ−Ｂ間の断面の模式図を示している。
【０２６１】
図２７（Ａ）に示すように本例の半導体装置は、上記例同様、基板５０１上に設けられた画素部５０４、および半導体集積回路によって形成される走査線駆動回路、信号線駆動回路等を有している。そして、画素部５０４を基板５０１と共に挟むように対向基板５０６が設けられ、基板５０１と対向基板５０６は、シール材５０５により貼り合わされている。
【０２６２】
また、図２７（Ｂ）に示すように、半導体装置は、基板５０１上に半導体集積回路５３１ａが接着して設けられ、接続フィルムとして機能するフレキシブルプリント配線基板５０７上に半導体集積回路５３１ｂが接着して設けられている。画素部５０４と半導体集積回路５３１ａとは、基板５０１上の第１の導電層５３２を介して接続されている。半導体集積回路５３１ａと半導体集積回路５３１ｂとは、基板５０１上の第２の導電層５３３とフレキシブルプリント配線基板５０７上の第３の導電層５３４を介して接続されている。
【０２６３】
このような、半導体集積回路５３１ａと第１の導電層５３２、または、半導体集積回路５３１ｂと第３の導電層５３４との接続には、上記実施の形態でも説明した、導電性粒子３１１を含む接着性樹脂３１２で構成される異方性導電材料を用いることができる。また、上記の接続は異方性導電材料の他にも、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤、ＡＣＰ等の導電性を有する接着剤、ＡＣＦ等の導電性を有するフィルムや半田接合等を用いて行うこともできる。
【０２６４】
本発明の半導体集積回路を用いることによって、半導体装置の高集積化を実現することができ、作製工程にかかる時間を短縮することが可能となる。
【０２６５】
（実施の形態１２）
本発明により作製される電子機器について図２８を参照しつつ説明する。
【０２６６】
図２８（Ａ）に示すテレビジョン８００１は、表示部８００２や駆動回路等を含んでいる。上記実施の形態に示した半導体装置の構造や作製方法を表示部８００２や駆動回路などに適用することによって、本発明の半導体装置の使用形態の一つであるテレビジョンを作製することができる。
【０２６７】
図２８（Ｂ）に示す情報端末機器８１０１は、表示部８１０２や電子制御回路、入出力インターフェース等を含んでいる。上記実施の形態に示した半導体装置の構造や作製方法を表示部８１０２や電子制御回路などに適用することによって、本発明の半導体装置の使用形態の一つである情報端末機器を作製することができる。
【０２６８】
図２８（Ｃ）に示すビデオカメラ８２０１は、表示部８２０２や画像処理回路等を含んでいる。上記実施の形態に示した半導体装置の構造や作製方法を表示部８２０２や画像処理回路などに適用することによって、本発明の半導体装置の使用形態の一つであるビデオカメラを作製することができる。
【０２６９】
図２８（Ｄ）に示す電話機８３０１は、表示部８３０２や無線通信回路等を含んでいる。上記実施の形態に示した半導体装置の構造や作製方法を表示部８３０２や無線通信回路などに適用することによって、本発明の半導体装置の使用形態の一つである電話機を作製することができる。
【０２７０】
図２８（Ｅ）に示す携帯型のテレビジョン８４０１は、表示部８４０２や駆動回路、無線通信回路等を含んでいる。上記実施の形態に示した半導体装置の構造や作製方法を表示部８４０２や駆動回路、無線通信回路などに適用することによって、本発明の半導体装置の使用形態の一つである携帯型のテレビジョンを作製することができる。またテレビジョンとしては、携帯電話機などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの（例えば４０インチ以上）まで、幅広いものに、本発明を適用することができる。
【０２７１】
なお、本発明に係る電子機器は、図２８（Ａ）〜（Ｅ）に限定されず、表示部や駆動回路部等に複数の半導体素子を含むものが含まれる。
【０２７２】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適用することが可能である。また、本発明の半導体集積回路を用いることによって、半導体装置の高集積化を実現することができ、作製工程にかかる時間を短縮することが可能となる。本発明の半導体集積回路を電子機器に採用することで、高性能な電子機器を安価に提供することができる。
【０２７３】
（実施の形態１３）
また、本発明の半導体集積回路は、作製した基板から剥離することによって、可撓性を有する状態とすることができる。以下に、可撓性を有する半導体集積回路を含む半導体装置の具体例に関して図２９を参照して説明する。
【０２７４】
図２９（Ａ）はディスプレイ４１０１であり、支持台４１０２、表示部４１０３を含む。表示部４１０３は可撓性を有する基板を用いて形成されており、軽量で薄型のディスプレイを実現できる。また、表示部４１０３を湾曲させることも可能であり、支持台４１０２から取り外して湾曲した壁に沿ってディスプレイを取り付けることも可能である。上記実施の形態で示した半導体集積回路または半導体装置を、表示部４１０３や周辺の駆動回路等の集積回路に用いることによって、本発明の半導体装置の使用形態の一つである可撓性を有するディスプレイを作製することができる。このように、可撓性を有するディスプレイは、フラットな面はもちろん湾曲した部分にも設置することが可能となるため、様々な用途に用いることができる。
【０２７５】
図２９（Ｂ）は巻き取り可能なディスプレイ４２０１であり、表示部４２０２を含む。上記実施の形態で示した半導体集積回路または半導体装置を、表示部４２０２や駆動回路等の集積回路に用いることによって、本発明の半導体装置の使用形態の一つである、巻取りが可能で薄型の大型ディスプレイを作製することができる。巻き取り可能なディスプレイ４２０１は可撓性を有する基板を用いて形成されているため、表示部４２０２と共に折り畳んだり、巻き取ったりして持ち運ぶことが可能である。そのため、巻き取り可能なディスプレイ４２０１が大型である場合でも折り畳んだり、巻き取ったりして鞄に入れて持ち運ぶことができる。
【０２７６】
図２９（Ｃ）は、シート型のコンピュータ４４０１であり、表示部４４０２、キーボード４４０３、タッチパッド４４０４、外部接続ポート４４０５、電源プラグ４４０６等を含んでいる。上記実施の形態で示した半導体集積回路または半導体装置を、表示部４４０２や駆動回路、情報処理回路等の集積回路に用いることによって、本発明の半導体装置の使用形態の一つである、薄型またはシート型のコンピュータを作製することができる。表示部４４０２は可撓性を有する基板を用いて形成されており、軽量で薄型のコンピュータを実現できる。また、シート型のコンピュータ４４０１の本体部分に収納スペースを設けることによって表示部４４０２を本体に巻き取って収納することが可能である。また、キーボード４４０３も可撓性を有するように設けることによって、表示部４４０２と同様にシート型のコンピュータ４４０１の収納スペースに巻き取って収納することができ、持ち運びが便利になる。また、使用しない場合にも折り畳むことによって場所をとらずに収納することが可能となる。
【０２７７】
図２９（Ｄ）は、２０〜８０インチの大型の表示部を有する表示装置４３００であり、操作部であるキーボード４３０２、表示部４３０１、スピーカー４３０３等を含む。また、表示部４３０１は可撓性を有する基板を用いて形成されており、キーボード４３０２を取り外して表示装置４３００を折り畳んだり巻き取ったりして持ち運ぶことが可能である。また、キーボード４３０２と表示部４３０１との接続は無線で行うことができ、例えば、湾曲した壁に沿って表示装置４３００を取り付けながらキーボード４３０２で無線によって操作することができる。
【０２７８】
図２９（Ｄ）に示す例では、上記実施の形態で示した半導体集積回路または半導体装置を、表示部４３０１や表示部の駆動回路、表示部とキーボードとの間の通信を制御する無線通信回路等の集積回路に用いている。これによって、本発明の半導体装置の使用形態の一つである、薄型の大型表示装置を作製することができる。
【０２７９】
図２９（Ｅ）は電子ブック４５０１であり、表示部４５０２、操作キー４５０３等を含む。またモデムが電子ブック４５０１に内蔵されていても良い。表示部４５０２は可撓性基板を用いて形成されており、折り曲げたり巻き取ったりすることができる。そのため、電子ブックの持ち運びも場所をとらずに行うことができる。さらに、表示部４５０２は文字等の静止画像はもちろん動画も表示することが可能となっている。
【０２８０】
図２９（Ｅ）に示す例では、上記実施の形態で示した半導体集積回路または半導体装置を、表示部４５０２や駆動回路、制御回路等の集積回路に用いている。これによって、本発明の半導体装置の使用形態の一つである、薄型の電子ブックを作製することができる。
【０２８１】
図２９（Ｆ）はＩＣカード４６０１であり、表示部４６０２、接続端子４６０３等を含む。表示部４６０２は可撓性基板を用いて軽量、薄型のシート状になっているため、カードの表面に張り付けて形成することができる。また、ＩＣカードが非接触でデータの受信が行える場合に外部から取得した情報を表示部４６０２に表示することが可能となっている。
【０２８２】
図２９（Ｆ）に示す例では、上記実施の形態で示した半導体集積回路または半導体装置を、表示部４６０２や無線通信回路等の集積回路に用いている。これによって、本発明の半導体装置の使用形態の一つである、薄型のＩＣカードを作製することができる。
【０２８３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器や情報表示手段に用いることが可能である。
【０２８４】
（実施の形態１４）
本実施の形態は、上記実施の形態で説明したように、素子形成層を積層させ、各層を貫通配線によって接続する方法を適用して半導体集積回路を作製する具体的な例を説明する。詳細には、本実施の形態では揮発性メモリであるＳＲＡＭのメモリセルを例にとって半導体集積回路を作製する例を示す。
【０２８５】
図３０（Ａ）には、ＳＲＡＭのブロック図を示す。ＳＲＡＭ８２０は、メモリセルが行列に配置されるメモリセルアレイ８２１、指定したアドレスを解読するローデコーダ８２２及びカラムデコーダ８２３、カラムデコーダの出力からメモリセルアレイのアドレスを選択するセレクタ８２４、ならびにデータの読み書きを制御するＲ／Ｗ回路８２５を有する。
【０２８６】
図３０（Ｂ）には、メモリセルアレイを構成する１つのメモリセルをトランジスタレベルで示す。ＳＲＡＭのメモリセルは、メモリセルを選択するための２つの選択トランジスタ８０１、８０２（Ｎ型トランジスタ）と、情報を記憶する二つのインバータ、すなわち二組のＮ型トランジスタ８０４、８０６およびＰ型トランジスタ８０３、８０５によって構成される。したがって、ＳＲＡＭの１つのメモリセルは、４つのＮ型トランジスタおよび２つのＰ型トランジスタの６つのトランジスタを有する。
【０２８７】
選択トランジスタ８０１は、高濃度不純物領域のどちらか一方（ソース電極、またはドレイン電極のどちらか一方）が、ビット線８０８に接続され、選択トランジスタ８０２は、高濃度不純物領域のどちらか一方（ソース電極、またはドレイン電極のどちらか一方）が、ビットｂ線８０９に接続されている。また、２つの選択トランジスタ８０１、８０２のゲート電極はワード線８０７に接続される。
【０２８８】
また、選択トランジスタ８０１において、ビット線８０８と接続されていない方の高濃度不純物領域は、Ｐ型トランジスタ８０５およびＮ型トランジスタ８０６によって構成されるインバータの入力部、ならびに、Ｐ型トランジスタ８０３およびＮ型トランジスタ８０４によって構成されるインバータの出力部と接続される。また、選択トランジスタ８０２において、ビットｂ線８０９と接続されていない方の高濃度不純物領域は、Ｐ型トランジスタ８０５およびＮ型トランジスタ８０６によって構成されるインバータの出力部、ならびに、Ｐ型トランジスタ８０３およびＮ型トランジスタ８０４によって構成されるインバータの入力部と接続される。
【０２８９】
次に、上記構成を有するメモリセルを、本発明を適用して作製する方法について図３１を用いて説明する。図３０（Ｂ）で示したメモリセルの回路図は、接続関係を有したまま下段にＮ型トランジスタのみを配置し、上段にＰ型トランジスタのみを配置して、図３１（Ａ）の様に書き換えることができる。
【０２９０】
図３１（Ａ）に示される回路を、本発明を適用して作製した例を図３１（Ｂ）に示す。図３１（Ａ）に示される回路図において、下段で示された部分をＮ型トランジスタを有する第１の素子形成層８１０で形成し、上段で示された部分をＰ型トランジスタを有する第２の素子形成層８１１で形成する。第２の素子形成層８１１には開口部を形成する。第１の素子形成層８１０と第２の素子形成層８１１とを積層して貼り合わせ、第２の素子形成層８１１の開口部に貫通配線８１３を形成することにより、第１の素子形成層８１０と第２の素子形成層８１１とを電気的に接続することができる。
【０２９１】
図３１（Ｂ）において、選択トランジスタ８０１およびＮ型トランジスタ８０４の高濃度不純物領域８４２、８４３が、貫通配線を介してＰ型トランジスタ８０３の高濃度不純物領域８４４と接続される。同様に、選択トランジスタ８０２およびＮ型トランジスタ８０６の高濃度不純物領域８４６、８４７が、貫通配線を介してＰ型トランジスタ８０５の高濃度不純物領域８４８と接続される。
【０２９２】
ここで図３１（Ｂ）は、各トランジスタのソース電極またはドレイン電極を構成する高濃度不純物領域の接続関係のみを示し、ゲート電極の接続関係は示していない。第２の導電層、または第３の導電層によって形成される配線の引き回しによって、図３１（Ａ）に示される接続関係にすることができる。
【０２９３】
このようなＳＲＡＭを構成する半導体集積回路は、上記実施の形態で説明した方法を適用して作製することができる。
【０２９４】
また、メモリセルにおいて、インバータを構成するＮ型トランジスタ８０４、８０６と、選択トランジスタ８０１、８０２とは、他の回路との接続関係や機能が異なる。例えば、選択トランジスタはビット線８０８およびビットｂ線８０９を介してセレクタと接続され、メモリセルに記憶されているデータの読み出しや書き込み時に動作する。一方、インバータを構成するＮ型トランジスタ８０４、８０６は、同じくインバータを構成するＰ型トランジスタ８０３、８０５、選択トランジスタ、および接地電圧を供給する配線と接続され、データの記憶保持のために機能する。このように、各トランジスタの機能に応じて半導体集積回路を形成する層の構成を決める例を、図３２、図３３を用いて説明する。
【０２９５】
図３２は当該半導体集積回路の等価回路図であり、図３３はそのような回路構成を有する半導体集積回路の断面図である。以下の説明ではこれらの図面を参照して説明する。
【０２９６】
選択トランジスタがビット線８０８、またはビットｂ線８０９を介して接続するセレクタが、図３２（Ａ）及び図３３（Ａ）に示す、Ｎ型トランジスタ８１６、８１８とＰ型トランジスタ８１７、８１９で構成されるアナログスイッチの場合、第１の素子形成層８２８にアナログスイッチを構成するＰ型トランジスタ８１７、８１９、第２の素子形成層８２９にアナログスイッチを構成するＮ型トランジスタ８１６、８１８を有するように形成する。さらに、ビット線８０８およびビットｂ線８０９を第１の素子形成層８２８に作製する。第２の素子形成層８２９のＮ型トランジスタ８１６、８１８と、第１の素子形成層８２８にあるビット線８０８およびビットｂ線８０９との接続は、貫通配線８１３により行うことができる。
【０２９７】
さらに、図３２（Ｂ）及び図３３（Ｂ）で示すように第１の素子形成層８２８に選択トランジスタ８０１、８０２（Ｎ型トランジスタ）、第２の素子形成層８２９にインバータを構成するＰ型トランジスタ８０３、８０５、第３の素子形成層８３０にインバータを構成するＮ型トランジスタ８０４、８０６を有するように形成することができる。第１の素子形成層８２８、第２の素子形成層８２９、第３の素子形成層８３０の接続は貫通配線８１３によって行う。
【０２９８】
このように、回路を形成するトランジスタを積層構造で作製することで回路面積を小さくすることができる。また、セレクタと選択トランジスタとを接続するビット線８０８及びビットｂ線８０９を第１の素子形成層８２８のみを用いて形成することで、配線長を短くすることができる。同様に、選択トランジスタと接続するカラムデコーダを第１の素子形成層８２８に形成することで、各回路とメモリセルとを接続する配線の長さを短くすることができる。このように、配線の長さを短くすることで、消費電力を低減し、動作速度を向上させることができる。
【０２９９】
また、インバータを構成するＮ型トランジスタの高濃度不純物領域の一方は接地電圧（基準電圧、接地、０Ｖ、ＶＳＳとも呼ばれる）が供給され、インバータを構成するＰ型トランジスタの高濃度不純物領域の一方は電源電圧が供給される。したがって、第２の素子形成層には電源電圧が供給される配線が形成され、第３の素子形成層には接地電圧が供給される配線が形成される。これらの配線を異なる素子形成層に形成する。好ましくは、素子形成層を貼り合わせたときに配線が上下に重ならないように形成することで、配線間に生じる寄生容量を低減し、動作速度を向上させることができる。
【０３００】
このように、回路の動作を考慮して半導体集積回路を構成する各素子形成層を形成することができる。
【図面の簡単な説明】
【０３０１】
【図１】本発明の半導体集積回路を作製する方法を説明する図。
【図２】本発明の半導体集積回路を作製する方法を説明する図。
【図３】本発明の半導体集積回路を作製する方法を説明する図。
【図４】本発明の半導体集積回路を作製する方法を説明する図。
【図５】本発明の半導体集積回路を作製する方法を説明する図。
【図６】本発明の半導体集積回路を作製する方法を説明する図。
【図７】本発明の半導体集積回路を作製する方法を説明する図。
【図８】本発明の半導体集積回路を作製する方法を説明する図。
【図９】本発明の半導体集積回路を作製する方法を説明する図。
【図１０】本発明の半導体集積回路を作製する方法を説明する図。
【図１１】本発明の半導体集積回路を作製する方法を説明する図。
【図１２】本発明の半導体集積回路を作製する方法を説明する図。
【図１３】本発明の半導体集積回路を作製する方法を説明する図。
【図１４】本発明の半導体集積回路を作製する方法を説明する図。
【図１５】本発明の半導体装置の構成例を説明する図。
【図１６】本発明の半導体装置の構成例を説明する図。
【図１７】本発明の半導体集積回路を作製する方法を説明する図。
【図１８】本発明の半導体集積回路を作製する方法を説明する図。
【図１９】本発明の半導体集積回路を作製する方法を説明する図。
【図２０】本発明の半導体装置の構成例を説明する図。
【図２１】本発明の半導体装置の構成例を説明する図。
【図２２】本発明の半導体装置の使用形態例を説明する図。
【図２３】本発明の半導体装置の構成例を説明する図。
【図２４】本発明の半導体装置の使用形態例を説明する図。
【図２５】本発明の半導体装置の構成例を説明する図。
【図２６】本発明の半導体装置の構成例を説明する図。
【図２７】本発明の半導体装置の構成例を説明する図。
【図２８】本発明の半導体装置の構成例を説明する図。
【図２９】本発明の半導体装置の構成例を説明する図。
【図３０】本発明の半導体集積回路の構成例を説明する図。
【図３１】本発明の半導体集積回路の構成例を説明する図。
【図３２】本発明の半導体集積回路の構成例を説明する図。
【図３３】本発明の半導体集積回路の構成例を説明する図。
【符号の説明】
【０３０２】
９０ 半導体層
９１ ゲート絶縁層
９２ 第１の導電層
９３ 不純物領域
９４ 不純物領域
９５ チャネル形成領域
９６ 半導体素子
９７ 第４の絶縁層
１００ 基板
１０１ 第１の絶縁層
１０２ 剥離層
１０３ 第２の絶縁層
１０４ コンタクトホール
１０５ コンタクトホール
１０６ コンタクトホール
１０７ コンタクトホール
１０８ コンタクトホール
１０９ コンタクトホール
１１０ 開口部
１１１ 第２の導電層
１１２ 第２の導電層
１１３ 第２の導電層
１１４ 第２の導電層
１１５ 第２の導電層
１１６ 第２の導電層
１１７ 第５の絶縁層
１１８ 剥離層除去領域
１１９ 接着層
１２０ 第６の絶縁層
１２１ 第ｎの素子形成層
１２２ 第１の素子形成層
１２４ 開口部
１２５ 導電性ペースト
１２６ 貫通配線
１２７ 第２の導電層
１２９ 貫通配線
１３０ 支持基板
１４０ 第２の導電層
１４１ 第５の絶縁層
１４３ 開口部
１５０ 第５の絶縁層
１５３ 第ｎの素子形成層
１５４ 第１の素子形成層
１５５ 導電性材料
１５６ 導電性粒子
１５７ 第２の導電層
１５８ 開口部
１６０ 第２の導電層
１６１ 第２の導電層
１６２ 第２の導電層
１６３ 第２の導電層
１６４ 第２の導電層
１６５ 第２の導電層
１６６ 第２の導電層
１６８ 開口部
２０５ａ 半導体素子
２０５ｂ 半導体素子
２０５ｃ 半導体素子
２１４ 導電層
２１５ 第５の絶縁層
２１９ 導電膜
２２１ 基板
２３０ 記憶素子
２３１ 第４の導電層
２３２ 記憶層
２３３ 第５の導電層
３００ 半導体装置
３０１ 基板
３０２ 導電膜
３０３ 半導体集積回路
３０３ａ 半導体集積回路
３０３ｂ 半導体集積回路
３０３ｃ 半導体集積回路
３０３ｄ 半導体集積回路
３１１ 導電性粒子
３１２ 接着性樹脂
３２１ 基板
３２２ 導電膜
３２３ 半導体集積回路
３３５ 半導体素子
３３７ 第１のシート材
３３８ 第２のシート材
３８０ 第３の導電層
３８１ 第７の絶縁層
６０１ 第１の基板
６０２ 第１の素子形成層
６０３ 第２の基板
６０４ 剥離層
６０５ 第２の素子形成層
６０６ 開口部
６０７ 第３の基板
６０８ 第３の素子形成層
６０９ 第ｎの基板
６１０ 第ｎの素子形成層
６１１ 導電性ペースト
６１２ 貫通配線
６１３ 第ｎ−１の素子形成層
６１４ 半導体集積回路
【特許請求の範囲】
【請求項１】
第１の基板上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子を有する第１の素子形成層を形成し、
第２の基板上に、剥離層を形成し、
前記剥離層上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第２の素子形成層を形成し、
前記第２の素子形成層を前記第２の基板から剥離して、前記第１の素子形成層上に貼り合わせ、
前記開口部に配線を形成して、前記第１の素子形成層と前記第２の素子形成層を電気的に接続することを特徴とする半導体集積回路の作製方法。
【請求項２】
第１の基板上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子を有する第１の素子形成層を形成し、
第２の基板上に、第１の剥離層を形成し、
前記第１の剥離層上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第２の素子形成層を形成し、
前記第２の素子形成層を前記第２の基板から剥離して、前記第１の素子形成層上に貼り合わせ、
前記第２の素子形成層に設けられた開口部に配線を形成して、前記第１の素子形成層と前記第２の素子形成層を電気的に接続し、
第３の基板上に、第２の剥離層を形成し、
前記第２の剥離層上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第３の素子形成層を形成し、
前記第３の素子形成層を前記第３の基板から剥離して、前記第２の素子形成層上に貼り合わせ、
前記第３の素子形成層に設けられた開口部に配線を形成して、前記第１乃至第３の素子形成層を電気的に接続させることを特徴とする半導体集積回路の作製方法。
【請求項３】
第１の基板上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子を有する第１の素子形成層を形成し、
第２の基板上に、第１の剥離層を形成し、
前記第１の剥離層上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第２の素子形成層を形成し、
前記第２の素子形成層を前記第２の基板から剥離して、前記第１の素子形成層上に貼り合わせ、
第３の基板上に、第２の剥離層を形成し、
前記第２の剥離層上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第３の素子形成層を形成し、
前記第３の素子形成層を前記第３の基板から剥離して、前記第２の素子形成層に設けられた開口部と前記第３の素子形成層に設けられた開口部が略一致するように、前記第２の素子形成層上に貼り合わせ、
前記第２の素子形成層に設けられた開口部、及び、前記第３の素子形成層に設けられた開口部に配線を形成して、前記第１乃至第３の素子形成層を電気的に接続させることを特徴とする半導体集積回路の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第１の素子形成層は、前記第１の基板上に形成された剥離層上に形成されており、
前記第１の基板から前記第１の素子形成層を剥離した後、前記第２の素子形成層を貼り合わせることを特徴とする半導体集積回路の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記開口部の下層に位置する素子形成層の一部が導電性を有することを特徴とする半導体集積回路の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記第１の素子形成層は、開口部を有することを特徴とする半導体集積回路の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記開口部の側面が導電性を有することを特徴とする半導体集積回路の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記配線は前記開口部に導電性を有する材料を滴下することによって形成することを特徴とする半導体集積回路の作製方法。
【請求項９】
請求項８において、
前記導電性を有する材料は、導電性粒子を有機樹脂に溶解又は分散させた材料であることを特徴とする半導体集積回路の作製方法。
【請求項１０】
請求項９において、
前記導電性粒子は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、及びＢａのいずれか一つ以上の金属粒子、ハロゲン化銀の微粒子、又はカーボンブラックであることを特徴とする半導体集積回路の作製方法。
【請求項１１】
請求項１乃至請求項１０のいずれか一項において、
前記半導体集積回路が有する半導体素子には、薄膜トランジスタが含まれることを特徴とする半導体集積回路の作製方法。
【請求項１２】
請求項１乃至請求項１１のいずれか一項において、
前記剥離層はタングステン、モリブデン、タングステンとモリブデンの混合物、タングステンの酸化物、タングステンの窒化物、タングステンの酸化窒化物、タングステンの窒化酸化物、モリブデンの酸化物、モリブデンの窒化物、モリブデンの酸化窒化物、モリブデンの窒化酸化物、タングステンとモリブデンの混合物の酸化物、タングステンとモリブデンの混合物の窒化物、タングステンとモリブデンの混合物の酸化窒化物、タングステンとモリブデンの混合物の窒化酸化物、チタン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、又は珪素のいずれかを含むことを特徴とする半導体集積回路の作製方法。
【請求項１３】
絶縁層に上下を挟まれた半導体層で形成される半導体素子を有する第１の素子形成層と、
絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第２の素子形成層と、が積層され、
前記開口部には、配線が形成されていることを特徴とする半導体集積回路。
【請求項１４】
絶縁層に上下を挟まれた半導体層で形成される半導体素子を有する第１の素子形成層と、
絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第２の素子形成層と、
絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第３の素子形成層と、が積層され、
前記第１乃至第３の素子形成層は、前記第２の素子形成層に設けられた開口部と前記第３の素子形成層に設けられた開口部とが略一致するように貼り合わされ、
前記開口部には、それぞれ配線が形成されていることを特徴とする半導体集積回路。
【請求項１５】
請求項１３または請求項１４において、
前記開口部の下層に位置する前記素子形成層の一部が導電性を有することを特徴とする半導体集積回路。
【請求項１６】
請求項１３乃至請求項１５のいずれか一項において、
前記第１の素子形成層は、開口部を有することを特徴とする半導体集積回路。
【請求項１７】
請求項１３乃至請求項１６のいずれか一項において、
前記開口部の側面が導電性を有することを特徴とする半導体集積回路。
【請求項１８】
請求項１３乃至請求項１７のいずれか一項において、
前記配線は導電性を有する材料で形成されていることを特徴とする半導体集積回路。
【請求項１９】
請求項１８において、
前記導電性を有する材料は導電性粒子を有機樹脂に溶解又は分散させた材料であることを特徴とする半導体集積回路。
【請求項２０】
請求項１９において、
前記導電性粒子はＡｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、及びＢａのいずれか一つ以上の金属粒子、ハロゲン化銀の微粒子、又はカーボンブラックであることを特徴とする半導体集積回路。
【請求項２１】
請求項１３乃至請求項２０のいずれか一項において、
前記半導体集積回路が有する半導体素子には薄膜トランジスタが含まれることを特徴とする半導体集積回路。
【請求項２２】
請求項１３乃至請求項２１に記載の半導体集積回路を含むことを特徴とする半導体装置。
【請求項１】
第１の基板上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子を有する第１の素子形成層を形成し、
第２の基板上に、剥離層を形成し、
前記剥離層上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第２の素子形成層を形成し、
前記第２の素子形成層を前記第２の基板から剥離して、前記第１の素子形成層上に貼り合わせ、
前記開口部に配線を形成して、前記第１の素子形成層と前記第２の素子形成層を電気的に接続することを特徴とする半導体集積回路の作製方法。
【請求項２】
第１の基板上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子を有する第１の素子形成層を形成し、
第２の基板上に、第１の剥離層を形成し、
前記第１の剥離層上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第２の素子形成層を形成し、
前記第２の素子形成層を前記第２の基板から剥離して、前記第１の素子形成層上に貼り合わせ、
前記第２の素子形成層に設けられた開口部に配線を形成して、前記第１の素子形成層と前記第２の素子形成層を電気的に接続し、
第３の基板上に、第２の剥離層を形成し、
前記第２の剥離層上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第３の素子形成層を形成し、
前記第３の素子形成層を前記第３の基板から剥離して、前記第２の素子形成層上に貼り合わせ、
前記第３の素子形成層に設けられた開口部に配線を形成して、前記第１乃至第３の素子形成層を電気的に接続させることを特徴とする半導体集積回路の作製方法。
【請求項３】
第１の基板上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子を有する第１の素子形成層を形成し、
第２の基板上に、第１の剥離層を形成し、
前記第１の剥離層上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第２の素子形成層を形成し、
前記第２の素子形成層を前記第２の基板から剥離して、前記第１の素子形成層上に貼り合わせ、
第３の基板上に、第２の剥離層を形成し、
前記第２の剥離層上に、絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第３の素子形成層を形成し、
前記第３の素子形成層を前記第３の基板から剥離して、前記第２の素子形成層に設けられた開口部と前記第３の素子形成層に設けられた開口部が略一致するように、前記第２の素子形成層上に貼り合わせ、
前記第２の素子形成層に設けられた開口部、及び、前記第３の素子形成層に設けられた開口部に配線を形成して、前記第１乃至第３の素子形成層を電気的に接続させることを特徴とする半導体集積回路の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第１の素子形成層は、前記第１の基板上に形成された剥離層上に形成されており、
前記第１の基板から前記第１の素子形成層を剥離した後、前記第２の素子形成層を貼り合わせることを特徴とする半導体集積回路の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記開口部の下層に位置する素子形成層の一部が導電性を有することを特徴とする半導体集積回路の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記第１の素子形成層は、開口部を有することを特徴とする半導体集積回路の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記開口部の側面が導電性を有することを特徴とする半導体集積回路の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記配線は前記開口部に導電性を有する材料を滴下することによって形成することを特徴とする半導体集積回路の作製方法。
【請求項９】
請求項８において、
前記導電性を有する材料は、導電性粒子を有機樹脂に溶解又は分散させた材料であることを特徴とする半導体集積回路の作製方法。
【請求項１０】
請求項９において、
前記導電性粒子は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、及びＢａのいずれか一つ以上の金属粒子、ハロゲン化銀の微粒子、又はカーボンブラックであることを特徴とする半導体集積回路の作製方法。
【請求項１１】
請求項１乃至請求項１０のいずれか一項において、
前記半導体集積回路が有する半導体素子には、薄膜トランジスタが含まれることを特徴とする半導体集積回路の作製方法。
【請求項１２】
請求項１乃至請求項１１のいずれか一項において、
前記剥離層はタングステン、モリブデン、タングステンとモリブデンの混合物、タングステンの酸化物、タングステンの窒化物、タングステンの酸化窒化物、タングステンの窒化酸化物、モリブデンの酸化物、モリブデンの窒化物、モリブデンの酸化窒化物、モリブデンの窒化酸化物、タングステンとモリブデンの混合物の酸化物、タングステンとモリブデンの混合物の窒化物、タングステンとモリブデンの混合物の酸化窒化物、タングステンとモリブデンの混合物の窒化酸化物、チタン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、又は珪素のいずれかを含むことを特徴とする半導体集積回路の作製方法。
【請求項１３】
絶縁層に上下を挟まれた半導体層で形成される半導体素子を有する第１の素子形成層と、
絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第２の素子形成層と、が積層され、
前記開口部には、配線が形成されていることを特徴とする半導体集積回路。
【請求項１４】
絶縁層に上下を挟まれた半導体層で形成される半導体素子を有する第１の素子形成層と、
絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第２の素子形成層と、
絶縁層に上下を挟まれた半導体層で形成される半導体素子と、開口部と、を有する第３の素子形成層と、が積層され、
前記第１乃至第３の素子形成層は、前記第２の素子形成層に設けられた開口部と前記第３の素子形成層に設けられた開口部とが略一致するように貼り合わされ、
前記開口部には、それぞれ配線が形成されていることを特徴とする半導体集積回路。
【請求項１５】
請求項１３または請求項１４において、
前記開口部の下層に位置する前記素子形成層の一部が導電性を有することを特徴とする半導体集積回路。
【請求項１６】
請求項１３乃至請求項１５のいずれか一項において、
前記第１の素子形成層は、開口部を有することを特徴とする半導体集積回路。
【請求項１７】
請求項１３乃至請求項１６のいずれか一項において、
前記開口部の側面が導電性を有することを特徴とする半導体集積回路。
【請求項１８】
請求項１３乃至請求項１７のいずれか一項において、
前記配線は導電性を有する材料で形成されていることを特徴とする半導体集積回路。
【請求項１９】
請求項１８において、
前記導電性を有する材料は導電性粒子を有機樹脂に溶解又は分散させた材料であることを特徴とする半導体集積回路。
【請求項２０】
請求項１９において、
前記導電性粒子はＡｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、及びＢａのいずれか一つ以上の金属粒子、ハロゲン化銀の微粒子、又はカーボンブラックであることを特徴とする半導体集積回路。
【請求項２１】
請求項１３乃至請求項２０のいずれか一項において、
前記半導体集積回路が有する半導体素子には薄膜トランジスタが含まれることを特徴とする半導体集積回路。
【請求項２２】
請求項１３乃至請求項２１に記載の半導体集積回路を含むことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【公開番号】特開２００７−３１８１０６（Ｐ２００７−３１８１０６Ａ）
【公開日】平成１９年１２月６日（２００７．１２．６）
【国際特許分類】
【出願番号】特願２００７−１１３９７９（Ｐ２００７−１１３９７９）
【出願日】平成１９年４月２４日（２００７．４．２４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成１９年１２月６日（２００７．１２．６）
【国際特許分類】
【出願日】平成１９年４月２４日（２００７．４．２４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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