積層メモリセル
【課題】高集積ＳＲＡＭに好適な積層メモリセルを提供する。
【解決手段】高集積ＳＲＡＭに好適な積層メモリセルにおいて、第１層に形成された第１，２プルダウントランジスタと、前記第１層の上部に位置した第２層に形成され、前記第１，２プルダウントランジスタとそれぞれ連結されてインバータラッチを形成する第１，２プルアップトランジスタと、前記第２プルダウントランジスタのゲートとビットラインとの間に接続され、前記第１層または第２層の上部に位置した第３層に形成されるパストランジスタと、を備える。
【解決手段】高集積ＳＲＡＭに好適な積層メモリセルにおいて、第１層に形成された第１，２プルダウントランジスタと、前記第１層の上部に位置した第２層に形成され、前記第１，２プルダウントランジスタとそれぞれ連結されてインバータラッチを形成する第１，２プルアップトランジスタと、前記第２プルダウントランジスタのゲートとビットラインとの間に接続され、前記第１層または第２層の上部に位置した第３層に形成されるパストランジスタと、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係るもので、特に高集積ＳＲＡＭに好適な積層メモリセルに関する。
【背景技術】
【０００２】
一般に、パーソナルコンピューター及び電子通信機器などのような電子的システムの高性能化に応じて、メモリとして搭載されるＳＲＡＭなどのような半導体メモリ装置の高速化及び高集積化が進んでいる。半導体メモリ装置の製造メーカーは、メモリセル領域内のメモリセルを縮小されたクリティカルディメンジョンに合うように配置するためにあるゆる努力を注いでいる実情である。
【０００３】
図９は公知の６Ｔ（６トランジスタ）構成のＣＭＯＳ型ＳＲＡＭセルの等価回路図である。図９には、第１，２プルアップトランジスタＰＵ１，ＰＵ２と、第１，２プルダウントランジスタＰＤ１，ＰＤ２と、第１，２パストランジスタＡＴ１，ＡＴ２から構成された６Ｔ構成のＣＭＯＳ型ＳＲＡＭセルが示されている。アクセストランジスタともいわれる第１，２パストランジスタＡＴ１，ＡＴ２のゲートは共通にワードラインＷＬに連結され、それぞれのドレインはビットラインＢＬとビットラインバーＢＬＢにそれぞれ連結される。ここで、ビットラインＢＬとビットラインバーＢＬＢは相補関係を有する。図１０は図９によるＣＭＯＳ型ＳＲＡＭセルの通常のレイアウトを示す。図１０には、図９のように構成された６Ｔ構成のＣＭＯＳ型ＳＲＡＭセルのトランジスタが同一層に配置されたものが示される。
【０００４】
図９のような６Ｔ構成のＣＭＯＳ型ＳＲＡＭセルを単一層に構成する場合、単位セル当りの占有面積が相対的に大きくなって高集積化に制限要素となる。そこで、最近では、半導体メモリ装置の高集積化の要求に応じて、ＳＲＡＭの場合にメモリセルを単一層に平面的に配置することから脱皮してメモリセルを積層タイプ（ｓｔａｃｋｅｄ ｔｙｐｅ）で製造する技術が開発された。例えば、本出願人により特許出願された韓国特許出願第２００４−２０８０号及び第２００４−２０８８号にはメモリセルトランジスタをスタックタイプに積層する製造技術が開示されている。
【０００５】
例えば、シングルスタックタイプメモリセルを製造する場合、メモリセルを構成する６つのＭＯＳトランジスタのうち４個のＮ型ＭＯＳトランジスタ（プルダウン及びパストランジスタ）は半導体基板層に形成され、２つのＰ型ＭＯＳトランジスタ（プルアップトランジスタ）は前記Ｎ型ＭＯＳトランジスタのゲート電極の上部に絶縁して形成された他の基板層、例えば、チャンネルシリコン層に形成されうる。
【０００６】
一方、図１１は、図９のＣＭＯＳ ＳＲＡＭセルを積層タイプで形成した場合を示す積層タイプ６Ｔ−ＣＭＯＳ型ＳＲＡＭセルの等価回路図である。図面を参照すると、図１１の右側に位置するＣＭＯＳ型ＳＲＡＭセルは３層に積層された構造を有する。図１１の右側に示されるダブルスタックセルの構造は、第１層に第１，２プルダウントランジスタＰＤ１，ＰＤ２が配置され、第２層に第１，２プルアップトランジスタＰＵ１，ＰＵ２が配置され、第３層に第１，２パストランジスタＡＴ１，ＡＴ２が配置されている。
【０００７】
図１２には、図１１の積層タイプ６Ｔ−ＣＭＯＳ型ＳＲＡＭセルの概略的断面構造が示されている。また、図１３及び図１４は、図１１の積層タイプ６Ｔ−ＣＭＯＳ型ＳＲＡＭセルのレイアウトを図示する。
【０００８】
図１２はダブルスタックセルの構造であって、プルダウントランジスタは第１層Ｌ１に、プルアップトランジスタは第２層Ｌ２に、パストランジスタは第３層Ｌ３に順次積層された例を示す。図１２において、参照符号ＰＤＧ，ＰＵＧ，ＡＴＧは、プルダウントランジスタのゲート、プルアップトランジスタのゲート、パストランジスタのゲートをそれぞれ示す。また、ＣＳ１とＣＳ２は、チャンネルシリコン層であって、この層は選択的エピタキシャル成長層Ｓ１，Ｓ２によりそれぞれ形成されたシリコン層である。参照符号１００はシリコン基板、１０２はＰ型ウェル、１０４，１０５は活性領域としてのドレイン／ソース領域を示す。１０８はゲート絶縁膜、１０９及び１１０はサイドウォールスペーサーを示す。
【０００９】
図１２に示されるように、トップゲート（ＡＴＧ）はパストランジスタになるが、前記トップゲートのパターンを形成することは図１３及び図１４の平面配置からわかるように難しい。また、図１２の積層タイプセルの構造は、セルノードに対しブリッジマージンが脆弱な形態となっている。また、半導体素子が高集積化されるほど、パストランジスタの駆動能力が低下されるため、チップパフォーマンスを期待することが難しくなる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明の第１目的は、上述のような問題点を解決することができる半導体メモリを提供することにある。
【００１１】
本発明の第２目的は、高集積ＳＲＡＭに採用するに適合した積層メモリセルを提供することにある。
【００１２】
本発明の第３目的は、ＳＲＡＭセルを採用する半導体メモリにおいて制限されたサイズ内でより効率的なメモリセルを有するメモリセルアレイを提供することにある。
【００１３】
本発明の第４目的は、積層タイプのセル構造において１つのパストランジスタを有する５トランジスタメモリセルを提供することにする。
【００１４】
本発明の第５目的は、積層タイプのセル構造においてメモリセルサイズをもっと縮小するかまたはパストランジスタの駆動能力を改善させることができるＳＲＡＭを提供することにある。
【００１５】
本発明の第６目的は、隣接メモリセルとビットラインを共有するセルアレイ構造が得られる方法を提供することにある。
【課題を解決するための手段】
【００１６】
このような目的を達成するために本発明の実施形態による積層メモリセルは、第１層に形成された第１，２プルダウントランジスタと、前記第２プルダウントランジスタのゲートとビットラインとの間に接続され、前記第１層に形成されたパストランジスタと、前記第１層の上部に位置する第２層に形成され、前記第１，２プルダウントランジスタとそれぞれ連結されてインバータラッチを形成する第１，２プルアップトランジスタと、を備える。
【００１７】
好ましくは、前記ビットラインはシングルビットラインであり、前記第１層は半導体基板である。また、前記第２層は選択的エピタキシャル成長で形成されたチャンネルシリコン層である。
【００１８】
本発明の他の実施形態による高集積ＳＲＡＭに採用するに適合した積層メモリセルアレイは、第１層に形成された第１，２プルダウントランジスタ及び第１パストランジスタと前記第１層の上部に位置した第２層に形成された第１，２プルアップトランジスタからなる第１メモリセルと、前記第１層に形成された第３，４プルダウントランジスタ及び第２パストランジスタと前記第１層の上部に位置した第２層に形成された第３，４プルアップトランジスタからなる第２メモリセルと、前記第１，２パストランジスタのそれぞれのドレインに共通連結されたビットラインと、前記第１，２パストランジスタのゲートにそれぞれ独立的に連結された第１，２ワードラインと、を備える。
【発明の効果】
【００１９】
本発明によれば、積層タイプの構造において１つのパストランジスタを有するので、６トランジスタセルに比べてセルサイズが縮小されるかまたはパストランジスタの駆動能力が改善される。従って、積層タイプ５トランジスタメモリセルでメモリセルアレイを構成する場合において隣接メモリセルとビットラインを共有するセルアレイ構造が得られることにより、半導体メモリチップの高集積化を図ることができる。
【発明を実施するための最良の形態】
【００２０】
本発明の目的、特徴、そして利点は添付図を参照して以下に説明される本発明の好ましい実施形態の説明により明らかになるだろう。図面において互いに同一ないし類似な部分は説明及び理解の便宜上同一ないし類似な参照符号で記載される。
【００２１】
図１は、本発明の好ましい実施形態による積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルの等価回路図である。
【００２２】
まず、図１において、最上位層の第３層には、１つのパストランジスタＡＴ１が配置され、第１層には第１，２プルダウントランジスタＰＤ１，ＰＤ２が配置され、第２層には第１，２プルアップトランジスタＰＵ１，ＰＵ２が配置された積層メモリセル構造が図示されている。パストランジスタＡＴ１は、第２プルダウントランジスタＰＤ２のゲートとビットラインとの間に接続される。また、第１，２プルアップトランジスタＰＵ１，ＰＵ２は、第１層の上部に位置した第２層に形成され、第１，２プルダウントランジスタＰＤ１，ＰＤ２とそれぞれ連結されてインバータラッチを形成する。
【００２３】
３段積層構造のＳＲＡＭセルの場合に、プルダウントランジスタは一番下部層にＭＯＳ形態で配置されるので、その特性は非常に安定的で且つ優秀である。しかし、上位層に配置されるプルアップトランジスタ及びパストランジスタはバルクを有さないチャンネルシリコン状態のトランジスタなので、動作特性が相対的に不安定で、駆動能力が低い。特に、ＳＲＡＭセルの動作安定度はパストランジスタとプルダウントランジスタの比で決定されるのに、パストランジスタの駆動能力の低下及び劣化のために不安定なセル特性を克服することは難しい。例えば、駆動能力を高めようとしてパストランジスタのサイズを増やした場合には高集積化の実現が難しく、サイズを減らした場合には駆動能力が低下する。
【００２４】
そこで、本実施形態の図１に示したように、１つのパストランジスタＡＴ１と単一ビットラインＢＬを有するスタックシングルポートＳＲＡＭセルは、パストランジスタのサイズを大きくすることができるので、メモリセルの駆動能力の向上に有利である。また、積層構造でありながら５トランジスタセルなので、デザインルールに余裕が与えられる。従って、収率向上が期待される。
【００２５】
図１１の６トランジスタセルと図１の５トランジスタセルを比較する場合、５トランジスタメモリセルにおいては第１データノードの状態をリードするためにシングルエンドセンス増幅器が使用される。データリードに先立って、ビットラインＢＬは予め設定された電圧基準レベル（例えば、１／２ＶＤＤ電圧）に初期化される。データアクセストランジスタＡＴ１はゲートに印加される適切な電圧、例えばワードラインブースティング電圧によりターンオンされる。６トランジスタメモリセルとは異なって、５トランジスタセルはメモリセルにバイナリ１と０をライトする場合にデータノード間に対称性を持たない。詳しくは、メモリセルに０をライトするときにワードラインはハイに活性化され、シングルビットラインにはローレベルが印加される。
【００２６】
図６のような本発明の実施形態のメモリセルを有するメモリセルアレイ構造は、隣接したメモリセルとビットラインを共有する構造なので、高集積化及び高性能チップ具現の可能性を提供する。
【００２７】
図２は、図１の積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルの概略的断面構造図である。図面を参照すると、第１，２プルダウントランジスタＰＤ１，ＰＤ２は第１層Ｌ１に形成され、第１，２プルアップトランジスタＰＵ１，ＰＵ２は第１層Ｌ１の上部に位置した第２層Ｌ２に形成され、第１，２プルダウントランジスタＰＤ１，ＰＤ２とそれぞれ連結されてインバータラッチを形成する。パストランジスタＡＴ１は第２層Ｌ２の上部に位置した第３層Ｌ３に形成され、前記インバータラッチの第１データノードとビットラインＢＬとの間に接続される。図２において、図１の第１，２，３層に対応する導電層は、それぞれ活性層１０２、第１チャンネルシリコン層２００、第２チャンネルシリコン層３００である。図２に図示されるＰＤＧ１，ＰＤＧ２はそれぞれ第１，２プルダウントランジスタＰＤ１，ＰＤ２のゲート層を示す。また、ＰＵＧ１，ＰＵＧ２はそれぞれ第１，２プルアップトランジスタＰＵ１，ＰＵ２のゲート層を示し、ＡＴＧはパストランジスタＡＴ１のゲートを示す。
【００２８】
ここで、トップゲートであるＡＴＧは、導電的にドープされたポリシリコン層で形成され、そのポリシリコン層の表面層は通常使用されるシリサイド、例えば、チタニウムシリサイド、タングステンシリサイドでシリサイド化されることができる。前記トップゲートの上部に形成される絶縁膜は、ＴＥＯＳ，シリコンダイオキシド、シリコン窒化膜、または、それらの中から選択された材料の組合膜で形成されうる。第１チャンネルシリコン層２００は、活性領域１０２の一部に形成された選択的エピタキシャル成長層を通じ形成され、第２チャンネルシリコン層３００は、第１チャンネルシリコン層２００の一部に形成された選択的エピタキシャル成長層を通じて形成されうる。
【００２９】
図３は、本発明の他の実施形態による積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルの等価回路図である。図３は２段積層構造を有するシングルスタックメモリセルを示す。第１層には、第１，２プルダウントランジスタＰＤ１，ＰＤ２とパストランジスタＡＴ１が形成される。パストランジスタＡＴ１は、第２プルダウントランジスタＰＤ２のゲートとビットラインＢＬとの間に接続される。第１，２プルアップトランジスタＰＵ１，ＰＵ２は、第１層の上部に位置した第２層に形成され、第１，２プルダウントランジスタＰＤ１，ＰＤ２とそれぞれ連結されてインバータラッチを形成する。
【００３０】
図４は、図３の積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルの概略的断面構造図である。第１，２プルダウントランジスタＰＤ１，ＰＤ２とパストランジスタＡＴ１は第１層Ｌ１に形成され、第１，２プルダウントランジスタＰＵ１，ＰＵ２は第１層Ｌ１の上部に位置した第２層Ｌ２に形成され、第１，２プルダウントランジスタＰＤ１，ＰＤ２とそれぞれ連結されてインバータラッチを形成する。パストランジスタＡＴ１はインバータラッチの第１データノードとビットラインＢＬとの間に接続される。図４の場合に、図３の第１，２層に対応する導電層は、それぞれ活性層１０２、第１チャンネルシリコン層２００である。図４に示されるＰＤＧ１，ＰＤＧ２はそれぞれ第１，２プルダウントランジスタＰＤ１，ＰＤ２のゲート層を示す。また、ＰＵＧ１，ＰＵＧ２はそれぞれ第１，２プルアップトランジスタＰＵ１，ＰＵ２のゲート層を示し、ＡＴＧはパストランジスタＡＴ１のゲートを示す。
【００３１】
図３及び図４に示したように、２段積層のシングルポートＳＲＡＭセルの場合、プルダウントランジスタとパストランジスタは最下部層にＭＯＳ形態で具現されうることがわかる。従って、パストランジスタのサイズ増大でセル比率（ｒａｔｉｏ）が増加され、デザインルールマージンの確保で全体的なパフォーマンスの改善が期待される。また、プルアップトランジスタは第２層に配置されるので、従来の平面配置セルに比べセルサイズが減り、単一ビットラインを有するので、隣接メモリセルとビットラインが共有されることができる。
【００３２】
ここで、従来のシングルポートＳＲＡＭセルが有するライティング動作の一部の問題はワードラインブースティング技術及びダイオード挿入により解決されうる。例えば、ダイオードの挿入を行ってライティング動作の問題を解決する先行技術中の１つの例は、Ｌｅｏｎａｒｄ Ｒ．Ｒｏｃｋｅｔｔにより発明され米国で２００３年５月２７日付で特許が発行した米国特許第６，５７０，２２７号に開示されている。これに開示されたＰＮダイオードは、ライト１動作の間に逆バイアスされており、第１データノードと第２インバータのトランジスタのゲートの間に連結されてデータ”１”をライトするライティング動作の問題が解決される。
【００３３】
図５は図１の積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルを用いてメモリセルアレイを構成したアレイ等価回路図で、図６は図３の積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルを用いてメモリセルアレイを構成したアレイ等価回路図である。
【００３４】
図５を参照すると、ダブルスタック５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルを有するメモリセルアレイが図示される。図５において、共有ビットラインＢＬを基準として左側と右側のメモリセルは、図１に示されたメモリセルとそれぞれ同一である。つまり、参照符号１，２は図１のプルダウントランジスタＰＤ１，ＰＤ２を、参照符号３，４は図１のプルアップトランジスタＰＵ１，ＰＵ２を、参照符号５はパストランジスタＡＴ１をそれぞれ示す。
【００３５】
図６を参照すると、共有ビットラインＢＬを基準して左側と右側のメモリセルは図３に示されたメモリセルとそれぞれ同一である。つまり、参照符号１０，６，７は図３のパストランジスタＡＴ１及びプルダウントランジスタＰＤ１，ＰＤ２を、参照符号８，９は図３のプルアップトランジスタＰＵ１，ＰＵ２をそれぞれ示す。
【００３６】
図５及び図６のような積層タイプメモリセルでメモリセルアレイを構成する場合、従来の６トランジスタの集積度に比べ３分の一程度のセルサイズとなるので、素子の大容量化を図ることができる。つまり、メモリセルを形成するトランジスタが複数の層に分けられて配置されるため、平面的サイズは約２ないし３倍に減る。
【００３７】
図７及び図８は、本発明の好ましい実施形態による積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルのセルアレイ構成に係るワードライン及びビットラインの配置例を示す図である。
【００３８】
図７には、共有ビットライン４０と並んでパワーライン４５，４７が同一層に配置された構造が示されている。ここで、ワードラインＷＬ１−ＷＬ４は、共有ビットライン４０の下部で互いに直交で配置されることがわかる。パワーライン４５，４７は、電源電圧ラインまたは接地ラインである。共有ビットライン４０は、ビットラインコンタクトＢＣ１，ＢＣ２を通じてメモリセルのパストランジスタのドレインと連結される。
【００３９】
図８を参照すると、共有ビットライン４２，４４と並んでパワーライン４６が同一層に配置された構造である。ここで、ワードラインＷＬ１，ＷＬ２は、共有ビットライン４２，４４の下部で互いに直交で配置されることがわかる。共有ビットライン４２，４４の間に配置されたパワーライン４６は電源電圧ラインまたは接地ラインである。共有ビットライン４２，４４はそれぞれビットラインコンタクトＢＣ１，ＢＣ２を通じてメモリセルアレイ内のパストランジスタのドレインと連結される。
【００４０】
本明細書に提示した概念が特定の適用例に他の様々な方式により適用可能であることは、当該技術の知識を有した者であれば誰でも理解できるだろう。提示された積層の層数及び連結の形態は本発明による実施形態の一部を示し、より効率的でありながら回路設計者に変更可能な他の多くの方法があり得る。従って、これに対する詳細な具現は本発明に含まれるもので、請求項の範囲から外れないものとする。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態による積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルの等価回路図である。
【図２】図１の積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルの概略的断面構造図である。
【図３】本発明の他の実施形態による積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルの等価回路図である。
【図４】図３の積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルの概略的断面構造図である。
【図５】図１の積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルを用いてメモリセルアレイを構成したアレイ等価回路図である。
【図６】図３の積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルアレイを用いてメモリセルアレイを構成したアレイ等価回路図である。
【図７】本発明の実施形態による積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルのセルアレイ構成に係るワードライン及びビットラインの配置例を示す図である。
【図８】本発明の実施形態による積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルのセルアレイ構成に係るワードライン及びビットラインの配置例を示す図である。
【図９】公知の６Ｔ（６トランジスタ）構成のＣＭＯＳ型ＳＲＡＭセルの等価回路図である。
【図１０】図９のＣＭＯＳ型ＳＲＡＭセルのレイアウト図である。
【図１１】図９のＣＭＯＳ型ＳＲＡＭセルを積層タイプで形成した場合を示す積層タイプ６Ｔ構成のＣＭＯＳ型ＳＲＡＭセルの等価回路図である。
【図１２】図１１の積層タイプ６Ｔ構成のＣＭＯＳ型ＳＲＡＭセルの概略的断面構造図である。
【図１３】図１１の積層タイプ６Ｔ構成のＣＭＯＳ型ＳＲＡＭセルのレイアウト図である。
【図１４】図１１の積層タイプ６Ｔ構成のＣＭＯＳ型ＳＲＡＭセルのレイアウト図である。
【技術分野】
【０００１】
本発明は、半導体集積回路に係るもので、特に高集積ＳＲＡＭに好適な積層メモリセルに関する。
【背景技術】
【０００２】
一般に、パーソナルコンピューター及び電子通信機器などのような電子的システムの高性能化に応じて、メモリとして搭載されるＳＲＡＭなどのような半導体メモリ装置の高速化及び高集積化が進んでいる。半導体メモリ装置の製造メーカーは、メモリセル領域内のメモリセルを縮小されたクリティカルディメンジョンに合うように配置するためにあるゆる努力を注いでいる実情である。
【０００３】
図９は公知の６Ｔ（６トランジスタ）構成のＣＭＯＳ型ＳＲＡＭセルの等価回路図である。図９には、第１，２プルアップトランジスタＰＵ１，ＰＵ２と、第１，２プルダウントランジスタＰＤ１，ＰＤ２と、第１，２パストランジスタＡＴ１，ＡＴ２から構成された６Ｔ構成のＣＭＯＳ型ＳＲＡＭセルが示されている。アクセストランジスタともいわれる第１，２パストランジスタＡＴ１，ＡＴ２のゲートは共通にワードラインＷＬに連結され、それぞれのドレインはビットラインＢＬとビットラインバーＢＬＢにそれぞれ連結される。ここで、ビットラインＢＬとビットラインバーＢＬＢは相補関係を有する。図１０は図９によるＣＭＯＳ型ＳＲＡＭセルの通常のレイアウトを示す。図１０には、図９のように構成された６Ｔ構成のＣＭＯＳ型ＳＲＡＭセルのトランジスタが同一層に配置されたものが示される。
【０００４】
図９のような６Ｔ構成のＣＭＯＳ型ＳＲＡＭセルを単一層に構成する場合、単位セル当りの占有面積が相対的に大きくなって高集積化に制限要素となる。そこで、最近では、半導体メモリ装置の高集積化の要求に応じて、ＳＲＡＭの場合にメモリセルを単一層に平面的に配置することから脱皮してメモリセルを積層タイプ（ｓｔａｃｋｅｄ ｔｙｐｅ）で製造する技術が開発された。例えば、本出願人により特許出願された韓国特許出願第２００４−２０８０号及び第２００４−２０８８号にはメモリセルトランジスタをスタックタイプに積層する製造技術が開示されている。
【０００５】
例えば、シングルスタックタイプメモリセルを製造する場合、メモリセルを構成する６つのＭＯＳトランジスタのうち４個のＮ型ＭＯＳトランジスタ（プルダウン及びパストランジスタ）は半導体基板層に形成され、２つのＰ型ＭＯＳトランジスタ（プルアップトランジスタ）は前記Ｎ型ＭＯＳトランジスタのゲート電極の上部に絶縁して形成された他の基板層、例えば、チャンネルシリコン層に形成されうる。
【０００６】
一方、図１１は、図９のＣＭＯＳ ＳＲＡＭセルを積層タイプで形成した場合を示す積層タイプ６Ｔ−ＣＭＯＳ型ＳＲＡＭセルの等価回路図である。図面を参照すると、図１１の右側に位置するＣＭＯＳ型ＳＲＡＭセルは３層に積層された構造を有する。図１１の右側に示されるダブルスタックセルの構造は、第１層に第１，２プルダウントランジスタＰＤ１，ＰＤ２が配置され、第２層に第１，２プルアップトランジスタＰＵ１，ＰＵ２が配置され、第３層に第１，２パストランジスタＡＴ１，ＡＴ２が配置されている。
【０００７】
図１２には、図１１の積層タイプ６Ｔ−ＣＭＯＳ型ＳＲＡＭセルの概略的断面構造が示されている。また、図１３及び図１４は、図１１の積層タイプ６Ｔ−ＣＭＯＳ型ＳＲＡＭセルのレイアウトを図示する。
【０００８】
図１２はダブルスタックセルの構造であって、プルダウントランジスタは第１層Ｌ１に、プルアップトランジスタは第２層Ｌ２に、パストランジスタは第３層Ｌ３に順次積層された例を示す。図１２において、参照符号ＰＤＧ，ＰＵＧ，ＡＴＧは、プルダウントランジスタのゲート、プルアップトランジスタのゲート、パストランジスタのゲートをそれぞれ示す。また、ＣＳ１とＣＳ２は、チャンネルシリコン層であって、この層は選択的エピタキシャル成長層Ｓ１，Ｓ２によりそれぞれ形成されたシリコン層である。参照符号１００はシリコン基板、１０２はＰ型ウェル、１０４，１０５は活性領域としてのドレイン／ソース領域を示す。１０８はゲート絶縁膜、１０９及び１１０はサイドウォールスペーサーを示す。
【０００９】
図１２に示されるように、トップゲート（ＡＴＧ）はパストランジスタになるが、前記トップゲートのパターンを形成することは図１３及び図１４の平面配置からわかるように難しい。また、図１２の積層タイプセルの構造は、セルノードに対しブリッジマージンが脆弱な形態となっている。また、半導体素子が高集積化されるほど、パストランジスタの駆動能力が低下されるため、チップパフォーマンスを期待することが難しくなる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明の第１目的は、上述のような問題点を解決することができる半導体メモリを提供することにある。
【００１１】
本発明の第２目的は、高集積ＳＲＡＭに採用するに適合した積層メモリセルを提供することにある。
【００１２】
本発明の第３目的は、ＳＲＡＭセルを採用する半導体メモリにおいて制限されたサイズ内でより効率的なメモリセルを有するメモリセルアレイを提供することにある。
【００１３】
本発明の第４目的は、積層タイプのセル構造において１つのパストランジスタを有する５トランジスタメモリセルを提供することにする。
【００１４】
本発明の第５目的は、積層タイプのセル構造においてメモリセルサイズをもっと縮小するかまたはパストランジスタの駆動能力を改善させることができるＳＲＡＭを提供することにある。
【００１５】
本発明の第６目的は、隣接メモリセルとビットラインを共有するセルアレイ構造が得られる方法を提供することにある。
【課題を解決するための手段】
【００１６】
このような目的を達成するために本発明の実施形態による積層メモリセルは、第１層に形成された第１，２プルダウントランジスタと、前記第２プルダウントランジスタのゲートとビットラインとの間に接続され、前記第１層に形成されたパストランジスタと、前記第１層の上部に位置する第２層に形成され、前記第１，２プルダウントランジスタとそれぞれ連結されてインバータラッチを形成する第１，２プルアップトランジスタと、を備える。
【００１７】
好ましくは、前記ビットラインはシングルビットラインであり、前記第１層は半導体基板である。また、前記第２層は選択的エピタキシャル成長で形成されたチャンネルシリコン層である。
【００１８】
本発明の他の実施形態による高集積ＳＲＡＭに採用するに適合した積層メモリセルアレイは、第１層に形成された第１，２プルダウントランジスタ及び第１パストランジスタと前記第１層の上部に位置した第２層に形成された第１，２プルアップトランジスタからなる第１メモリセルと、前記第１層に形成された第３，４プルダウントランジスタ及び第２パストランジスタと前記第１層の上部に位置した第２層に形成された第３，４プルアップトランジスタからなる第２メモリセルと、前記第１，２パストランジスタのそれぞれのドレインに共通連結されたビットラインと、前記第１，２パストランジスタのゲートにそれぞれ独立的に連結された第１，２ワードラインと、を備える。
【発明の効果】
【００１９】
本発明によれば、積層タイプの構造において１つのパストランジスタを有するので、６トランジスタセルに比べてセルサイズが縮小されるかまたはパストランジスタの駆動能力が改善される。従って、積層タイプ５トランジスタメモリセルでメモリセルアレイを構成する場合において隣接メモリセルとビットラインを共有するセルアレイ構造が得られることにより、半導体メモリチップの高集積化を図ることができる。
【発明を実施するための最良の形態】
【００２０】
本発明の目的、特徴、そして利点は添付図を参照して以下に説明される本発明の好ましい実施形態の説明により明らかになるだろう。図面において互いに同一ないし類似な部分は説明及び理解の便宜上同一ないし類似な参照符号で記載される。
【００２１】
図１は、本発明の好ましい実施形態による積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルの等価回路図である。
【００２２】
まず、図１において、最上位層の第３層には、１つのパストランジスタＡＴ１が配置され、第１層には第１，２プルダウントランジスタＰＤ１，ＰＤ２が配置され、第２層には第１，２プルアップトランジスタＰＵ１，ＰＵ２が配置された積層メモリセル構造が図示されている。パストランジスタＡＴ１は、第２プルダウントランジスタＰＤ２のゲートとビットラインとの間に接続される。また、第１，２プルアップトランジスタＰＵ１，ＰＵ２は、第１層の上部に位置した第２層に形成され、第１，２プルダウントランジスタＰＤ１，ＰＤ２とそれぞれ連結されてインバータラッチを形成する。
【００２３】
３段積層構造のＳＲＡＭセルの場合に、プルダウントランジスタは一番下部層にＭＯＳ形態で配置されるので、その特性は非常に安定的で且つ優秀である。しかし、上位層に配置されるプルアップトランジスタ及びパストランジスタはバルクを有さないチャンネルシリコン状態のトランジスタなので、動作特性が相対的に不安定で、駆動能力が低い。特に、ＳＲＡＭセルの動作安定度はパストランジスタとプルダウントランジスタの比で決定されるのに、パストランジスタの駆動能力の低下及び劣化のために不安定なセル特性を克服することは難しい。例えば、駆動能力を高めようとしてパストランジスタのサイズを増やした場合には高集積化の実現が難しく、サイズを減らした場合には駆動能力が低下する。
【００２４】
そこで、本実施形態の図１に示したように、１つのパストランジスタＡＴ１と単一ビットラインＢＬを有するスタックシングルポートＳＲＡＭセルは、パストランジスタのサイズを大きくすることができるので、メモリセルの駆動能力の向上に有利である。また、積層構造でありながら５トランジスタセルなので、デザインルールに余裕が与えられる。従って、収率向上が期待される。
【００２５】
図１１の６トランジスタセルと図１の５トランジスタセルを比較する場合、５トランジスタメモリセルにおいては第１データノードの状態をリードするためにシングルエンドセンス増幅器が使用される。データリードに先立って、ビットラインＢＬは予め設定された電圧基準レベル（例えば、１／２ＶＤＤ電圧）に初期化される。データアクセストランジスタＡＴ１はゲートに印加される適切な電圧、例えばワードラインブースティング電圧によりターンオンされる。６トランジスタメモリセルとは異なって、５トランジスタセルはメモリセルにバイナリ１と０をライトする場合にデータノード間に対称性を持たない。詳しくは、メモリセルに０をライトするときにワードラインはハイに活性化され、シングルビットラインにはローレベルが印加される。
【００２６】
図６のような本発明の実施形態のメモリセルを有するメモリセルアレイ構造は、隣接したメモリセルとビットラインを共有する構造なので、高集積化及び高性能チップ具現の可能性を提供する。
【００２７】
図２は、図１の積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルの概略的断面構造図である。図面を参照すると、第１，２プルダウントランジスタＰＤ１，ＰＤ２は第１層Ｌ１に形成され、第１，２プルアップトランジスタＰＵ１，ＰＵ２は第１層Ｌ１の上部に位置した第２層Ｌ２に形成され、第１，２プルダウントランジスタＰＤ１，ＰＤ２とそれぞれ連結されてインバータラッチを形成する。パストランジスタＡＴ１は第２層Ｌ２の上部に位置した第３層Ｌ３に形成され、前記インバータラッチの第１データノードとビットラインＢＬとの間に接続される。図２において、図１の第１，２，３層に対応する導電層は、それぞれ活性層１０２、第１チャンネルシリコン層２００、第２チャンネルシリコン層３００である。図２に図示されるＰＤＧ１，ＰＤＧ２はそれぞれ第１，２プルダウントランジスタＰＤ１，ＰＤ２のゲート層を示す。また、ＰＵＧ１，ＰＵＧ２はそれぞれ第１，２プルアップトランジスタＰＵ１，ＰＵ２のゲート層を示し、ＡＴＧはパストランジスタＡＴ１のゲートを示す。
【００２８】
ここで、トップゲートであるＡＴＧは、導電的にドープされたポリシリコン層で形成され、そのポリシリコン層の表面層は通常使用されるシリサイド、例えば、チタニウムシリサイド、タングステンシリサイドでシリサイド化されることができる。前記トップゲートの上部に形成される絶縁膜は、ＴＥＯＳ，シリコンダイオキシド、シリコン窒化膜、または、それらの中から選択された材料の組合膜で形成されうる。第１チャンネルシリコン層２００は、活性領域１０２の一部に形成された選択的エピタキシャル成長層を通じ形成され、第２チャンネルシリコン層３００は、第１チャンネルシリコン層２００の一部に形成された選択的エピタキシャル成長層を通じて形成されうる。
【００２９】
図３は、本発明の他の実施形態による積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルの等価回路図である。図３は２段積層構造を有するシングルスタックメモリセルを示す。第１層には、第１，２プルダウントランジスタＰＤ１，ＰＤ２とパストランジスタＡＴ１が形成される。パストランジスタＡＴ１は、第２プルダウントランジスタＰＤ２のゲートとビットラインＢＬとの間に接続される。第１，２プルアップトランジスタＰＵ１，ＰＵ２は、第１層の上部に位置した第２層に形成され、第１，２プルダウントランジスタＰＤ１，ＰＤ２とそれぞれ連結されてインバータラッチを形成する。
【００３０】
図４は、図３の積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルの概略的断面構造図である。第１，２プルダウントランジスタＰＤ１，ＰＤ２とパストランジスタＡＴ１は第１層Ｌ１に形成され、第１，２プルダウントランジスタＰＵ１，ＰＵ２は第１層Ｌ１の上部に位置した第２層Ｌ２に形成され、第１，２プルダウントランジスタＰＤ１，ＰＤ２とそれぞれ連結されてインバータラッチを形成する。パストランジスタＡＴ１はインバータラッチの第１データノードとビットラインＢＬとの間に接続される。図４の場合に、図３の第１，２層に対応する導電層は、それぞれ活性層１０２、第１チャンネルシリコン層２００である。図４に示されるＰＤＧ１，ＰＤＧ２はそれぞれ第１，２プルダウントランジスタＰＤ１，ＰＤ２のゲート層を示す。また、ＰＵＧ１，ＰＵＧ２はそれぞれ第１，２プルアップトランジスタＰＵ１，ＰＵ２のゲート層を示し、ＡＴＧはパストランジスタＡＴ１のゲートを示す。
【００３１】
図３及び図４に示したように、２段積層のシングルポートＳＲＡＭセルの場合、プルダウントランジスタとパストランジスタは最下部層にＭＯＳ形態で具現されうることがわかる。従って、パストランジスタのサイズ増大でセル比率（ｒａｔｉｏ）が増加され、デザインルールマージンの確保で全体的なパフォーマンスの改善が期待される。また、プルアップトランジスタは第２層に配置されるので、従来の平面配置セルに比べセルサイズが減り、単一ビットラインを有するので、隣接メモリセルとビットラインが共有されることができる。
【００３２】
ここで、従来のシングルポートＳＲＡＭセルが有するライティング動作の一部の問題はワードラインブースティング技術及びダイオード挿入により解決されうる。例えば、ダイオードの挿入を行ってライティング動作の問題を解決する先行技術中の１つの例は、Ｌｅｏｎａｒｄ Ｒ．Ｒｏｃｋｅｔｔにより発明され米国で２００３年５月２７日付で特許が発行した米国特許第６，５７０，２２７号に開示されている。これに開示されたＰＮダイオードは、ライト１動作の間に逆バイアスされており、第１データノードと第２インバータのトランジスタのゲートの間に連結されてデータ”１”をライトするライティング動作の問題が解決される。
【００３３】
図５は図１の積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルを用いてメモリセルアレイを構成したアレイ等価回路図で、図６は図３の積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルを用いてメモリセルアレイを構成したアレイ等価回路図である。
【００３４】
図５を参照すると、ダブルスタック５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルを有するメモリセルアレイが図示される。図５において、共有ビットラインＢＬを基準として左側と右側のメモリセルは、図１に示されたメモリセルとそれぞれ同一である。つまり、参照符号１，２は図１のプルダウントランジスタＰＤ１，ＰＤ２を、参照符号３，４は図１のプルアップトランジスタＰＵ１，ＰＵ２を、参照符号５はパストランジスタＡＴ１をそれぞれ示す。
【００３５】
図６を参照すると、共有ビットラインＢＬを基準して左側と右側のメモリセルは図３に示されたメモリセルとそれぞれ同一である。つまり、参照符号１０，６，７は図３のパストランジスタＡＴ１及びプルダウントランジスタＰＤ１，ＰＤ２を、参照符号８，９は図３のプルアップトランジスタＰＵ１，ＰＵ２をそれぞれ示す。
【００３６】
図５及び図６のような積層タイプメモリセルでメモリセルアレイを構成する場合、従来の６トランジスタの集積度に比べ３分の一程度のセルサイズとなるので、素子の大容量化を図ることができる。つまり、メモリセルを形成するトランジスタが複数の層に分けられて配置されるため、平面的サイズは約２ないし３倍に減る。
【００３７】
図７及び図８は、本発明の好ましい実施形態による積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルのセルアレイ構成に係るワードライン及びビットラインの配置例を示す図である。
【００３８】
図７には、共有ビットライン４０と並んでパワーライン４５，４７が同一層に配置された構造が示されている。ここで、ワードラインＷＬ１−ＷＬ４は、共有ビットライン４０の下部で互いに直交で配置されることがわかる。パワーライン４５，４７は、電源電圧ラインまたは接地ラインである。共有ビットライン４０は、ビットラインコンタクトＢＣ１，ＢＣ２を通じてメモリセルのパストランジスタのドレインと連結される。
【００３９】
図８を参照すると、共有ビットライン４２，４４と並んでパワーライン４６が同一層に配置された構造である。ここで、ワードラインＷＬ１，ＷＬ２は、共有ビットライン４２，４４の下部で互いに直交で配置されることがわかる。共有ビットライン４２，４４の間に配置されたパワーライン４６は電源電圧ラインまたは接地ラインである。共有ビットライン４２，４４はそれぞれビットラインコンタクトＢＣ１，ＢＣ２を通じてメモリセルアレイ内のパストランジスタのドレインと連結される。
【００４０】
本明細書に提示した概念が特定の適用例に他の様々な方式により適用可能であることは、当該技術の知識を有した者であれば誰でも理解できるだろう。提示された積層の層数及び連結の形態は本発明による実施形態の一部を示し、より効率的でありながら回路設計者に変更可能な他の多くの方法があり得る。従って、これに対する詳細な具現は本発明に含まれるもので、請求項の範囲から外れないものとする。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態による積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルの等価回路図である。
【図２】図１の積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルの概略的断面構造図である。
【図３】本発明の他の実施形態による積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルの等価回路図である。
【図４】図３の積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルの概略的断面構造図である。
【図５】図１の積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルを用いてメモリセルアレイを構成したアレイ等価回路図である。
【図６】図３の積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルアレイを用いてメモリセルアレイを構成したアレイ等価回路図である。
【図７】本発明の実施形態による積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルのセルアレイ構成に係るワードライン及びビットラインの配置例を示す図である。
【図８】本発明の実施形態による積層タイプ５Ｔ構成のＣＭＯＳ型ＳＲＡＭセルのセルアレイ構成に係るワードライン及びビットラインの配置例を示す図である。
【図９】公知の６Ｔ（６トランジスタ）構成のＣＭＯＳ型ＳＲＡＭセルの等価回路図である。
【図１０】図９のＣＭＯＳ型ＳＲＡＭセルのレイアウト図である。
【図１１】図９のＣＭＯＳ型ＳＲＡＭセルを積層タイプで形成した場合を示す積層タイプ６Ｔ構成のＣＭＯＳ型ＳＲＡＭセルの等価回路図である。
【図１２】図１１の積層タイプ６Ｔ構成のＣＭＯＳ型ＳＲＡＭセルの概略的断面構造図である。
【図１３】図１１の積層タイプ６Ｔ構成のＣＭＯＳ型ＳＲＡＭセルのレイアウト図である。
【図１４】図１１の積層タイプ６Ｔ構成のＣＭＯＳ型ＳＲＡＭセルのレイアウト図である。
【特許請求の範囲】
【請求項１】
第１層に形成された第１，２プルダウントランジスタと、
前記第１層の上部に位置する第２層に形成され、前記第１，２プルダウントランジスタとそれぞれ連結されてインバータラッチを形成する第１，２プルアップトランジスタと、
前記第２プルダウントランジスタのゲートとビットラインとの間に接続され、前記第１層または第２層の上部に位置する第３層に形成されたパストランジスタと、
を備えることを特徴とする積層メモリセル。
【請求項２】
前記ビットラインはシングルビットラインであることを特徴とする請求項１に記載の積層メモリセル。
【請求項３】
前記第１層は半導体基板であることを特徴とする請求項１に記載の積層メモリセル。
【請求項４】
前記第２層または前記第３層は選択的エピタキシャル成長で形成されたチャンネルシリコン層であることを特徴とする請求項３に記載の積層メモリセル。
【請求項５】
第１層に形成された第１，２プルダウントランジスタと、
前記第１プルダウントランジスタのゲートとビットラインとの間に接続され、前記第１層に形成されたパストランジスタと、
前記第１層の上部に位置する第２層に形成され、前記第１，２プルダウントランジスタとそれぞれ連結されてインバータラッチを形成する第１，２プルアップトランジスタと、
を備えることを特徴とする積層メモリセル。
【請求項６】
前記ビットラインはシングルビットラインであることを特徴とする請求項５に記載の積層メモリセル。
【請求項７】
前記第１層は半導体基板であることを特徴とする請求項５に記載の積層メモリセル。
【請求項８】
前記第２層は前記半導体基板の上部に選択的エピタキシャル成長により形成されたシリコン層であることを特徴とする請求項７に記載の積層メモリセル。
【請求項９】
第１層に形成された第１，２プルダウントランジスタと、
前記第１層の上部に位置する第２層に形成され、前記第１，２プルダウントランジスタとそれぞれ連結されてインバータラッチを形成する第１，２プルアップトランジスタと、
前記第２層の上部に位置した第３層に形成され、前記インバータラッチの第１データノードとビットラインの間に接続されるパストランジスタと、
を備えることを特徴とする積層メモリセル。
【請求項１０】
前記ビットラインはメモリセル当り１つだけ存在するシングルビットラインであることを特徴とする請求項９に記載の積層メモリセル。
【請求項１１】
前記第１層は半導体シリコン基板に形成されたＰウェルであることを特徴とする請求項９に記載の積層メモリセル。
【請求項１２】
前記第２層と第３層は選択的エピタキシャル成長で形成されたチャンネルシリコン層であることを特徴とする請求項１１に記載の積層メモリセル。
【請求項１３】
１状態または０状態がシングルビットラインを通じてライトされる形態の５トランジスタ構成のＣＭＯＳ型ＳＲＡＭセルにおいて、
電源電圧と接地電圧との間に互いに連結された第１プルアップ及び第１プルダウントランジスタからなり、前記第１プルアップ及び第２プルダウントランジスタの間に第１データノードを形成する第１インバータと、
前記電源電圧と接地電圧との間に互いに直列で連結された第２プルアップ及び第２プルダウントランジスタからなり、前記第２プルアップ及び第２プルダウントランジスタの間に第２データノードを形成する第２インバータと、
前記第１インバータの前記第１データノードとシングルビットラインとの間に連結され、ワードライン信号をゲートで受けるパストランジスタを有し、
前記第１，２プルダウントランジスタとパストランジスタは第１導電層に形成され、
前記第１導電層の上部に位置する第２導電層には前記第１，２プルアップトランジスタが形成されていることを特徴とするＣＭＯＳ型ＳＲＡＭセル。
【請求項１４】
前記パストランジスタのゲートに印加される前記ワードライン信号は電源電圧よりも高いブースティング電圧レベルを有することを特徴とする請求項１３に記載のＣＭＯＳ ＳＲＡＭセル。
【請求項１５】
前記ビットラインと同一の方向に各メモリセルごとに配置されるメタル層のパワーラインをさらに備えることを特徴とする請求項１３に記載のＣＭＯＳ型ＳＲＡＭセル。
【請求項１６】
第１層に形成された第１，２プルダウントランジスタ及び第１パストランジスタと、前記第１層の上部に位置する第２層に形成された第１，２プルアップトランジスタからなる第１メモリセルと、
前記第１層に形成された第３，４プルダウントランジスタ及び第２パストランジスタと、前記第１層の上部に位置する第２層に形成された第３，４プルアップトランジスタからなる第２メモリセルと、
前記第１，２パストランジスタのそれぞれのドレインに共通連結されたビットラインと、
前記第１，２パストランジスタのゲートにそれぞれ独立的に連結される第１，２ワードラインと、
を備えることを特徴とする積層メモリセルアレイ。
【請求項１７】
プルダウン、プルアップ及びアクセストランジスタを有するＳＲＡＭセルを形成する場合に前記アクセストランジスタを１つだけ準備し、ビットラインを相補関係のビットラインバーを有さない単一ビットラインとして準備し、シングルスタックまたはダブルスタックセル構造で製造することを特徴とする積層タイプシングルポートＳＲＡＭセルの製造方法。
【請求項１】
第１層に形成された第１，２プルダウントランジスタと、
前記第１層の上部に位置する第２層に形成され、前記第１，２プルダウントランジスタとそれぞれ連結されてインバータラッチを形成する第１，２プルアップトランジスタと、
前記第２プルダウントランジスタのゲートとビットラインとの間に接続され、前記第１層または第２層の上部に位置する第３層に形成されたパストランジスタと、
を備えることを特徴とする積層メモリセル。
【請求項２】
前記ビットラインはシングルビットラインであることを特徴とする請求項１に記載の積層メモリセル。
【請求項３】
前記第１層は半導体基板であることを特徴とする請求項１に記載の積層メモリセル。
【請求項４】
前記第２層または前記第３層は選択的エピタキシャル成長で形成されたチャンネルシリコン層であることを特徴とする請求項３に記載の積層メモリセル。
【請求項５】
第１層に形成された第１，２プルダウントランジスタと、
前記第１プルダウントランジスタのゲートとビットラインとの間に接続され、前記第１層に形成されたパストランジスタと、
前記第１層の上部に位置する第２層に形成され、前記第１，２プルダウントランジスタとそれぞれ連結されてインバータラッチを形成する第１，２プルアップトランジスタと、
を備えることを特徴とする積層メモリセル。
【請求項６】
前記ビットラインはシングルビットラインであることを特徴とする請求項５に記載の積層メモリセル。
【請求項７】
前記第１層は半導体基板であることを特徴とする請求項５に記載の積層メモリセル。
【請求項８】
前記第２層は前記半導体基板の上部に選択的エピタキシャル成長により形成されたシリコン層であることを特徴とする請求項７に記載の積層メモリセル。
【請求項９】
第１層に形成された第１，２プルダウントランジスタと、
前記第１層の上部に位置する第２層に形成され、前記第１，２プルダウントランジスタとそれぞれ連結されてインバータラッチを形成する第１，２プルアップトランジスタと、
前記第２層の上部に位置した第３層に形成され、前記インバータラッチの第１データノードとビットラインの間に接続されるパストランジスタと、
を備えることを特徴とする積層メモリセル。
【請求項１０】
前記ビットラインはメモリセル当り１つだけ存在するシングルビットラインであることを特徴とする請求項９に記載の積層メモリセル。
【請求項１１】
前記第１層は半導体シリコン基板に形成されたＰウェルであることを特徴とする請求項９に記載の積層メモリセル。
【請求項１２】
前記第２層と第３層は選択的エピタキシャル成長で形成されたチャンネルシリコン層であることを特徴とする請求項１１に記載の積層メモリセル。
【請求項１３】
１状態または０状態がシングルビットラインを通じてライトされる形態の５トランジスタ構成のＣＭＯＳ型ＳＲＡＭセルにおいて、
電源電圧と接地電圧との間に互いに連結された第１プルアップ及び第１プルダウントランジスタからなり、前記第１プルアップ及び第２プルダウントランジスタの間に第１データノードを形成する第１インバータと、
前記電源電圧と接地電圧との間に互いに直列で連結された第２プルアップ及び第２プルダウントランジスタからなり、前記第２プルアップ及び第２プルダウントランジスタの間に第２データノードを形成する第２インバータと、
前記第１インバータの前記第１データノードとシングルビットラインとの間に連結され、ワードライン信号をゲートで受けるパストランジスタを有し、
前記第１，２プルダウントランジスタとパストランジスタは第１導電層に形成され、
前記第１導電層の上部に位置する第２導電層には前記第１，２プルアップトランジスタが形成されていることを特徴とするＣＭＯＳ型ＳＲＡＭセル。
【請求項１４】
前記パストランジスタのゲートに印加される前記ワードライン信号は電源電圧よりも高いブースティング電圧レベルを有することを特徴とする請求項１３に記載のＣＭＯＳ ＳＲＡＭセル。
【請求項１５】
前記ビットラインと同一の方向に各メモリセルごとに配置されるメタル層のパワーラインをさらに備えることを特徴とする請求項１３に記載のＣＭＯＳ型ＳＲＡＭセル。
【請求項１６】
第１層に形成された第１，２プルダウントランジスタ及び第１パストランジスタと、前記第１層の上部に位置する第２層に形成された第１，２プルアップトランジスタからなる第１メモリセルと、
前記第１層に形成された第３，４プルダウントランジスタ及び第２パストランジスタと、前記第１層の上部に位置する第２層に形成された第３，４プルアップトランジスタからなる第２メモリセルと、
前記第１，２パストランジスタのそれぞれのドレインに共通連結されたビットラインと、
前記第１，２パストランジスタのゲートにそれぞれ独立的に連結される第１，２ワードラインと、
を備えることを特徴とする積層メモリセルアレイ。
【請求項１７】
プルダウン、プルアップ及びアクセストランジスタを有するＳＲＡＭセルを形成する場合に前記アクセストランジスタを１つだけ準備し、ビットラインを相補関係のビットラインバーを有さない単一ビットラインとして準備し、シングルスタックまたはダブルスタックセル構造で製造することを特徴とする積層タイプシングルポートＳＲＡＭセルの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００７−１８０５０８（Ｐ２００７−１８０５０８Ａ）
【公開日】平成１９年７月１２日（２００７．７．１２）
【国際特許分類】
【出願番号】特願２００６−３０８３９４（Ｐ２００６−３０８３９４）
【出願日】平成１８年１１月１４日（２００６．１１．１４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
【公開日】平成１９年７月１２日（２００７．７．１２）
【国際特許分類】
【出願日】平成１８年１１月１４日（２００６．１１．１４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
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