【課題】シャロー・トレンチ・アイソレーション構造により形成された素子分離膜から生じる物理的な応力に起因した半導体装置の電流駆動能力の変動が緩和され、本来の電流駆動能力を発揮可能な半導体装置を得ること。
【解決手段】第１および第２の領域を有する半導体基板と、前記半導体基板の表層に形成される溝と、前記溝に埋め込まれた素子分離絶縁膜と、前記半導体基板の表層に形成され、前記素子分離絶縁膜によって規定される活性領域と、を備え、前記素子分離絶縁膜の表面の高さが前記第１の領域と第２の領域とで異なり、いずれか一方の領域の素子分離絶縁膜の高さが前記半導体基板の表面よりも低いことを特徴とする。 （もっと読む）

【課題】無線通信を利用して動作する半導体装置の低消費電力化と高性能化を図ることを目的とする。
【解決手段】無線通信を利用して動作する半導体装置において、演算回路及び通信回路に加え状態制御レジスタを設ける。データの送受信時、すなわち動作磁界が変動する場合に消費電力の大きい演算回路の動作を停止し、動作磁界が変動しない場合に演算回路を動作させることができる。一方、動作磁界が変動する場合に、受信又は送信に最低限必要な機能を受信回路もしくは送信回路で実現することで大容量電源を必要としない。つまり、高度な演算処理を小規模な電源回路で実行することが可能である。このようにして、大規模回路を搭載した半導体装置に好適な構成で、高性能且つ低消費電力の半導体装置を提供できる。 （もっと読む）

基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタ、このトランジスタを含む基体上に設けられた層間絶縁膜、及びこの層間絶縁膜に形成された埋め込み導体配線を有し、この埋め込み導体配線は、前記半導体凸部のソース／ドレイン領域と、前記層間絶縁膜下の他の導電部とに接続されていることを特徴とする半導体装置。
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【課題】高速かつ低消費電力動作が可能なブートストラップ回路を有する半導体装置を得る。
【解決手段】ＮＭＯＳ構成のパストランジスタＱ１のゲート電極（フローティングゲート電極）とボディ領域とを電気的に接続し、パストランジスタＱ１のゲート電極にＮＭＯＳ構成の分離トランジスタＱ２のドレインを接続する。分離トランジスタＱ２はゲート電極に電源Ｖddが付与される。上記したパストランジスタＱ１及び分離トランジスタＱ２はＳＯＩ基板上に他の素子と素子分離して形成される。 （もっと読む）

【課題】半導体装置の性能を向上させることが可能な技術を提供する。
【解決手段】ロジック回路領域及びメモリセル領域における半導体基板には素子分離絶縁膜４によって活性領域１ｃ，１ｂがそれぞれ区画されている。活性領域１ｂ，１ｃにはＭＯＳトランジスタＴＲ２及びドライバトランジスタＤＴＲがそれぞれ形成されている。上面視上において、活性領域１ｂのゲート幅方向の長さは活性領域１ｃのそれ以下である。素子分離絶縁膜４では、活性領域１ｂの周辺に位置する周辺部分４ｂの上面が活性領域１ｂの上面よりも下方に位置し、活性領域１ｃの周辺に位置する周辺部分４ｃの上面が活性領域１ｃの上面よりも下方に位置している。素子分離絶縁膜４の上面よりも上方に位置する、活性領域１ｂ，１ｃの上面及びゲート幅方向の両側面にはゲート絶縁膜６を介してゲート電極７が形成されている。 （もっと読む）

【課題】 改善されたセル安定性及び性能を示すハイブリッド・バルクＳＯＩ ６Ｔ ＳＴＲＡＭセルを提供すること。
【解決手段】 本発明は、同じ結晶配向又は異なる結晶配向を有するＳＯＩ領域及びバルク−Ｓｉ領域を含む基板と、バルク−Ｓｉ領域からＳＯＩ領域を分離する分離領域と、ＳＯＩ領域内に配置された少なくとも１つの第１デバイス及びバルク−Ｓｉ領域内に配置された少なくとも１つの第２デバイスとを含む、６Ｔ−ＳＲＡＭ半導体構造体を提供する。ＳＯＩ領域は、絶縁層の上にシリコン層を有する。バルク−Ｓｉ領域はさらに、第２デバイスの下にあるウェル領域と、浮遊体効果を安定化させる、ウェル領域へのコンタクトとを含む。ウェル・コンタクトはまた、バルク−Ｓｉ領域内のＦＥＴの閾値電圧を制御して、ＳＯＩ領域のＦＥＴ及びバルク−Ｓｉ領域のＦＥＴの組み合わせから構築されたＳＲＡＭセルのパワー及び性能を最適化するためにも用いられる。 （もっと読む）

【課題】ソフトエラーレートを向上させる電界効果トランジスタを提供すること
【解決手段】本発明による電界効果トランジスタ１は、第１の空洞５１を有する基板１０と、ゲート電極４０と、拡散層６０とを備える。ゲート電極４０及び拡散層６０は、基板１０の表面に平行な面ＸＹにおいて、第１の空洞５１を囲むように形成される。チャネル領域７０は、第１の空洞５１の側面に位置し、基板１０の表面に対して略垂直に形成される。 （もっと読む）

【課題】積層型デカップリングキャパシタを有する半導体装置を提供することにある。
【解決手段】互いに異なった層に形成されたトランジスタを有する半導体装置において、前記記トランジスタを積層して製造する場合に使用される絶縁膜と前記絶縁膜を境界にして上下部層に存在する導電層を用いて形成され、第１，２ライン間に互いに並列連結されたデカップリングキャパシタからなる積層型キャパシタクラスタを複数個備える。 （もっと読む）

【課題】
ソフトエラー耐性および加工精度の向上を図る。
【解決手段】
ワード線と直交する第１の方向に延在する第１及び第２のＮウェル領域と、第１、第２のＮウェル領域に挟まれるＰウェル領域とを有し、第１から第４のＰＭＯＳトランジスタおよび第１、第２のＮＭＯＳトランジスタから１つのメモリセルを形成し、メモリセルを複数有する半導体集積回路であって、１つのメモリセルのうち第１、第２のＰＭＯＳトランジスタは、第１のＮウェル領域に、第１の方向に並んで配置され、第１、第２のＮＭＯＳトランジスタはＰウェル領域に形成され、第３、第４のＰＭＯＳトランジスタは、第２のＮウェル領域に、第１の方向に並んで配置される。 （もっと読む）

【課題】ＭＯＳＦＥＴに匹敵する性能を有した半導体装置を提供する。
【解決手段】絶縁表面を有する基体上に非晶質珪素膜を成膜し、非晶質珪素膜上に選択的にマスク絶縁膜を形成して結晶化を助長する金属元素を導入させ、第１の加熱処理により非晶質珪素膜の少なくとも一部を結晶性珪素膜にし、マスク絶縁膜を除去し、パターニングすることにより島状の結晶性珪素膜を形成し、ハロゲン元素を含む雰囲気中において第２の加熱処理を行うことにより、島状の結晶性珪素膜中の金属元素をゲッタリング除去すると共に、ゲイト絶縁膜として用いる熱酸化膜を島状の結晶性珪素膜の表面に形成し、熱酸化膜上にゲイト電極を形成し、一導電性を付与する不純物イオンを注入して島状の結晶性珪素膜にソース領域、ドレイン領域を形成し、ソース領域及び前記ドレイン領域上面に金属膜を形成し、ソース領域とドレイン領域をシリサイド化することを特徴とする。 （もっと読む）

【課題】 ゲートからソースへの漏洩電流を伴うことなく、しきい値電圧を可変させるとともに、素子面積の増大を抑制する。
【解決手段】 半導体基板１０１上には絶縁層１０２が形成され、絶縁層１０２上には半導体層１０３が形成され、さらに、半導体層１０３上には絶縁層１０４が形成され、絶縁層１０４上には半導体層１０５が形成され、半導体層１０５上には、ゲート絶縁膜１０６を介してゲート電極１０７が形成され、ゲート電極１０７の側方には、ソース層１０９およびドレイン層１１０が形成され、ゲート電極１０７は、配線層を介して半導体層１０３に接続されている。 （もっと読む）

【課題】透明酸化物膜を用いた半導体デバイスや回路を提供する。
【解決手段】Ｐ型領域と、Ｎ型領域とを備え、電子キャリア濃度が１０^１８／ｃｍ^３未満である非晶質酸化物、又は電子キャリア濃度が増加すると共に、電子移動度が増加する傾向を示す非晶質酸化物をＮ型領域に用いている。電子キャリア濃度が１０^１８／ｃｍ^３未満である非晶質酸化物又は電子キャリア濃度が増加すると共に、電子移動度が増加する傾向を示す非晶質酸化物からなる第１領域と、第１領域に対してヘテロ接合を形成する第２領域と、を具備する。 （もっと読む）

【課題】本発明は、ボディ浮遊効果を抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１と、シリコン基板１上に形成された埋め込み絶縁層２と、埋め込み絶縁層２上に形成された半導体層３とを備えるＳＯＩ構造の半導体装置であって、半導体層３は、第１導電型のボディ領域４、第２導電型のソース領域５及び第２導電型のドレイン領域６を有し、ソース領域５とドレイン領域６との間のボディ領域４上にゲート酸化膜７を介してゲート電極８が形成され、ソース領域５は、第２導電型のエクステンション層５２と、エクステンション層５２と側面で接するシリサイド層５１を備え、シリサイド層５１とボディ領域４との境界部分に生じる空乏層の領域に結晶欠陥領域１２が形成されている。 （もっと読む）

【課題】 トランジスタの接合容量を低下させ、ソフトエラー耐性およびノイズ耐性を保持した半導体集積回路装置を提供する。
【解決手段】 半導体集積回路装置１００は、半導体基板内のバルク基板領域１０上に形成され、ソース／ドレインが第１の基準電位ＧＮＤに接続された第１のトランジスタＴＢｎ１および、
ｐ型バルク基板領域上に形成されたｎ型の不純物層領域１２と、不純物層領域上に形成されたｐ型の半導体領域１４と、半導体領域に形成されｎ型のソース／ドレイン３０と、ソース・ドレイン間にあり半導体領域上に形成されたゲート絶縁膜４０と、ゲート絶縁膜上に形成されたゲート電極５０と、ソース−ドレイン方向の断面において、ソース、ドレイン、不純物層領域およびゲート絶縁膜によって囲まれたｐ型のボディ領域１６とを含み、前記不純物層領域が空乏化された第２のトランジスタＴＳｎ１、を備え、
第２のトランジスタのソース／ドレインは第１のトランジスタを介して第１の基準電位に接続されている。 （もっと読む）

【課題】 狭い活性領域にコンタクト部を配設する工程を、容易に行うことができる半導体装置および半導体装置等を提供する。
【解決手段】 本発明に係る半導体装置は、ＳＯＩ基板１０、活性領域３ａ、第一の絶縁膜（完全分離絶縁膜）３ｂ、第二の絶縁膜（部分分離絶縁膜）３ｃ、およびコンタクト部４を備えている。ここで、活性領域３ａは、ＳＯＩ層３の表面内に形成されている。また、第一の絶縁膜３ｂは、活性領域３ａの一方の側面に形成されており、かつ、ＳＯＩ層３の表面から埋め込み絶縁膜２にかけて形成されている。また、第二の絶縁膜３ｃは、活性領域３ａの他方の側面において形成されており、かつ、ＳＯＩ層３の表面から、埋め込み絶縁膜２に至らない所定の深さにかけて形成されている。また、コンタクト部４は、平面視において、活性領域３ａの中心より第一の絶縁膜３ｂが存する側に配設されている。 （もっと読む）

【課題】 リフレッシュ動作を必要とせず、かつ、高集積化・大容量化を実現する半導体記憶装置を提供する。
【解決手段】 半導体基板１上に形成されたメモリセルと、第１電荷保持部と、第２電荷保持部と、第１アクセストランジスタと、第１リークトランジスタ５２２Ａと、第２アクセストランジスタと、第２リークトランジスタと、層間絶縁膜１６と、層間絶縁膜１６上に形成され、第１電荷保持部に接続されたメモリセル内の第１ＭＩＳＦＥＴ５６Ａ（Metal-Insulator-Semiconductor Field Effect Transistor）と、層間絶縁膜１６上に形成され、第２電荷保持部と接続されたメモリセル内の第２ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）とを備える。 （もっと読む）

【課題】反転型ＦｉｎＦＥＴトランジスタ（Ｐ２）とＦｉｎＦＥＴトランジスタ（Ｎ３）とを含む、ＳＲＡＭセル（１３０）などの集積回路を提供すること。
【解決手段】反転型ＦｉｎＦＥＴトランジスタは、基板上に半導体構造（１００）によって形成された第１のゲート領域（１０８）、ならびに、第１のゲート領域上に配置された第１のチャネル領域（１１２）と、第１のチャネル領域のいずれか一方の側に形成されたソース（１１０）およびドレイン（１１４）とを有する、半導体層（１０４）からなる第１のボディ領域を含む。ＦｉｎＦＥＴトランジスタ（Ｎ３）は、反転型ＦｉｎＦＥＴトランジスタに結合しており、第２のチャネル領域（１１８）と、第２のチャネル領域のいずれか一方の側に形成されたソース（１１６）およびドレイン（１２０）とを有する、半導体構造（１０２）によって形成された第２のボディ領域、ならびに、第２のチャネル領域上に配置された、半導体層からなる第２のゲート領域（１２２）を含む。
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本発明は、垂直に延びるピラー（８０，８２）を含む半導体構造、及び、そのような構造を形成する方法を含む。垂直に延びるピラーは、トランジスタデバイス（８０，９５）内に組み込まれることができ、トランジスタデバイスの垂直に延びるチャネル領域を含むことができる。トランジスタデバイスは、集積回路内に組み込まれることができ、ある態様では、たとえば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）構造などのメモリ構造に組み込まれる。
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【課題】半導体装置及びその装置の配置及び製造方法を提供する。
【解決手段】複数のワードライン選択信号と複数のカラム選択信号に応答してアクセスされる複数のメモリセルを備えたメモリセルアレイ、ロウアドレスをデコーディングして複数のワードライン選択信号を発生するロウデコーダ、及びカラムアドレスをデコーディングして複数のカラム選択信号を発生するカラムデコーダを備える。ロウ及びカラムデコーダは、複数のインバータ及び複数のＮＡＮＤゲートを備える。複数のインバータそれぞれは、少なくとも一つの第１プルアップトランジスタ及び第１プルダウントランジスタを備る。複数のＮＡＮＤゲートそれぞれは、少なくとも２個の第２プルアップトランジスタ及び少なくとも２個の第２プルダウントランジスタを備える。第１及び第２プルアップトランジスタ及び第１及び第２プルダウントランジスタは、少なくとも２層に積層して配置され。 （もっと読む）

【課題】ＳＲＡＭセルの形成面積の増大を抑えつつ、動作の安定化を図る。
【解決手段】ＳＲＡＭセルのアクセストランジスタＱ５のゲート電極３３の上には、ワード線に接続するコンタクト４５が形成される。コンタクト４５は、素子分離絶縁膜１４を突き抜けてＳＯＩ層１３にまで達する。ドライバトランジスタＱ１のボディー領域と第１アクセストランジスタＱ５のボディー領域とは、素子分離絶縁膜１４下方のＳＯＩ層１３を介して互いに電気的に接続している。よって、アクセストランジスタＱ５はそのゲート電極とボディー領域との間がコンタクト４５で接続されたＤＴＭＯＳ構造になり、コンタクト４５はさらに第１ドライバトランジスタＱ１のボディー領域にも電気的に接続する。 （もっと読む）