半導体装置
【課題】シャロー・トレンチ・アイソレーション構造により形成された素子分離膜から生じる物理的な応力に起因した半導体装置の電流駆動能力の変動が緩和され、本来の電流駆動能力を発揮可能な半導体装置を得ること。
【解決手段】第１および第２の領域を有する半導体基板と、前記半導体基板の表層に形成される溝と、前記溝に埋め込まれた素子分離絶縁膜と、前記半導体基板の表層に形成され、前記素子分離絶縁膜によって規定される活性領域と、を備え、前記素子分離絶縁膜の表面の高さが前記第１の領域と第２の領域とで異なり、いずれか一方の領域の素子分離絶縁膜の高さが前記半導体基板の表面よりも低いことを特徴とする。
【解決手段】第１および第２の領域を有する半導体基板と、前記半導体基板の表層に形成される溝と、前記溝に埋め込まれた素子分離絶縁膜と、前記半導体基板の表層に形成され、前記素子分離絶縁膜によって規定される活性領域と、を備え、前記素子分離絶縁膜の表面の高さが前記第１の領域と第２の領域とで異なり、いずれか一方の領域の素子分離絶縁膜の高さが前記半導体基板の表面よりも低いことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、素子分離としてＳＴＩ構造を有してなる半導体装置に関するものである。
【背景技術】
【０００２】
従来、素子分離技術であるＳＴＩ（シャロー・トレンチ・アイソレーション）では、シリコン基板の表面に酸化膜を埋め込み、該シリコン基板表面と埋め込んだ酸化膜とに極力段差を設けないように、その深さ方向（埋め込み酸化膜の厚さ）が一定となるように構造設計している。
【０００３】
このようなシャロウトレンチによる素子分離（以下、ＳＴＩ素子分離と称する）を設けた場合、埋め込み酸化膜から受ける応力（ストレス、以下、ＳＴＩ応力と称する）が発生する。トランジスタの電流駆動能力Ｉｄｓは、このＳＴＩ応力に大きく左右され、活性領域の長さＬＯＤが短いほど影響度が大きくなることが知られている。ここで、活性領域の長さＬＯＤは、ゲート長方向の長さである。
【０００４】
また、活性領域の長さＬＯＤが短くなると、ＰＭＯＳトランジスタの電流駆動能力Ｉｄｓは増加するが、ＮＭＯＳトランジスタの電流駆動能力Ｉｄｓは減少することが分かっている。たとえば、ＰＭＯＳトランジスタの電流駆動能力Ｉｄｓは最大約１０％増加するが、ＮＭＯＳトランジスタの電流駆動能力Ｉｄｓは最大約１０％減少することが分かっている。
【０００５】
また、電流駆動能力Ｉｄｓに関しては、活性領域の長さＬＯＤが短いほどトランジスタでは横方向（ゲート長方向）からの応力が支配的であることが分かっている。一方、縦方向（ゲート幅方向）からの応力も存在するが、電流駆動能力Ｉｄｓへの影響はほとんど無い。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、このようなＳＴＩ応力の大きさは、製造方法により異なるがＳＴＩ素子分離構造が形成された際に決まる。しかしながら、ＳＴＩ素子分離構造の形成後においては、この埋め込み酸化膜から受けるＳＴＩ応力の制御は行っていない。すなわち、周辺のトランジスタの電流駆動能力Ｉｄｓに影響を及ぼすＳＴＩ応力の制御を行って該ＳＴＩ応力に起因した電流駆動能力の変動を緩和する技術は確立されていないのが現状である。
【０００７】
本発明は、上記に鑑みてなされたものであって、シャロー・トレンチ・アイソレーション構造により形成された素子分離膜から生じる物理的な応力に起因した半導体装置の電流駆動能力の変動が緩和されて電流駆動能力の整合性が得られ、本来の電流駆動能力を発揮可能な半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置は、第１および第２の領域を有する半導体基板と、半導体基板の表層に形成される溝と、溝に埋め込まれた素子分離絶縁膜と、半導体基板の表層に形成され素子分離絶縁膜によって規定される活性領域と、を備え、素子分離絶縁膜の表面の高さが第１の領域と第２の領域とで異なり、いずれか一方の領域の素子分離絶縁膜の高さが半導体基板の表面よりも低いことを特徴とする。
【発明の効果】
【０００９】
この発明によれば、ＳＴＩ素子分離の埋め込み酸化膜の表面をリセスさせることにより、ＳＴＩ素子分離の埋め込み酸化膜から生じる物理的な応力を解放することができるため、該ＳＴＩ素子分離の埋め込み酸化膜から生じる物理的な応力に起因した半導体装置の電流駆動能力の変動を緩和し、半導体装置の有する本来の電流駆動能力を引き出すことができる。したがって、この発明によれば、ＳＴＩ素子分離の埋め込み酸化膜から生じる物理的な応力に起因した半導体装置の電流駆動能力の変動が緩和されて電流駆動能力の整合性が得られ、本来の電流駆動能力を発揮可能な半導体装置を得ることができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明にかかる半導体装置の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００１１】
まず、本発明の概念について説明する。図１は、本発明の概念を説明するための断面図であり、半導体装置（トランジスタ）のＰＭＯＳ領域とＮＭＯＳ領域とを比較するためにＰＭＯＳ領域の一部とＮＭＯＳ領域の一部とを並べて示したゲート長Ｌ方向に於ける断面図である。図２は、活性領域周辺部の上面図である。
【００１２】
図１に示すように、半導体基板１の表層の所定の位置に素子分離として酸化膜が埋め込まれたＳＴＩ素子分離２が形成され、該ＳＴＩ素子分離２に挟まれた領域が活性領域３とされている。活性領域３上にはそれぞれゲート電極４を含むゲート構造５が形成されている。なお、ここでは、上記の構成以外の構成部については本発明には直接関係ないため、図面に於ける記載および説明を省略する。
【００１３】
上記のようにＳＴＩ素子分離２を設けた構造の場合、ＰＭＯＳ領域の活性領域３には図１および図２に示すようにゲート長Ｌ方向においてＳＴＩ素子分離２の埋め込み酸化膜から受ける応力（ストレス、以下、ＳＴＩ応力と称する）Ａが発生する。また、ＮＭＯＳ領域の活性領域３には図１および図２に示すようにゲート長Ｌ方向においてＳＴＩ素子分離２の埋め込み酸化膜から受ける応力（以下、ＳＴＩ応力と称する）Ｂが発生する。
【００１４】
このＳＴＩ応力Ａ、Ｂは、活性領域３から見て圧縮応力である。トランジスタの電流駆動能力は、このＳＴＩ応力に大きく左右され、活性領域の長さＬＯＤが短いほど影響度が大きくなることが知られている。ここで、活性領域の長さＬＯＤは、ゲート長方向の長さである。たとえば、ＰＭＯＳトランジスタの電流駆動能力Ｉｄｓは最大約１０％増加し、ＮＭＯＳトランジスタの電流駆動能力Ｉｄｓは最大約１０％減少する。
【００１５】
そこで、本発明においては、たとえば図１に示すようにＮＭＯＳ領域のＳＴＩ素子分離２の表面をリセスさせる。これにより、活性領域エッジ部の応力を解放（活性領域３から見た圧縮応力の緩和）を行うことができる。その結果、ＮＭＯＳ領域におけるＳＴＩ応力（ＳＴＩ応力Ｂ）を小さくすることができる。すなわち、ＳＴＩ応力Ｂは、ＳＴＩ応力Ａよりも小さくなる。図１および図２におけるＳＴＩ応力Ａ、Ｂの矢印の大きさの違いは、ＳＴＩ応力の大きさの違いを模式的に示している。
【００１６】
そして、ＳＴＩ応力Ｂを小さくすることにより、ＮＭＯＳトランジスタのＳＴＩ応力に起因した電流駆動能力の減少を抑制することができる。したがって、本発明によれば、ＳＴＩ素子分離２の埋め込み酸化膜から生じる物理的な応力に起因したトランジスタの電流駆動能力の変動が緩和されて電流駆動能力の整合性が得られ、本来の電流駆動能力を発揮可能なＮＭＯＳトランジスタを得ることができる。
【００１７】
なお、参考に、従来の半導体装置における図１に対応した図を図３に示す。図３に示すように、従来の半導体装置においては、ＮＭＯＳ領域の活性領域３におけるＳＴＩ応力Ｂの抑制が行われていないため、ＮＭＯＳ領域の活性領域３におけるＳＴＩ応力Ｂは、ＰＭＯＳ領域の活性領域３におけるＳＴＩ応力Ａと略同等の大きさとなる。したがって、ＰＭＯＳトランジスタの電流駆動能力Ｉｄｓは最大約１０％増加し、ＮＭＯＳトランジスタの電流駆動能力は本来の電流駆動能力よりも減少している。
【００１８】
実施の形態１．
図４−１は、本発明の実施の形態１にかかる半導体装置（トランジスタ）のＰＭＯＳ領域の一部とＮＭＯＳ領域の一部とを並べて示したゲート長Ｌ方向に於ける断面図である。また、図４−２は、本実施の形態にかかる半導体装置のゲート構造を説明する図である。図５は、実施の形態１にかかる半導体装置（トランジスタ）の上面図である。なお、図５においては、活性領域、ＳＴＩ素子分離領域、ゲート電極のみを示している。
【００１９】
図４−１に示すように本実施の形態にかかる半導体装置においては、半導体基板１１の表層に、各素子を分離するための素子分離であるＳＴＩ素子分離１２と、該ＳＴＩ素子分離１２間の領域であってトランジスタ素子が形成される活性領域１３にチャネル領域を規定するように互いに距離を隔てて形成されたソース・ドレイン拡散層１４と、該ソース・ドレイン拡散層１４の表層部に互いに距離を隔てて形成されたシリサイド層１５と、を有している。
【００２０】
また、半導体基板１上のソース・ドレイン拡散層１４上および該ソース・ドレイン拡散層１０に挟まれた領域上には、図４−２に示すように半導体基板１１側からたとえば酸化膜からなるゲート絶縁膜１６、ポリシリコン電極１７と、該ポリシリコン電極の表層がシリサイド化されたメタル電極１８とからなるゲート電極１９がこの順で積層された積層構造を有するゲート構造２１が形成されている。
【００２１】
また、ゲート構造２１の外側、すなわち側面には、窒化膜などの絶縁膜からなるサイドウォールスペーサ２０が形成されている。そして、ＳＴＩ素子分離１２、シリサイド層１５、サイドウォールスペーサ２０およびゲート電極１９上には、これらを覆うようにたとえば窒化膜からなるライナー膜２２が形成されている。
【００２２】
半導体基板１１上にはゲート構造２１およびＳＴＩ素子分離１２を覆う層間絶縁膜２３が形成されている。そして、層間絶縁膜２３には、導電性材料からなり層間絶縁膜２３の上面からシリサイド層１５まで達してソース・ドレイン拡散層１４に導通するコンタクト２４が形成され、さらに該層間絶縁膜２３上にはコンタクト２４と導通する配線層２５が形成されている。
【００２３】
上記のようにＳＴＩ素子分離１２を設けた構造においては、ＮＭＯＳ領域の活性領域１３には図６および図７に示すようにゲート長Ｌ方向においてＳＴＩ素子分離１２の埋め込み酸化膜から受ける応力（ＳＴＩ応力）Ｃが発生する。図７は、図６における活性領域１３のエッジ部周辺の拡大図である。同様に、ＰＭＯＳ領域の活性領域３にはゲート長Ｌ方向においてＳＴＩ素子分離１２の埋め込み酸化膜から受ける応力（図示せず）が発生する。これらのＳＴＩ応力は、活性領域１３から見て圧縮応力である。
【００２４】
これらＳＴＩ応力は、活性領域１３から見て圧縮応力であり、トランジスタの電流駆動能力は、このＳＴＩ応力に大きく左右され、活性領域の長さＬＯＤが短いほど影響度が大きくなる。ここで、活性領域の長さＬＯＤは、ゲート長方向の長さである。たとえば、ＰＭＯＳトランジスタの電流駆動能力ＩｄｓはこのＳＴＩ応力の影響により増加し、ＮＭＯＳトランジスタの電流駆動能力ＩｄｓはこのＳＴＩ応力の影響により減少する。
【００２５】
以上のように構成された本実施の形態にかかる半導体装置においては、図４−１に示すようにＮＭＯＳ領域のＳＴＩ素子分離１２の表面をリセスさせている。ＮＭＯＳ領域のＳＴＩ素子分離１２の表面をリセスさせることにより、本実施の形態にかかる半導体装置においては、ＮＭＯＳ領域の活性領域１３のエッジ部の応力が解放（活性領域１３から見た圧縮応力の緩和）されている。これにより、ＮＭＯＳ領域におけるＳＴＩ応力（ＳＴＩ応力Ｃ）を小さく抑えられている。すなわち、この半導体装置においては、ＳＴＩ応力Ｃは、ＰＭＯＳ領域におけるＳＴＩ応力よりも小さくされている。その結果、ＮＭＯＳトランジスタのＳＴＩ応力に起因した電流駆動能力の減少を緩和し、ＮＭＯＳ型トランジスタの有する本来の電流駆動能力を引き出すことができる。
【００２６】
さらに、この半導体装置においては、ＮＭＯＳ領域のリセスしたＳＴＩ素子分離１２上およびその周辺に、ＳＴＩ応力Ｂを打ち消す方向の力、すなわち活性領域１３から見た引っ張り応力Ｄを有するライナー膜２２が形成されている。このライナー膜２２が形成されることにより、この半導体装置においては、ＮＭＯＳ領域におけるＳＴＩ応力（ＳＴＩ応力Ｃ）が該ライナー膜２２の有する引っ張り応力Ｄにより相殺され、ＳＴＩ応力の解放の効果がさらに向上しており、ＳＴＩ応力がさらに小さなものとされている。その結果、ＮＭＯＳトランジスタのＳＴＩ応力に起因した電流駆動能力の減少をさらに緩和し、ＮＭＯＳ型トランジスタの有する本来の電流駆動能力を引き出すことができる。
【００２７】
このように、本実施の形態にかかる半導体装置においては、ＮＭＯＳ領域のＳＴＩ応力を大幅に減少させることにより、ＮＭＯＳトランジスタのＳＴＩ応力に起因した電流駆動能力の減少を抑制することができる。したがって、本実施の形態にかかる半導体装置においては、ＮＭＯＳトランジスタのＳＴＩ素子分離１２の埋め込み酸化膜から生じる物理的な応力に起因したＮＭＯＳトランジスタの電流駆動能力の変動（電流減少）が緩和されて本来の電流駆動能力を発揮可能なＮＭＯＳトランジスタが得られるため、ＰＭＯＳトランジスタとの電流駆動能力の整合性の取れた半導体装置が実現されている。
【００２８】
なお、上述したようなＳＴＩ素子分離１２の表面をリセスさせることによるＳＴＩ応力の解放効果は、ＳＴＩ素子分離の表面のリセス量により制御することが可能である。また同様に、ライナー膜２２によるＳＴＩ応力の解放効果は、ライナー膜の材質や膜厚を制御することにより制御可能である。
【００２９】
つぎに、図４−１に示す本実施の形態にかかる半導体装置の製造方法について図面を参照しながら説明する。図８〜図１４は本実施の形態にかかる半導体装置の製造工程を説明する断面図である。まず、半導体基板１１を準備し、ＳＴＩ（shallow trench isolation）工程により、各半導体素子を分離するための素子分離であるＳＴＩ素子分離２を図８に示すように半導体基板１１上に選択的に形成し、該ＳＴＩ素子分離１２により区切られた領域にＰＭＯＳ領域およびＮＭＯＳ領域それぞれのウェル形成用の不純物しきい値調整用の不純物等の不純物のイオン注入を行い、活性領域１３を形成する。なお、ＳＴＩ素子分離１２の上面のエッジ部は、丸めた状態に形成する。
【００３０】
つぎに、図９に示すようにＰＭＯＳ領域にフォトレジストでマスク３１を形成し、該マスク３１を用いてフッ酸処理を行ってＮＭＯＳ領域のＳＴＩ素子分離１２の表面をリセスさせる。このときのリセス量Ｆはたとえば数ｎｍ程度とする。マスク３１を用いることにより、ＰＭＯＳ領域のＳＴＩ素子分離１２はリセスされず、ＮＭＯＳ領域のＳＴＩ素子分離１２のみをリセスさせることができる。
【００３１】
これにより、ＮＭＯＳ領域の活性領域１３のエッジ部の応力を解放（活性領域１３から見た圧縮応力の緩和）することができ、図１０に示すようなＮＭＯＳ領域におけるＳＴＩ応力（ＳＴＩ応力Ｃ）を小さく抑えることができる。すなわち、ＳＴＩ応力Ｃを、ＰＭＯＳ領域におけるＳＴＩ応力よりも小さくすることができる。その結果、ＮＭＯＳトランジスタのＳＴＩ応力に起因した電流駆動能力の減少を緩和し、ＮＭＯＳ型トランジスタの有する本来の電流駆動能力を引き出すことができる。
【００３２】
つぎに、従来公知の方法により図１１に示すように半導体基板１１上にたとえば酸化膜からなるゲート絶縁膜１６とポリシリコンからなるポリシリコン電極１７とを形成する。
【００３３】
つぎに、従来公知の方法により図１１に示すようにソース・ドレイン拡散層１４、サイドウォールスペーサ２０を形成し、さらにシリサイド層１５とメタル電極１８とを形成する。これにより、該ポリシリコン電極の表層がシリサイド化されたメタル電極１８とからなるゲート電極１９とがこの順で積層された積層構造を有するゲート構造２１が形成される。
【００３４】
つぎに、図１２に示すようにＳＴＩ素子分離１２、シリサイド層１５、サイドウォールスペーサ２０およびゲート電極１９上に、これらを覆うようにたとえば窒化膜からなり、ＳＴＩ応力Ｃを打ち消す方向の力、すなわち活性領域１３から見た引っ張り応力Ｄを有するライナー膜２２を形成する。
【００３５】
このライナー膜２２を形成することにより、ＮＭＯＳ領域におけるＳＴＩ応力（ＳＴＩ応力Ｃ）を該ライナー膜２２の有する引っ張り応力Ｄにより相殺し、ＳＴＩ応力の解放の効果をさらに向上させることができ、ＳＴＩ応力Ｃをさらに小さなものとすることができる。その結果、ＮＭＯＳトランジスタのＳＴＩ応力に起因した電流駆動能力の減少をさらに緩和し、ＮＭＯＳ型トランジスタの有する本来の電流駆動能力を引き出すことができる。
【００３６】
その後、層間絶縁膜２３として酸化膜を堆積し、該層間絶縁膜２３の表面からシリサイド層１５まで達するコンタクトホール形成する。そして、少なくとも導電材料を含む材料により該コンタクトホールを埋め込んで、シリサイド層１５（ソース・ドレイン拡散層１４）に導通するコンタクト２４を形成する。さらに、層間絶縁膜２３上にコンタクト２４と導通する配線層２５を形成することにより、図４−１に示す本実施の形態にかかる半導体装置を作製することができる。
【００３７】
なお、上記においては、ＮＭＯＳ領域に於けるＳＴＩ素子分離１２をリセスさせる場合について説明したが、本発明においては、ＳＴＩ素子分離１２をリセスさせるのはＮＭＯＳ領域に限定されるものではない。すなわち、ＰＭＯＳ領域のＳＴＩ素子分離１２をリセスさせることも可能であり、さらにライナー膜（この場合は、圧縮方向の応力を有する）を形成しても良い。この場合たとえば、ＳＴＩ素子分離１２のリセスおよびライナー膜の形成によりＰＭＯＳ領域ＳＴＩ素子分離１２におけるＳＴＩ応力（圧縮応力）を加速させることができ、電流駆動能力Ｉｄｓを増加させることが可能である。これは、リセス部の段差を圧縮応力を有するライナー膜が取り囲むことによる形状的な圧縮効果が応力解放効果を上回る場合に有効である。
【００３８】
実施の形態２．
図１３は、本発明の実施の形態２にかかる半導体装置におけるメモリデバイス（ＳＲＡＭ）部の構成を模式的に示した上面図である。この半導体装置のメモリデバイス部には、デザインルールが微細化されて複数のメモリセルが形成されている。また、図１４は、本実施の形態にかかる半導体装置のメモリデバイス部とロジック部とを比較するためにメモリデバイス部の一部とロジック部の一部とを並べて示したゲート幅Ｗ方向（図２参照）に於ける断面図である。なお、本実施の形態にかかる半導体装置におけるトランジスタの構成は、上述した実施の形態１において説明した半導体装置の構成と同様であるため、図４−１、図４−２、および上記の説明を参照することとして、図面に於ける記載および説明を省略する。
【００３９】
従来、このようにデザインルールを微細化して複数のメモリセルを形成したメモリデバイスにおいては、活性領域の長さＬＯＤとともにゲート幅Ｗ（図２参照）が短くなる。そして、ナローチャネル効果においては、ゲート幅Ｗが短くなると図１５に示すように電流駆動能力Ｉｄｓが極端に減少する。
【００４０】
しかしながら、本実施の形態にかかる半導体装置のメモリデバイス部においては図１４に示すようにＳＴＩ素子分離１２をリセスさせている。これにより、ゲート幅Ｗをゲート幅Ｗ方向の両端において「ΔＷ×２」だけ長く確保することができる。ここで、ΔＷは、このメモリデバイス部のゲートにおいて、ゲート幅Ｗ方向の一端において長く確保することができる長さである。
【００４１】
これにより、デザインルールを微細化して複数のメモリセル（トランジスタ）を形成したメモリデバイス部においても、図１５のようにナローチャネル効果においてゲート幅Ｗが短くなることに起因した電流駆動能力Ｉｄｓの減少を抑制し、トランジスタの有する本来の電流駆動能力Ｉｄｓを引き出すことができる。また、本実施の形態にかかる半導体装置においても上述した実施の形態１において説明した本発明の効果も得られることは言うまでもない。
【００４２】
以上、本発明にかかる半導体装置の一例について説明したが、本発明は上記の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能であり、６５ｎｍ世代以降のＳｏＣ（たとえば、ロジック部やＳＲＡＭ部など）を含む、ＳＴＩ素子分離技術を適用可能なあらゆる製品に適用可能である。
【産業上の利用可能性】
【００４３】
以上のように、本発明にかかる半導体装置は、ＳＴＩ素子分離技術を用いたあらゆる半導体製品に有用であり、特に、６５ｎｍ世代以降のＳｏＣに適している。
【図面の簡単な説明】
【００４４】
【図１】本発明にかかる半導体装置のＰＭＯＳ領域とＮＭＯＳ領域とを比較するためにＰＭＯＳ領域の一部とＮＭＯＳ領域の一部とを並べて示したゲート長Ｌ方向に於ける断面図である。
【図２】本発明にかかる半導体装置の活性領域周辺部の上面図である。
【図３】従来の半導体装置のＰＭＯＳ領域とＮＭＯＳ領域とを比較するためにＰＭＯＳ領域の一部とＮＭＯＳ領域の一部とを並べて示したゲート長Ｌ方向に於ける断面図である。
【図４−１】本発明の実施の形態１にかかる半導体装置のＰＭＯＳ領域の一部とＮＭＯＳ領域の一部とを並べて示したゲート長Ｌ方向に於ける断面図である。
【図４−２】本発明の実施の形態１にかかる半導体装置のゲート構造を説明する図である。
【図５】本発明の実施の形態１にかかる半導体装置の上面図である。
【図６】ＮＭＯＳ領域における応力を説明するための断面図である。
【図７】図６における活性領域のエッジ部周辺の拡大図である。
【図８】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図９】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図１０】ＮＭＯＳ領域における応力を説明するための断面図である。
【図１１】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図１２】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図１３】本発明の実施の形態２にかかる半導体装置におけるメモリデバイス部の構成を模式的に示した上面図である。
【図１４】本発明の実施の形態２にかかる半導体装置のメモリデバイス部とロジック部とを比較するためにメモリデバイス部の一部とロジック部の一部とを並べて示したゲート幅Ｗ方向に於ける断面図である。
【図１５】ナローチャネル効果におけるゲート幅と電流駆動能力との関係を示す特性図である。
【符号の説明】
【００４５】
１ 半導体基板
２ ＳＴＩ素子分離
３ 活性領域
４ ゲート電極
５ ゲート構造
１１ 半導体基板
１２ ＳＴＩ素子分離
１３ 活性領域
１４ ソース・ドレイン拡散層
１５ シリサイド層１５
１６ ゲート絶縁膜
１７ ポリシリコン電極
１８ メタル電極
１９ ゲート電極
２０ サイドウォールスペーサ
２１ ゲート構造
２２ ライナー膜
２３ 層間絶縁膜
２４ コンタクト
２５ 配線層
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、素子分離としてＳＴＩ構造を有してなる半導体装置に関するものである。
【背景技術】
【０００２】
従来、素子分離技術であるＳＴＩ（シャロー・トレンチ・アイソレーション）では、シリコン基板の表面に酸化膜を埋め込み、該シリコン基板表面と埋め込んだ酸化膜とに極力段差を設けないように、その深さ方向（埋め込み酸化膜の厚さ）が一定となるように構造設計している。
【０００３】
このようなシャロウトレンチによる素子分離（以下、ＳＴＩ素子分離と称する）を設けた場合、埋め込み酸化膜から受ける応力（ストレス、以下、ＳＴＩ応力と称する）が発生する。トランジスタの電流駆動能力Ｉｄｓは、このＳＴＩ応力に大きく左右され、活性領域の長さＬＯＤが短いほど影響度が大きくなることが知られている。ここで、活性領域の長さＬＯＤは、ゲート長方向の長さである。
【０００４】
また、活性領域の長さＬＯＤが短くなると、ＰＭＯＳトランジスタの電流駆動能力Ｉｄｓは増加するが、ＮＭＯＳトランジスタの電流駆動能力Ｉｄｓは減少することが分かっている。たとえば、ＰＭＯＳトランジスタの電流駆動能力Ｉｄｓは最大約１０％増加するが、ＮＭＯＳトランジスタの電流駆動能力Ｉｄｓは最大約１０％減少することが分かっている。
【０００５】
また、電流駆動能力Ｉｄｓに関しては、活性領域の長さＬＯＤが短いほどトランジスタでは横方向（ゲート長方向）からの応力が支配的であることが分かっている。一方、縦方向（ゲート幅方向）からの応力も存在するが、電流駆動能力Ｉｄｓへの影響はほとんど無い。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、このようなＳＴＩ応力の大きさは、製造方法により異なるがＳＴＩ素子分離構造が形成された際に決まる。しかしながら、ＳＴＩ素子分離構造の形成後においては、この埋め込み酸化膜から受けるＳＴＩ応力の制御は行っていない。すなわち、周辺のトランジスタの電流駆動能力Ｉｄｓに影響を及ぼすＳＴＩ応力の制御を行って該ＳＴＩ応力に起因した電流駆動能力の変動を緩和する技術は確立されていないのが現状である。
【０００７】
本発明は、上記に鑑みてなされたものであって、シャロー・トレンチ・アイソレーション構造により形成された素子分離膜から生じる物理的な応力に起因した半導体装置の電流駆動能力の変動が緩和されて電流駆動能力の整合性が得られ、本来の電流駆動能力を発揮可能な半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置は、第１および第２の領域を有する半導体基板と、半導体基板の表層に形成される溝と、溝に埋め込まれた素子分離絶縁膜と、半導体基板の表層に形成され素子分離絶縁膜によって規定される活性領域と、を備え、素子分離絶縁膜の表面の高さが第１の領域と第２の領域とで異なり、いずれか一方の領域の素子分離絶縁膜の高さが半導体基板の表面よりも低いことを特徴とする。
【発明の効果】
【０００９】
この発明によれば、ＳＴＩ素子分離の埋め込み酸化膜の表面をリセスさせることにより、ＳＴＩ素子分離の埋め込み酸化膜から生じる物理的な応力を解放することができるため、該ＳＴＩ素子分離の埋め込み酸化膜から生じる物理的な応力に起因した半導体装置の電流駆動能力の変動を緩和し、半導体装置の有する本来の電流駆動能力を引き出すことができる。したがって、この発明によれば、ＳＴＩ素子分離の埋め込み酸化膜から生じる物理的な応力に起因した半導体装置の電流駆動能力の変動が緩和されて電流駆動能力の整合性が得られ、本来の電流駆動能力を発揮可能な半導体装置を得ることができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明にかかる半導体装置の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００１１】
まず、本発明の概念について説明する。図１は、本発明の概念を説明するための断面図であり、半導体装置（トランジスタ）のＰＭＯＳ領域とＮＭＯＳ領域とを比較するためにＰＭＯＳ領域の一部とＮＭＯＳ領域の一部とを並べて示したゲート長Ｌ方向に於ける断面図である。図２は、活性領域周辺部の上面図である。
【００１２】
図１に示すように、半導体基板１の表層の所定の位置に素子分離として酸化膜が埋め込まれたＳＴＩ素子分離２が形成され、該ＳＴＩ素子分離２に挟まれた領域が活性領域３とされている。活性領域３上にはそれぞれゲート電極４を含むゲート構造５が形成されている。なお、ここでは、上記の構成以外の構成部については本発明には直接関係ないため、図面に於ける記載および説明を省略する。
【００１３】
上記のようにＳＴＩ素子分離２を設けた構造の場合、ＰＭＯＳ領域の活性領域３には図１および図２に示すようにゲート長Ｌ方向においてＳＴＩ素子分離２の埋め込み酸化膜から受ける応力（ストレス、以下、ＳＴＩ応力と称する）Ａが発生する。また、ＮＭＯＳ領域の活性領域３には図１および図２に示すようにゲート長Ｌ方向においてＳＴＩ素子分離２の埋め込み酸化膜から受ける応力（以下、ＳＴＩ応力と称する）Ｂが発生する。
【００１４】
このＳＴＩ応力Ａ、Ｂは、活性領域３から見て圧縮応力である。トランジスタの電流駆動能力は、このＳＴＩ応力に大きく左右され、活性領域の長さＬＯＤが短いほど影響度が大きくなることが知られている。ここで、活性領域の長さＬＯＤは、ゲート長方向の長さである。たとえば、ＰＭＯＳトランジスタの電流駆動能力Ｉｄｓは最大約１０％増加し、ＮＭＯＳトランジスタの電流駆動能力Ｉｄｓは最大約１０％減少する。
【００１５】
そこで、本発明においては、たとえば図１に示すようにＮＭＯＳ領域のＳＴＩ素子分離２の表面をリセスさせる。これにより、活性領域エッジ部の応力を解放（活性領域３から見た圧縮応力の緩和）を行うことができる。その結果、ＮＭＯＳ領域におけるＳＴＩ応力（ＳＴＩ応力Ｂ）を小さくすることができる。すなわち、ＳＴＩ応力Ｂは、ＳＴＩ応力Ａよりも小さくなる。図１および図２におけるＳＴＩ応力Ａ、Ｂの矢印の大きさの違いは、ＳＴＩ応力の大きさの違いを模式的に示している。
【００１６】
そして、ＳＴＩ応力Ｂを小さくすることにより、ＮＭＯＳトランジスタのＳＴＩ応力に起因した電流駆動能力の減少を抑制することができる。したがって、本発明によれば、ＳＴＩ素子分離２の埋め込み酸化膜から生じる物理的な応力に起因したトランジスタの電流駆動能力の変動が緩和されて電流駆動能力の整合性が得られ、本来の電流駆動能力を発揮可能なＮＭＯＳトランジスタを得ることができる。
【００１７】
なお、参考に、従来の半導体装置における図１に対応した図を図３に示す。図３に示すように、従来の半導体装置においては、ＮＭＯＳ領域の活性領域３におけるＳＴＩ応力Ｂの抑制が行われていないため、ＮＭＯＳ領域の活性領域３におけるＳＴＩ応力Ｂは、ＰＭＯＳ領域の活性領域３におけるＳＴＩ応力Ａと略同等の大きさとなる。したがって、ＰＭＯＳトランジスタの電流駆動能力Ｉｄｓは最大約１０％増加し、ＮＭＯＳトランジスタの電流駆動能力は本来の電流駆動能力よりも減少している。
【００１８】
実施の形態１．
図４−１は、本発明の実施の形態１にかかる半導体装置（トランジスタ）のＰＭＯＳ領域の一部とＮＭＯＳ領域の一部とを並べて示したゲート長Ｌ方向に於ける断面図である。また、図４−２は、本実施の形態にかかる半導体装置のゲート構造を説明する図である。図５は、実施の形態１にかかる半導体装置（トランジスタ）の上面図である。なお、図５においては、活性領域、ＳＴＩ素子分離領域、ゲート電極のみを示している。
【００１９】
図４−１に示すように本実施の形態にかかる半導体装置においては、半導体基板１１の表層に、各素子を分離するための素子分離であるＳＴＩ素子分離１２と、該ＳＴＩ素子分離１２間の領域であってトランジスタ素子が形成される活性領域１３にチャネル領域を規定するように互いに距離を隔てて形成されたソース・ドレイン拡散層１４と、該ソース・ドレイン拡散層１４の表層部に互いに距離を隔てて形成されたシリサイド層１５と、を有している。
【００２０】
また、半導体基板１上のソース・ドレイン拡散層１４上および該ソース・ドレイン拡散層１０に挟まれた領域上には、図４−２に示すように半導体基板１１側からたとえば酸化膜からなるゲート絶縁膜１６、ポリシリコン電極１７と、該ポリシリコン電極の表層がシリサイド化されたメタル電極１８とからなるゲート電極１９がこの順で積層された積層構造を有するゲート構造２１が形成されている。
【００２１】
また、ゲート構造２１の外側、すなわち側面には、窒化膜などの絶縁膜からなるサイドウォールスペーサ２０が形成されている。そして、ＳＴＩ素子分離１２、シリサイド層１５、サイドウォールスペーサ２０およびゲート電極１９上には、これらを覆うようにたとえば窒化膜からなるライナー膜２２が形成されている。
【００２２】
半導体基板１１上にはゲート構造２１およびＳＴＩ素子分離１２を覆う層間絶縁膜２３が形成されている。そして、層間絶縁膜２３には、導電性材料からなり層間絶縁膜２３の上面からシリサイド層１５まで達してソース・ドレイン拡散層１４に導通するコンタクト２４が形成され、さらに該層間絶縁膜２３上にはコンタクト２４と導通する配線層２５が形成されている。
【００２３】
上記のようにＳＴＩ素子分離１２を設けた構造においては、ＮＭＯＳ領域の活性領域１３には図６および図７に示すようにゲート長Ｌ方向においてＳＴＩ素子分離１２の埋め込み酸化膜から受ける応力（ＳＴＩ応力）Ｃが発生する。図７は、図６における活性領域１３のエッジ部周辺の拡大図である。同様に、ＰＭＯＳ領域の活性領域３にはゲート長Ｌ方向においてＳＴＩ素子分離１２の埋め込み酸化膜から受ける応力（図示せず）が発生する。これらのＳＴＩ応力は、活性領域１３から見て圧縮応力である。
【００２４】
これらＳＴＩ応力は、活性領域１３から見て圧縮応力であり、トランジスタの電流駆動能力は、このＳＴＩ応力に大きく左右され、活性領域の長さＬＯＤが短いほど影響度が大きくなる。ここで、活性領域の長さＬＯＤは、ゲート長方向の長さである。たとえば、ＰＭＯＳトランジスタの電流駆動能力ＩｄｓはこのＳＴＩ応力の影響により増加し、ＮＭＯＳトランジスタの電流駆動能力ＩｄｓはこのＳＴＩ応力の影響により減少する。
【００２５】
以上のように構成された本実施の形態にかかる半導体装置においては、図４−１に示すようにＮＭＯＳ領域のＳＴＩ素子分離１２の表面をリセスさせている。ＮＭＯＳ領域のＳＴＩ素子分離１２の表面をリセスさせることにより、本実施の形態にかかる半導体装置においては、ＮＭＯＳ領域の活性領域１３のエッジ部の応力が解放（活性領域１３から見た圧縮応力の緩和）されている。これにより、ＮＭＯＳ領域におけるＳＴＩ応力（ＳＴＩ応力Ｃ）を小さく抑えられている。すなわち、この半導体装置においては、ＳＴＩ応力Ｃは、ＰＭＯＳ領域におけるＳＴＩ応力よりも小さくされている。その結果、ＮＭＯＳトランジスタのＳＴＩ応力に起因した電流駆動能力の減少を緩和し、ＮＭＯＳ型トランジスタの有する本来の電流駆動能力を引き出すことができる。
【００２６】
さらに、この半導体装置においては、ＮＭＯＳ領域のリセスしたＳＴＩ素子分離１２上およびその周辺に、ＳＴＩ応力Ｂを打ち消す方向の力、すなわち活性領域１３から見た引っ張り応力Ｄを有するライナー膜２２が形成されている。このライナー膜２２が形成されることにより、この半導体装置においては、ＮＭＯＳ領域におけるＳＴＩ応力（ＳＴＩ応力Ｃ）が該ライナー膜２２の有する引っ張り応力Ｄにより相殺され、ＳＴＩ応力の解放の効果がさらに向上しており、ＳＴＩ応力がさらに小さなものとされている。その結果、ＮＭＯＳトランジスタのＳＴＩ応力に起因した電流駆動能力の減少をさらに緩和し、ＮＭＯＳ型トランジスタの有する本来の電流駆動能力を引き出すことができる。
【００２７】
このように、本実施の形態にかかる半導体装置においては、ＮＭＯＳ領域のＳＴＩ応力を大幅に減少させることにより、ＮＭＯＳトランジスタのＳＴＩ応力に起因した電流駆動能力の減少を抑制することができる。したがって、本実施の形態にかかる半導体装置においては、ＮＭＯＳトランジスタのＳＴＩ素子分離１２の埋め込み酸化膜から生じる物理的な応力に起因したＮＭＯＳトランジスタの電流駆動能力の変動（電流減少）が緩和されて本来の電流駆動能力を発揮可能なＮＭＯＳトランジスタが得られるため、ＰＭＯＳトランジスタとの電流駆動能力の整合性の取れた半導体装置が実現されている。
【００２８】
なお、上述したようなＳＴＩ素子分離１２の表面をリセスさせることによるＳＴＩ応力の解放効果は、ＳＴＩ素子分離の表面のリセス量により制御することが可能である。また同様に、ライナー膜２２によるＳＴＩ応力の解放効果は、ライナー膜の材質や膜厚を制御することにより制御可能である。
【００２９】
つぎに、図４−１に示す本実施の形態にかかる半導体装置の製造方法について図面を参照しながら説明する。図８〜図１４は本実施の形態にかかる半導体装置の製造工程を説明する断面図である。まず、半導体基板１１を準備し、ＳＴＩ（shallow trench isolation）工程により、各半導体素子を分離するための素子分離であるＳＴＩ素子分離２を図８に示すように半導体基板１１上に選択的に形成し、該ＳＴＩ素子分離１２により区切られた領域にＰＭＯＳ領域およびＮＭＯＳ領域それぞれのウェル形成用の不純物しきい値調整用の不純物等の不純物のイオン注入を行い、活性領域１３を形成する。なお、ＳＴＩ素子分離１２の上面のエッジ部は、丸めた状態に形成する。
【００３０】
つぎに、図９に示すようにＰＭＯＳ領域にフォトレジストでマスク３１を形成し、該マスク３１を用いてフッ酸処理を行ってＮＭＯＳ領域のＳＴＩ素子分離１２の表面をリセスさせる。このときのリセス量Ｆはたとえば数ｎｍ程度とする。マスク３１を用いることにより、ＰＭＯＳ領域のＳＴＩ素子分離１２はリセスされず、ＮＭＯＳ領域のＳＴＩ素子分離１２のみをリセスさせることができる。
【００３１】
これにより、ＮＭＯＳ領域の活性領域１３のエッジ部の応力を解放（活性領域１３から見た圧縮応力の緩和）することができ、図１０に示すようなＮＭＯＳ領域におけるＳＴＩ応力（ＳＴＩ応力Ｃ）を小さく抑えることができる。すなわち、ＳＴＩ応力Ｃを、ＰＭＯＳ領域におけるＳＴＩ応力よりも小さくすることができる。その結果、ＮＭＯＳトランジスタのＳＴＩ応力に起因した電流駆動能力の減少を緩和し、ＮＭＯＳ型トランジスタの有する本来の電流駆動能力を引き出すことができる。
【００３２】
つぎに、従来公知の方法により図１１に示すように半導体基板１１上にたとえば酸化膜からなるゲート絶縁膜１６とポリシリコンからなるポリシリコン電極１７とを形成する。
【００３３】
つぎに、従来公知の方法により図１１に示すようにソース・ドレイン拡散層１４、サイドウォールスペーサ２０を形成し、さらにシリサイド層１５とメタル電極１８とを形成する。これにより、該ポリシリコン電極の表層がシリサイド化されたメタル電極１８とからなるゲート電極１９とがこの順で積層された積層構造を有するゲート構造２１が形成される。
【００３４】
つぎに、図１２に示すようにＳＴＩ素子分離１２、シリサイド層１５、サイドウォールスペーサ２０およびゲート電極１９上に、これらを覆うようにたとえば窒化膜からなり、ＳＴＩ応力Ｃを打ち消す方向の力、すなわち活性領域１３から見た引っ張り応力Ｄを有するライナー膜２２を形成する。
【００３５】
このライナー膜２２を形成することにより、ＮＭＯＳ領域におけるＳＴＩ応力（ＳＴＩ応力Ｃ）を該ライナー膜２２の有する引っ張り応力Ｄにより相殺し、ＳＴＩ応力の解放の効果をさらに向上させることができ、ＳＴＩ応力Ｃをさらに小さなものとすることができる。その結果、ＮＭＯＳトランジスタのＳＴＩ応力に起因した電流駆動能力の減少をさらに緩和し、ＮＭＯＳ型トランジスタの有する本来の電流駆動能力を引き出すことができる。
【００３６】
その後、層間絶縁膜２３として酸化膜を堆積し、該層間絶縁膜２３の表面からシリサイド層１５まで達するコンタクトホール形成する。そして、少なくとも導電材料を含む材料により該コンタクトホールを埋め込んで、シリサイド層１５（ソース・ドレイン拡散層１４）に導通するコンタクト２４を形成する。さらに、層間絶縁膜２３上にコンタクト２４と導通する配線層２５を形成することにより、図４−１に示す本実施の形態にかかる半導体装置を作製することができる。
【００３７】
なお、上記においては、ＮＭＯＳ領域に於けるＳＴＩ素子分離１２をリセスさせる場合について説明したが、本発明においては、ＳＴＩ素子分離１２をリセスさせるのはＮＭＯＳ領域に限定されるものではない。すなわち、ＰＭＯＳ領域のＳＴＩ素子分離１２をリセスさせることも可能であり、さらにライナー膜（この場合は、圧縮方向の応力を有する）を形成しても良い。この場合たとえば、ＳＴＩ素子分離１２のリセスおよびライナー膜の形成によりＰＭＯＳ領域ＳＴＩ素子分離１２におけるＳＴＩ応力（圧縮応力）を加速させることができ、電流駆動能力Ｉｄｓを増加させることが可能である。これは、リセス部の段差を圧縮応力を有するライナー膜が取り囲むことによる形状的な圧縮効果が応力解放効果を上回る場合に有効である。
【００３８】
実施の形態２．
図１３は、本発明の実施の形態２にかかる半導体装置におけるメモリデバイス（ＳＲＡＭ）部の構成を模式的に示した上面図である。この半導体装置のメモリデバイス部には、デザインルールが微細化されて複数のメモリセルが形成されている。また、図１４は、本実施の形態にかかる半導体装置のメモリデバイス部とロジック部とを比較するためにメモリデバイス部の一部とロジック部の一部とを並べて示したゲート幅Ｗ方向（図２参照）に於ける断面図である。なお、本実施の形態にかかる半導体装置におけるトランジスタの構成は、上述した実施の形態１において説明した半導体装置の構成と同様であるため、図４−１、図４−２、および上記の説明を参照することとして、図面に於ける記載および説明を省略する。
【００３９】
従来、このようにデザインルールを微細化して複数のメモリセルを形成したメモリデバイスにおいては、活性領域の長さＬＯＤとともにゲート幅Ｗ（図２参照）が短くなる。そして、ナローチャネル効果においては、ゲート幅Ｗが短くなると図１５に示すように電流駆動能力Ｉｄｓが極端に減少する。
【００４０】
しかしながら、本実施の形態にかかる半導体装置のメモリデバイス部においては図１４に示すようにＳＴＩ素子分離１２をリセスさせている。これにより、ゲート幅Ｗをゲート幅Ｗ方向の両端において「ΔＷ×２」だけ長く確保することができる。ここで、ΔＷは、このメモリデバイス部のゲートにおいて、ゲート幅Ｗ方向の一端において長く確保することができる長さである。
【００４１】
これにより、デザインルールを微細化して複数のメモリセル（トランジスタ）を形成したメモリデバイス部においても、図１５のようにナローチャネル効果においてゲート幅Ｗが短くなることに起因した電流駆動能力Ｉｄｓの減少を抑制し、トランジスタの有する本来の電流駆動能力Ｉｄｓを引き出すことができる。また、本実施の形態にかかる半導体装置においても上述した実施の形態１において説明した本発明の効果も得られることは言うまでもない。
【００４２】
以上、本発明にかかる半導体装置の一例について説明したが、本発明は上記の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能であり、６５ｎｍ世代以降のＳｏＣ（たとえば、ロジック部やＳＲＡＭ部など）を含む、ＳＴＩ素子分離技術を適用可能なあらゆる製品に適用可能である。
【産業上の利用可能性】
【００４３】
以上のように、本発明にかかる半導体装置は、ＳＴＩ素子分離技術を用いたあらゆる半導体製品に有用であり、特に、６５ｎｍ世代以降のＳｏＣに適している。
【図面の簡単な説明】
【００４４】
【図１】本発明にかかる半導体装置のＰＭＯＳ領域とＮＭＯＳ領域とを比較するためにＰＭＯＳ領域の一部とＮＭＯＳ領域の一部とを並べて示したゲート長Ｌ方向に於ける断面図である。
【図２】本発明にかかる半導体装置の活性領域周辺部の上面図である。
【図３】従来の半導体装置のＰＭＯＳ領域とＮＭＯＳ領域とを比較するためにＰＭＯＳ領域の一部とＮＭＯＳ領域の一部とを並べて示したゲート長Ｌ方向に於ける断面図である。
【図４−１】本発明の実施の形態１にかかる半導体装置のＰＭＯＳ領域の一部とＮＭＯＳ領域の一部とを並べて示したゲート長Ｌ方向に於ける断面図である。
【図４−２】本発明の実施の形態１にかかる半導体装置のゲート構造を説明する図である。
【図５】本発明の実施の形態１にかかる半導体装置の上面図である。
【図６】ＮＭＯＳ領域における応力を説明するための断面図である。
【図７】図６における活性領域のエッジ部周辺の拡大図である。
【図８】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図９】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図１０】ＮＭＯＳ領域における応力を説明するための断面図である。
【図１１】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図１２】実施の形態１にかかる半導体装置の製造工程を説明するための断面図である。
【図１３】本発明の実施の形態２にかかる半導体装置におけるメモリデバイス部の構成を模式的に示した上面図である。
【図１４】本発明の実施の形態２にかかる半導体装置のメモリデバイス部とロジック部とを比較するためにメモリデバイス部の一部とロジック部の一部とを並べて示したゲート幅Ｗ方向に於ける断面図である。
【図１５】ナローチャネル効果におけるゲート幅と電流駆動能力との関係を示す特性図である。
【符号の説明】
【００４５】
１ 半導体基板
２ ＳＴＩ素子分離
３ 活性領域
４ ゲート電極
５ ゲート構造
１１ 半導体基板
１２ ＳＴＩ素子分離
１３ 活性領域
１４ ソース・ドレイン拡散層
１５ シリサイド層１５
１６ ゲート絶縁膜
１７ ポリシリコン電極
１８ メタル電極
１９ ゲート電極
２０ サイドウォールスペーサ
２１ ゲート構造
２２ ライナー膜
２３ 層間絶縁膜
２４ コンタクト
２５ 配線層
【特許請求の範囲】
【請求項１】
第１および第２の領域を有する半導体基板と、
前記半導体基板の表層に形成される溝と、
前記溝に埋め込まれた素子分離絶縁膜と、
前記半導体基板の表層に形成され、前記素子分離絶縁膜によって規定される活性領域と、
を備え、
前記素子分離絶縁膜の表面の高さが前記第１の領域と第２の領域とで異なり、いずれか一方の領域の素子分離絶縁膜の高さが前記半導体基板の表面よりも低いこと
を特徴とする半導体装置。
【請求項２】
前記素子分離膜に生じる応力の方向と反対向きの応力を有する層を少なくとも前記素子分離膜上に備えること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体素子としてＮＭＯＳ型トランジスタとＰＭＯＳトランジスタとを備え、少なくとも一方の前記素子分離絶縁膜の表面が前記半導体基板の表面よりも低いこと
を特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体基板の主表面にメモリデバイス領域とロジックデバイス領域を備えた半導体装置であって、
前記メモリデバイス領域の前記素子分離膜の表面が前記半導体基板の表面よりも低いこと
を特徴とする請求項１に記載の半導体装置。
【請求項１】
第１および第２の領域を有する半導体基板と、
前記半導体基板の表層に形成される溝と、
前記溝に埋め込まれた素子分離絶縁膜と、
前記半導体基板の表層に形成され、前記素子分離絶縁膜によって規定される活性領域と、
を備え、
前記素子分離絶縁膜の表面の高さが前記第１の領域と第２の領域とで異なり、いずれか一方の領域の素子分離絶縁膜の高さが前記半導体基板の表面よりも低いこと
を特徴とする半導体装置。
【請求項２】
前記素子分離膜に生じる応力の方向と反対向きの応力を有する層を少なくとも前記素子分離膜上に備えること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体素子としてＮＭＯＳ型トランジスタとＰＭＯＳトランジスタとを備え、少なくとも一方の前記素子分離絶縁膜の表面が前記半導体基板の表面よりも低いこと
を特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体基板の主表面にメモリデバイス領域とロジックデバイス領域を備えた半導体装置であって、
前記メモリデバイス領域の前記素子分離膜の表面が前記半導体基板の表面よりも低いこと
を特徴とする請求項１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４−１】
【図４−２】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４−１】
【図４−２】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００７−２７５０２（Ｐ２００７−２７５０２Ａ）
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願番号】特願２００５−２０８９１８（Ｐ２００５−２０８９１８）
【出願日】平成１７年７月１９日（２００５．７．１９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願日】平成１７年７月１９日（２００５．７．１９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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