半導体装置及びその製造方法
基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタ、このトランジスタを含む基体上に設けられた層間絶縁膜、及びこの層間絶縁膜に形成された埋め込み導体配線を有し、この埋め込み導体配線は、前記半導体凸部のソース／ドレイン領域と、前記層間絶縁膜下の他の導電部とに接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、基体平面に対して突出した半導体凸部上にゲート電極を有するＭＩＳ型電界効果トランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＩＳ型電界効果トランジスタ（以下「ＭＩＳＦＥＴ」という）の一種として、いわゆるＦｉｎ型ＭＩＳＦＥＴが提案されている。このＦｉｎ型ＭＩＳＦＥＴは、直方体状半導体凸部を有し、この直方体状半導体凸部の一方の側面から上面を越えて反対側面まで跨ぐようにゲート電極が設けられている。そして、この直方体状半導体凸部とゲート電極との間にはゲート絶縁膜が介在し、主として直方体状半導体凸部の両側面に沿ってチャネルが形成される。このようなＦｉｎ型ＭＩＳＦＥＴは、チャネル幅を基板平面に対して垂直方向にとれる点から微細化に有利であることに加え、カットオフ特性やキャリア移動度の向上、短チャネル効果やパンチスルーの低減といった種々の特性改善に有利であることが知られている。
【０００３】
このようなＦｉｎ型ＭＩＳＦＥＴとして、特開昭６４−８６７０号公報（特許文献１）には、ソース領域、ドレイン領域およびチャネル領域をもつ半導体凸部分がウェハ基板の平面に対してほぼ垂直な側面を有する直方体状であり、この直方体状半導体凸部分の高さがその幅よりも大きく、かつゲート電極が前記ウェハ基板の平面に垂直方向に延在することを特徴とするＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）が開示されている。
【０００４】
同公報には、前記直方体状半導体凸部分の一部がシリコンウェハ基板の一部である形態と、前記直方体状半導体凸部分の一部がＳＯＩ（Silicon on insulator）基板の単結晶シリコン層の一部である形態が例示されている。前者を図１（ａ）に、後者を図１（ｂ）に示す。
【０００５】
図１（ａ）に示す形態では、シリコンウェハ基板１０１の一部を直方体状部分１０３とし、ゲート電極１０５がこの直方体状部分１０３の頂部を越えて両側に延在している。そして、この直方体状部分１０３において、ゲート電極両側の部分にソース領域およびドレイン領域が形成され、ゲート電極下の絶縁膜１０４下の部分にチャネルが形成される。チャネル幅は直方体状部分１０３の高さｈの２倍に相当し、ゲート長はゲート電極１０５の幅Ｌに対応する。直方体状部分１０３は、シリコンウェハ基板１０１を異方性エッチングして溝を形成し、この溝の内側に残した部分で構成されている。また、ゲート電極１０５は、この溝内に形成した絶縁膜１０２上に、直方体状部分１０３を跨ぐように設けている。
【０００６】
図１（ｂ）に示す形態では、シリコンウェハ基板１１１、絶縁層１１２及びシリコン単結晶層からなるＳＯＩ基板を用意し、そのシリコン単結晶層をパターニングして直方体状部分１１３とし、そして、この直方体状部分１１３を跨ぐように、露出した絶縁層１１２上にゲート電極１１５を設けている。この直方体状部分１１３において、ゲート電極両側の部分にソース領域およびドレイン領域が形成され、ゲート電極下の絶縁膜１１４下の部分にチャネルが形成される。チャネル幅は直方体状部分１１３の高さａの２倍とその幅ｂとの合計に相当し、ゲート長はゲート電極１１５の幅Ｌに対応する。
【０００７】
一方、特開２００２−１１８２５５号公報（特許文献２）には、例えば図２（ａ）〜（ｃ）に示すような、複数の直方体状半導体凸部（凸状半導体層２１３）を有するＦｉｎ型ＭＯＳＦＥＴが開示されている。図２（ｂ）は図２（ａ）のＢ−Ｂ線断面図であり、図２（ｃ）は図２（ａ）のＣ−Ｃ線断面図である。このＦｉｎ型ＭＯＳＦＥＴは、シリコン基板２１０のウェル層２１１の一部で構成される凸状半導体層２１３を複数有し、これらが互いに平行に配列され、これらの凸状半導体層の中央部を跨いでゲート電極２１６が設けられている。このゲート電極２１６は、絶縁膜２１４の上面から各凸状半導体層２１３の側面に沿って形成されている。各凸状半導体層とゲート電極間には絶縁膜２１８が介在し、ゲート電極下の凸状半導体層にチャネル２１５が形成される。また、各凸状半導体層にはソース／ドレイン領域２１７が形成され、ソース／ドレイン領域２１７下の領域２１２には高濃度不純物層（パンチスルーストッパー層）が設けられている。そして、層間絶縁膜２２６を介して上層配線２２９、２３０が設けられ、各コンタクトプラグ２２８により、各上層配線とそれぞれソース／ドレイン領域２０７及びゲート電極２１６とが接続されている。このような構造によれば、凸状半導体層の側面をチャネル幅として用いることができるため、プレーナ型の従来のＭＯＳＦＥＴに比べて平面的な面積を小さくすることができることが記載されている。
【０００８】
Ｆｉｎ型ＭＩＳＦＥＴを備えた半導体装置において、微細化および高密度化を進めようとすると、ソース／ドレイン領域とプラグとの接続（コンタクト）に係る次の問題が生じる。
【０００９】
図２に示すように、直方体状の半導体凸部のソース／ドレイン領域部分にコンタクトを形成する場合は、微細化に伴い半導体凸部の幅（図中の横方向）が狭くなるにつれて接触面積が小さくなり、十分な導通を得にくくなる。この問題は、大きな電流駆動力を得るために半導体凸部の高さを高くするほど顕著になる。また、コンタクトホールの形成時において、半導体凸部の幅方向での位置合わせが困難になり、目合わせズレによる接続不良が起きやすくなる。
【００１０】
一方、図１に示すように、半導体凸部の両端に幅の広いパット部を設けて、このパッド部にコンタクトを形成することができるが、このパット部の占める面積分ほど高密度化に不利となる。また、リソグラフィやエッチングの際、このパット部の影響により半導体凸部の幅を均一に形成するのが困難となる（パッド部の近くで幅が広がってしまう）という問題もある。
【発明の開示】
【００１１】
本発明の目的は、Ｆｉｎ型ＭＩＳＦＥＴを備えた半導体装置であって、良好なコンタクトを形成でき且つ微細化・高密度化に有利な構造を有する半導体装置を提供することにある。
【００１２】
本発明は、基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタ、
このトランジスタを含む基体上に設けられた層間絶縁膜、及び
この層間絶縁膜に形成された溝に導電体が埋め込まれてなる埋め込み導体配線を有し、
この埋め込み導体配線は、前記半導体凸部のソース／ドレイン領域と、前記層間絶縁膜下の他の導電部とを結合することを特徴とする半導体装置に関する。
【００１３】
また本発明は、前記埋め込み導体配線が、前記半導体凸部のソース／ドレイン領域と、前記層間絶縁膜下の他の導電部とに接続され、且つ前記層間絶縁膜の上面と同一平面にある上面、及び前記ソース／ドレイン領域との接続部における半導体凸部上面より下方にある下面を有する上記の半導体装置に関する。
【００１４】
また本発明は、前記埋め込み導体配線が、前記ソース／ドレイン領域との接続部において、当該半導体凸部の相対する両側面に接触している上記の半導体装置に関する。
【００１５】
また本発明は、前記ＭＩＳ型電界効果トランジスタとして、第１のトランジスタ及び第２のトランジスタを有し、
前記埋め込み導体配線は、第１のトランジスタのソース／ドレイン領域と、前記の他の導電部として第２のトランジスタのゲート電極又はソース／ドレイン領域とに接続されている上記の半導体装置に関する。
【００１６】
また本発明は、前記ＭＩＳ型電界効果トランジスタとして、基体平面に対して突出した複数の半導体凸部と、これら複数の半導体凸部に跨って設けられ各半導体凸部の上部から相対する両側面上に延在する導体配線で構成されるゲート電極と、このゲート電極と各半導体凸部の間に介在するゲート絶縁膜と、各半導体凸部に設けられたソース／ドレイン領域とを有するトランジスタを有し、
前記埋め込み導体配線は、当該トランジスタにおいて、一の半導体凸部のソース／ドレイン領域と、前記の他の導電部として他の半導体凸部のソース／ドレイン領域とに接続されている上記の半導体装置に関する。
【００１７】
また本発明は、前記複数の半導体凸部が互いに平行配列している上記の半導体装置に関する。
【００１８】
また本発明は、前記埋め込み導体配線が、プラグを介してまたは直接に上層配線と接続されている上記の半導体装置に関する。
【００１９】
また本発明は、前記埋め込み導体配線と前記ソース／ドレイン領域との接続部が、金属又は金属化合物からなる低抵抗化層を介して接続されている上記の半導体装置に関する。
【００２０】
また本発明は、前記半導体凸部が、基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが、少なくとも当該半導体凸部のソース／ドレイン領域と前記埋め込み導体配線との接続部において、ゲート電極下の部分の幅Ｗより広い部分を有する上記の半導体装置に関する。
【００２１】
また本発明は、前記ＭＩＳ型電界効果トランジスタとして、ＣＭＯＳインバータを構成する第１導電型トランジスタ及び第２導電型トランジスタを有し、
第１導電型トランジスタ及び第２導電型トランジスタのゲート電極が共通の導体配線で構成され、この導体配線は入力部へ導通され、
前記埋め込み導体配線が、第１導電型トランジスタのドレイン領域と第２導電型トランジスタのドレイン領域とに接続され、出力部へ導通されている上記の半導体装置に関する。
【００２２】
また本発明は、一対の第１及び第２駆動トランジスタ、一対の第１及び第２負荷トランジスタ及び一対の第１及び第２転送トランジスタを備えたＳＲＡＭセル単位を有する半導体装置であって、
前記の各トランジスタは、基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース／ドレイン領域とを有し、
前記の各トランジスタを構成する半導体凸部は、その長手方向が第１方向に沿って配置され、
第１駆動トランジスタ及び第１転送トランジスタは共通の第１半導体凸部を有し、第２駆動トランジスタ及び第２転送トランジスタは共通の第２半導体凸部を有し、第１負荷トランジスタは第１半導体凸部と隣り合う第３半導体凸部を有し、第２負荷トランジスタは第２半導体凸部に隣り合う第４半導体凸部を有し、
第１駆動トランジスタ及び第１負荷トランジスタのゲート電極は共通の第１導体配線で構成され、第２駆動トランジスタ及び第２負荷トランジスタのゲート電極は共通の第２導体配線で構成され、これらの導体配線はその長手方向が第１方向に垂直な第２方向に沿って配置されていることを特徴とする半導体装置に関する。
【００２３】
また本発明は、前記のＳＲＡＭセル単位を含む基体上に設けられた層間絶縁膜、
第１導体配線と、第２負荷トランジスタのドレイン領域と、第２駆動トランジスタのドレイン領域と、第２転送トランジスタのソース／ドレイン領域とに接続され、前記層間絶縁膜に形成された第１埋め込み導体配線、及び
第２導体配線と、第１負荷トランジスタのドレイン領域と、第１駆動トランジスタのドレイン領域と、第１転送トランジスタのソース／ドレイン領域とに接続され、前記層間絶縁膜に形成された第２埋め込み導体配線を有する上記の半導体装置に関する。
【００２４】
また本発明は、第１及び第２埋め込み導体配線がそれぞれ、前記層間絶縁膜の上面と同一平面にある上面、並びに前記ソース領域及びソース／ドレイン領域との接続部における半導体凸部上面より下方にある下面を有する上記の半導体装置に関する。
【００２５】
また本発明は、第１及び第２埋め込み導体配線が、前記ソース領域及びソース／ドレイン領域との接続部において、当該半導体凸部の相対する両側面に接触している上記の半導体装置に関する。
【００２６】
また本発明は、前記のトランジスタとして、基体平面に対して突出した複数の半導体凸部と、これら複数の半導体凸部に跨って設けられ各半導体凸部の上部から相対する両側面上に延在する導体配線で構成されるゲート電極と、このゲート電極と各半導体凸部の間に介在するゲート絶縁膜と、各半導体凸部に設けられたソース／ドレイン領域とを有するトランジスタを有する上記の半導体装置に関する。
【００２７】
また本発明は、基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置の製造方法であって、
前記ＭＩＳ型電界効果トランジスタを形成する工程と、前記半導体凸部を埋め込むように層間絶縁膜を形成する工程と、この層間絶縁膜に溝を形成して当該溝内に前記半導体凸部のソース／ドレイン領域および当該ソース／ドレイン領域と導通しようとする他の導電部のそれぞれ少なくとも一部を露出させる工程と、前記溝に導電体を埋め込んで前記ソース／ドレイン領域と前記の他の導電部とに接続される埋め込み導体配線を形成する工程とを有する半導体装置の製造方法に関する。
【００２８】
また本発明は、前記の他の導電部が、他のトランジスタのゲート電極又はソース／ドレイン領域である上記の半導体装置の製造方法に関する。
【００２９】
また本発明は、前記ＭＩＳ型電界効果トランジスタが、基体平面に対して突出した複数の半導体凸部と、これら複数の半導体凸部に跨って設けられ各半導体凸部の上部から相対する両側面上に延在する導体配線で構成されるゲート電極と、このゲート電極と各半導体凸部の間に介在するゲート絶縁膜と、各半導体凸部に設けられたソース／ドレイン領域とを有し、
前記溝の形成工程において、互いに導通しようとする半導体凸部のソース／ドレイン領域のそれぞれ少なくとも一部を露出させ、当該溝に導電体を埋め込んで、当該トランジスタにおける一の半導体凸部のソース／ドレイン領域と他の半導体凸部のソース／ドレイン領域とに接続される埋め込み導体配線を形成する上記の半導体装置の製造方法に関する。
【００３０】
また本発明は、前記層間絶縁膜を形成する前に、前記半導体凸部の表面にＳｉエピタキシャル成長を行う工程を有する上記の半導体装置の製造方法に関する。
【００３１】
また本発明は、前記層間絶縁膜を形成する前に、前記半導体凸部に金属または金属化合物からなる低抵抗化層を形成する工程を有する上記の半導体装置の製造方法に関する。
【００３２】
また本発明は、前記溝を形成した後に、当該溝内で露出する半導体凸部の表面にＳｉエピタキシャル成長を行う工程を有する上記の半導体装置の製造方法に関する。
【００３３】
また本発明は、前記溝を形成した後に、当該溝内で露出する前記半導体凸部に金属または金属化合物からなる低抵抗化層を形成する工程を有する上記の半導体装置の製造方法に関する。
【００３４】
本発明によれば、Ｆｉｎ型ＭＩＳＦＥＴを備えた半導体装置であって、良好なコンタクトを形成でき且つ微細化・高密度化に有利な構造を有する半導体装置を提供することができる。
【図面の簡単な説明】
【００３５】
【図１】従来のＦｉｎ型ＭＩＳＦＥＴの素子構造の説明図である。
【図２】従来のＦｉｎ型ＭＩＳＦＥＴの素子構造の説明図である。
【図３】本発明におけるＦｉｎ型ＭＩＳＦＥＴの一例の説明図である。
【図４】本発明の半導体装置の一例の説明図である。
【図５】本発明の半導体装置の他の例の説明図である。
【図６】本発明の半導体装置の他の例の説明図である。
【図７】本発明の半導体装置の他の例の説明図である。
【図８】本発明の半導体装置の他の例の説明図である。
【図９】本発明の半導体装置の他の例の説明図である。
【図１０】本発明の半導体装置の他の例の説明図である。
【図１１】本発明の半導体装置の他の例の説明図である。
【図１２】本発明の半導体装置の他の例の説明図である。
【図１３】本発明の半導体装置の他の例の説明図である。
【図１４】本発明の半導体装置の他の例の説明図である。
【図１５】本発明の半導体装置の製造方法の説明図である。
【図１６】本発明の半導体装置の製造方法の説明図である。
【図１７】本発明の半導体装置の製造方法の説明図である。
【図１８】本発明の半導体装置の製造方法の説明図である。
【図１９】本発明の半導体装置の製造方法の説明図である。
【図２０】本発明の半導体装置の製造方法の説明図である。
【図２１】本発明の半導体装置の製造方法の説明図である。
【図２２】本発明の半導体装置の製造方法の説明図である。
【図２３】本発明におけるＦｉｎ型ＭＩＳＦＥＴの説明図である。
【図２４】本発明におけるＦｉｎ型ＭＩＳＦＥＴの説明図である。
【図２５】本発明の半導体装置の他の例の説明図である。
【発明を実施するための最良の形態】
【００３６】
本発明は、例えば図３に示すように、半導体凸部３０３と、この半導体凸部３０３を跨ぐようにその上部から相対する両側面上に延在するゲート電極３０４と、このゲート電極３０４と前記半導体凸部３０３の間に介在する絶縁膜３０５と、半導体凸部３０３に設けられたソース／ドレイン領域３０６とを有するＦｉｎ型ＭＩＳＦＥＴを備えた半導体装置に係るものである。
【００３７】
本発明におけるＦｉｎ型ＭＩＳＦＥＴの半導体凸部は、基体平面（ここでは絶縁体平面）に対して突出した構造を有するものであり、例えば図３に示すように半導体基板３０１上のベース絶縁膜３０２上に設けられた半導体層で構成することができる。なお、本発明において、この「基体平面」とは基板に平行な任意の面を意味する。このベース絶縁膜自体を支持基板とすることもできる。
【００３８】
また半導体凸部は、後述するように、ベース絶縁膜下の半導体基板の一部で形成することができる。この構造は、素子の駆動により半導体凸部で発生した熱や電荷を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利である。また、半導体凸部が、ベース絶縁膜３０２上に設けられた半導体層で構成されるものと、ベース絶縁膜下の半導体基板の一部として構成されるものと、が同一半導体基板上に混在していても構わない。半導体凸部の形状は、略直方体とすることが好ましく、加工精度や所望の素子特性が得られる範囲内で直方体から変形した形状であってもよい。
【００３９】
半導体凸部の材料としては、シリコン、シリコン・ゲルマニウム、ゲルマニウムを好適に用いることができる。また必要に応じて前記材料の複層膜を用いることができる。半導体凸部の両側面としては、移動度が高いこと、平坦なゲート絶縁膜の形成が容易であること、から｛１００｝面、｛１１０｝面、｛１１１｝面を好適に用いることができる。
【００４０】
本発明におけるＦｉｎ型ＭＩＳＦＥＴにおいては、その半導体凸部を跨ぐようにその上部から相対する両側面上にゲート電極が延在し、このゲート電極と半導体凸部の間には絶縁膜が介在する。半導体凸部のゲート電極下の部分には、通常、所定のしきい値電圧に応じて比較的低濃度に不純物が導入され、あるいは導入されないで、ゲート電極への電圧印加によりチャネルが形成される。半導体凸部の各側面（基板平面に垂直方向の面）とゲート電極との間に介在する絶縁膜をゲート絶縁膜とすることで、半導体凸部の両側面にチャネルを形成することができる。半導体凸部の上面とゲート電極との間に介在する絶縁膜を側面の絶縁膜と同程度に薄いゲート絶縁膜とすることで、半導体凸部の上面にもチャネルを形成することができる。半導体凸部の上面に厚い絶縁膜（キャップ絶縁膜）を設けることで、半導体凸部の上面にチャネルを形成させない構成にすることもできる。半導体凸部の上面のキャップ絶縁膜は、側面の絶縁膜と異なる材料から形成されていてもよいし、側面の絶縁膜と別途に形成されたものであってもよい。
【００４１】
図２３及び図２４に、半導体凸部のゲート電極下部分の断面形状を示す。５０１は半導体層、５０２はベース絶縁膜、５０３は半導体凸部、５０４はゲート電極、５０５はゲート絶縁膜、５０６はキャップ絶縁膜を示す。
【００４２】
図２３に示すように半導体凸部５０３の上面にゲート絶縁膜５０５より厚いキャップ絶縁膜５０６を載せてもよいし、図２４に示すように載せなくてもよく、適宜選択することができる。
【００４３】
また、図２４に示すように半導体凸部の角を丸くしてもよく、これにより素子動作時の電界集中を抑えることができる。
【００４４】
図２３（ａ）の通常の構造は、半導体凸部５０３の下端とゲート電極の下端がほぼ同一平面上にあるのに対して、図２３（ｂ）の構造は、半導体凸部５０３の下端よりも下方にゲート電極５０４の下端が延在している。この構造は、ゲート電極がギリシャ文字の「π」に似ていることから「πゲート構造」と呼ばれ、ゲートによるチャネルの制御性を高めることができる。この構造によれば、半導体凸部下端より下方のゲート電極部分によって、半導体凸部下部の電位に対する制御性を高めることができ、オンオフ遷移の急嵯性（サブスレショールド特性）が向上し、オフ電流を抑制することができる。同様に、図２４（ｂ）もπゲート構造を示している。
【００４５】
図２３（ｃ）は、半導体凸部５０３の下面側へ一部ゲート電極５０４が回り込んでいる構造を示す。この構造は、ゲート電極がギリシャ文字の「Ω」に似ていることから「Ωゲート構造」と呼ばれている。この構造によれば、ゲートによるチャネルの制御性を高めるとともに、半導体凸部の下面もチャネルとして利用できるため駆動能力を向上することができる。同様に、図２４（ｃ）もΩゲート構造を示している。
【００４６】
図２３（ｄ）は、半導体凸部５０３の下面側へゲート電極５０４が完全に回り込んでいる構造を示す。この構造は、ゲート下部分において半導体凸部が基体平面に対して空中に浮いた状態となり、「ゲート・オール・アラウンド（ＧＡＡ）構造」と呼ばれている。この構造によれば、半導体凸部の下面もチャネルとして利用できるため駆動能力を向上することができ、短チャネル特性も向上することができる。同様に、図２４（ｄ）もＧＡＡゲート構造を示している。
【００４７】
なお、半導体凸部の断面形状は、ゲート電極下部と、本発明による埋め込み導体配線下部とで同一であってもよいし、後に述べるように異なっていてもよい。
【００４８】
本発明におけるＦｉｎ型ＭＩＳＦＥＴのソース／ドレイン領域は、図３に示すように、半導体凸部３０３のゲート電極両側部分に高濃度の不純物が導入された拡散層をソース／ドレイン領域３０６とすることができる。また、ソース／ドレイン領域３０６を完全に金属化したショットキー・ソース／ドレイン構造としてもよい。
【００４９】
また、本発明におけるＦｉｎ型ＭＩＳＦＥＴは、１つのトランジスタ内に複数の半導体凸部を例えば一列に平行配列して有し、これら複数の半導体凸部に跨って設けられた導体配線でゲート電極が構成された、いわゆるマルチ構造をとってもよい。それぞれの半導体凸部に係る素子構造は、前述と同様な構造にすることできる。素子特性の均一性や加工の容易さ等の観点から、１つのトランジスタ内の複数の半導体凸部のゲート電極下部分の幅Ｗ（基板平面に平行かつチャネル長方向に垂直な方向の幅）は互いに等しいことが好ましく、また互いに平行配列していることが好ましい。
【００５０】
このようなマルチ構造は、基板平面に垂直方向の側面をチャネル幅として用いる半導体凸部を複数有するため、チャネル幅あたりの必要な平面的面積を小さくすることができ、素子の微細化に有利である。また、このマルチ構造は、チャネル幅の異なる複数種のトランジスタを１チップ内に形成する場合でも、半導体凸部の数を変えることによりチャネル幅を制御することができ、これにより、チャネル幅を変えるために素子の高さを変える必要がなくなるため、素子の凹凸の程度を抑えて素子特性の均一性を確保することができる。
【００５１】
本発明におけるＦｉｎ型ＭＩＳＦＥＴは、その半導体凸部の両側面に主たるチャネルが形成されるものが好ましく、またそのゲート電極下の半導体凸部の幅Ｗが、動作時に当該半導体凸部の両側面からそれぞれ形成される空乏層により完全に空乏化される幅であることが好ましい。このような構成は、カットオフ特性やキャリア移動度の向上、基板浮遊効果の低減に有利である。このような構成が得られる素子構造としては、ゲート電極下の半導体凸部の幅Ｗが、当該半導体凸部の高さＨの２倍以下、あるいはゲート長Ｌ以下であることが好ましい。具体的には、ゲート電極下の半導体凸部の幅Ｗは、加工精度や強度等の観点から、５ｎｍ以上に設定することが好ましく、１０ｎｍ以上がより好ましく、一方、当該半導体凸部の側面に形成されるチャネルを支配的なチャネルとし且つ完全空乏型の構造を得る観点から、６０ｎｍ以下に設定することが好ましく、３０ｎｍ以下がより好ましい。
【００５２】
本発明における前記半導体凸部を有するＭＩＳＦＥＴの具体的寸法等は、例えば次の範囲で適宜設定することができる。
【００５３】
半導体凸部の幅Ｗ：５〜１００ｎｍ、
半導体凸部の高さＨ：２０〜２００ｎｍ、
ゲート長Ｌ：１０〜１００ｎｍ、
ゲート絶縁膜の厚さ：１〜５ｎｍ（ＳｉＯ２の場合）、
チャネル形成領域の不純物濃度：０〜１×１０１９ｃｍ−３、
ソース／ドレイン領域の不純物濃度：１×１０１９〜１×１０２１ｃｍ−３。
【００５４】
なお、半導体凸部の高さＨは、ベース絶縁膜平面から突出した半導体部分の基板平面に垂直方向の長さを指す。また、チャネル形成領域は、半導体凸部のゲート電極下の部分を指す。
【００５５】
本発明は、以上に説明したＦｉｎ型ＭＩＳＦＥＴを備えた半導体装置に係るものであり、さらに以下に説明する特徴的構成を有する。
【００５６】
本発明の半導体装置は、Ｆｉｎ型ＭＩＳＦＥＴを埋め込むように基体上に設けられた層間絶縁膜と、この層間絶縁膜に形成された溝に導電体が埋め込まれてなる埋め込み導体配線を有する。そして、この埋め込み導体配線は、そのＦｉｎ型ＭＩＳＦＥＴの半導体凸部のソース／ドレイン領域と、前記層間絶縁膜下の他の導電部とを結合する。
【００５７】
図４（ａ）〜（ｅ）に上記構成の一実施形態を示す。この構成は、一つのＦｉｎ型ＭＩＳＦＥＴが複数の半導体凸部を有し、これら複数の半導体凸部に跨って設けられた一の導体配線でゲート電極が構成される、いわゆるマルチ構造を持つＦｉｎ型ＭＩＳＦＥＴを有する場合の例である。図４（ａ）は平面図を示し、図４（ｂ）はＡ−Ａ’線断面図を示し、図４（ｃ）はＢ−Ｂ’線断面図を示し、図４（ｄ）はＣ−Ｃ’線断面図を示し、図４（ｅ）はＤ−Ｄ’線断面図を示す。図中の４０２はベース絶縁膜、４０３は半導体凸部、４０４はゲート電極、４０５はゲート絶縁膜、４０６はソース／ドレイン領域、４０７はチャネル形成領域、４０８はキャップ絶縁膜、４１０は第１層間絶縁膜、４１１は埋め込み導体配線、４２０は第２層間絶縁膜、４２１はプラグ、４２２は上層配線を示す。ゲート電極４０４と上層配線との接続は図示していないが、例えば図面外の領域にてプラグを介して上層配線と接続することができる。このとき、前記プラグとゲート電極との間には適宜埋め込み導体配線４１１と同時形成される埋め込み導体配線を介在させてもよい。
【００５８】
図４に示す実施形態においては、ベース絶縁膜４０２上に二つの半導体凸部４０３を持つマルチ構造のＦｉｎ型ＭＩＳＦＥＴが形成され、このＦｉｎ型ＭＩＳＦＥＴは第１層間絶縁膜４１０によって埋め込まれている。そして、この第１層間絶縁膜４１０には、当該第１層間絶縁膜４１０に形成された溝に導電体が埋め込まれてなる埋め込み導体配線４１１が設けられ、この埋め込み導体配線４１１で二つの半導体凸部４０３のソース／ドレイン領域同士が結合されている。さらに、この埋め込み導体配線４１１は第２層間絶縁膜４２０に設けられたプラグ４２１を介して上層配線４２２に接続されている。埋め込み導体配線と上層配線との接続は、図５に示すように直接接続されていてもよい。図５（ａ）は平面図を示し、図５（ｂ）はＡ−Ａ’線断面図を示し、図５（ｃ）はＢ−Ｂ’線断面図を示し、図５（ｄ）はＣ−Ｃ’線断面図を示し、これらの図中の符号は図４中の符号と対応する。
【００５９】
埋め込み導体配線と半導体凸部とを、基板平面において、両者の長手方向の中心線が互いに交差するように設けることにより、好ましくは直交するように設けることにより、埋め込み導体配線の長手方向への位置合わせズレに対して両者を自己整合的に接続することができる。結果、目合わせズレによる接続不良が生じにくくなり、素子の信頼性や歩留まりを向上することができる。また、この埋め込み導体配線を形成するために層間絶縁膜に設ける溝は、その開口形状をライン状にすることにより、細い開口パターンの形成が容易となる。ライン状の開口パターンはその形成が容易である上、矩形の開口に比べて導電体を埋め込み易く、製造の点から有利である。結果、開口パターンの形成不良や導電体の埋め込み不良が起きにくいため、素子の信頼性や歩留まりを向上することができる。
【００６０】
従来、半導体装置において導体同士を電気的に接続する場合、コンタクト孔に充填されたコンタクト導体と、このコンタクト導体同士を接続する配線導体との２つの導体を設けていた（例えば図２の符号２２８と２２９）。一方、本発明によれば、半導体凸部と他の任意の導体部（図４では他の半導体凸部）とを、一時に形成可能な、１つの埋め込み導体配線によって接続することができる。これにより、工程数が削減し、信頼性や歩留まりを向上することができる。
【００６１】
本発明において、埋め込み導体配線による接続は、接続すべき半導体凸部が基体平面より突起していること、あるいはさらに他の導体部が基体平面より突起していることを利用しており、これらの半導体凸部の最上面あるいはさらに他の導体部の最上面より、埋め込み導体配線の下面を低くすることにより良好な接続を行うことができる。
【００６２】
また本発明において、埋め込み導体配線は複数設けることができるが、その上面はほぼ同一平面内に揃っていることが、後の製造工程を容易にする点から好ましい。例えばフォトレジスト工程やエッチング工程などの埋め込み導体配線へのコンタクト形成工程における面内均一性がとりやすくなる。層間絶縁膜に形成した溝に導体を埋設し、溝内部以外の導体を化学的機械的研磨（ＣＭＰ）法によって除去することで埋め込み導体配線を形成することにより、複数の埋め込み導体配線の上面の高さを揃えることができる。また、このＣＭＰ工程によれば、埋め込み導体配線の上面と層間絶縁膜の上面の高さも揃えることができる。このため、この層間絶縁膜の上にさらに層間絶縁膜を堆積した後に、この層間絶縁膜を平坦化するためのＣＭＰ工程を省略することができ、製造工程を簡略化できる。
【００６３】
本発明における埋め込み導体配線は、図４及び図５に示すように、半導体凸部４０３のソース／ドレイン領域４０６との接続部において、当該半導体凸部４０３の相対する両側面に接触していることが好ましい。これにより、埋め込み導体配線と半導体凸部との接触面積が大きくなり、接触抵抗を低減することができる。本発明では、図４及び図５に示すように、半導体凸部４０３の上面と両側面とが埋め込み導体配線４１１と接していることが好ましいが、両側面において十分な接触面積が確保されている場合は、図６に示すように、半導体凸部４０３上のキャップ絶縁膜４０８を除去しないで埋め込み導体配線４１１を形成し、当該埋め込み導体配線４１１が半導体凸部４０３の上面と接しない構造とすることもできる。図６（ａ）は、図４（ａ）のＢ−Ｂ’線断面図を示し、図６（ｂ）はＣ−Ｃ’線断面図を示し、これらの図中の符号は図４中の符号と対応する。
【００６４】
また、本発明における埋め込み導体配線４１１と半導体凸部４０３のソース／ドレイン領域４０６との接続部において、十分な接触面積が確保されていれば、当該半導体凸部の相対する両側面における接触部分は、前述の図４〜６に示すように、半導体凸部側面の下端に達してない（すなわち埋め込み導体配線４１１がベース絶縁膜４０２に達していない）部分的な接触であってもよい。
【００６５】
また、本発明における埋め込み導体配線４１１と半導体凸部４０３のソース／ドレイン領域４０６との接続部は、図７（ａ）及び図７（ｂ）に示すように、半導体凸部側面の上端から下端にわたって（ソース／ドレイン領域４０６の基板に垂直方向の全体にわたって）接触していてもよい。図７（ａ）及び図７（ｂ）は、それぞれ図４（ａ）のＢ−Ｂ’線断面図を示し、これらの図中の符号は図４中の符号と対応する。この場合、埋め込み導体配線４１１がベース絶縁膜４０２に達しており、さらに半導体凸部４０３の下端より深い位置まで（ベース絶縁膜４０２平面より下方にまで）延在している。また、図７（ａ）に示すように、半導体凸部４０３下の絶縁膜が除去され、そこに導電体が埋め込まれることにより、半導体凸部４０３の下面も埋め込み導体配線４１１と接触する構成とすることもできる。
【００６６】
本発明における埋め込み導体配線４１１は、図８に示すように、半導体凸部４０３の長手方向（チャネル長方向）の端面と接触していてもよい。これにより、埋め込み導体配線と半導体凸部との接触抵抗をさらに低減することができる。
【００６７】
以上に説明した図４〜８に示す構造は、ベース絶縁膜４０２上に半導体凸部４０３が設けられた場合を示すが、本発明は、図９に示すように、半導体凸部４０３がベース絶縁膜４０２下の半導体基板４０１の一部である構成をとってもよい。図９（ａ）はＢ−Ｂ’線断面図を示し、図９（ｂ）はＣ−Ｃ’線断面図を示し、これらの図中の符号は図４中の符号と対応する。なお、図９（ａ）及び図９（ｂ）に示す構造においては、ゲート電極下の半導体凸部上面にはキャップ絶縁膜に代えてゲート絶縁膜４０５が設けられており、ゲート電極下以外の半導体凸部上面の絶縁膜は除去されている。なお、キャップ絶縁膜の有無は、半導体凸部がベース絶縁膜上にあるか、半導体基板の一部であるかに関わらず、適宜選択することができる。
【００６８】
また、図４〜８に示す構造は、互いに分離した複数のライン状の半導体凸部を有する場合を示すが、図１０（平面図）に示すように、隣り合う半導体凸部４０３の、少なくとも一方（図１０では両方）のチャネル長方向の端部同士が一体に結合された構成を有していてもよい。半導体凸部の幅Ｗの均一性を確保するために、ゲート電極４０４と半導体凸部端同士の結合部との距離ｄを十分にとることが好ましい。また、この結合部の少なくとも上面全体が埋め込み導体配線４１１と接続していることが好ましく、図１０に示すように両側面が接続していることがより好ましい。このような接続部を設けることにより、埋め込み導体配線との接触面積を増大することができる他、半導体凸部の高さが高いときに発生しやすくなる半導体凸部の倒壊を防止することができる。また、この結合部は、平面において、埋め込み導体配線の形成領域内に位置するため、従来の接続用パッドのように大きくする必要がなく、高密度化を十分に確保することができる。なお、距離ｄを十分に大きくとった場合でも、埋め込み導体配線をゲート電極に近い部分で半導体凸部と接続するようにすれば抵抗の増加を防ぐことができる。
【００６９】
本発明における埋め込み導体配線は、種々の導電体から構成することができるが、溝内にバリア機能や密着機能を有する下地膜を介してＷ等の導電性金属あるいは金属化合物が埋め込まれた構成をとることができる。下地膜形成用の金属あるいは金属化合物を直接埋め込んだ構成とすることも可能である。下地膜としては、例えばＴｉ膜、ＴｉＮ膜、Ｔａ膜、ＴａＮ膜、ＷＮ膜、これらの二種以上から選ばれる膜を含む積層膜を挙げることができる。
【００７０】
本発明において、埋め込み導体配線と半導体凸部のソース／ドレイン領域との接続部は、金属又は金属化合物等からなる低抵抗化層が介在する構成をとることができる。これにより、埋め込み導体配線と半導体凸部との接触抵抗を低減することができる。この低抵抗化層は、半導体凸部のソース／ドレイン領域の全体を覆うように設けることができ、また、半導体凸部と埋め込み導体配線との接続部に選択的に設けることもできる。この低抵抗化層は、Ｔｉ、Ｗ等の金属や、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｔａ、Ｉｒ、Ａｌ、Ｖ、Ｃｒ等の金属から選ばれる少なくとも一種の金属のシリサイド化合物で形成することができる。
【００７１】
本発明における半導体凸部は、直方体形状をとることができるが、例えば後述する図２２に示すように、その幅Ｗ（基板平面に平行かつチャネル長方向に垂直な方向の幅）が、当該半導体凸部のソース／ドレイン領域と埋め込み導体配線との接続部において、ゲート電極下の部分の幅Ｗより広い形状をとることができる。この幅Ｗが広い部分は、半導体凸部のソース／ドレイン領域の少なくとも上端部分に設けることが好ましく、これにより、当該接続部における接触面積が大きくなり、接触抵抗を低減することができる。この幅の広い部分は、半導体凸部の上端部において、ソース／ドレイン領域のチャネル長方向全体にわたって設けてもよいし、半導体凸部と埋め込み導体配線との接続部に選択的に設けてもよい。
【００７２】
以上に説明した実施形態は、いずれも、一つのＦｉｎ型ＭＩＳＦＥＴが複数の半導体凸部を有し、これら半導体凸部のソース／ドレイン領域間が埋め込み導体配線により結合された構造を有している。本発明は、また、一のＦｉｎ型ＭＩＳＦＥＴを構成する半導体凸部のソース／ドレイン領域と、他のＭＩＳＦＥＴのゲート電極又はソース／ドレイン領域とが埋め込み導体配線により結合された構造を有することもできる。
【００７３】
図１１に、一のＦｉｎ型ＭＩＳＦＥＴを構成する半導体凸部４０３ａのソース／ドレイン領域４０６と、他のＦｉｎ型ＭＩＳＦＥＴのゲート電極４０４ｂとを埋め込み導体配線４１１ｃで結合する構造を示す。図１１（ａ）は平面図であり、図１１（ｂ）はＡ−Ａ’線断面図である。図中の符号４０３ａ及び４０３ｂは半導体凸部、符号４０４ａ及び４０４ｂはゲート電極を構成する導体配線、符号４０５ｂはゲート絶縁膜、符号４１１ａ、４１１ｂ及び４１１ｃは埋め込み導体配線を示し、その他の符号は図４中の符号と対応する。この構成によれば、異なるＭＩＳＦＥＴ間のソース／ドレイン領域とゲート電極との高密度接続が可能となる。
【００７４】
図１２に、一のＦｉｎ型ＭＩＳＦＥＴを構成する半導体凸部４０３ａのソース／ドレイン領域と、他のＦｉｎ型ＭＩＳＦＥＴを構成する半導体凸部４０３ｂのソース／ドレイン領域とを埋め込み導体配線４１１ｃで結合する構造を示す。図１２（ａ）は平面図であり、図１２（ｂ）は回路図である。図中の符号４０３ａ及び４０３ｂは半導体凸部、符号４０４はゲート電極を構成する導体配線、符号４１１ａ、４１１ｂ及び４１１ｃは埋め込み導体配線を示し、黒塗りの円形部はプラグを示す。
【００７５】
図１２に示す実施形態は、二つの半導体凸部４０３ａを持つｐＭＯＳと一つの半導体凸部４０３ｂを持つｎＭＯＳを有するＣＭＯＳインバータの例である。ｐＭＯＳ及びｎＭＯＳのゲート電極は共通の導体配線４０４で構成され、この導体配線４０４には入力部に通じるプラグが接続されている。埋め込み導体配線４１１ｃによって、ｐＭＯＳのドレイン領域とｎＭＯＳのドレイン領域とが結合され、この埋め込み導体配線４１１ｃには出力部へ通じるプラグが接続されている。また、この埋め込み導体配線４１１ｃは、ｐＭＯＳの二つの半導体凸部４０３ａにそれぞれ設けられたドレイン領域間を結合している。一方、このｐＭＯＳの二つの半導体凸部４０３ａにそれぞれ設けられたソース領域間は埋め込み導体配線４１１ａで結合され、この埋め込み導体配線４１１ａには供給電源Ｖddへ通じるプラグが接続されている。ｎＭＯＳの半導体凸部４０３ｂのソース領域は、埋め込み導体配線４１１ｂに接続され、この埋め込み導体配線４１１ｂにはグランドＧＮＤへ通じるプラグが接続されている。
【００７６】
図１３〜１４に、第一のＦｉｎ型ＭＩＳＦＥＴを構成する半導体凸部のソース／ドレイン領域と、第二のＦｉｎ型ＭＩＳＦＥＴを構成するソース／ドレイン領域と、第三のＦｉｎ型ＭＩＳＦＥＴを構成するゲート電極とを埋め込み導体配線で結合する構造を示す。図１３（ａ）は回路図、図１３（ｂ）は平面図であり、図１４（ａ）、図１４（ｂ）及び図１４（ｃ）はそれぞれ、Ａ−Ａ’線断面図、Ｂ−Ｂ’線断面図およびＣ−Ｃ’線断面図である。図中の符号４０３ａ、４０３ｂ、４０３ｃ及び４０３ｄは半導体凸部、符号４０４ａ、４０４ｂ、４０４ｃ及び４０４ｄはゲート電極を構成する導体配線、符号４１１Ｌ１、４１１Ｌ２、４１１ａ１、４１１ａ２、４１１ｂ、４１１ｃ、４１１ｄ１及び４１１ｄ２は埋め込み導体配線、その他の符号は図４中の符号と対応する。なお、黒塗りの円形部分はプラグを示す。
【００７７】
この実施形態は、Ｆｉｎ型ＭＩＳＦＥＴからなる一対の駆動トランジスタＴd1、Ｔd2、一対の負荷トランジスタＴp1、Ｔp2及び一対の転送トランジスタＴt1、Ｔt2を有し、前記一対の駆動トランジスタ及び一対の負荷トランジスタを備えたフリップフロップ回路と、前記一対の転送トランジスタとでメモリセルを構成するＳＲＡＭ（Static
Random Access Memory）の例である。ここで、一対の駆動トランジスタＴd1、Ｔd2と一対の転送トランジスタＴt1、Ｔt2はｎチャネル型であり、一対の負荷トランジスタＴp1、Ｔp2はｐチャネル型である。
【００７８】
上記フリップフロップ回路は、図１３（ａ）に示すように、一対のＣＭＯＳインバータで構成され、それぞれのＣＭＯＳインバータは、一つの駆動トランジスタと一つの負荷トランジスタで構成されている。一方のＣＭＯＳインバータを構成する駆動トランジスタＴd1及び負荷トランジスタＴp1のゲートは、他方のＣＭＯＳインバータを構成する駆動トランジスタＴd2及び負荷トランジスタＴp2のドレイン（蓄積ノードＮ2）に接続されている。また、この後者のＣＭＯＳインバータを構成する駆動トランジスタＴd2及び負荷トランジスタＴp2のゲートは、前者のＣＭＯＳインバータを構成する駆動トランジスタＴd1及び負荷トランジスタＴp1のドレイン（蓄積ノードＮ1）に接続されている。このように、一対のＣＭＯＳインバータ間において、一方のＣＭＯＳインバータの入出力部（蓄積ノード）と他方のＣＭＯＳインバータのゲートとが互いにローカル配線（局所配線）と呼ばれる一対の配線Ｌ1、Ｌ2を介してクロスカップル（交差結合）されている。
【００７９】
この実施形態では、図１３（ｂ）に示すように、第１駆動トランジスタＴd1及び第１負荷トランジスタＴp1のゲート電極が共通の第１導体配線４０４ｂで構成され、第２駆動トランジスタＴd2及び第２負荷トランジスタＴp2のゲート電極が共通の第２導体配線４０４ｃで構成されている。また、第１駆動トランジスタＴd1及び第１転送トランジスタＴt1は共通の第１半導体凸部４０３ａを有し、第２駆動トランジスタＴd2及び第２転送トランジスタＴt2は共通の第２半導体凸部４０３ｄを有する。そして、一対のローカル配線の一方を構成する埋め込み導体配線４１１L2で、第１導体配線４０４ｂと、第２負荷トランジスタＴp2の第３半導体凸部４０３ｃに設けられたドレイン領域と、第２半導体凸部４０３ｄに設けられた第２駆動トランジスタＴd2及び第２転送トランジスタＴt2に共通のソース／ドレイン領域とが接続され、他方のローカル配線を構成する埋め込み導体配線４１１L1で、第２導体配線４０４ｃと、第１負荷トランジスタＴp1の第４半導体凸部４０３ｂに設けられたドレイン領域と、第１半導体凸部４０３ａに設けられた第１駆動トランジスタＴd1及び第１転送トランジスタＴt1に共通のソース／ドレイン領域とが接続されている。すなわち、前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線Ｌ1、Ｌ2がそれぞれ埋め込み導体配線４１１L1、４１１L2で構成されている。
【００８０】
また、この実施形態において、転送トランジスタＴt1、Ｔt2の他方のソース／ドレイン領域にはそれぞれ埋め込み導体配線４１１a1、４１１d1が接続され、これら埋め込み導体配線４１１a1、４１１d1にはそれぞれビット線ＢＬに通じるプラグが接続されている。また、転送トランジスタＴt1、Ｔt2のゲート電極を構成する導体配線４０４ａ、４０４ｄにはそれぞれワード線ＷＬに通じるプラグが接続されている。第１及び第２負荷トランジスタＴp1、Ｔp2のソース領域にはそれぞれ埋め込み導体配線４１１b、４１１cが接続され、これら埋め込み導体配線４１１b、４１１cにはそれぞれ供給電源Ｖddに通じるプラグが接続されている。そして、第１及び第２駆動トランジスタＴd1、Ｔd2のソース領域にはそれぞれ埋め込み導体配線４１１a2、４１１d2が接続され、これら埋め込み導体配線４１１a2、４１１d2にはグランドＧＮＤへ通じるプラグが接続されている。
【００８１】
このような構成によれば、高密度配線が可能であり、また余分な追加工程を行うことなくローカル配線を形成することができる。また、複数のＦｉｎ型ＭＩＳＦＥＴをそれぞれ構成する半導体凸部が互いに平行配置されている場合は、ラインアンドスペース状に半導体凸部をパターニングすればよいため、幅Ｗが細い半導体凸部であっても容易に且つ精度よく形成することができる。
【００８２】
本発明は、Ｆｉｎ型ＭＩＳＦＥＴが平面型ＭＩＳＦＥＴと同一基板上に形成される場合においても適用できる。さらに、Ｆｉｎ型ＭＩＳＦＥＴと平面型ＭＩＳＦＥＴとの電気的接続にも、本発明による埋め込み導体配線を使用することができる。図２５に一例を示す。図２５（ａ）〜（ｃ）はそれぞれ図４（ａ）〜（ｃ）に対応する断面位置における構造を示す。
【００８３】
図２５の例では、図４に示すＦｉｎ型ＭＩＳＦＥＴを構成する半導体凸部４０３の一方に代えて、幅広の半導体凸部４０３ｐが形成されている。この幅広の半導体凸部４０３ｐはその上面に主なチャネルが形成され、平面型ＭＩＳＦＥＴを構成している。このような平面型ＭＩＳＦＥＴは、集積回路の入出力部やアナログ部に好適に使用できる。なお、この例では、平面型ＭＩＳＦＥＴを形成しやすいようにキャップ絶縁膜４０８を設けていない。また、平面型ＭＩＳＦＥＴのゲート電極４０４ｐは、Ｆｉｎ型ＭＩＳＦＥＴのゲート電極４０４とは分離して設けられている。
【００８４】
図２５の例では、埋め込み導体配線４１１は、Ｆｉｎ型ＭＩＳＦＥＴの半導体凸部４０３の一方のソース／ドレインと、平面型ＭＩＳＦＥＴの幅広半導体凸部４０３ｐの一方のソース／ドレインとに接続されている。このようにＦｉｎ型ＭＩＳＦＥＴに用いられる埋め込み導体配線を、平面型ＭＩＳＦＥＴに対しても適用することで、Ｆｉｎ型ＭＩＳＦＥＴと平面型ＭＩＳＦＥＴとの構造およびプロセスを共通化でき、Ｆｉｎ型ＭＩＳＦＥＴと平面型ＭＩＳＦＥＴを混在させた集積回路の高密度化および低コスト化を図ることができる。
【００８５】
なお、図２５の例は、ＳＯＩ基板を用い、半導体凸部４０３がベース絶縁膜上の半導体層で形成される構造を示しているが、バルク基板を用いて半導体凸部がその基板の一部で構成される構造にも適用できる。
【００８６】
以上に説明した素子構造において、ベース絶縁膜の材料としては、所望の絶縁性を有するものであれば特に制限はなく、例えばＳｉＯ２、Ｓｉ３Ｎ４、ＡｌＮ、アルミナ等の金属酸化物や、有機絶縁材料を挙げることができる。半導体凸部を形成する半導体としては単結晶シリコンを好適に用いることができる。
【００８７】
また、本発明においては、ベース絶縁膜下の基板としてシリコン基板を好適に用いることができるが、ベース絶縁膜下の半導体基板の一部で半導体凸部を構成する場合を除き、半導体凸部の下に絶縁体があれば本発明を構成することができる。例えば、ＳＯＳ（シリコン・オン・サファイア、シリコン・オン・スピネル）のように、半導体層下の絶縁体自体が支持基板となる構造を挙げることができる。絶縁性の支持基板としては、上記ＳＯＳの他、石英やＡｌＮ基板が挙げられる。ＳＯＩの製造技術（貼り合わせ工程および薄膜化工程）によってこれらの支持基板上に半導体層を設けることができる。
【００８８】
本発明におけるゲート電極の材料としては、所望の導電率及び仕事関数を持つ導電体を用いることができ、例えば不純物が導入された多結晶シリコン、多結晶ＳｉＧｅ、多結晶Ｇｅ、多結晶ＳｉＣ等の不純物導入半導体、Ｍｏ、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｒｅ、Ｒｕ等の金属、ＴｉＮ、ＴａＮ、ＨｆＮ、ＷＮ等の金属窒化物、コバルトシリサイド、ニッケルシリサイド、白金シリサイド、エルビウムシリサイド等のシリサイド化合物が挙げられる。また、ゲート電極の構造は、単層膜の他、半導体と金属膜との積層膜、金属膜同士の積層膜、半導体とシリサイド膜との積層膜等の積層構造を用いることができる。
【００８９】
本発明におけるゲート絶縁膜としては、ＳｉＯ２膜、ＳｉＯＮ膜を用いることができる他、いわゆる高誘電体絶縁膜（Ｈｉｇｈ−Ｋ膜）を用いてもよい。Ｈｉｇｈ−Ｋ膜としては、例えば、Ｔａ２Ｏ５膜、Ａｌ２Ｏ３膜、Ｌａ２Ｏ３膜、ＨｆＯ２膜、ＺｒＯ２膜等の金属酸化膜、ＨｆＳｉＯ、ＺｒＳｉＯ、ＨｆＡｌＯ、ＺｒＡｌＯ等の組成式で示される複合金属酸化物を挙げることができる。また、ゲート絶縁膜は積層構造を有していてもよく、例えばシリコン等の半導体層に、ＳｉＯ２やＨｆＳｉＯ等のシリコン含有酸化膜を形成し、その上にＨｉｇｈ−Ｋ膜を設けた積層膜を挙げることができる。
【００９０】
以下、本発明の半導体装置の製造方法について例を挙げて説明する。
【００９１】
まず、シリコン基板上にＳｉＯ２からなる埋め込み絶縁膜（ベース絶縁膜）を有し、その上に単結晶シリコンからなる半導体層を有するＳＯＩ基板を用意する。そして、このＳＯＩ基板の半導体層上に犠牲酸化膜を形成し、この犠牲酸化膜を介してチャネル形成領域のための不純物をイオン注入する。次いで、犠牲酸化膜を除去した後、半導体層上にキャップ絶縁膜形成用の絶縁膜を形成する。なお、上記したイオン注入、犠牲酸化膜の形成と除去とは適宜省略することができる。
【００９２】
次に、フォトリソグラフィとドライエッチングにより、半導体層とその上に形成された絶縁膜とをパターニングして、半導体凸部を形成する。次いで、半導体凸部表面（側面）にゲート絶縁膜を形成する。
【００９３】
なお、半導体凸部上面にキャップ絶縁膜を形成しない場合、フォトリソグラフィの適用前に前記絶縁膜を除去してもよい。また、前記絶縁膜と半導体層とを連続してパターニングする代わりに、まずフォトリソグラフィにより前記絶縁膜をパターニングし、レジストマスクを除去した後、前記パターニングされた絶縁膜をマスク（ハードマスク）として前記半導体層をパターニングしてもよい。
【００９４】
また、半導体凸部の形成後、ゲート絶縁膜の形成前に、ベース絶縁膜を異方的（下方向）にエッチングすることでπゲート構造を形成し、等方的（下方向と横方向）にエッチングすることでΩゲート構造またはＧＡＡゲート構造を形成することができる。
【００９５】
次に、多結晶シリコン膜を全面に形成し、これをパターニングしてゲート電極用の配線パターンを形成する。次いで、基板平面に対して斜め方向から不純物のイオン注入を行って、この配線パターンに導電性を付与するとともに半導体凸部にソース／ドレイン領域を形成する。この時点の構成を図１５に示す。図１５（ａ）は平面図、図１５（ｂ）はＡ−Ａ’線断面図、図１５（ｃ）はＢ−Ｂ’線断面図、図１５（ｄ）はＣ−Ｃ’線断面図であり、これらの図中の符号は図４中の符号と対応する。
【００９６】
次に、全面に層間絶縁膜４１０を形成し、化学的機械的研磨（ＣＭＰ）法により表面を研磨して平坦化する。
【００９７】
次に、フォトリソグラフィとドライエッチングにより、結合しようとする導電部（半導体凸部）が露出するように溝４３０を形成する。このとき、溝内のキャップ絶縁膜４０８も除去して半導体凸部４０３の表面を露出させる。この時点の構成を図１６に示す。図１６（ａ）は平面図、図１６（ｂ）はＡ−Ａ’線断面図、図１６（ｃ）はＢ−Ｂ’線断面図、図１６（ｄ）はＣ−Ｃ’線断面図であり、これらの図中の符号は図４中の符号と対応する。
【００９８】
次に、溝４３０内を被覆するように下地膜４３１をＣＶＤ（Chemical Vapor Deposition）やＰＶＤ（Physical Vapor Deposition）等により全面に形成し、次いで導電体をＣＶＤ等により溝内を埋め込むように堆積する。続いて、ＣＭＰ法により、溝内部以外の下地膜および導電体膜を除去して表面を平坦化し、埋め込み導体配線４１１を形成する。この時点の構成を図１７に示す。図１７（ａ）はＢ−Ｂ’線断面図、図１７（ｂ）はＣ−Ｃ’線断面図であり、これらの図中の符号は図１６中の符号に対応する。なお、下地膜４３１と半導体凸部４０３とをシリサイド化反応させ、接触抵抗を下げることができる。このシリサイド化反応を行う場合は、半導体凸部におけるチャネル長方向の導電性の観点から、半導体凸部の芯部に未反応部分（単結晶シリコンなどの半導体）を残すことが好ましい。
【００９９】
次に、公知の方法によって、図４又は図５に示すように、プラグを介して或いは直接に埋め込み導体配線４１１と結合する上層配線４２２を設けることができる。プラグは、ＷやＣｕを用いて形成することができ、上層配線はＣｕやＡｌを用いて形成することができる。
【０１００】
前述の図７（ｂ）に示す構造は、上記の溝４３０の形成工程において、ベース絶縁膜４０２を彫り込むまでドライエッチングを行い、形成された溝内に導電体を埋め込むことにより得ることができる。また、図７（ａ）に示す構造は、ベース絶縁膜４０２を彫り込むまで異方性ドライエッチングを行って溝を形成した後、等方性ドライエッチングあるいはウェットエッチングを行い、溝内における半導体凸部下部の絶縁膜をさらに除去し、そこへ導電体が埋め込まれるように溝内に導電体を埋め込むことにより形成することができる。
【０１０１】
以上に説明したプロセスにおいて、次の工程を加えることにより、ゲート電極の側面にサイドウォールを設けることもできる。
【０１０２】
ゲート電極用配線パターンの形成後、全面にサイドウォール形成用の絶縁膜をゲート電極を埋設できる厚さに設け、ＣＭＰ法により表面を平坦化する。次いで、ゲート電極用配線パターンのゲート長方向の幅より広い幅を持つレジストパターンを当該配線パターンに重なるように絶縁膜上に設け、このレジストパターンをマスクとして絶縁膜を選択的に除去する。このとき、半導体凸部上のキャップ絶縁膜も選択的に除去される。これにより、図１８に示すように、ゲート電極用配線パターン４０４の側面に当該絶縁膜からなるサイドウォール４４０を設けることができる。図１８（ａ）は平面図、図１８（ｂ）はＢ−Ｂ’線断面図、図１８（ｃ）はＣ−Ｃ’線断面図であり、これらの図中の符号は図４中の符号と対応する。不純物のイオン注入は、このサイドウォールの形成工程の前後に行ってもよく、この場合、サイドウォール下に比較的低濃度の不純物拡散層を設けることができ、いわゆるＬＤＤ（Lightly doped drain）構造を形成することができる。
【０１０３】
サイドウォールは次の方法によっても形成することができる。ゲート電極用配線パターンの形成後、全面にサイドウォール形成用の絶縁膜を凹凸の上面にも側面にも同等の厚さだけ堆積されるように薄く設け、これを異方性のエッチングにより上下方向にのみ削り戻す（エッチバックする）。このサイドウォールの形成法は従来の平面型ＭＩＳＦＥＴの製造に用いられる手法と同様であるが、この方法では半導体凸部の側面にもサイドウォールが形成される場合がある。これを防ぐため、ゲート電極を充分厚くしたうえで、半導体凸部の側面にサイドウォールが残らないように充分にエッチバックを行うことが望ましい。
【０１０４】
さらに、上記のようにしてサイドウォールを形成し、不純物のイオン注入を行った後に、半導体凸部表面に低抵抗化層を形成することができる。図１９に、図１８に示す工程に続いて、半導体凸部表面に低抵抗化層４５０を設けた時点の構造を示す。図１９（ａ）は平面図、図１９（ｂ）はＢ−Ｂ’線断面図、図１９（ｃ）はＣ−Ｃ’線断面図であり、これらの図中の符号は図１８中の符号と対応する。
【０１０５】
この低抵抗化層の形成により、半導体凸部（低抵抗化層を含む）の幅Ｗが広くなり接触面積が増大し、低抵抗化層自体の導電性と相俟って、当該半導体凸部と埋め込み導体配線との接触抵抗を低減することができる。さらに、半導体凸部のチャネル長方向の導電性を高めることができる。また、後に行う溝４３０の形成工程においてエッチングストッパとして利用することができる。この低抵抗化層は、ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ等の金属または金属化合物を半導体凸部の露出部にＣＶＤ法等により選択的に成長することで形成することができる。また、こうして成長した金属を、半導体凸部を構成するシリコンとシリサイド化反応させて接触抵抗の低減を図ってもよい。あるいは、この低抵抗化層は、Ｎｉ、Ｃｏ、Ｔｉ等をＰＶＤ法、ＣＶＤ法等により非選択的に成長させ、これをサリサイド化させる（半導体凸部の露出部において、この金属と半導体凸部を構成するシリコンとを自己整合的にシリサイド化反応させ、その後未反応の金属のみを除去する）ことによっても形成することができる。以上のシリサイド化を行う場合、半導体凸部におけるチャネル長方向の導電性の観点から、半導体凸部の芯部に未反応部分（単結晶シリコン）を残すことが好ましい。あるいは未反応部分を意図的になくすことで、ショットキー・ソース／ドレインを形成することもできる。
【０１０６】
上記低抵抗化層４５０を形成した後、全面に層間絶縁膜４１０を形成し、ＣＭＰ法により表面を平坦化する。次いで、フォトリソグラフィとドライエッチングにより、結合しようとする導電部（半導体凸部４０３）が露出するように溝４３０を形成する。この時点の構成を図２０に示す。図２０（ａ）は平面図、図２０（ｂ）はＡ−Ａ’線断面図、図２０（ｃ）はＢ−Ｂ’線断面図、図２０（ｄ）はＣ−Ｃ’線断面図であり、これらの図中の符号は図１９中の符号と対応する。次に、図２１に示すように、溝４３０内に下地膜４３１を介して導電体を埋め込んで埋め込み導体配線４１１を形成する。図２１（ａ）は平面図、図２１（ｂ）はＢ−Ｂ’線断面図、図２１（ｃ）はＣ−Ｃ’線断面図であり、これらの図中の符号は図２０中の符号に対応する。なお、低抵抗化層４５０は、溝４３０を形成した後に、溝内に露出する半導体凸部表面に設けてもよい。次に、公知の方法によって、図４又は図５に示すように、プラグを介して或いは直接に埋め込み導体配線４１１と結合する上層配線４２２を設けることができる。
【０１０７】
また、上述のプロセスにおいて、低抵抗化層４５０の形成前に、図２２に示すように、半導体凸部表面にＳｉエピタキシャル成長を行い、成長シリコン層４６０を設けることができる。図２２（ａ１）、（ｂ１）、（ｃ１）及び（ｄ１）は、図１８（ａ）におけるＢ−Ｂ’線による断面図であり、図２２（ａ２）、（ｂ２）、（ｃ２）及び（ｄ２）は、図１８（ａ）におけるＣ−Ｃ’線による断面図であり、これらの図中の符号は図１８の符号に対応する。この成長シリコン層４６０を設けることにより、半導体凸部の幅Ｗが広くなり接触面積が増大し、当該半導体凸部と埋め込み導体配線との接触抵抗を低減することができる。成長シリコン層４６０は、露出する半導体凸部の表面全体に設けてもよいが、半導体凸部の上端部の幅Ｗが広がるように形成すればよく、例えば図２２（ａ１）に示すように、当該半導体凸部の上面から相対する側面の少なくとも一部にわたって設けられていればよい。成長シリコン層４６０には、図２２（ｂ１）、（ｂ２）に示すように、導電性の確保のために不純物のイオン注入を行うことが好ましい。次に、半導体凸部の少なくとも上面に低抵抗化層４５０を設ける。成長シリコン層４６０により半導体凸部の幅Ｗが十分に広くなっている場合は、例えば図２２（ｃ１）、（ｃ２）に示すように、半導体凸部の上面のみに低抵抗化層４５０を設けるだけでも十分な接触抵抗の低減効果を得ることができる。この場合、スパッタリング法によりＮｉ、Ｃｏ、Ｔｉ等の金属を半導体凸部の上面に堆積し、次いでサリサイド化を行うことにより低抵抗化層４５０を容易に形成することができる。次に、全面に層間絶縁膜４１０を形成し、ＣＭＰ法により表面を平坦化する。次いで、フォトリソグラフィとドライエッチングにより、結合しようとする導電部（半導体凸部）が露出するように溝４３０を形成する。次に、図２２（ｄ１）、（ｄ２）に示すように、溝４３０内に下地膜４３１を介して導電体を埋め込んで埋め込み導体配線４１１を形成する。次に、公知の方法によって、図４又は図５に示すように、プラグを介して或いは直接に埋め込み導体配線４１１と結合する上層配線４２２を設けることができる。なお、この成長シリコン層４６０は、層間絶縁膜４１０及び溝４３０を形成した後、この溝内に露出する半導体凸部表面に設けてもよく、続いて低抵抗化層４５０を形成することができる。また、層間絶縁膜４１０の形成前に、成長シリコン層４６０を半導体凸部の表面全体に設け、さらに低抵抗層４５０を半導体凸部の表面全体に設けることで、図１９（ｂ）と同様の形状を得るようにしてもよい。
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、基体平面に対して突出した半導体凸部上にゲート電極を有するＭＩＳ型電界効果トランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＩＳ型電界効果トランジスタ（以下「ＭＩＳＦＥＴ」という）の一種として、いわゆるＦｉｎ型ＭＩＳＦＥＴが提案されている。このＦｉｎ型ＭＩＳＦＥＴは、直方体状半導体凸部を有し、この直方体状半導体凸部の一方の側面から上面を越えて反対側面まで跨ぐようにゲート電極が設けられている。そして、この直方体状半導体凸部とゲート電極との間にはゲート絶縁膜が介在し、主として直方体状半導体凸部の両側面に沿ってチャネルが形成される。このようなＦｉｎ型ＭＩＳＦＥＴは、チャネル幅を基板平面に対して垂直方向にとれる点から微細化に有利であることに加え、カットオフ特性やキャリア移動度の向上、短チャネル効果やパンチスルーの低減といった種々の特性改善に有利であることが知られている。
【０００３】
このようなＦｉｎ型ＭＩＳＦＥＴとして、特開昭６４−８６７０号公報（特許文献１）には、ソース領域、ドレイン領域およびチャネル領域をもつ半導体凸部分がウェハ基板の平面に対してほぼ垂直な側面を有する直方体状であり、この直方体状半導体凸部分の高さがその幅よりも大きく、かつゲート電極が前記ウェハ基板の平面に垂直方向に延在することを特徴とするＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）が開示されている。
【０００４】
同公報には、前記直方体状半導体凸部分の一部がシリコンウェハ基板の一部である形態と、前記直方体状半導体凸部分の一部がＳＯＩ（Silicon on insulator）基板の単結晶シリコン層の一部である形態が例示されている。前者を図１（ａ）に、後者を図１（ｂ）に示す。
【０００５】
図１（ａ）に示す形態では、シリコンウェハ基板１０１の一部を直方体状部分１０３とし、ゲート電極１０５がこの直方体状部分１０３の頂部を越えて両側に延在している。そして、この直方体状部分１０３において、ゲート電極両側の部分にソース領域およびドレイン領域が形成され、ゲート電極下の絶縁膜１０４下の部分にチャネルが形成される。チャネル幅は直方体状部分１０３の高さｈの２倍に相当し、ゲート長はゲート電極１０５の幅Ｌに対応する。直方体状部分１０３は、シリコンウェハ基板１０１を異方性エッチングして溝を形成し、この溝の内側に残した部分で構成されている。また、ゲート電極１０５は、この溝内に形成した絶縁膜１０２上に、直方体状部分１０３を跨ぐように設けている。
【０００６】
図１（ｂ）に示す形態では、シリコンウェハ基板１１１、絶縁層１１２及びシリコン単結晶層からなるＳＯＩ基板を用意し、そのシリコン単結晶層をパターニングして直方体状部分１１３とし、そして、この直方体状部分１１３を跨ぐように、露出した絶縁層１１２上にゲート電極１１５を設けている。この直方体状部分１１３において、ゲート電極両側の部分にソース領域およびドレイン領域が形成され、ゲート電極下の絶縁膜１１４下の部分にチャネルが形成される。チャネル幅は直方体状部分１１３の高さａの２倍とその幅ｂとの合計に相当し、ゲート長はゲート電極１１５の幅Ｌに対応する。
【０００７】
一方、特開２００２−１１８２５５号公報（特許文献２）には、例えば図２（ａ）〜（ｃ）に示すような、複数の直方体状半導体凸部（凸状半導体層２１３）を有するＦｉｎ型ＭＯＳＦＥＴが開示されている。図２（ｂ）は図２（ａ）のＢ−Ｂ線断面図であり、図２（ｃ）は図２（ａ）のＣ−Ｃ線断面図である。このＦｉｎ型ＭＯＳＦＥＴは、シリコン基板２１０のウェル層２１１の一部で構成される凸状半導体層２１３を複数有し、これらが互いに平行に配列され、これらの凸状半導体層の中央部を跨いでゲート電極２１６が設けられている。このゲート電極２１６は、絶縁膜２１４の上面から各凸状半導体層２１３の側面に沿って形成されている。各凸状半導体層とゲート電極間には絶縁膜２１８が介在し、ゲート電極下の凸状半導体層にチャネル２１５が形成される。また、各凸状半導体層にはソース／ドレイン領域２１７が形成され、ソース／ドレイン領域２１７下の領域２１２には高濃度不純物層（パンチスルーストッパー層）が設けられている。そして、層間絶縁膜２２６を介して上層配線２２９、２３０が設けられ、各コンタクトプラグ２２８により、各上層配線とそれぞれソース／ドレイン領域２０７及びゲート電極２１６とが接続されている。このような構造によれば、凸状半導体層の側面をチャネル幅として用いることができるため、プレーナ型の従来のＭＯＳＦＥＴに比べて平面的な面積を小さくすることができることが記載されている。
【０００８】
Ｆｉｎ型ＭＩＳＦＥＴを備えた半導体装置において、微細化および高密度化を進めようとすると、ソース／ドレイン領域とプラグとの接続（コンタクト）に係る次の問題が生じる。
【０００９】
図２に示すように、直方体状の半導体凸部のソース／ドレイン領域部分にコンタクトを形成する場合は、微細化に伴い半導体凸部の幅（図中の横方向）が狭くなるにつれて接触面積が小さくなり、十分な導通を得にくくなる。この問題は、大きな電流駆動力を得るために半導体凸部の高さを高くするほど顕著になる。また、コンタクトホールの形成時において、半導体凸部の幅方向での位置合わせが困難になり、目合わせズレによる接続不良が起きやすくなる。
【００１０】
一方、図１に示すように、半導体凸部の両端に幅の広いパット部を設けて、このパッド部にコンタクトを形成することができるが、このパット部の占める面積分ほど高密度化に不利となる。また、リソグラフィやエッチングの際、このパット部の影響により半導体凸部の幅を均一に形成するのが困難となる（パッド部の近くで幅が広がってしまう）という問題もある。
【発明の開示】
【００１１】
本発明の目的は、Ｆｉｎ型ＭＩＳＦＥＴを備えた半導体装置であって、良好なコンタクトを形成でき且つ微細化・高密度化に有利な構造を有する半導体装置を提供することにある。
【００１２】
本発明は、基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタ、
このトランジスタを含む基体上に設けられた層間絶縁膜、及び
この層間絶縁膜に形成された溝に導電体が埋め込まれてなる埋め込み導体配線を有し、
この埋め込み導体配線は、前記半導体凸部のソース／ドレイン領域と、前記層間絶縁膜下の他の導電部とを結合することを特徴とする半導体装置に関する。
【００１３】
また本発明は、前記埋め込み導体配線が、前記半導体凸部のソース／ドレイン領域と、前記層間絶縁膜下の他の導電部とに接続され、且つ前記層間絶縁膜の上面と同一平面にある上面、及び前記ソース／ドレイン領域との接続部における半導体凸部上面より下方にある下面を有する上記の半導体装置に関する。
【００１４】
また本発明は、前記埋め込み導体配線が、前記ソース／ドレイン領域との接続部において、当該半導体凸部の相対する両側面に接触している上記の半導体装置に関する。
【００１５】
また本発明は、前記ＭＩＳ型電界効果トランジスタとして、第１のトランジスタ及び第２のトランジスタを有し、
前記埋め込み導体配線は、第１のトランジスタのソース／ドレイン領域と、前記の他の導電部として第２のトランジスタのゲート電極又はソース／ドレイン領域とに接続されている上記の半導体装置に関する。
【００１６】
また本発明は、前記ＭＩＳ型電界効果トランジスタとして、基体平面に対して突出した複数の半導体凸部と、これら複数の半導体凸部に跨って設けられ各半導体凸部の上部から相対する両側面上に延在する導体配線で構成されるゲート電極と、このゲート電極と各半導体凸部の間に介在するゲート絶縁膜と、各半導体凸部に設けられたソース／ドレイン領域とを有するトランジスタを有し、
前記埋め込み導体配線は、当該トランジスタにおいて、一の半導体凸部のソース／ドレイン領域と、前記の他の導電部として他の半導体凸部のソース／ドレイン領域とに接続されている上記の半導体装置に関する。
【００１７】
また本発明は、前記複数の半導体凸部が互いに平行配列している上記の半導体装置に関する。
【００１８】
また本発明は、前記埋め込み導体配線が、プラグを介してまたは直接に上層配線と接続されている上記の半導体装置に関する。
【００１９】
また本発明は、前記埋め込み導体配線と前記ソース／ドレイン領域との接続部が、金属又は金属化合物からなる低抵抗化層を介して接続されている上記の半導体装置に関する。
【００２０】
また本発明は、前記半導体凸部が、基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが、少なくとも当該半導体凸部のソース／ドレイン領域と前記埋め込み導体配線との接続部において、ゲート電極下の部分の幅Ｗより広い部分を有する上記の半導体装置に関する。
【００２１】
また本発明は、前記ＭＩＳ型電界効果トランジスタとして、ＣＭＯＳインバータを構成する第１導電型トランジスタ及び第２導電型トランジスタを有し、
第１導電型トランジスタ及び第２導電型トランジスタのゲート電極が共通の導体配線で構成され、この導体配線は入力部へ導通され、
前記埋め込み導体配線が、第１導電型トランジスタのドレイン領域と第２導電型トランジスタのドレイン領域とに接続され、出力部へ導通されている上記の半導体装置に関する。
【００２２】
また本発明は、一対の第１及び第２駆動トランジスタ、一対の第１及び第２負荷トランジスタ及び一対の第１及び第２転送トランジスタを備えたＳＲＡＭセル単位を有する半導体装置であって、
前記の各トランジスタは、基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース／ドレイン領域とを有し、
前記の各トランジスタを構成する半導体凸部は、その長手方向が第１方向に沿って配置され、
第１駆動トランジスタ及び第１転送トランジスタは共通の第１半導体凸部を有し、第２駆動トランジスタ及び第２転送トランジスタは共通の第２半導体凸部を有し、第１負荷トランジスタは第１半導体凸部と隣り合う第３半導体凸部を有し、第２負荷トランジスタは第２半導体凸部に隣り合う第４半導体凸部を有し、
第１駆動トランジスタ及び第１負荷トランジスタのゲート電極は共通の第１導体配線で構成され、第２駆動トランジスタ及び第２負荷トランジスタのゲート電極は共通の第２導体配線で構成され、これらの導体配線はその長手方向が第１方向に垂直な第２方向に沿って配置されていることを特徴とする半導体装置に関する。
【００２３】
また本発明は、前記のＳＲＡＭセル単位を含む基体上に設けられた層間絶縁膜、
第１導体配線と、第２負荷トランジスタのドレイン領域と、第２駆動トランジスタのドレイン領域と、第２転送トランジスタのソース／ドレイン領域とに接続され、前記層間絶縁膜に形成された第１埋め込み導体配線、及び
第２導体配線と、第１負荷トランジスタのドレイン領域と、第１駆動トランジスタのドレイン領域と、第１転送トランジスタのソース／ドレイン領域とに接続され、前記層間絶縁膜に形成された第２埋め込み導体配線を有する上記の半導体装置に関する。
【００２４】
また本発明は、第１及び第２埋め込み導体配線がそれぞれ、前記層間絶縁膜の上面と同一平面にある上面、並びに前記ソース領域及びソース／ドレイン領域との接続部における半導体凸部上面より下方にある下面を有する上記の半導体装置に関する。
【００２５】
また本発明は、第１及び第２埋め込み導体配線が、前記ソース領域及びソース／ドレイン領域との接続部において、当該半導体凸部の相対する両側面に接触している上記の半導体装置に関する。
【００２６】
また本発明は、前記のトランジスタとして、基体平面に対して突出した複数の半導体凸部と、これら複数の半導体凸部に跨って設けられ各半導体凸部の上部から相対する両側面上に延在する導体配線で構成されるゲート電極と、このゲート電極と各半導体凸部の間に介在するゲート絶縁膜と、各半導体凸部に設けられたソース／ドレイン領域とを有するトランジスタを有する上記の半導体装置に関する。
【００２７】
また本発明は、基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置の製造方法であって、
前記ＭＩＳ型電界効果トランジスタを形成する工程と、前記半導体凸部を埋め込むように層間絶縁膜を形成する工程と、この層間絶縁膜に溝を形成して当該溝内に前記半導体凸部のソース／ドレイン領域および当該ソース／ドレイン領域と導通しようとする他の導電部のそれぞれ少なくとも一部を露出させる工程と、前記溝に導電体を埋め込んで前記ソース／ドレイン領域と前記の他の導電部とに接続される埋め込み導体配線を形成する工程とを有する半導体装置の製造方法に関する。
【００２８】
また本発明は、前記の他の導電部が、他のトランジスタのゲート電極又はソース／ドレイン領域である上記の半導体装置の製造方法に関する。
【００２９】
また本発明は、前記ＭＩＳ型電界効果トランジスタが、基体平面に対して突出した複数の半導体凸部と、これら複数の半導体凸部に跨って設けられ各半導体凸部の上部から相対する両側面上に延在する導体配線で構成されるゲート電極と、このゲート電極と各半導体凸部の間に介在するゲート絶縁膜と、各半導体凸部に設けられたソース／ドレイン領域とを有し、
前記溝の形成工程において、互いに導通しようとする半導体凸部のソース／ドレイン領域のそれぞれ少なくとも一部を露出させ、当該溝に導電体を埋め込んで、当該トランジスタにおける一の半導体凸部のソース／ドレイン領域と他の半導体凸部のソース／ドレイン領域とに接続される埋め込み導体配線を形成する上記の半導体装置の製造方法に関する。
【００３０】
また本発明は、前記層間絶縁膜を形成する前に、前記半導体凸部の表面にＳｉエピタキシャル成長を行う工程を有する上記の半導体装置の製造方法に関する。
【００３１】
また本発明は、前記層間絶縁膜を形成する前に、前記半導体凸部に金属または金属化合物からなる低抵抗化層を形成する工程を有する上記の半導体装置の製造方法に関する。
【００３２】
また本発明は、前記溝を形成した後に、当該溝内で露出する半導体凸部の表面にＳｉエピタキシャル成長を行う工程を有する上記の半導体装置の製造方法に関する。
【００３３】
また本発明は、前記溝を形成した後に、当該溝内で露出する前記半導体凸部に金属または金属化合物からなる低抵抗化層を形成する工程を有する上記の半導体装置の製造方法に関する。
【００３４】
本発明によれば、Ｆｉｎ型ＭＩＳＦＥＴを備えた半導体装置であって、良好なコンタクトを形成でき且つ微細化・高密度化に有利な構造を有する半導体装置を提供することができる。
【図面の簡単な説明】
【００３５】
【図１】従来のＦｉｎ型ＭＩＳＦＥＴの素子構造の説明図である。
【図２】従来のＦｉｎ型ＭＩＳＦＥＴの素子構造の説明図である。
【図３】本発明におけるＦｉｎ型ＭＩＳＦＥＴの一例の説明図である。
【図４】本発明の半導体装置の一例の説明図である。
【図５】本発明の半導体装置の他の例の説明図である。
【図６】本発明の半導体装置の他の例の説明図である。
【図７】本発明の半導体装置の他の例の説明図である。
【図８】本発明の半導体装置の他の例の説明図である。
【図９】本発明の半導体装置の他の例の説明図である。
【図１０】本発明の半導体装置の他の例の説明図である。
【図１１】本発明の半導体装置の他の例の説明図である。
【図１２】本発明の半導体装置の他の例の説明図である。
【図１３】本発明の半導体装置の他の例の説明図である。
【図１４】本発明の半導体装置の他の例の説明図である。
【図１５】本発明の半導体装置の製造方法の説明図である。
【図１６】本発明の半導体装置の製造方法の説明図である。
【図１７】本発明の半導体装置の製造方法の説明図である。
【図１８】本発明の半導体装置の製造方法の説明図である。
【図１９】本発明の半導体装置の製造方法の説明図である。
【図２０】本発明の半導体装置の製造方法の説明図である。
【図２１】本発明の半導体装置の製造方法の説明図である。
【図２２】本発明の半導体装置の製造方法の説明図である。
【図２３】本発明におけるＦｉｎ型ＭＩＳＦＥＴの説明図である。
【図２４】本発明におけるＦｉｎ型ＭＩＳＦＥＴの説明図である。
【図２５】本発明の半導体装置の他の例の説明図である。
【発明を実施するための最良の形態】
【００３６】
本発明は、例えば図３に示すように、半導体凸部３０３と、この半導体凸部３０３を跨ぐようにその上部から相対する両側面上に延在するゲート電極３０４と、このゲート電極３０４と前記半導体凸部３０３の間に介在する絶縁膜３０５と、半導体凸部３０３に設けられたソース／ドレイン領域３０６とを有するＦｉｎ型ＭＩＳＦＥＴを備えた半導体装置に係るものである。
【００３７】
本発明におけるＦｉｎ型ＭＩＳＦＥＴの半導体凸部は、基体平面（ここでは絶縁体平面）に対して突出した構造を有するものであり、例えば図３に示すように半導体基板３０１上のベース絶縁膜３０２上に設けられた半導体層で構成することができる。なお、本発明において、この「基体平面」とは基板に平行な任意の面を意味する。このベース絶縁膜自体を支持基板とすることもできる。
【００３８】
また半導体凸部は、後述するように、ベース絶縁膜下の半導体基板の一部で形成することができる。この構造は、素子の駆動により半導体凸部で発生した熱や電荷を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利である。また、半導体凸部が、ベース絶縁膜３０２上に設けられた半導体層で構成されるものと、ベース絶縁膜下の半導体基板の一部として構成されるものと、が同一半導体基板上に混在していても構わない。半導体凸部の形状は、略直方体とすることが好ましく、加工精度や所望の素子特性が得られる範囲内で直方体から変形した形状であってもよい。
【００３９】
半導体凸部の材料としては、シリコン、シリコン・ゲルマニウム、ゲルマニウムを好適に用いることができる。また必要に応じて前記材料の複層膜を用いることができる。半導体凸部の両側面としては、移動度が高いこと、平坦なゲート絶縁膜の形成が容易であること、から｛１００｝面、｛１１０｝面、｛１１１｝面を好適に用いることができる。
【００４０】
本発明におけるＦｉｎ型ＭＩＳＦＥＴにおいては、その半導体凸部を跨ぐようにその上部から相対する両側面上にゲート電極が延在し、このゲート電極と半導体凸部の間には絶縁膜が介在する。半導体凸部のゲート電極下の部分には、通常、所定のしきい値電圧に応じて比較的低濃度に不純物が導入され、あるいは導入されないで、ゲート電極への電圧印加によりチャネルが形成される。半導体凸部の各側面（基板平面に垂直方向の面）とゲート電極との間に介在する絶縁膜をゲート絶縁膜とすることで、半導体凸部の両側面にチャネルを形成することができる。半導体凸部の上面とゲート電極との間に介在する絶縁膜を側面の絶縁膜と同程度に薄いゲート絶縁膜とすることで、半導体凸部の上面にもチャネルを形成することができる。半導体凸部の上面に厚い絶縁膜（キャップ絶縁膜）を設けることで、半導体凸部の上面にチャネルを形成させない構成にすることもできる。半導体凸部の上面のキャップ絶縁膜は、側面の絶縁膜と異なる材料から形成されていてもよいし、側面の絶縁膜と別途に形成されたものであってもよい。
【００４１】
図２３及び図２４に、半導体凸部のゲート電極下部分の断面形状を示す。５０１は半導体層、５０２はベース絶縁膜、５０３は半導体凸部、５０４はゲート電極、５０５はゲート絶縁膜、５０６はキャップ絶縁膜を示す。
【００４２】
図２３に示すように半導体凸部５０３の上面にゲート絶縁膜５０５より厚いキャップ絶縁膜５０６を載せてもよいし、図２４に示すように載せなくてもよく、適宜選択することができる。
【００４３】
また、図２４に示すように半導体凸部の角を丸くしてもよく、これにより素子動作時の電界集中を抑えることができる。
【００４４】
図２３（ａ）の通常の構造は、半導体凸部５０３の下端とゲート電極の下端がほぼ同一平面上にあるのに対して、図２３（ｂ）の構造は、半導体凸部５０３の下端よりも下方にゲート電極５０４の下端が延在している。この構造は、ゲート電極がギリシャ文字の「π」に似ていることから「πゲート構造」と呼ばれ、ゲートによるチャネルの制御性を高めることができる。この構造によれば、半導体凸部下端より下方のゲート電極部分によって、半導体凸部下部の電位に対する制御性を高めることができ、オンオフ遷移の急嵯性（サブスレショールド特性）が向上し、オフ電流を抑制することができる。同様に、図２４（ｂ）もπゲート構造を示している。
【００４５】
図２３（ｃ）は、半導体凸部５０３の下面側へ一部ゲート電極５０４が回り込んでいる構造を示す。この構造は、ゲート電極がギリシャ文字の「Ω」に似ていることから「Ωゲート構造」と呼ばれている。この構造によれば、ゲートによるチャネルの制御性を高めるとともに、半導体凸部の下面もチャネルとして利用できるため駆動能力を向上することができる。同様に、図２４（ｃ）もΩゲート構造を示している。
【００４６】
図２３（ｄ）は、半導体凸部５０３の下面側へゲート電極５０４が完全に回り込んでいる構造を示す。この構造は、ゲート下部分において半導体凸部が基体平面に対して空中に浮いた状態となり、「ゲート・オール・アラウンド（ＧＡＡ）構造」と呼ばれている。この構造によれば、半導体凸部の下面もチャネルとして利用できるため駆動能力を向上することができ、短チャネル特性も向上することができる。同様に、図２４（ｄ）もＧＡＡゲート構造を示している。
【００４７】
なお、半導体凸部の断面形状は、ゲート電極下部と、本発明による埋め込み導体配線下部とで同一であってもよいし、後に述べるように異なっていてもよい。
【００４８】
本発明におけるＦｉｎ型ＭＩＳＦＥＴのソース／ドレイン領域は、図３に示すように、半導体凸部３０３のゲート電極両側部分に高濃度の不純物が導入された拡散層をソース／ドレイン領域３０６とすることができる。また、ソース／ドレイン領域３０６を完全に金属化したショットキー・ソース／ドレイン構造としてもよい。
【００４９】
また、本発明におけるＦｉｎ型ＭＩＳＦＥＴは、１つのトランジスタ内に複数の半導体凸部を例えば一列に平行配列して有し、これら複数の半導体凸部に跨って設けられた導体配線でゲート電極が構成された、いわゆるマルチ構造をとってもよい。それぞれの半導体凸部に係る素子構造は、前述と同様な構造にすることできる。素子特性の均一性や加工の容易さ等の観点から、１つのトランジスタ内の複数の半導体凸部のゲート電極下部分の幅Ｗ（基板平面に平行かつチャネル長方向に垂直な方向の幅）は互いに等しいことが好ましく、また互いに平行配列していることが好ましい。
【００５０】
このようなマルチ構造は、基板平面に垂直方向の側面をチャネル幅として用いる半導体凸部を複数有するため、チャネル幅あたりの必要な平面的面積を小さくすることができ、素子の微細化に有利である。また、このマルチ構造は、チャネル幅の異なる複数種のトランジスタを１チップ内に形成する場合でも、半導体凸部の数を変えることによりチャネル幅を制御することができ、これにより、チャネル幅を変えるために素子の高さを変える必要がなくなるため、素子の凹凸の程度を抑えて素子特性の均一性を確保することができる。
【００５１】
本発明におけるＦｉｎ型ＭＩＳＦＥＴは、その半導体凸部の両側面に主たるチャネルが形成されるものが好ましく、またそのゲート電極下の半導体凸部の幅Ｗが、動作時に当該半導体凸部の両側面からそれぞれ形成される空乏層により完全に空乏化される幅であることが好ましい。このような構成は、カットオフ特性やキャリア移動度の向上、基板浮遊効果の低減に有利である。このような構成が得られる素子構造としては、ゲート電極下の半導体凸部の幅Ｗが、当該半導体凸部の高さＨの２倍以下、あるいはゲート長Ｌ以下であることが好ましい。具体的には、ゲート電極下の半導体凸部の幅Ｗは、加工精度や強度等の観点から、５ｎｍ以上に設定することが好ましく、１０ｎｍ以上がより好ましく、一方、当該半導体凸部の側面に形成されるチャネルを支配的なチャネルとし且つ完全空乏型の構造を得る観点から、６０ｎｍ以下に設定することが好ましく、３０ｎｍ以下がより好ましい。
【００５２】
本発明における前記半導体凸部を有するＭＩＳＦＥＴの具体的寸法等は、例えば次の範囲で適宜設定することができる。
【００５３】
半導体凸部の幅Ｗ：５〜１００ｎｍ、
半導体凸部の高さＨ：２０〜２００ｎｍ、
ゲート長Ｌ：１０〜１００ｎｍ、
ゲート絶縁膜の厚さ：１〜５ｎｍ（ＳｉＯ２の場合）、
チャネル形成領域の不純物濃度：０〜１×１０１９ｃｍ−３、
ソース／ドレイン領域の不純物濃度：１×１０１９〜１×１０２１ｃｍ−３。
【００５４】
なお、半導体凸部の高さＨは、ベース絶縁膜平面から突出した半導体部分の基板平面に垂直方向の長さを指す。また、チャネル形成領域は、半導体凸部のゲート電極下の部分を指す。
【００５５】
本発明は、以上に説明したＦｉｎ型ＭＩＳＦＥＴを備えた半導体装置に係るものであり、さらに以下に説明する特徴的構成を有する。
【００５６】
本発明の半導体装置は、Ｆｉｎ型ＭＩＳＦＥＴを埋め込むように基体上に設けられた層間絶縁膜と、この層間絶縁膜に形成された溝に導電体が埋め込まれてなる埋め込み導体配線を有する。そして、この埋め込み導体配線は、そのＦｉｎ型ＭＩＳＦＥＴの半導体凸部のソース／ドレイン領域と、前記層間絶縁膜下の他の導電部とを結合する。
【００５７】
図４（ａ）〜（ｅ）に上記構成の一実施形態を示す。この構成は、一つのＦｉｎ型ＭＩＳＦＥＴが複数の半導体凸部を有し、これら複数の半導体凸部に跨って設けられた一の導体配線でゲート電極が構成される、いわゆるマルチ構造を持つＦｉｎ型ＭＩＳＦＥＴを有する場合の例である。図４（ａ）は平面図を示し、図４（ｂ）はＡ−Ａ’線断面図を示し、図４（ｃ）はＢ−Ｂ’線断面図を示し、図４（ｄ）はＣ−Ｃ’線断面図を示し、図４（ｅ）はＤ−Ｄ’線断面図を示す。図中の４０２はベース絶縁膜、４０３は半導体凸部、４０４はゲート電極、４０５はゲート絶縁膜、４０６はソース／ドレイン領域、４０７はチャネル形成領域、４０８はキャップ絶縁膜、４１０は第１層間絶縁膜、４１１は埋め込み導体配線、４２０は第２層間絶縁膜、４２１はプラグ、４２２は上層配線を示す。ゲート電極４０４と上層配線との接続は図示していないが、例えば図面外の領域にてプラグを介して上層配線と接続することができる。このとき、前記プラグとゲート電極との間には適宜埋め込み導体配線４１１と同時形成される埋め込み導体配線を介在させてもよい。
【００５８】
図４に示す実施形態においては、ベース絶縁膜４０２上に二つの半導体凸部４０３を持つマルチ構造のＦｉｎ型ＭＩＳＦＥＴが形成され、このＦｉｎ型ＭＩＳＦＥＴは第１層間絶縁膜４１０によって埋め込まれている。そして、この第１層間絶縁膜４１０には、当該第１層間絶縁膜４１０に形成された溝に導電体が埋め込まれてなる埋め込み導体配線４１１が設けられ、この埋め込み導体配線４１１で二つの半導体凸部４０３のソース／ドレイン領域同士が結合されている。さらに、この埋め込み導体配線４１１は第２層間絶縁膜４２０に設けられたプラグ４２１を介して上層配線４２２に接続されている。埋め込み導体配線と上層配線との接続は、図５に示すように直接接続されていてもよい。図５（ａ）は平面図を示し、図５（ｂ）はＡ−Ａ’線断面図を示し、図５（ｃ）はＢ−Ｂ’線断面図を示し、図５（ｄ）はＣ−Ｃ’線断面図を示し、これらの図中の符号は図４中の符号と対応する。
【００５９】
埋め込み導体配線と半導体凸部とを、基板平面において、両者の長手方向の中心線が互いに交差するように設けることにより、好ましくは直交するように設けることにより、埋め込み導体配線の長手方向への位置合わせズレに対して両者を自己整合的に接続することができる。結果、目合わせズレによる接続不良が生じにくくなり、素子の信頼性や歩留まりを向上することができる。また、この埋め込み導体配線を形成するために層間絶縁膜に設ける溝は、その開口形状をライン状にすることにより、細い開口パターンの形成が容易となる。ライン状の開口パターンはその形成が容易である上、矩形の開口に比べて導電体を埋め込み易く、製造の点から有利である。結果、開口パターンの形成不良や導電体の埋め込み不良が起きにくいため、素子の信頼性や歩留まりを向上することができる。
【００６０】
従来、半導体装置において導体同士を電気的に接続する場合、コンタクト孔に充填されたコンタクト導体と、このコンタクト導体同士を接続する配線導体との２つの導体を設けていた（例えば図２の符号２２８と２２９）。一方、本発明によれば、半導体凸部と他の任意の導体部（図４では他の半導体凸部）とを、一時に形成可能な、１つの埋め込み導体配線によって接続することができる。これにより、工程数が削減し、信頼性や歩留まりを向上することができる。
【００６１】
本発明において、埋め込み導体配線による接続は、接続すべき半導体凸部が基体平面より突起していること、あるいはさらに他の導体部が基体平面より突起していることを利用しており、これらの半導体凸部の最上面あるいはさらに他の導体部の最上面より、埋め込み導体配線の下面を低くすることにより良好な接続を行うことができる。
【００６２】
また本発明において、埋め込み導体配線は複数設けることができるが、その上面はほぼ同一平面内に揃っていることが、後の製造工程を容易にする点から好ましい。例えばフォトレジスト工程やエッチング工程などの埋め込み導体配線へのコンタクト形成工程における面内均一性がとりやすくなる。層間絶縁膜に形成した溝に導体を埋設し、溝内部以外の導体を化学的機械的研磨（ＣＭＰ）法によって除去することで埋め込み導体配線を形成することにより、複数の埋め込み導体配線の上面の高さを揃えることができる。また、このＣＭＰ工程によれば、埋め込み導体配線の上面と層間絶縁膜の上面の高さも揃えることができる。このため、この層間絶縁膜の上にさらに層間絶縁膜を堆積した後に、この層間絶縁膜を平坦化するためのＣＭＰ工程を省略することができ、製造工程を簡略化できる。
【００６３】
本発明における埋め込み導体配線は、図４及び図５に示すように、半導体凸部４０３のソース／ドレイン領域４０６との接続部において、当該半導体凸部４０３の相対する両側面に接触していることが好ましい。これにより、埋め込み導体配線と半導体凸部との接触面積が大きくなり、接触抵抗を低減することができる。本発明では、図４及び図５に示すように、半導体凸部４０３の上面と両側面とが埋め込み導体配線４１１と接していることが好ましいが、両側面において十分な接触面積が確保されている場合は、図６に示すように、半導体凸部４０３上のキャップ絶縁膜４０８を除去しないで埋め込み導体配線４１１を形成し、当該埋め込み導体配線４１１が半導体凸部４０３の上面と接しない構造とすることもできる。図６（ａ）は、図４（ａ）のＢ−Ｂ’線断面図を示し、図６（ｂ）はＣ−Ｃ’線断面図を示し、これらの図中の符号は図４中の符号と対応する。
【００６４】
また、本発明における埋め込み導体配線４１１と半導体凸部４０３のソース／ドレイン領域４０６との接続部において、十分な接触面積が確保されていれば、当該半導体凸部の相対する両側面における接触部分は、前述の図４〜６に示すように、半導体凸部側面の下端に達してない（すなわち埋め込み導体配線４１１がベース絶縁膜４０２に達していない）部分的な接触であってもよい。
【００６５】
また、本発明における埋め込み導体配線４１１と半導体凸部４０３のソース／ドレイン領域４０６との接続部は、図７（ａ）及び図７（ｂ）に示すように、半導体凸部側面の上端から下端にわたって（ソース／ドレイン領域４０６の基板に垂直方向の全体にわたって）接触していてもよい。図７（ａ）及び図７（ｂ）は、それぞれ図４（ａ）のＢ−Ｂ’線断面図を示し、これらの図中の符号は図４中の符号と対応する。この場合、埋め込み導体配線４１１がベース絶縁膜４０２に達しており、さらに半導体凸部４０３の下端より深い位置まで（ベース絶縁膜４０２平面より下方にまで）延在している。また、図７（ａ）に示すように、半導体凸部４０３下の絶縁膜が除去され、そこに導電体が埋め込まれることにより、半導体凸部４０３の下面も埋め込み導体配線４１１と接触する構成とすることもできる。
【００６６】
本発明における埋め込み導体配線４１１は、図８に示すように、半導体凸部４０３の長手方向（チャネル長方向）の端面と接触していてもよい。これにより、埋め込み導体配線と半導体凸部との接触抵抗をさらに低減することができる。
【００６７】
以上に説明した図４〜８に示す構造は、ベース絶縁膜４０２上に半導体凸部４０３が設けられた場合を示すが、本発明は、図９に示すように、半導体凸部４０３がベース絶縁膜４０２下の半導体基板４０１の一部である構成をとってもよい。図９（ａ）はＢ−Ｂ’線断面図を示し、図９（ｂ）はＣ−Ｃ’線断面図を示し、これらの図中の符号は図４中の符号と対応する。なお、図９（ａ）及び図９（ｂ）に示す構造においては、ゲート電極下の半導体凸部上面にはキャップ絶縁膜に代えてゲート絶縁膜４０５が設けられており、ゲート電極下以外の半導体凸部上面の絶縁膜は除去されている。なお、キャップ絶縁膜の有無は、半導体凸部がベース絶縁膜上にあるか、半導体基板の一部であるかに関わらず、適宜選択することができる。
【００６８】
また、図４〜８に示す構造は、互いに分離した複数のライン状の半導体凸部を有する場合を示すが、図１０（平面図）に示すように、隣り合う半導体凸部４０３の、少なくとも一方（図１０では両方）のチャネル長方向の端部同士が一体に結合された構成を有していてもよい。半導体凸部の幅Ｗの均一性を確保するために、ゲート電極４０４と半導体凸部端同士の結合部との距離ｄを十分にとることが好ましい。また、この結合部の少なくとも上面全体が埋め込み導体配線４１１と接続していることが好ましく、図１０に示すように両側面が接続していることがより好ましい。このような接続部を設けることにより、埋め込み導体配線との接触面積を増大することができる他、半導体凸部の高さが高いときに発生しやすくなる半導体凸部の倒壊を防止することができる。また、この結合部は、平面において、埋め込み導体配線の形成領域内に位置するため、従来の接続用パッドのように大きくする必要がなく、高密度化を十分に確保することができる。なお、距離ｄを十分に大きくとった場合でも、埋め込み導体配線をゲート電極に近い部分で半導体凸部と接続するようにすれば抵抗の増加を防ぐことができる。
【００６９】
本発明における埋め込み導体配線は、種々の導電体から構成することができるが、溝内にバリア機能や密着機能を有する下地膜を介してＷ等の導電性金属あるいは金属化合物が埋め込まれた構成をとることができる。下地膜形成用の金属あるいは金属化合物を直接埋め込んだ構成とすることも可能である。下地膜としては、例えばＴｉ膜、ＴｉＮ膜、Ｔａ膜、ＴａＮ膜、ＷＮ膜、これらの二種以上から選ばれる膜を含む積層膜を挙げることができる。
【００７０】
本発明において、埋め込み導体配線と半導体凸部のソース／ドレイン領域との接続部は、金属又は金属化合物等からなる低抵抗化層が介在する構成をとることができる。これにより、埋め込み導体配線と半導体凸部との接触抵抗を低減することができる。この低抵抗化層は、半導体凸部のソース／ドレイン領域の全体を覆うように設けることができ、また、半導体凸部と埋め込み導体配線との接続部に選択的に設けることもできる。この低抵抗化層は、Ｔｉ、Ｗ等の金属や、Ｔｉ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｔａ、Ｉｒ、Ａｌ、Ｖ、Ｃｒ等の金属から選ばれる少なくとも一種の金属のシリサイド化合物で形成することができる。
【００７１】
本発明における半導体凸部は、直方体形状をとることができるが、例えば後述する図２２に示すように、その幅Ｗ（基板平面に平行かつチャネル長方向に垂直な方向の幅）が、当該半導体凸部のソース／ドレイン領域と埋め込み導体配線との接続部において、ゲート電極下の部分の幅Ｗより広い形状をとることができる。この幅Ｗが広い部分は、半導体凸部のソース／ドレイン領域の少なくとも上端部分に設けることが好ましく、これにより、当該接続部における接触面積が大きくなり、接触抵抗を低減することができる。この幅の広い部分は、半導体凸部の上端部において、ソース／ドレイン領域のチャネル長方向全体にわたって設けてもよいし、半導体凸部と埋め込み導体配線との接続部に選択的に設けてもよい。
【００７２】
以上に説明した実施形態は、いずれも、一つのＦｉｎ型ＭＩＳＦＥＴが複数の半導体凸部を有し、これら半導体凸部のソース／ドレイン領域間が埋め込み導体配線により結合された構造を有している。本発明は、また、一のＦｉｎ型ＭＩＳＦＥＴを構成する半導体凸部のソース／ドレイン領域と、他のＭＩＳＦＥＴのゲート電極又はソース／ドレイン領域とが埋め込み導体配線により結合された構造を有することもできる。
【００７３】
図１１に、一のＦｉｎ型ＭＩＳＦＥＴを構成する半導体凸部４０３ａのソース／ドレイン領域４０６と、他のＦｉｎ型ＭＩＳＦＥＴのゲート電極４０４ｂとを埋め込み導体配線４１１ｃで結合する構造を示す。図１１（ａ）は平面図であり、図１１（ｂ）はＡ−Ａ’線断面図である。図中の符号４０３ａ及び４０３ｂは半導体凸部、符号４０４ａ及び４０４ｂはゲート電極を構成する導体配線、符号４０５ｂはゲート絶縁膜、符号４１１ａ、４１１ｂ及び４１１ｃは埋め込み導体配線を示し、その他の符号は図４中の符号と対応する。この構成によれば、異なるＭＩＳＦＥＴ間のソース／ドレイン領域とゲート電極との高密度接続が可能となる。
【００７４】
図１２に、一のＦｉｎ型ＭＩＳＦＥＴを構成する半導体凸部４０３ａのソース／ドレイン領域と、他のＦｉｎ型ＭＩＳＦＥＴを構成する半導体凸部４０３ｂのソース／ドレイン領域とを埋め込み導体配線４１１ｃで結合する構造を示す。図１２（ａ）は平面図であり、図１２（ｂ）は回路図である。図中の符号４０３ａ及び４０３ｂは半導体凸部、符号４０４はゲート電極を構成する導体配線、符号４１１ａ、４１１ｂ及び４１１ｃは埋め込み導体配線を示し、黒塗りの円形部はプラグを示す。
【００７５】
図１２に示す実施形態は、二つの半導体凸部４０３ａを持つｐＭＯＳと一つの半導体凸部４０３ｂを持つｎＭＯＳを有するＣＭＯＳインバータの例である。ｐＭＯＳ及びｎＭＯＳのゲート電極は共通の導体配線４０４で構成され、この導体配線４０４には入力部に通じるプラグが接続されている。埋め込み導体配線４１１ｃによって、ｐＭＯＳのドレイン領域とｎＭＯＳのドレイン領域とが結合され、この埋め込み導体配線４１１ｃには出力部へ通じるプラグが接続されている。また、この埋め込み導体配線４１１ｃは、ｐＭＯＳの二つの半導体凸部４０３ａにそれぞれ設けられたドレイン領域間を結合している。一方、このｐＭＯＳの二つの半導体凸部４０３ａにそれぞれ設けられたソース領域間は埋め込み導体配線４１１ａで結合され、この埋め込み導体配線４１１ａには供給電源Ｖddへ通じるプラグが接続されている。ｎＭＯＳの半導体凸部４０３ｂのソース領域は、埋め込み導体配線４１１ｂに接続され、この埋め込み導体配線４１１ｂにはグランドＧＮＤへ通じるプラグが接続されている。
【００７６】
図１３〜１４に、第一のＦｉｎ型ＭＩＳＦＥＴを構成する半導体凸部のソース／ドレイン領域と、第二のＦｉｎ型ＭＩＳＦＥＴを構成するソース／ドレイン領域と、第三のＦｉｎ型ＭＩＳＦＥＴを構成するゲート電極とを埋め込み導体配線で結合する構造を示す。図１３（ａ）は回路図、図１３（ｂ）は平面図であり、図１４（ａ）、図１４（ｂ）及び図１４（ｃ）はそれぞれ、Ａ−Ａ’線断面図、Ｂ−Ｂ’線断面図およびＣ−Ｃ’線断面図である。図中の符号４０３ａ、４０３ｂ、４０３ｃ及び４０３ｄは半導体凸部、符号４０４ａ、４０４ｂ、４０４ｃ及び４０４ｄはゲート電極を構成する導体配線、符号４１１Ｌ１、４１１Ｌ２、４１１ａ１、４１１ａ２、４１１ｂ、４１１ｃ、４１１ｄ１及び４１１ｄ２は埋め込み導体配線、その他の符号は図４中の符号と対応する。なお、黒塗りの円形部分はプラグを示す。
【００７７】
この実施形態は、Ｆｉｎ型ＭＩＳＦＥＴからなる一対の駆動トランジスタＴd1、Ｔd2、一対の負荷トランジスタＴp1、Ｔp2及び一対の転送トランジスタＴt1、Ｔt2を有し、前記一対の駆動トランジスタ及び一対の負荷トランジスタを備えたフリップフロップ回路と、前記一対の転送トランジスタとでメモリセルを構成するＳＲＡＭ（Static
Random Access Memory）の例である。ここで、一対の駆動トランジスタＴd1、Ｔd2と一対の転送トランジスタＴt1、Ｔt2はｎチャネル型であり、一対の負荷トランジスタＴp1、Ｔp2はｐチャネル型である。
【００７８】
上記フリップフロップ回路は、図１３（ａ）に示すように、一対のＣＭＯＳインバータで構成され、それぞれのＣＭＯＳインバータは、一つの駆動トランジスタと一つの負荷トランジスタで構成されている。一方のＣＭＯＳインバータを構成する駆動トランジスタＴd1及び負荷トランジスタＴp1のゲートは、他方のＣＭＯＳインバータを構成する駆動トランジスタＴd2及び負荷トランジスタＴp2のドレイン（蓄積ノードＮ2）に接続されている。また、この後者のＣＭＯＳインバータを構成する駆動トランジスタＴd2及び負荷トランジスタＴp2のゲートは、前者のＣＭＯＳインバータを構成する駆動トランジスタＴd1及び負荷トランジスタＴp1のドレイン（蓄積ノードＮ1）に接続されている。このように、一対のＣＭＯＳインバータ間において、一方のＣＭＯＳインバータの入出力部（蓄積ノード）と他方のＣＭＯＳインバータのゲートとが互いにローカル配線（局所配線）と呼ばれる一対の配線Ｌ1、Ｌ2を介してクロスカップル（交差結合）されている。
【００７９】
この実施形態では、図１３（ｂ）に示すように、第１駆動トランジスタＴd1及び第１負荷トランジスタＴp1のゲート電極が共通の第１導体配線４０４ｂで構成され、第２駆動トランジスタＴd2及び第２負荷トランジスタＴp2のゲート電極が共通の第２導体配線４０４ｃで構成されている。また、第１駆動トランジスタＴd1及び第１転送トランジスタＴt1は共通の第１半導体凸部４０３ａを有し、第２駆動トランジスタＴd2及び第２転送トランジスタＴt2は共通の第２半導体凸部４０３ｄを有する。そして、一対のローカル配線の一方を構成する埋め込み導体配線４１１L2で、第１導体配線４０４ｂと、第２負荷トランジスタＴp2の第３半導体凸部４０３ｃに設けられたドレイン領域と、第２半導体凸部４０３ｄに設けられた第２駆動トランジスタＴd2及び第２転送トランジスタＴt2に共通のソース／ドレイン領域とが接続され、他方のローカル配線を構成する埋め込み導体配線４１１L1で、第２導体配線４０４ｃと、第１負荷トランジスタＴp1の第４半導体凸部４０３ｂに設けられたドレイン領域と、第１半導体凸部４０３ａに設けられた第１駆動トランジスタＴd1及び第１転送トランジスタＴt1に共通のソース／ドレイン領域とが接続されている。すなわち、前記フリップフロップ回路の一対の入出力端子間を交差結合する一対のローカル配線Ｌ1、Ｌ2がそれぞれ埋め込み導体配線４１１L1、４１１L2で構成されている。
【００８０】
また、この実施形態において、転送トランジスタＴt1、Ｔt2の他方のソース／ドレイン領域にはそれぞれ埋め込み導体配線４１１a1、４１１d1が接続され、これら埋め込み導体配線４１１a1、４１１d1にはそれぞれビット線ＢＬに通じるプラグが接続されている。また、転送トランジスタＴt1、Ｔt2のゲート電極を構成する導体配線４０４ａ、４０４ｄにはそれぞれワード線ＷＬに通じるプラグが接続されている。第１及び第２負荷トランジスタＴp1、Ｔp2のソース領域にはそれぞれ埋め込み導体配線４１１b、４１１cが接続され、これら埋め込み導体配線４１１b、４１１cにはそれぞれ供給電源Ｖddに通じるプラグが接続されている。そして、第１及び第２駆動トランジスタＴd1、Ｔd2のソース領域にはそれぞれ埋め込み導体配線４１１a2、４１１d2が接続され、これら埋め込み導体配線４１１a2、４１１d2にはグランドＧＮＤへ通じるプラグが接続されている。
【００８１】
このような構成によれば、高密度配線が可能であり、また余分な追加工程を行うことなくローカル配線を形成することができる。また、複数のＦｉｎ型ＭＩＳＦＥＴをそれぞれ構成する半導体凸部が互いに平行配置されている場合は、ラインアンドスペース状に半導体凸部をパターニングすればよいため、幅Ｗが細い半導体凸部であっても容易に且つ精度よく形成することができる。
【００８２】
本発明は、Ｆｉｎ型ＭＩＳＦＥＴが平面型ＭＩＳＦＥＴと同一基板上に形成される場合においても適用できる。さらに、Ｆｉｎ型ＭＩＳＦＥＴと平面型ＭＩＳＦＥＴとの電気的接続にも、本発明による埋め込み導体配線を使用することができる。図２５に一例を示す。図２５（ａ）〜（ｃ）はそれぞれ図４（ａ）〜（ｃ）に対応する断面位置における構造を示す。
【００８３】
図２５の例では、図４に示すＦｉｎ型ＭＩＳＦＥＴを構成する半導体凸部４０３の一方に代えて、幅広の半導体凸部４０３ｐが形成されている。この幅広の半導体凸部４０３ｐはその上面に主なチャネルが形成され、平面型ＭＩＳＦＥＴを構成している。このような平面型ＭＩＳＦＥＴは、集積回路の入出力部やアナログ部に好適に使用できる。なお、この例では、平面型ＭＩＳＦＥＴを形成しやすいようにキャップ絶縁膜４０８を設けていない。また、平面型ＭＩＳＦＥＴのゲート電極４０４ｐは、Ｆｉｎ型ＭＩＳＦＥＴのゲート電極４０４とは分離して設けられている。
【００８４】
図２５の例では、埋め込み導体配線４１１は、Ｆｉｎ型ＭＩＳＦＥＴの半導体凸部４０３の一方のソース／ドレインと、平面型ＭＩＳＦＥＴの幅広半導体凸部４０３ｐの一方のソース／ドレインとに接続されている。このようにＦｉｎ型ＭＩＳＦＥＴに用いられる埋め込み導体配線を、平面型ＭＩＳＦＥＴに対しても適用することで、Ｆｉｎ型ＭＩＳＦＥＴと平面型ＭＩＳＦＥＴとの構造およびプロセスを共通化でき、Ｆｉｎ型ＭＩＳＦＥＴと平面型ＭＩＳＦＥＴを混在させた集積回路の高密度化および低コスト化を図ることができる。
【００８５】
なお、図２５の例は、ＳＯＩ基板を用い、半導体凸部４０３がベース絶縁膜上の半導体層で形成される構造を示しているが、バルク基板を用いて半導体凸部がその基板の一部で構成される構造にも適用できる。
【００８６】
以上に説明した素子構造において、ベース絶縁膜の材料としては、所望の絶縁性を有するものであれば特に制限はなく、例えばＳｉＯ２、Ｓｉ３Ｎ４、ＡｌＮ、アルミナ等の金属酸化物や、有機絶縁材料を挙げることができる。半導体凸部を形成する半導体としては単結晶シリコンを好適に用いることができる。
【００８７】
また、本発明においては、ベース絶縁膜下の基板としてシリコン基板を好適に用いることができるが、ベース絶縁膜下の半導体基板の一部で半導体凸部を構成する場合を除き、半導体凸部の下に絶縁体があれば本発明を構成することができる。例えば、ＳＯＳ（シリコン・オン・サファイア、シリコン・オン・スピネル）のように、半導体層下の絶縁体自体が支持基板となる構造を挙げることができる。絶縁性の支持基板としては、上記ＳＯＳの他、石英やＡｌＮ基板が挙げられる。ＳＯＩの製造技術（貼り合わせ工程および薄膜化工程）によってこれらの支持基板上に半導体層を設けることができる。
【００８８】
本発明におけるゲート電極の材料としては、所望の導電率及び仕事関数を持つ導電体を用いることができ、例えば不純物が導入された多結晶シリコン、多結晶ＳｉＧｅ、多結晶Ｇｅ、多結晶ＳｉＣ等の不純物導入半導体、Ｍｏ、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｒｅ、Ｒｕ等の金属、ＴｉＮ、ＴａＮ、ＨｆＮ、ＷＮ等の金属窒化物、コバルトシリサイド、ニッケルシリサイド、白金シリサイド、エルビウムシリサイド等のシリサイド化合物が挙げられる。また、ゲート電極の構造は、単層膜の他、半導体と金属膜との積層膜、金属膜同士の積層膜、半導体とシリサイド膜との積層膜等の積層構造を用いることができる。
【００８９】
本発明におけるゲート絶縁膜としては、ＳｉＯ２膜、ＳｉＯＮ膜を用いることができる他、いわゆる高誘電体絶縁膜（Ｈｉｇｈ−Ｋ膜）を用いてもよい。Ｈｉｇｈ−Ｋ膜としては、例えば、Ｔａ２Ｏ５膜、Ａｌ２Ｏ３膜、Ｌａ２Ｏ３膜、ＨｆＯ２膜、ＺｒＯ２膜等の金属酸化膜、ＨｆＳｉＯ、ＺｒＳｉＯ、ＨｆＡｌＯ、ＺｒＡｌＯ等の組成式で示される複合金属酸化物を挙げることができる。また、ゲート絶縁膜は積層構造を有していてもよく、例えばシリコン等の半導体層に、ＳｉＯ２やＨｆＳｉＯ等のシリコン含有酸化膜を形成し、その上にＨｉｇｈ−Ｋ膜を設けた積層膜を挙げることができる。
【００９０】
以下、本発明の半導体装置の製造方法について例を挙げて説明する。
【００９１】
まず、シリコン基板上にＳｉＯ２からなる埋め込み絶縁膜（ベース絶縁膜）を有し、その上に単結晶シリコンからなる半導体層を有するＳＯＩ基板を用意する。そして、このＳＯＩ基板の半導体層上に犠牲酸化膜を形成し、この犠牲酸化膜を介してチャネル形成領域のための不純物をイオン注入する。次いで、犠牲酸化膜を除去した後、半導体層上にキャップ絶縁膜形成用の絶縁膜を形成する。なお、上記したイオン注入、犠牲酸化膜の形成と除去とは適宜省略することができる。
【００９２】
次に、フォトリソグラフィとドライエッチングにより、半導体層とその上に形成された絶縁膜とをパターニングして、半導体凸部を形成する。次いで、半導体凸部表面（側面）にゲート絶縁膜を形成する。
【００９３】
なお、半導体凸部上面にキャップ絶縁膜を形成しない場合、フォトリソグラフィの適用前に前記絶縁膜を除去してもよい。また、前記絶縁膜と半導体層とを連続してパターニングする代わりに、まずフォトリソグラフィにより前記絶縁膜をパターニングし、レジストマスクを除去した後、前記パターニングされた絶縁膜をマスク（ハードマスク）として前記半導体層をパターニングしてもよい。
【００９４】
また、半導体凸部の形成後、ゲート絶縁膜の形成前に、ベース絶縁膜を異方的（下方向）にエッチングすることでπゲート構造を形成し、等方的（下方向と横方向）にエッチングすることでΩゲート構造またはＧＡＡゲート構造を形成することができる。
【００９５】
次に、多結晶シリコン膜を全面に形成し、これをパターニングしてゲート電極用の配線パターンを形成する。次いで、基板平面に対して斜め方向から不純物のイオン注入を行って、この配線パターンに導電性を付与するとともに半導体凸部にソース／ドレイン領域を形成する。この時点の構成を図１５に示す。図１５（ａ）は平面図、図１５（ｂ）はＡ−Ａ’線断面図、図１５（ｃ）はＢ−Ｂ’線断面図、図１５（ｄ）はＣ−Ｃ’線断面図であり、これらの図中の符号は図４中の符号と対応する。
【００９６】
次に、全面に層間絶縁膜４１０を形成し、化学的機械的研磨（ＣＭＰ）法により表面を研磨して平坦化する。
【００９７】
次に、フォトリソグラフィとドライエッチングにより、結合しようとする導電部（半導体凸部）が露出するように溝４３０を形成する。このとき、溝内のキャップ絶縁膜４０８も除去して半導体凸部４０３の表面を露出させる。この時点の構成を図１６に示す。図１６（ａ）は平面図、図１６（ｂ）はＡ−Ａ’線断面図、図１６（ｃ）はＢ−Ｂ’線断面図、図１６（ｄ）はＣ−Ｃ’線断面図であり、これらの図中の符号は図４中の符号と対応する。
【００９８】
次に、溝４３０内を被覆するように下地膜４３１をＣＶＤ（Chemical Vapor Deposition）やＰＶＤ（Physical Vapor Deposition）等により全面に形成し、次いで導電体をＣＶＤ等により溝内を埋め込むように堆積する。続いて、ＣＭＰ法により、溝内部以外の下地膜および導電体膜を除去して表面を平坦化し、埋め込み導体配線４１１を形成する。この時点の構成を図１７に示す。図１７（ａ）はＢ−Ｂ’線断面図、図１７（ｂ）はＣ−Ｃ’線断面図であり、これらの図中の符号は図１６中の符号に対応する。なお、下地膜４３１と半導体凸部４０３とをシリサイド化反応させ、接触抵抗を下げることができる。このシリサイド化反応を行う場合は、半導体凸部におけるチャネル長方向の導電性の観点から、半導体凸部の芯部に未反応部分（単結晶シリコンなどの半導体）を残すことが好ましい。
【００９９】
次に、公知の方法によって、図４又は図５に示すように、プラグを介して或いは直接に埋め込み導体配線４１１と結合する上層配線４２２を設けることができる。プラグは、ＷやＣｕを用いて形成することができ、上層配線はＣｕやＡｌを用いて形成することができる。
【０１００】
前述の図７（ｂ）に示す構造は、上記の溝４３０の形成工程において、ベース絶縁膜４０２を彫り込むまでドライエッチングを行い、形成された溝内に導電体を埋め込むことにより得ることができる。また、図７（ａ）に示す構造は、ベース絶縁膜４０２を彫り込むまで異方性ドライエッチングを行って溝を形成した後、等方性ドライエッチングあるいはウェットエッチングを行い、溝内における半導体凸部下部の絶縁膜をさらに除去し、そこへ導電体が埋め込まれるように溝内に導電体を埋め込むことにより形成することができる。
【０１０１】
以上に説明したプロセスにおいて、次の工程を加えることにより、ゲート電極の側面にサイドウォールを設けることもできる。
【０１０２】
ゲート電極用配線パターンの形成後、全面にサイドウォール形成用の絶縁膜をゲート電極を埋設できる厚さに設け、ＣＭＰ法により表面を平坦化する。次いで、ゲート電極用配線パターンのゲート長方向の幅より広い幅を持つレジストパターンを当該配線パターンに重なるように絶縁膜上に設け、このレジストパターンをマスクとして絶縁膜を選択的に除去する。このとき、半導体凸部上のキャップ絶縁膜も選択的に除去される。これにより、図１８に示すように、ゲート電極用配線パターン４０４の側面に当該絶縁膜からなるサイドウォール４４０を設けることができる。図１８（ａ）は平面図、図１８（ｂ）はＢ−Ｂ’線断面図、図１８（ｃ）はＣ−Ｃ’線断面図であり、これらの図中の符号は図４中の符号と対応する。不純物のイオン注入は、このサイドウォールの形成工程の前後に行ってもよく、この場合、サイドウォール下に比較的低濃度の不純物拡散層を設けることができ、いわゆるＬＤＤ（Lightly doped drain）構造を形成することができる。
【０１０３】
サイドウォールは次の方法によっても形成することができる。ゲート電極用配線パターンの形成後、全面にサイドウォール形成用の絶縁膜を凹凸の上面にも側面にも同等の厚さだけ堆積されるように薄く設け、これを異方性のエッチングにより上下方向にのみ削り戻す（エッチバックする）。このサイドウォールの形成法は従来の平面型ＭＩＳＦＥＴの製造に用いられる手法と同様であるが、この方法では半導体凸部の側面にもサイドウォールが形成される場合がある。これを防ぐため、ゲート電極を充分厚くしたうえで、半導体凸部の側面にサイドウォールが残らないように充分にエッチバックを行うことが望ましい。
【０１０４】
さらに、上記のようにしてサイドウォールを形成し、不純物のイオン注入を行った後に、半導体凸部表面に低抵抗化層を形成することができる。図１９に、図１８に示す工程に続いて、半導体凸部表面に低抵抗化層４５０を設けた時点の構造を示す。図１９（ａ）は平面図、図１９（ｂ）はＢ−Ｂ’線断面図、図１９（ｃ）はＣ−Ｃ’線断面図であり、これらの図中の符号は図１８中の符号と対応する。
【０１０５】
この低抵抗化層の形成により、半導体凸部（低抵抗化層を含む）の幅Ｗが広くなり接触面積が増大し、低抵抗化層自体の導電性と相俟って、当該半導体凸部と埋め込み導体配線との接触抵抗を低減することができる。さらに、半導体凸部のチャネル長方向の導電性を高めることができる。また、後に行う溝４３０の形成工程においてエッチングストッパとして利用することができる。この低抵抗化層は、ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ等の金属または金属化合物を半導体凸部の露出部にＣＶＤ法等により選択的に成長することで形成することができる。また、こうして成長した金属を、半導体凸部を構成するシリコンとシリサイド化反応させて接触抵抗の低減を図ってもよい。あるいは、この低抵抗化層は、Ｎｉ、Ｃｏ、Ｔｉ等をＰＶＤ法、ＣＶＤ法等により非選択的に成長させ、これをサリサイド化させる（半導体凸部の露出部において、この金属と半導体凸部を構成するシリコンとを自己整合的にシリサイド化反応させ、その後未反応の金属のみを除去する）ことによっても形成することができる。以上のシリサイド化を行う場合、半導体凸部におけるチャネル長方向の導電性の観点から、半導体凸部の芯部に未反応部分（単結晶シリコン）を残すことが好ましい。あるいは未反応部分を意図的になくすことで、ショットキー・ソース／ドレインを形成することもできる。
【０１０６】
上記低抵抗化層４５０を形成した後、全面に層間絶縁膜４１０を形成し、ＣＭＰ法により表面を平坦化する。次いで、フォトリソグラフィとドライエッチングにより、結合しようとする導電部（半導体凸部４０３）が露出するように溝４３０を形成する。この時点の構成を図２０に示す。図２０（ａ）は平面図、図２０（ｂ）はＡ−Ａ’線断面図、図２０（ｃ）はＢ−Ｂ’線断面図、図２０（ｄ）はＣ−Ｃ’線断面図であり、これらの図中の符号は図１９中の符号と対応する。次に、図２１に示すように、溝４３０内に下地膜４３１を介して導電体を埋め込んで埋め込み導体配線４１１を形成する。図２１（ａ）は平面図、図２１（ｂ）はＢ−Ｂ’線断面図、図２１（ｃ）はＣ−Ｃ’線断面図であり、これらの図中の符号は図２０中の符号に対応する。なお、低抵抗化層４５０は、溝４３０を形成した後に、溝内に露出する半導体凸部表面に設けてもよい。次に、公知の方法によって、図４又は図５に示すように、プラグを介して或いは直接に埋め込み導体配線４１１と結合する上層配線４２２を設けることができる。
【０１０７】
また、上述のプロセスにおいて、低抵抗化層４５０の形成前に、図２２に示すように、半導体凸部表面にＳｉエピタキシャル成長を行い、成長シリコン層４６０を設けることができる。図２２（ａ１）、（ｂ１）、（ｃ１）及び（ｄ１）は、図１８（ａ）におけるＢ−Ｂ’線による断面図であり、図２２（ａ２）、（ｂ２）、（ｃ２）及び（ｄ２）は、図１８（ａ）におけるＣ−Ｃ’線による断面図であり、これらの図中の符号は図１８の符号に対応する。この成長シリコン層４６０を設けることにより、半導体凸部の幅Ｗが広くなり接触面積が増大し、当該半導体凸部と埋め込み導体配線との接触抵抗を低減することができる。成長シリコン層４６０は、露出する半導体凸部の表面全体に設けてもよいが、半導体凸部の上端部の幅Ｗが広がるように形成すればよく、例えば図２２（ａ１）に示すように、当該半導体凸部の上面から相対する側面の少なくとも一部にわたって設けられていればよい。成長シリコン層４６０には、図２２（ｂ１）、（ｂ２）に示すように、導電性の確保のために不純物のイオン注入を行うことが好ましい。次に、半導体凸部の少なくとも上面に低抵抗化層４５０を設ける。成長シリコン層４６０により半導体凸部の幅Ｗが十分に広くなっている場合は、例えば図２２（ｃ１）、（ｃ２）に示すように、半導体凸部の上面のみに低抵抗化層４５０を設けるだけでも十分な接触抵抗の低減効果を得ることができる。この場合、スパッタリング法によりＮｉ、Ｃｏ、Ｔｉ等の金属を半導体凸部の上面に堆積し、次いでサリサイド化を行うことにより低抵抗化層４５０を容易に形成することができる。次に、全面に層間絶縁膜４１０を形成し、ＣＭＰ法により表面を平坦化する。次いで、フォトリソグラフィとドライエッチングにより、結合しようとする導電部（半導体凸部）が露出するように溝４３０を形成する。次に、図２２（ｄ１）、（ｄ２）に示すように、溝４３０内に下地膜４３１を介して導電体を埋め込んで埋め込み導体配線４１１を形成する。次に、公知の方法によって、図４又は図５に示すように、プラグを介して或いは直接に埋め込み導体配線４１１と結合する上層配線４２２を設けることができる。なお、この成長シリコン層４６０は、層間絶縁膜４１０及び溝４３０を形成した後、この溝内に露出する半導体凸部表面に設けてもよく、続いて低抵抗化層４５０を形成することができる。また、層間絶縁膜４１０の形成前に、成長シリコン層４６０を半導体凸部の表面全体に設け、さらに低抵抗層４５０を半導体凸部の表面全体に設けることで、図１９（ｂ）と同様の形状を得るようにしてもよい。
【特許請求の範囲】
【請求項１】
基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタ、
このトランジスタを含む基体上に設けられた層間絶縁膜、及び
この層間絶縁膜に形成された溝に導電体が埋め込まれてなる埋め込み導体配線を有し、
この埋め込み導体配線は、前記半導体凸部のソース／ドレイン領域と、前記層間絶縁膜下の他の導電部とを結合することを特徴とする半導体装置。
【請求項２】
前記埋め込み導体配線は、前記半導体凸部のソース／ドレイン領域と、前記層間絶縁膜下の他の導電部とに接続され、且つ前記層間絶縁膜の上面と同一平面にある上面、及び前記ソース／ドレイン領域との接続部における半導体凸部上面より下方にある下面を有する請求項１記載の半導体装置。
【請求項３】
前記埋め込み導体配線は、前記ソース／ドレイン領域との接続部において、当該半導体凸部の相対する両側面に接触している請求項１又は２記載の半導体装置。
【請求項４】
前記ＭＩＳ型電界効果トランジスタとして、第１のトランジスタ及び第２のトランジスタを有し、
前記埋め込み導体配線は、第１のトランジスタのソース／ドレイン領域と、前記の他の導電部として第２のトランジスタのゲート電極又はソース／ドレイン領域とに接続されている請求項１、２又は３記載の半導体装置。
【請求項５】
前記ＭＩＳ型電界効果トランジスタとして、基体平面に対して突出した複数の半導体凸部と、これら複数の半導体凸部に跨って設けられ各半導体凸部の上部から相対する両側面上に延在する導体配線で構成されるゲート電極と、このゲート電極と各半導体凸部の間に介在するゲート絶縁膜と、各半導体凸部に設けられたソース／ドレイン領域とを有するトランジスタを有し、
前記埋め込み導体配線は、当該トランジスタにおいて、一の半導体凸部のソース／ドレイン領域と、前記の他の導電部として他の半導体凸部のソース／ドレイン領域とに接続されている請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記複数の半導体凸部が互いに平行配列している請求項５記載の半導体装置。
【請求項７】
前記埋め込み導体配線が、プラグを介してまたは直接に上層配線と接続されている請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記埋め込み導体配線と前記ソース／ドレイン領域との接続部は、金属又は金属化合物からなる低抵抗化層を介して接続されている請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記半導体凸部は、基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが、少なくとも当該半導体凸部のソース／ドレイン領域と前記埋め込み導体配線との接続部において、ゲート電極下の部分の幅Ｗより広い部分を有する請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記ＭＩＳ型電界効果トランジスタとして、ＣＭＯＳインバータを構成する第１導電型トランジスタ及び第２導電型トランジスタを有し、
第１導電型トランジスタ及び第２導電型トランジスタのゲート電極が共通の導体配線で構成され、この導体配線は入力部へ導通され、
前記埋め込み導体配線が、第１導電型トランジスタのドレイン領域と第２導電型トランジスタのドレイン領域とに接続され、出力部へ導通されている請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
一対の第１及び第２駆動トランジスタ、一対の第１及び第２負荷トランジスタ及び一対の第１及び第２転送トランジスタを備えたＳＲＡＭセル単位を有する半導体装置であって、
前記の各トランジスタは、基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース／ドレイン領域とを有し、
前記の各トランジスタを構成する半導体凸部は、その長手方向が第１方向に沿って配置され、
第１駆動トランジスタ及び第１転送トランジスタは共通の第１半導体凸部を有し、第２駆動トランジスタ及び第２転送トランジスタは共通の第２半導体凸部を有し、第１負荷トランジスタは第１半導体凸部と隣り合う第３半導体凸部を有し、第２負荷トランジスタは第２半導体凸部に隣り合う第４半導体凸部を有し、
第１駆動トランジスタ及び第１負荷トランジスタのゲート電極は共通の第１導体配線で構成され、第２駆動トランジスタ及び第２負荷トランジスタのゲート電極は共通の第２導体配線で構成され、これらの導体配線はその長手方向が第１方向に垂直な第２方向に沿って配置されていることを特徴とする半導体装置。
【請求項１２】
前記のＳＲＡＭセル単位を含む基体上に設けられた層間絶縁膜、
第１導体配線と、第２負荷トランジスタのドレイン領域と、第２駆動トランジスタのドレイン領域と、第２転送トランジスタのソース／ドレイン領域とに接続され、前記層間絶縁膜に形成された第１埋め込み導体配線、及び
第２導体配線と、第１負荷トランジスタのドレイン領域と、第１駆動トランジスタのドレイン領域と、第１転送トランジスタのソース／ドレイン領域とに接続され、前記層間絶縁膜に形成された第２埋め込み導体配線を有する請求項１１記載の半導体装置。
【請求項１３】
第１及び第２埋め込み導体配線はそれぞれ、前記層間絶縁膜の上面と同一平面にある上面、並びに前記ソース領域及びソース／ドレイン領域との接続部における半導体凸部上面より下方にある下面を有する請求項１２記載の半導体装置。
【請求項１４】
第１及び第２埋め込み導体配線は、前記ソース領域及びソース／ドレイン領域との接続部において、当該半導体凸部の相対する両側面に接触している請求項１２又は１３記載の半導体装置。
【請求項１５】
前記のトランジスタとして、基体平面に対して突出した複数の半導体凸部と、これら複数の半導体凸部に跨って設けられ各半導体凸部の上部から相対する両側面上に延在する導体配線で構成されるゲート電極と、このゲート電極と各半導体凸部の間に介在するゲート絶縁膜と、各半導体凸部に設けられたソース／ドレイン領域とを有するトランジスタを有する請求項１１〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置の製造方法であって、
前記ＭＩＳ型電界効果トランジスタを形成する工程と、前記半導体凸部を埋め込むように層間絶縁膜を形成する工程と、この層間絶縁膜に溝を形成して当該溝内に前記半導体凸部のソース／ドレイン領域および当該ソース／ドレイン領域と導通しようとする他の導電部のそれぞれ少なくとも一部を露出させる工程と、前記溝に導電体を埋め込んで前記ソース／ドレイン領域と前記の他の導電部とに接続される埋め込み導体配線を形成する工程とを有する半導体装置の製造方法。
【請求項１７】
前記の他の導電部は、他のトランジスタのゲート電極又はソース／ドレイン領域である請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記ＭＩＳ型電界効果トランジスタは、基体平面に対して突出した複数の半導体凸部と、これら複数の半導体凸部に跨って設けられ各半導体凸部の上部から相対する両側面上に延在する導体配線で構成されるゲート電極と、このゲート電極と各半導体凸部の間に介在するゲート絶縁膜と、各半導体凸部に設けられたソース／ドレイン領域とを有し、
前記溝の形成工程において、互いに導通しようとする半導体凸部のソース／ドレイン領域のそれぞれ少なくとも一部を露出させ、当該溝に導電体を埋め込んで、当該トランジスタにおける一の半導体凸部のソース／ドレイン領域と他の半導体凸部のソース／ドレイン領域とに接続される埋め込み導体配線を形成する請求項１６又は１７記載の半導体装置の製造方法。
【請求項１９】
前記層間絶縁膜を形成する前に、前記半導体凸部の表面にＳｉエピタキシャル成長を行う工程を有する請求項１６、１７又は１８記載の半導体装置の製造方法。
【請求項２０】
前記層間絶縁膜を形成する前に、前記半導体凸部に金属または金属化合物からなる低抵抗化層を形成する工程を有する請求項１６〜１９のいずれか一項に記載の半導体装置の製造方法。
【請求項２１】
前記溝を形成した後に、当該溝内で露出する半導体凸部の表面にＳｉエピタキシャル成長を行う工程を有する請求項１６、１７又は１８記載の半導体装置の製造方法。
【請求項２２】
前記溝を形成した後に、当該溝内で露出する前記半導体凸部に金属または金属化合物からなる低抵抗化層を形成する工程を有する請求項１６〜１９、２１のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタ、
このトランジスタを含む基体上に設けられた層間絶縁膜、及び
この層間絶縁膜に形成された溝に導電体が埋め込まれてなる埋め込み導体配線を有し、
この埋め込み導体配線は、前記半導体凸部のソース／ドレイン領域と、前記層間絶縁膜下の他の導電部とを結合することを特徴とする半導体装置。
【請求項２】
前記埋め込み導体配線は、前記半導体凸部のソース／ドレイン領域と、前記層間絶縁膜下の他の導電部とに接続され、且つ前記層間絶縁膜の上面と同一平面にある上面、及び前記ソース／ドレイン領域との接続部における半導体凸部上面より下方にある下面を有する請求項１記載の半導体装置。
【請求項３】
前記埋め込み導体配線は、前記ソース／ドレイン領域との接続部において、当該半導体凸部の相対する両側面に接触している請求項１又は２記載の半導体装置。
【請求項４】
前記ＭＩＳ型電界効果トランジスタとして、第１のトランジスタ及び第２のトランジスタを有し、
前記埋め込み導体配線は、第１のトランジスタのソース／ドレイン領域と、前記の他の導電部として第２のトランジスタのゲート電極又はソース／ドレイン領域とに接続されている請求項１、２又は３記載の半導体装置。
【請求項５】
前記ＭＩＳ型電界効果トランジスタとして、基体平面に対して突出した複数の半導体凸部と、これら複数の半導体凸部に跨って設けられ各半導体凸部の上部から相対する両側面上に延在する導体配線で構成されるゲート電極と、このゲート電極と各半導体凸部の間に介在するゲート絶縁膜と、各半導体凸部に設けられたソース／ドレイン領域とを有するトランジスタを有し、
前記埋め込み導体配線は、当該トランジスタにおいて、一の半導体凸部のソース／ドレイン領域と、前記の他の導電部として他の半導体凸部のソース／ドレイン領域とに接続されている請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記複数の半導体凸部が互いに平行配列している請求項５記載の半導体装置。
【請求項７】
前記埋め込み導体配線が、プラグを介してまたは直接に上層配線と接続されている請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記埋め込み導体配線と前記ソース／ドレイン領域との接続部は、金属又は金属化合物からなる低抵抗化層を介して接続されている請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記半導体凸部は、基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが、少なくとも当該半導体凸部のソース／ドレイン領域と前記埋め込み導体配線との接続部において、ゲート電極下の部分の幅Ｗより広い部分を有する請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記ＭＩＳ型電界効果トランジスタとして、ＣＭＯＳインバータを構成する第１導電型トランジスタ及び第２導電型トランジスタを有し、
第１導電型トランジスタ及び第２導電型トランジスタのゲート電極が共通の導体配線で構成され、この導体配線は入力部へ導通され、
前記埋め込み導体配線が、第１導電型トランジスタのドレイン領域と第２導電型トランジスタのドレイン領域とに接続され、出力部へ導通されている請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
一対の第１及び第２駆動トランジスタ、一対の第１及び第２負荷トランジスタ及び一対の第１及び第２転送トランジスタを備えたＳＲＡＭセル単位を有する半導体装置であって、
前記の各トランジスタは、基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース／ドレイン領域とを有し、
前記の各トランジスタを構成する半導体凸部は、その長手方向が第１方向に沿って配置され、
第１駆動トランジスタ及び第１転送トランジスタは共通の第１半導体凸部を有し、第２駆動トランジスタ及び第２転送トランジスタは共通の第２半導体凸部を有し、第１負荷トランジスタは第１半導体凸部と隣り合う第３半導体凸部を有し、第２負荷トランジスタは第２半導体凸部に隣り合う第４半導体凸部を有し、
第１駆動トランジスタ及び第１負荷トランジスタのゲート電極は共通の第１導体配線で構成され、第２駆動トランジスタ及び第２負荷トランジスタのゲート電極は共通の第２導体配線で構成され、これらの導体配線はその長手方向が第１方向に垂直な第２方向に沿って配置されていることを特徴とする半導体装置。
【請求項１２】
前記のＳＲＡＭセル単位を含む基体上に設けられた層間絶縁膜、
第１導体配線と、第２負荷トランジスタのドレイン領域と、第２駆動トランジスタのドレイン領域と、第２転送トランジスタのソース／ドレイン領域とに接続され、前記層間絶縁膜に形成された第１埋め込み導体配線、及び
第２導体配線と、第１負荷トランジスタのドレイン領域と、第１駆動トランジスタのドレイン領域と、第１転送トランジスタのソース／ドレイン領域とに接続され、前記層間絶縁膜に形成された第２埋め込み導体配線を有する請求項１１記載の半導体装置。
【請求項１３】
第１及び第２埋め込み導体配線はそれぞれ、前記層間絶縁膜の上面と同一平面にある上面、並びに前記ソース領域及びソース／ドレイン領域との接続部における半導体凸部上面より下方にある下面を有する請求項１２記載の半導体装置。
【請求項１４】
第１及び第２埋め込み導体配線は、前記ソース領域及びソース／ドレイン領域との接続部において、当該半導体凸部の相対する両側面に接触している請求項１２又は１３記載の半導体装置。
【請求項１５】
前記のトランジスタとして、基体平面に対して突出した複数の半導体凸部と、これら複数の半導体凸部に跨って設けられ各半導体凸部の上部から相対する両側面上に延在する導体配線で構成されるゲート電極と、このゲート電極と各半導体凸部の間に介在するゲート絶縁膜と、各半導体凸部に設けられたソース／ドレイン領域とを有するトランジスタを有する請求項１１〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在するゲート絶縁膜と、前記半導体凸部に設けられたソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置の製造方法であって、
前記ＭＩＳ型電界効果トランジスタを形成する工程と、前記半導体凸部を埋め込むように層間絶縁膜を形成する工程と、この層間絶縁膜に溝を形成して当該溝内に前記半導体凸部のソース／ドレイン領域および当該ソース／ドレイン領域と導通しようとする他の導電部のそれぞれ少なくとも一部を露出させる工程と、前記溝に導電体を埋め込んで前記ソース／ドレイン領域と前記の他の導電部とに接続される埋め込み導体配線を形成する工程とを有する半導体装置の製造方法。
【請求項１７】
前記の他の導電部は、他のトランジスタのゲート電極又はソース／ドレイン領域である請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記ＭＩＳ型電界効果トランジスタは、基体平面に対して突出した複数の半導体凸部と、これら複数の半導体凸部に跨って設けられ各半導体凸部の上部から相対する両側面上に延在する導体配線で構成されるゲート電極と、このゲート電極と各半導体凸部の間に介在するゲート絶縁膜と、各半導体凸部に設けられたソース／ドレイン領域とを有し、
前記溝の形成工程において、互いに導通しようとする半導体凸部のソース／ドレイン領域のそれぞれ少なくとも一部を露出させ、当該溝に導電体を埋め込んで、当該トランジスタにおける一の半導体凸部のソース／ドレイン領域と他の半導体凸部のソース／ドレイン領域とに接続される埋め込み導体配線を形成する請求項１６又は１７記載の半導体装置の製造方法。
【請求項１９】
前記層間絶縁膜を形成する前に、前記半導体凸部の表面にＳｉエピタキシャル成長を行う工程を有する請求項１６、１７又は１８記載の半導体装置の製造方法。
【請求項２０】
前記層間絶縁膜を形成する前に、前記半導体凸部に金属または金属化合物からなる低抵抗化層を形成する工程を有する請求項１６〜１９のいずれか一項に記載の半導体装置の製造方法。
【請求項２１】
前記溝を形成した後に、当該溝内で露出する半導体凸部の表面にＳｉエピタキシャル成長を行う工程を有する請求項１６、１７又は１８記載の半導体装置の製造方法。
【請求項２２】
前記溝を形成した後に、当該溝内で露出する前記半導体凸部に金属または金属化合物からなる低抵抗化層を形成する工程を有する請求項１６〜１９、２１のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【国際公開番号】ＷＯ２００５／０３６６５１
【国際公開日】平成１７年４月２１日（２００５．４．２１）
【発行日】平成１８年１２月２８日（２００６．１２．２８）
【国際特許分類】
【出願番号】特願２００５−５１４５５３（Ｐ２００５−５１４５５３）
【国際出願番号】ＰＣＴ／ＪＰ２００４／０１４２４３
【国際出願日】平成１６年９月２９日（２００４．９．２９）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【国際公開日】平成１７年４月２１日（２００５．４．２１）
【発行日】平成１８年１２月２８日（２００６．１２．２８）
【国際特許分類】
【国際出願番号】ＰＣＴ／ＪＰ２００４／０１４２４３
【国際出願日】平成１６年９月２９日（２００４．９．２９）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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