改善されたセル安定性及び性能のためのハイブリッド・バルク−ＳＯＩ６Ｔ−ＳＲＡＭセル
【課題】 改善されたセル安定性及び性能を示すハイブリッド・バルクＳＯＩ ６Ｔ ＳＴＲＡＭセルを提供すること。
【解決手段】 本発明は、同じ結晶配向又は異なる結晶配向を有するＳＯＩ領域及びバルク−Ｓｉ領域を含む基板と、バルク−Ｓｉ領域からＳＯＩ領域を分離する分離領域と、ＳＯＩ領域内に配置された少なくとも１つの第１デバイス及びバルク−Ｓｉ領域内に配置された少なくとも１つの第２デバイスとを含む、６Ｔ−ＳＲＡＭ半導体構造体を提供する。ＳＯＩ領域は、絶縁層の上にシリコン層を有する。バルク−Ｓｉ領域はさらに、第２デバイスの下にあるウェル領域と、浮遊体効果を安定化させる、ウェル領域へのコンタクトとを含む。ウェル・コンタクトはまた、バルク−Ｓｉ領域内のＦＥＴの閾値電圧を制御して、ＳＯＩ領域のＦＥＴ及びバルク−Ｓｉ領域のＦＥＴの組み合わせから構築されたＳＲＡＭセルのパワー及び性能を最適化するためにも用いられる。
【解決手段】 本発明は、同じ結晶配向又は異なる結晶配向を有するＳＯＩ領域及びバルク−Ｓｉ領域を含む基板と、バルク−Ｓｉ領域からＳＯＩ領域を分離する分離領域と、ＳＯＩ領域内に配置された少なくとも１つの第１デバイス及びバルク−Ｓｉ領域内に配置された少なくとも１つの第２デバイスとを含む、６Ｔ−ＳＲＡＭ半導体構造体を提供する。ＳＯＩ領域は、絶縁層の上にシリコン層を有する。バルク−Ｓｉ領域はさらに、第２デバイスの下にあるウェル領域と、浮遊体効果を安定化させる、ウェル領域へのコンタクトとを含む。ウェル・コンタクトはまた、バルク−Ｓｉ領域内のＦＥＴの閾値電圧を制御して、ＳＯＩ領域のＦＥＴ及びバルク−Ｓｉ領域のＦＥＴの組み合わせから構築されたＳＲＡＭセルのパワー及び性能を最適化するためにも用いられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、より特定的には、同じ結晶配向又は異なる結晶配向のいずれかをもつ薄いシリコン・オン・インシュレータ（ＳＯＩ）及びバルク−Ｓｉ部分を有する基板の上に形成された、相補型金属酸化膜半導体（complementary metal oxide semiconductor、ＣＭＯＳ）デバイスのような集積半導体デバイスに関する。特に、本発明は、（１００）、（１１０）、又は（１１１）結晶面の表面のいずれかを有する半導体基板のＳＯＩ領域及びバルク−Ｓｉ領域上に、ｎＦＥＴ及びｐＦＥＴデバイスを形成する。基板のバルク−Ｓｉ領域はまた、一般にＳＯＩ基板を用いて形成されたデバイス内に存在する浮遊体効果が実質的にないデバイスを提供するように処理することもできる。より具体的には、本発明は、改善された安定性及び性能を有する６Ｔ−ＳＲＡＭ（sixtransistor static random access memory、６トランジスタ型静的ランダム・アクセス・メモリ）セルに関する。
【背景技術】
【０００２】
シリコン・オン・インシュレータ（ＳＯＩ）デバイスは、より従来型の半導体デバイスに優る幾つかの利点を提供する。例えば、ＳＯＩデバイスは、同様のタスクを実行する他のタイプのデバイスより低い電力消費要件を有することがある。ＳＯＩデバイスはまた、非ＳＯＩデバイスより低い寄生容量を有することもある。このことは、結果として得られる回路についてのより速いスイッチング時間につながる。さらに、回路デバイスがＳＯＩ製造プロセスを用いて製造されるときに、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスによって示されることが多い「ラッチアップ」現象を回避することができる。ＳＯＩデバイスはまた、イオン化放射の悪影響を受けにくく、それゆえ、イオン化放射が動作エラーを引き起こし得る用途において信頼性がより高くなる傾向がある。
【０００３】
一部のＳＯＩ回路における欠点は、浮遊体効果である。ＳＯＩデバイスの付加的な分離のために、ボディ・ノード又はウェル・ノードは、一般に接触されない。主として、ＳＯＩ ＣＭＯＳにおいて、ボディ連結構造を用いて、浮遊体ノードへのコンタクトを付加することができるが、このことにより、寄生抵抗及び寄生容量がもたらされ、適応ウェル・バイアシングの好ましい影響が打ち消される。
【０００４】
多くのデジタル回路の場合、この影響を無視することができる。しかしながら、浮遊体から生じるトレランス問題のために、一般に用いられる６Ｔ ＳＲＡＭセルのような特定の回路のアレイ・セル安定性が低下する。このことは、一般に、アレイ内のＦＥＴの閾値電圧（Ｖｔ）を線形に増大させることにより対処されるが、通常、全体のアレイ性能の低下という代償を払う。
【０００５】
最近の技術革新であるハイブリッド配向ＣＭＯＳ技術（hybrid orientation CMOS technology、ＨＯＴ）は、ＳＯＩ ｎＦＥＴ及びｐＦＥＴ、並びに、従来のバルクｎＦＥＴ及びｐＦＥＴの両方を用いる（例えば、非特許文献１、及び「Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ＣＭＯＳ ＳＯＩ Ｄｅｖｉｃｅｓ ｏｎ Ｈｙｂｒｉｄ Ｃｒｙｓｔａｌ Ｏｒｉｅｎｔｅｄ Ｓｕｂｓｔｒａｔｅｓ」という名称の、２００３年６月１７日に出願された特許文献１を参照されたい）。
【０００６】
さらに、ｎＦＥＴ及びｐＦＥＴデバイスのために、同じ結晶配向又は異なる結晶配向を用いることができる。異なる結晶配向の使用により、ｎＦＥＴ（シリコンにおいて、（１００）配向における最も高い移動度及び性能を有する）及びｐＦＥＴ（シリコンにおいて、（１１０）配向における最も高い移動度及び性能を有する）の性能を別個に最適化することが可能になる。さらに、（１１０）結晶面の上に形成されたｎＦＥＴデバイスは、減少したキャリア移動度及びスイッチング速度を有することが、当技術分野の中で知られている。ハイブリッド・バルク−ＳＯＩ ＣＭＯＳ又はハイブリッド配向（ＨＯＴ）バルク−ＳＯＩ ＣＭＯＳの可用性を用いる場合、アレイ・デバイスの一部をバルクＣＭＯＳ内に配置する機会が存在する。如何なる場合でも、セルの一部における浮遊体効果を排除することにより、Ｖｔを線形に増大させる必要性が減少し、より良好なセル安定性及び性能が与えられる。さらに、デバイスの一部についてのウェル領域へのコンタクトは、ウェル・ノード・バイアス値を調整することにより、この領域内のＦＥＴのＶｔ値を制御することができる適応ウェル・バイアシングの使用を可能にする（例えば、非特許文献２を参照されたい）。アレイにおいて、Ｖｔ値を動的に調整することで、プロセッサ・スリープ・モードにおける電力を低減させること（このモードにおけるＶｔ値を上げることによって）、又はアレイにアクセスされたときに性能を増大させること（このモードにおけるＶｔ値を下げることによって）が可能になる。
【０００７】
【特許文献１】米国特許出願番号第１０／２５０，２４１号明細書
【非特許文献１】Ｍ．Ｙａｎｇ他著、ＩＥＤＭ２００３、ｐ．４５３
【非特許文献２】Ｊ．Ｔｓｃｈａｎｚ他著、Ｊ．Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、２００２年、ｐ．１３９６
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記に鑑みて、適応ウェル・バイアシングが用いられる、改善されたセル安定性及び性能を示すハイブリッド・バルクＳＯＩ ６Ｔ ＳＴＲＡＭセルを提供する必要性がある。
【課題を解決するための手段】
【０００９】
本発明は、浮遊体効果を実質的に排除し、適応ウェル・バイアシングを用いるための手段を提供し、これによりウェル端子に適用されるバイアスを用いてバルク−Ｓｉ領域のＦＥＴの閾値電圧を制御するための手段が提供される、高度にドープされたウェル・ボディ・コンタクトを有するバルク−Ｓｉ領域内のＦＥＴと組み合わせて、電荷キャリアが部分的に又は完全に空乏化され得るデバイス・チャネルを有するＳＯＩ基板領域上の電界効果トランジスタ（ＦＥＴ）を含む６Ｔ ＳＲＡＭセルを提供するものである。
【００１０】
本発明は、ＨＯＴ構造体の使用を６Ｔ−ＳＲＡＭアレイ内のデバイスと組み合わせるものである。バルク−Ｓｉ領域内に配置されたデバイスのタイプについて、高度にドープされたウェルが生成され、接触される。次に、従来のＳＯＩ ６Ｔ−ＳＲＡＭセルにおけるようにＶｔ値を線形に増大させる必要性が排除されるので、バルク−Ｓｉ領域内に配置されたＦＥＴの浮遊体効果が排除され、アレイ性能及び安定性が改善される。さらに、ウェル・ノード又はボディ・ノードは、従来のバルクＣＭＯＳ領域内に配置されたデバイスに対して適応ウェル・バイアシング技術を実施するためにバイアスを適用するための手段を提供する。さらに、ウェルは単極であるので、適応ウェル・バイアシングを実施するために、ウェル間の漏れ又は容量の不利益が存在せず、そのことが、適応ウェル・バイアシングについての、従来のバルクＣＭＯＳスキームに優る大きな利点である。適応ウェル・バイアシングを用いて、アレイの電力消費を低減させることができ、又は回路の用途によって必要とされるアレイ性能を動的に増大させることができる。
【００１１】
大まかに言うと、本発明は、
同じ結晶配向又は異なる結晶配向を有するＳＯＩ領域及びバルク−Ｓｉ領域を含む基板と、
バルク−Ｓｉ領域からＳＯＩ領域を分離する分離領域と、
バルク−Ｓｉ領域の下にあるウェル領域、及びウェル領域へのコンタクトであって、コンタクトは、浮遊体効果を安定化させ、バイアス電圧の印加によりバルク−Ｓｉ領域内のＦＥＴの閾値電圧を調整するための手段を提供する、コンタクトと、
（ａ）バルク−Ｓｉ領域内に配置された２つのパスゲートｎＦＥＴデバイス、並びに、ＳＯＩ領域内に配置された２つのプルダウンｎＦＥＴデバイス及び２つのプルアップｐＦＥＴデバイス、（ｂ）バルク−Ｓｉ領域内に配置された２つのパスゲートｎＦＥＴデバイス及び２つのプルダウンｎＦＥＴデバイス、並びに、ＳＯＩ領域内に配置された２つのプルアップｐＦＥＴデバイス、（ｃ）バルク−Ｓｉ領域内に配置された２つのプルダウンｎＦＥＴデバイス、並びに、ＳＯＩ領域内に配置された２つのパスゲートｎＦＥＴデバイス及び２つのプルアップｐＦＥＴデバイス、及び（ｄ）バルク−Ｓｉ領域内に配置された２つのプルアップｐＦＥＴデバイス、並びに、ＳＯＩ領域内に配置された１つのプルダウンｎＦＥＴ及び１つのパスゲートｎＦＥＴからなる群から選択されるデバイス構成と
を含む、６Ｔ ＳＲＡＭセル構造体を提供するものである。
【００１２】
本発明によれば、基板のＳＯＩ領域は、デバイスに順方向のバイアスが適用されたとき、電荷キャリアが完全に又は部分的に空乏化され得る厚さを有するＳＯＩ層を含む。バルク−Ｓｉ領域は、少なくとも１つのレジスタ、キャパシタ、ダイオード、又はこれらの組み合わせをさらに含むことができる。
【００１３】
上記の構造体は、ウェハ接合、マスキング、エッチング、及び半導体層の再成長を含む方法を用いることによって提供することができる。具体的には、本発明の方法は、絶縁層によって分離された、同じ結晶配向又は異なる結晶配向を有する少なくとも第１半導体層及び第２半導体層を含む基板を準備するステップと、基板の一部を保護してＳＯＩ領域を定め、基板の別の部分を保護されないままに残し、基板の保護されない部分がバルク−Ｓｉ領域を定めるようにするステップと、基板の保護されない部分をエッチングして、第２半導体層の表面を露出させるステップと、第２半導体層の露出された表面上に、同じ結晶配向を有する半導体材料を再成長させるステップと、半導体材料を含む基板を平坦化して、第１半導体層の上面が半導体材料の上面と実質的に平坦になるようにするステップと、ＳＯＩ領域内に少なくとも１つの第１デバイスを形成し、バルク−Ｓｉ領域内の半導体材料上に少なくとも１つの第２デバイスを形成するステップと、を含む。特に、上述の群（ａ）〜（ｄ）から選択された１つのデバイス構成が処理される。
【００１４】
本発明によれば、バルク−Ｓｉ領域に第１の型のドーパントを注入してウェル領域を提供し、バルク−Ｓｉ領域の表面の上に少なくとも１つのゲート領域を形成し、第２の型のドーパントを用いて少なくとも１つのゲート領域に隣接したソース及びドレイン領域を形成し、ウェル領域へのコンタクトであって、コンタクトは、浮遊体効果を安定化させ、バルク−Ｓｉ領域内のデバイスの閾値電圧を調整するために用い得るウェル・コンタクトを提供する、コンタクトを形成することによって、バルク−Ｓｉ領域内に第２デバイスを形成することができる。ウェル領域へのコンタクトを形成することは、バルク−Ｓｉ領域の表面の一部をエッチングして、ウェル領域へのビアを提供することと、ウェル領域へのビアを導電性材料で充填することと、を含む。
【００１５】
本発明によれば、６トランジスタ型静的ランダム・アクセス・メモリ（six transistor static random access memory、６Ｔ−ＳＲＡＭ）内の選択されたデバイスが、バルク−Ｓｉ領域内に配置され、他のトランジスタはＳＯＩ領域内に残される。具体的には、４つの場合が考えられる（上記の（ａ）〜（ｄ）を参照されたい）。第１の場合には、２つのパスゲートｎＦＥＴデバイス又はアクセス・デバイスだけが、バルク−Ｓｉ領域内に配置される。第２の場合には、２つのパスゲートｎＦＥＴデバイス及び２つのプルダウンｎＦＥＴデバイスの両方が、バルク−Ｓｉ領域内にある。第３の場合には、２つのプルダウンｎＦＥＴデバイスだけが、バルク−Ｓｉ領域内にある。これらの３つの場合において、最適なｎＦＥＴデバイス性能のために、バルク領域の結晶配向は、（１００）である可能性が最も高い。第４の最後の場合には、両方のプルアップｐＦＥＴデバイスが、バルク−Ｓｉ領域内にある。第４の場合において、シリコン・デバイス内の最適なｎＦＥＴデバイス性能のために、バルク領域の結晶配向が（１１０）又は（１１１）である可能性が最も高い。より一般的には、他の半導体材料系（他のＩＶ元素、ＩＩＩ−Ｖ族及びＩＩ−ＶＩ族化合物などの）においては、ＨＯＴプロセスは、ｎＦＥＴ及びｐＦＥＴデバイスのために最適な結晶配向を用いることを可能にする。浮遊体ＳＯＩ対バルク・デバイスについての同じ問題は、これらの場合にも適用できる。
【発明を実施するための最良の形態】
【００１６】
ここで、従来のＳＯＩ技術のものに優る、ハイブリッド・バルク−ＳＯＩ技術におけるＳＲＡＭのセル安定性及び性能を増大させる方法を提供する本発明が、以下の説明、並びに本出願に添付された図面を参照することによってより詳細に説明される。添付の図面においては、同じ及び対応する要素は、同じ参照番号で示される。本発明の図面は、説明のために与えられるものであり、縮尺通りに描かれていないことに留意されたい。
【００１７】
図１は、本発明において用いることができる基板１０、すなわちハイブリッド基板を示す。示されるように、基板１０は、表面誘電体層１８と、第１半導体層１６と、絶縁層１４と、第２半導体層１２とを含む。
【００１８】
基板１０の表面誘電体層１８は、酸化物、窒化物、酸窒化物、或いは接合前に最初のウェハの１つに存在する、或いは、熱プロセス（すなわち、酸化、窒化、又は酸窒化）又は堆積のいずれかによってウェハの接合後に第１半導体層１６の上に形成される、他の絶縁層である。表面誘電体層１８の起源に関係なく、表面誘電体層１８は、約３ｎｍから約５００ｎｍまでの厚さを有し、約５ｎｍから約２０ｎｍまでの厚さがより典型的である。
【００１９】
第１半導体層１６は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及び他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体を含むいずれかの半導体材料からなる。第１半導体層１６はまた、予め形成されたＳＯＩ基板のＳＯＩ層、又は例えばＳｉ／ＳｉＧｅのような層状半導体を含むこともできる。本発明の１つの好ましい実施形態においては、第１半導体層１６は、Ｓｉ含有半導体材料である。第１半導体層１６は、第２半導体層１２と同じ結晶配向又は異なる結晶配向を有し、好ましくは（１００）結晶面にある。（１００）結晶配向が好ましいが、第１の半導体層１６が、（１１０）結晶面上にｎＦＥＴデバイスを提供するように後で処理されるＳｉ含有材料でない限り、第１半導体層１６は、（１１１）結晶面、（１１０）結晶面、又は他の結晶面を有してもよい。
【００２０】
第１半導体層１６の厚さは、基板１０を形成するのに用いられる最初の開始ウェハに応じて変化し得る。しかしながら、典型的には、第１半導体層１６は、約５ｎｍから約１００ｎｍまでの初期厚さを有し、これは次に、４０ｎｍ未満の厚さまで薄層化される。具体的には、第１半導体層１６は、平坦化、研削、湿式エッチング、乾式エッチング、又はこれらのいずれかの組み合わせによって薄層化される。好ましい実施形態においては、第１半導体層１６は、酸化及び湿式エッチングによって薄層化されて所望の厚さを達成し、本発明のために薄いシリコン・オン・インシュレータ基板の上部Ｓｉ含有層を提供する。
【００２１】
第１半導体層１６と第２半導体層１２との間に配置された絶縁層１４は、基板１０を形成するのに用いられる最初のウェハに応じて可変の厚さを有する。しかしながら、典型的には、絶縁層１４は、約１ｎｍから約５００ｎｍまでの厚さを有し、約１ｎｍから約１００ｎｍまでの厚さがより典型的である。絶縁層１４は、接合する前にウェハの一方又は両方の上に形成された酸化物又は他の同様の絶縁体材料である。
【００２２】
第２半導体層１２は、第１半導体層１６のものと同じものであっても又は異なるものであってもよい、いずれかの半導体材料からなる。したがって、第２半導体層１２は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及び、他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体を含むことができる。第２半導体層１２はまた、予め形成されたＳＯＩ基板のＳＯＩ層か、又は、例えばＳｉ／ＳｉＧｅのような層状半導体を含むこともできる。本発明の非常に好ましい実施形態においては、第２半導体層１２は、Ｓｉ含有半導体材料からなる。第２半導体層１２は、第１半導体層１６と同じ結晶配向又は異なる結晶配向を有し、好ましくは（１００）結晶面にある。（１００）結晶配向が好ましいが、第２半導体層１２が（１１０）結晶面上にｎＦＥＴデバイスを提供するように後に処理されるＳｉ含有材料でない限り、第２半導体層１２は、（１１１）結晶面、（１１０）結晶面、又は他の結晶面を有してもよい。
【００２３】
第２半導体層１２の厚さは、基板１０を形成するのに用いられる最初の開始ウェハに応じて変化し得る。しかしながら、典型的には、第２半導体層１２は、約５ｎｍから約２００ｎｍまでの厚さを有し、約５ｎｍから約１００ｎｍまでの厚さがより典型的である。
【００２４】
図１に示される基板１０は、互いに接合された２つの半導体ウェハからなる。基板１０を製造するのに用いられる２つのウェハは、１と示されたウェハの一方が第１半導体層１６を含み、２と示された他方のウェハが第２半導体層１２を含む２つのＳＯＩウェハ（図７を参照されたい）、ＳＯＩウェハ（２と示される）とバルク半導体ウェハ（１と示される、図８を参照されたい）、又はＳＯＩウェハ（２と示される）と、接合中にウェハの少なくとも１つの一部を分割するのに用いることができる、Ｈ２注入領域のようなイオン注入領域１１を含むバルク・ウェハ（１と示される）（図９を参照されたい）を含むことができる。
【００２５】
接合は、最初に２つのウェハを互いに緊密に接触させ、接触させられたウェハに随意的に外力をかけ、次いで、２つのウェハを互いに接合することができる条件の下で２つの接触させられたウェハを加熱することによって達成される。加熱ステップは、外力の存在の下で、又は外力なしで行うことができる。加熱ステップは、典型的には、不活性雰囲気において約２００℃から約１０５０℃までの温度で約２時間から約２０時間にわたって行われる。より典型的には、接合は、約２００℃から約４００℃までの温度で約２時間から約２０時間にわたって行われる。「不活性雰囲気」という用語は、本発明においては、Ｈｅ、Ａｒ、Ｎ２、Ｘｅ、Ｋｒ、又はこれらの混合物といった不活性ガスが用いられる雰囲気を示すのに用いられる。接合プロセスの間に用いられる好ましい雰囲気は、Ｎ２である。
【００２６】
２つのＳＯＩウェハが用いられる実施形態においては、ＳＯＩウェハの少なくとも１つの幾つかの材料層は、化学機械研磨（ＣＭＰ）又は研削、及びエッチングのような平坦化プロセスを用いて、接合後に除去することができる。平坦化プロセスは、表面誘電体層１８に到達したときに止まる。
【００２７】
ウェハの１つがイオン注入領域を含む実施形態においては、イオン注入領域は、接合の間に多孔性領域を形成し、それにより、イオン注入領域の上のウェハの一部が取り除かれて、例えば、図１に示されるような接合されたウェハが残る。注入領域は、典型的には、当業者には周知のイオン注入条件を用いてウェハの表面に注入されたＨ２イオンからなる。
【００２８】
接合されるウェハが内部に誘電体層を含まない実施形態においては、表面誘電体層１８は、酸化のような熱プロセスによって、又は化学気相堆積（ＣＶＤ）、プラズマ強化ＣＶＤ、原子層堆積、化学溶液堆積及び他の同様の堆積プロセスのような従来の堆積プロセスによって、接合されたウェハの上に形成することができる。
【００２９】
ここで図２を参照すると、次に、マスク２０が、基板１０の一部を保護し、基板１０の別の部分は保護されないまま残るように、図１の基板１０の所定部分上に形成される。基板１０の保護された部分が基板のＳＯＩ領域２２を定め、一方、基板１０の保護されない部分がバルク−Ｓｉ領域２４を定める。１つの実施形態においては、マスク２０は、基板１０の全表面にフォトレジスト・マスクを適用することによって、表面誘電体層１８の所定部分上に形成される。フォトレジスト・マスクを適用した後に、フォトレジストを放射線パターンに露光し、レジスト現像液を用いてパターンを現像するステップを含むリソグラフィによって、マスクがパターン形成される。基板１０の所定部分上に形成されたマスク２０を含む結果として得られる構造体は、例えば、図２に示される。
【００３０】
別の実施形態においては、マスク２０は、リソグラフィ及びエッチングを用いて形成され、パターン形成された窒化物又は酸窒化物層である。窒化物又は酸窒化物マスク２０は、基板１０のバルク−Ｓｉ領域２４を定めた後に除去することができる。
【００３１】
基板１０の上にマスク２０を形成した後、その構造体に１又は複数のエッチング・ステップを行って、バルク−Ｓｉ領域２４における第２半導体層１２の表面が露出されるようにする。具体的には、本発明のこの時点で用いられる１又は複数のエッチング・ステップは、表面誘電体層１８の保護されない部分と共に、その下にある第１半導体層１６の部分と、第２半導体層１２から第１半導体層１６を分離する絶縁層１４の一部とを除去する。エッチングは、単一のエッチング・プロセスを用いて行うことができ、又は多数のエッチング・ステップを用いることができる。本発明のこの時点で用いられるエッチングは、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、又はレーザ・エッチングのような乾式エッチング・プロセス、化学エッチャントが用いられる湿式エッチング・プロセス、或いはこれらのいずれかの組み合わせを含むことができる。本発明の好ましい実施形態においては、表面誘電体層１８の保護されない部分、第１半導体層１６及びバルク−Ｓｉ領域２４内の絶縁層１４を選択的に除去する際に反応性イオン・エッチング（ＲＩＥ）が用いられる。エッチング・プロセスが行われた後に結果として得られる構造体は、例えば、図３に示される。保護されたＳＯＩ領域２２、すなわち表面誘電体層１８、第１半導体層１６及び絶縁層１４の側壁は、このエッチング・ステップの後に露出されることに留意されたい。示されるように、層１８、１６及び１４の露出された側壁は、マスク２０の最外縁と位置合わせされる。
【００３２】
次に、マスク２０が、従来のレジスト剥離プロセスを用いて図３に示される構造体から除去され、次いで、必ずしもとは限らないが典型的に、露出された側壁上にライナ又はスペーサ２５が形成される。堆積及びエッチングによって、随意的なライナ又はスペーサ２５が形成される。ライナ又はスペーサ２５は、例えば酸化物のような絶縁材料からなる。
【００３３】
随意的なライナ又はスペーサ２５を形成した後、露出された第２半導体層１２上に半導体材料２６が形成される。本発明によれば、半導体材料２６は、第２半導体層１２の結晶配向と同じ結晶配向を有する。結果として得られる構造体は、例えば、図４に示されている。
【００３４】
半導体材料２６は、選択的エピタキシャル成長法を用いて形成することができる、Ｓｉ、歪みＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、又はこれらの組み合わせのようないずれかのＳｉ含有半導体を含むことができる。幾つかの好ましい実施形態においては、半導体材料２６は、Ｓｉからなる。本発明においては、半導体材料２６は、再成長半導体材料２６と呼ぶことができる。
【００３５】
次に、図４に示される構造体に、化学機械研磨（ＣＭＰ）又は研削といった平坦化プロセスを行って、半導体材料２６の上面が第１半導体層１６の上面と実質的に平坦となるようにする。表面誘電体層１８の既に保護された部分は、この平坦化プロセスの間に除去されることに留意されたい。
【００３６】
実質的に平坦な表面を与えた後に、典型的には、バルク−Ｓｉ領域２４からＳＯＩ領域２２を分離するように、浅いトレンチ分離領域のような分離領域２７が形成される。分離領域２７は、例えば、トレンチを定めること及びエッチングすること、随意的にトレンチを拡散障壁でライニングすること、並びにトレンチを酸化物のようなトレンチ誘電体で充填することを含む、当業者には周知の処理ステップを用いて形成される。トレンチを充填した後、構造体を平坦化することができ、随意的な緻密化処理ステップを行ってトレンチ誘電体を緻密化することができる。
【００３７】
結果として得られる、分離領域２７を含む実質的に平坦な構造体が、例えば、図５に示される。示されるように、図５の構造体は、ＳＯＩ領域２２内の露出された第１半導体層１６と、バルク−Ｓｉ領域２４内の再成長半導体材料２６とを含み、第１半導体層１６及び半導体材料２６は、同じ結晶配向又は異なる結晶配向を有する。１つの好ましい実施形態においては、層１６及び層２６は同じ結晶配向を有する。その実施形態においては、層１６及び２６が、（１００）結晶面の表面を有することが非常に好ましい。
【００３８】
図６を参照すると、次の処理ステップにおいて、ＳＯＩ領域２２は、ＳＯＩ ＭＯＳＦＥＴを提供するように処理され、バルク−Ｓｉ領域２４は、浮遊体効果を実質的に排除し、バルク−Ｓｉ領域におけるＦＥＴの閾値電圧を調整するための手段を与える、ボディ・コンタクトを有するデバイスを提供するように処理される。
【００３９】
ＳＯＩ領域２２及びバルク−Ｓｉ領域２４を処理する前に、基板１０内にデバイス分離領域を形成することができる。デバイス分離領域２６は、従来のブロック・マスクと共に、反応性イオン・エッチング（ＲＩＥ）又はプラズマ・エッチングのような従来の乾式エッチング・プロセスを用いて、基板内にトレンチを選択的にエッチングすることによって設けることができる。デバイス分離領域２６は、バルク−Ｓｉ領域２４及びＳＯＩ領域２２内に分離を与えるものであり、ＳＯＩ領域２２からバルク−Ｓｉ領域２４を分離する分離領域２７と類似している。代替的に、デバイス分離領域２６は、電界分離領域とすることもできる。電界分離領域は、シリコン局所酸化プロセスを用いて形成することができる。
【００４０】
ＳＯＩ領域２２及びバルク−Ｓｉ領域２４は、従来のブロック・マスク技術を用いて個別に処理することができる。ブロック・マスクは、従来のソフト及び／又はハードマスク材料を含むことができ、堆積、フォトリソグラフィ及びエッチングを用いて形成することができる。好ましい実施形態においては、ブロック・マスクは、フォトレジストを含む。フォトレジスト・ブロック・マスクは、ブランケット・フォトレジスト層を基板１０の表面に適用し、フォトレジスト層を放射線パターンに露光させ、次に、通常のレジスト現像剤を用いてパターンをフォトレジスト層内に現像することによって形成することができる。
【００４１】
代替的に、ブロック・マスクは、ハードマスク材料とすることができる。ハードマスク材料は、化学気相堆積（ＣＶＤ）及び関連する方法によって堆積させ得る誘電体を含む。典型的には、ハードマスク組成物は、酸化シリコン、炭化シリコン、窒化シリコン、炭窒化シリコン及び他の同様の材料を含む。スピン・オン誘電体はまた、これらに限られるものではないが、シルセスキオキサン、シロキサン及びホウリン酸シリケート・ガラス（ＢＰＳＧ）を含むハードマスク材料として用いることもできる。
【００４２】
ｐ型又はｎ型ドーパントを基板１０のバルク−Ｓｉ領域２４に選択的に注入することによって、バルク−Ｓｉ領域２４内にウェル領域３７、３８を形成することができ、ここで、基板１０のＳＯＩ領域２２は、上述のようにブロック・マスクによって保護することができる。図６に示される例においては、ｐＦＥＴバルク−Ｓｉ領域３５に注入が行われて、ｎ型ウェル３７を形成し、ｎＦＥＴバルク−Ｓｉ領域３６に注入が行われて、ｐ型ウェル３８を形成する。
【００４３】
ＳＯＩ領域２２内にＳＯＩ層を選択的に注入することもできる。図６で示される例においては、ｐＦＥＴ ＳＯＩ領域４１に注入が行われて、ｎ型チャネル領域を形成し、ｎＦＥＴ ＳＯＩ領域４２に注入が行われて、ｐ型チャネル領域を形成する。
【００４４】
次いで、最初に基板表面の上にゲート誘電体層をブランケット堆積させ、次にゲート誘電体層の上にゲート導体層を堆積させることによって、ＳＯＩ領域２２及びバルク−Ｓｉ領域２４内にゲート導体スタック２８、２９を形成することができる。ゲート誘電体層は、ＳｉＯ２などのいずれかの通常のゲート誘電体材料、又はＨｆＯ２などのいずれかの高ｋゲート誘電体材料を含むことができる。ゲート導体層は、ドープされたポリシリコンなどのいずれかの導電性材料を含むことができる。図６に示されるように、次に、ゲート導体及びゲート誘電体層は、通常の堆積、フォトリソグラフィ及びエッチングを用いてエッチングされ、基板１０のＳＯＩ領域２２及びバルク−Ｓｉ領域２４内にゲート導体スタック２８、２９を形成する。代替的に、ブロック・マスクを用いて、ＳＯＩ領域２２内にゲート導体スタック２８を、バルク−Ｓｉ領域２４内にゲート導体スタック２９を、別個に形成することもできる。
【００４５】
図６に示される実施形態においては、次の一連の処理ステップの間、ＳＯＩ ＭＯＳＦＥＴデバイスが、ＳＯＩ領域２２内に選択的に形成され、バルク−Ｓｉ領域２４が、ハード又はソフト・ブロック・マスクによって保護される。例えば、注入前に、パターン形成されたフォトレジストによって与えられるブロック・マスクを形成し、１つのドーパントの型でドープされるゲート導体及び／又はソース／ドレイン拡散領域４０のためにＳＯＩ領域２２内の基板領域を予め選択することができる。ブロック・マスクの適用及び注入手順を繰り返して、選択されたゲート導体、ソース／ドレイン拡散領域４０、ソース／ドレイン拡張領域、或いは、ｎ型ドーパント又はｐ型ドーパントのような異なるドーパントの型をもつハロ領域（図示せず）をドープすることができる。各々の注入の後に、通常のフォトレジスト剥離化学作用を用いて、ブロック・マスク・レジストを除去することができる。１つの好ましい実施形態においては、パターン・注入処理ステップを繰り返して、少なくとも１つのｐＦＥＴデバイス４１及び少なくとも１つのｎＦＥＴデバイス４２を提供することができ、ｐＦＥＴデバイス４１及びｎＦＥＴデバイス４２は、分離領域２６によって分離される。
【００４６】
注入する前に、ゲート導体スタック２８に当接するスペーサ６が形成され、スペーサの幅は、ｐ型ドーパント及びｎ型ドーパントの異なる拡散速度を補償するように調整することができる。さらに、ＳＯＩ領域２２内のｐＦＥＴ及びｎＦＥＴデバイスを処理して、シリサイド領域、又は一般に極薄チャネルＭＯＳＦＥＴにおいて用いられる他のいずれかの通常の構造体を与えることができる。ＳＯＩ領域２２内にデバイス４１、４２を形成した後、バルク−Ｓｉ領域２４からハードマスクを剥離することができ、次に、基板１０のＳＯＩ領域２２の上に別のハードマスクが形成され、露出されたバルク−Ｓｉ領域２４を残す。
【００４７】
ＳＯＩ基板とは対照的に、次に、バルク−Ｓｉ領域２４は、バルク−Ｓｉ基板における性能が増大したデバイスを提供するように処理することができる。例えば、バルク−Ｓｉ領域２４は、レジスタと、デカップリング・キャパシタ、平面型キャパシタ及びディープ・トレンチ・キャパシタを含むキャパシタと、ダイオードと、ダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）及び埋め込まれたダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）などのメモリ・デバイスといった、半導体製造において一般に共通するデバイスを提供するように処理することができる。好ましい実施形態においては、バルク−Ｓｉ領域２４は、ボディ・コンタクト５０、５１を含む。一例においては、図６に示されるように、バルク−Ｓｉ領域２４は、ボディ・コンタクト５０、５１を有するＭＯＳＦＥＴを提供するように処理される。
【００４８】
図６に示される実施形態において、バルク−Ｓｉ領域２４が処理され、各々がボディ・コンタクト５０、５１を有する少なくとも１つのｐ型ＭＯＳＦＥＴ３５及び少なくとも１つのｎ型ＭＯＳＦＥＴ３６を提供し、ｐ型ＭＯＳＦＥＴ３５は、デバイス分離領域２６によってｎ型ＭＯＳＦＥＴ３６から分離される。ＳＯＩ領域２２内に形成されたデバイスと同様に、バルク−Ｓｉ領域２４は、パターン形成されたブロック・マスクを用いて、ｐ型ＭＯＳＦＥＴ３５及びｎ型ＭＯＳＦＥＴ３６を与えるように選択的に注入することができる。
【００４９】
注入に続いて、次に、ボディ・コンタクト５０、５１が、基板１０のバルク−Ｓｉ領域２４内の少なくとも１つのデバイスに形成される。バルク−Ｓｉ領域２４内の各々のＭＯＳＦＥＴデバイス３５、３６へのボディ・コンタクト５０、５１は、デバイスのウェル領域に電気的に接触しており、分離領域２６によってＭＯＳＦＥＴのソース及びドレイン領域４０から分離される。
【００５０】
ボディ・コンタクト５０、５１は、フォトリソグラフィ、エッチング及び堆積を用いて形成することができる。より具体的には、ボディ・コンタクト５０、５１は、バルク−Ｓｉ領域２４内の基板１０の一部をパターン形成し、露出された表面をエッチングして、少なくとも１つのＭＯＳＦＥＴ３５、３６の少なくとも１つのウェル領域３７、３８までビア孔を形成することによって形成することができる。エッチング・プロセスは、反応性イオン・エッチングのような指向性エッチングとすることができる。ビアを形成した後、次に、ＣＶＤ又はめっきなどの通常の処理を用いてビア孔内に導電性材料を堆積させることによって、ボディ・コンタクト５０、５１が形成される。導電性材料は、ドープされたポリシリコン又は導電性金属とすることができる。導電性金属は、これらに限られるものではないが、タングステン、銅、アルミニウム、銀、金及びこれらの合金を含むことができる。好ましい実施形態においては、ｎＦＥＴ ＳＯＩデバイス３６へのボディ・コンタクト５１は、ｐ型にドープされたポリシリコンであり、ｐＦＥＴ ＳＯＩデバイス３５へのボディ・コンタクト５０は、ｎ型にドープされたポリシリコンである。
【００５１】
基板１０のＳＯＩ領域２２内に形成されたデバイス及びバルク−Ｓｉ領域２４内に形成されたデバイスは、両方とも同じ結晶配向を有する表面の上に形成されることに留意されたい。１つの好ましい実施形態においては、ＳＯＩ領域２２内のデバイス及びバルク−Ｓｉ領域２４内に形成されたデバイスは、両方とも（１００）結晶面を有する表面上に形成される。別の好ましい実施形態においては、ＳＯＩ領域２２内のｎＦＥＴ及びｐＦＥＴデバイスは、（１００）結晶面を有する表面上に形成され、バルク−Ｓｉ領域２４内に形成されたｐＦＥＴデバイスは、両方とも（１１０）結晶面を有する表面上に形成される。別の好ましい実施形態においては、ＳＯＩ領域２２内のｐＦＥＴデバイスは、（１１０）結晶面を有する表面上に形成され、バルク−Ｓｉ領域２４内に形成されたｎＦＥＴ及びｐＦＥＴデバイスは、両方とも（１００）結晶面を有する表面上に形成される。
【００５２】
全てのデバイスが（１００）結晶配向にある、バルク−Ｓｉ領域２４内にｎＦＥＴデバイスを含み、ＳＯＩ領域２２内にｐＦＥＴデバイスを含むタイプＡのハイブリッドＣＭＯＳ、並びに、反対にバルク−Ｓｉ領域２４内にｐＦＥＴデバイスを含み、ＳＯＩ領域２２内にｎＦＥＴデバイスを含むタイプＢのハイブリッドＣＭＯＳが、考えられる。バルク−Ｓｉ領域２４内に（１００）結晶配向のｎＦＥＴデバイスを含み、ＳＯＩ領域２２内に（１１０）又は（１１１）結晶配向のｐＦＥＴデバイスを含むタイプＡのＨＯＴ ＣＭＯＳ、並びに、反対にバルク−Ｓｉ領域２４内に（１１０）又は（１１１）結晶配向のｐＦＥＴデバイスを含み、ＳＯＩ領域２２内に（１００）結晶配向のｎＦＥＴデバイスを含むタイプＢのＨＯＴ ＣＭＯＳも、考えられる。
【００５３】
図１０は、全てのボディ（又は、ウェル）ノードが、接触されていず、よって浮遊している、従来のＳＯＩ ６Ｔ−ＳＲＡＭセルの概略である。図６に概説される物理的構造体内に実装される本発明の最も有望な４つの６Ｔ−ＳＲＡＭセルのケースが、図１１〜図１４に示される。図１１〜図１４に概略的に示されるセル配置は、上述の処理ステップを用いて行われる。上記において、ＳＯＩ領域２２及びバルク−Ｓｉ領域２４内のＦＥＴは、その構成が下記により詳細に説明される計６個のトランジスタを含む。
【００５４】
図１１は、タイプＡのハイブリッドＣＭＯＳにおける６Ｔ−ＳＲＡＭセルの概略を示す。ｎＦＥＴ Ｎ１及びＮ３が、バルクＣＭＯＳ領域２４内に配置される。全てのトランジスタは、１００シリコン内に配置される。もはやパスゲート内に浮遊体効果がないので、この構成は、安定性の利益を有する。さらに、ボディ効果（body effect）はパスゲートＶｔを増大させるので、バルク内にパスゲート（ｎＦＥＴ Ｎ２及びＮ３）を配置することにより、ｐＦＥＴプルダウンとｎＦＥＴパスゲートの電流駆動比率（ベータ）が増大される。ＳＯＩ領域内のｎＦＥＴプルダウンを維持することにより、これらのデバイスについてのＳＯＩの速度の利点が維持される。
【００５５】
図１２は、タイプＡのハイブリッドＣＭＯＳ又はタイプＡのＨＯＴ ＣＭＯＳにおける６Ｔ−ＳＲＡＭセルの概略を示す。ｎＦＥＴ Ｎ１、Ｎ２、Ｎ３及びＮ４は、バルクＣＭＯＳ内に配置される。ｎＦＥＴは、全て（１００）結晶配向のシリコン内にあり、ｐＦＥＴは、（１１０）又は（１００）結晶配向のシリコンとすることができる。パスゲートｎＦＥＴデバイス及びプルダウンｎＦＥＴデバイスの両方において浮遊体効果がないので、この実施形態は、最良のセル安定性を有する。より速いｐＦＥＴ（ＳＯＩからの、又は（１１０）結晶配向のシリコン移動度の改善のため）も安定性を改善し、セルの読み取り性能にほとんど影響を及ぼさない。
【００５６】
図１３は、タイプＡのハイブリッドＣＭＯＳにおける６Ｔ−ＳＲＡＭセルの概略を示す。プルダウンｎＦＥＴ Ｎ２及びＮ４が、バルクＣＭＯＳ内に配置される。全てのトランジスタは、（１００）結晶配向のシリコン内にある。バルクにおいてプルダウンｎＦＥＴを有する場合、ＳＯＩにおけるＶｔ問題への主誘因が排除されるが、パスゲートが、パスゲート上の減少した接合キャパシタンスがビットライン・キャパシタンスを減少させるので、依然としてＳＯＩの速度の利点を維持するのを助ける。
【００５７】
図１４は、タイプＡのハイブリッドＣＭＯＳ又はタイプＡのＨＯＴ ＣＭＯＳにおける６Ｔ−ＳＲＡＭセルの概略を示す。ｐＦＥＴ Ｐ１及びＰ２は、バルクＣＭＯＳ内に配置され、１００シリコン又は１１０シリコンのいずれかとすることができる。前に列挙された実施形態よりセル安定性への著しい影響がない可能性が高いが、バルク内にｐＦＥＴプルアップ・デバイスを配置することにより、安定性が改善される。
【００５８】
図１１〜図１４に示される全ての実施形態において、ウェル・ノードは、ウェル・バイアス値を動的に調整することができるバイアス供給部に取り付けることができる。このことは、適応ウェル・バイアシング・スキームの使用を可能にする。ウェル・バイアスを適用することにより、バルク領域内のデバイスのＶｔ値が調整可能になる。このＶｔ制御は、より高い性能（低いＶｔ）又は最適化された電力消費（高いＶｔ）のために、回路を選択的に調整するのに非常に有用な技術である。
【００５９】
本発明は、特に本発明の好ましい実施形態に関して示され説明されたが、当業者であれば、形態及び詳細における上記の及び他の変化は、本発明の精神及び範囲から逸脱することなしになされ得ることを理解するであろう。したがって、本発明は、説明され図示された正確な形態及び詳細に限定されるのではなく、添付の特許請求の範囲内に包含されることが意図されている。
【図面の簡単な説明】
【００６０】
【図１】ボディ・コンタクトを有する高性能ＳＯＩチャネルＭＯＳＦＥＴ半導体デバイスを含むＣＭＯＳデバイスを形成するのに用いられる基本処理ステップを示す（断面図による）図形的表示である。
【図２】ボディ・コンタクトを有する高性能ＳＯＩチャネルＭＯＳＦＥＴ半導体デバイスを含むＣＭＯＳデバイスを形成するのに用いられる基本処理ステップを示す（断面図による）図形的表示である。
【図３】ボディ・コンタクトを有する高性能ＳＯＩチャネルＭＯＳＦＥＴ半導体デバイスを含むＣＭＯＳデバイスを形成するのに用いられる基本処理ステップを示す（断面図による）図形的表示である。
【図４】ボディ・コンタクトを有する高性能ＳＯＩチャネルＭＯＳＦＥＴ半導体デバイスを含むＣＭＯＳデバイスを形成するのに用いられる基本処理ステップを示す（断面図による）図形的表示である。
【図５】ボディ・コンタクトを有する高性能ＳＯＩチャネルＭＯＳＦＥＴ半導体デバイスを含むＣＭＯＳデバイスを形成するのに用いられる基本処理ステップを示す（断面図による）図形的表示である。
【図６】ボディ・コンタクトを有する高性能ＳＯＩチャネルＭＯＳＦＥＴ半導体デバイスを含むＣＭＯＳデバイスを形成するのに用いられる基本処理ステップを示す（断面図による）図形的表示である。
【図７】互いに接合し、図１−図６に説明される方法において用いることができる種々のウェハの図形的表示である。
【図８】互いに接合し、図１−図６に説明される方法において用いることができる種々のウェハの図形的表示である。
【図９】互いに接合し、図１−図６に説明される方法において用いることができる種々のウェハの図形的表示である。
【図１０】ＳＯＩ基板における従来の６Ｔ ＳＲＡＭセルの概略的表示である（従来技術）。全てのトランジスタについてのボディ・ノードが浮遊している。全てのトランジスタは、通常、（１００）結晶配向のシリコン内にある。
【図１１】本発明のハイブリッド・バルク−ＳＯＩ ６Ｔセルの概略的表示であり、概略における供給電圧（Ｖｄｄ）の接地へのウェル・コンタクトは、バルク領域内のＦＥＴデバイスを示しており、こうしたウェル・コンタクトの省略は、ＳＯＩ領域内の浮遊体デバイスを示している。
【図１２】本発明のハイブリッド・バルク−ＳＯＩ ６Ｔセルの概略的表示であり、概略における供給電圧（Ｖｄｄ）の接地へのウェル・コンタクトは、バルク領域内のＦＥＴデバイスを示しており、こうしたウェル・コンタクトの省略は、ＳＯＩ領域内の浮遊体デバイスを示している。
【図１３】本発明のハイブリッド・バルク−ＳＯＩ ６Ｔセルの概略的表示であり、概略における供給電圧（Ｖｄｄ）の接地へのウェル・コンタクトは、バルク領域内のＦＥＴデバイスを示しており、こうしたウェル・コンタクトの省略は、ＳＯＩ領域内の浮遊体デバイスを示している。
【図１４】本発明のハイブリッド・バルク−ＳＯＩ ６Ｔセルの概略的表示であり、概略における供給電圧（Ｖｄｄ）の接地へのウェル・コンタクトは、バルク領域内のＦＥＴデバイスを示しており、こうしたウェル・コンタクトの省略は、ＳＯＩ領域内の浮遊体デバイスを示している。
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、より特定的には、同じ結晶配向又は異なる結晶配向のいずれかをもつ薄いシリコン・オン・インシュレータ（ＳＯＩ）及びバルク−Ｓｉ部分を有する基板の上に形成された、相補型金属酸化膜半導体（complementary metal oxide semiconductor、ＣＭＯＳ）デバイスのような集積半導体デバイスに関する。特に、本発明は、（１００）、（１１０）、又は（１１１）結晶面の表面のいずれかを有する半導体基板のＳＯＩ領域及びバルク−Ｓｉ領域上に、ｎＦＥＴ及びｐＦＥＴデバイスを形成する。基板のバルク−Ｓｉ領域はまた、一般にＳＯＩ基板を用いて形成されたデバイス内に存在する浮遊体効果が実質的にないデバイスを提供するように処理することもできる。より具体的には、本発明は、改善された安定性及び性能を有する６Ｔ−ＳＲＡＭ（sixtransistor static random access memory、６トランジスタ型静的ランダム・アクセス・メモリ）セルに関する。
【背景技術】
【０００２】
シリコン・オン・インシュレータ（ＳＯＩ）デバイスは、より従来型の半導体デバイスに優る幾つかの利点を提供する。例えば、ＳＯＩデバイスは、同様のタスクを実行する他のタイプのデバイスより低い電力消費要件を有することがある。ＳＯＩデバイスはまた、非ＳＯＩデバイスより低い寄生容量を有することもある。このことは、結果として得られる回路についてのより速いスイッチング時間につながる。さらに、回路デバイスがＳＯＩ製造プロセスを用いて製造されるときに、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスによって示されることが多い「ラッチアップ」現象を回避することができる。ＳＯＩデバイスはまた、イオン化放射の悪影響を受けにくく、それゆえ、イオン化放射が動作エラーを引き起こし得る用途において信頼性がより高くなる傾向がある。
【０００３】
一部のＳＯＩ回路における欠点は、浮遊体効果である。ＳＯＩデバイスの付加的な分離のために、ボディ・ノード又はウェル・ノードは、一般に接触されない。主として、ＳＯＩ ＣＭＯＳにおいて、ボディ連結構造を用いて、浮遊体ノードへのコンタクトを付加することができるが、このことにより、寄生抵抗及び寄生容量がもたらされ、適応ウェル・バイアシングの好ましい影響が打ち消される。
【０００４】
多くのデジタル回路の場合、この影響を無視することができる。しかしながら、浮遊体から生じるトレランス問題のために、一般に用いられる６Ｔ ＳＲＡＭセルのような特定の回路のアレイ・セル安定性が低下する。このことは、一般に、アレイ内のＦＥＴの閾値電圧（Ｖｔ）を線形に増大させることにより対処されるが、通常、全体のアレイ性能の低下という代償を払う。
【０００５】
最近の技術革新であるハイブリッド配向ＣＭＯＳ技術（hybrid orientation CMOS technology、ＨＯＴ）は、ＳＯＩ ｎＦＥＴ及びｐＦＥＴ、並びに、従来のバルクｎＦＥＴ及びｐＦＥＴの両方を用いる（例えば、非特許文献１、及び「Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ＣＭＯＳ ＳＯＩ Ｄｅｖｉｃｅｓ ｏｎ Ｈｙｂｒｉｄ Ｃｒｙｓｔａｌ Ｏｒｉｅｎｔｅｄ Ｓｕｂｓｔｒａｔｅｓ」という名称の、２００３年６月１７日に出願された特許文献１を参照されたい）。
【０００６】
さらに、ｎＦＥＴ及びｐＦＥＴデバイスのために、同じ結晶配向又は異なる結晶配向を用いることができる。異なる結晶配向の使用により、ｎＦＥＴ（シリコンにおいて、（１００）配向における最も高い移動度及び性能を有する）及びｐＦＥＴ（シリコンにおいて、（１１０）配向における最も高い移動度及び性能を有する）の性能を別個に最適化することが可能になる。さらに、（１１０）結晶面の上に形成されたｎＦＥＴデバイスは、減少したキャリア移動度及びスイッチング速度を有することが、当技術分野の中で知られている。ハイブリッド・バルク−ＳＯＩ ＣＭＯＳ又はハイブリッド配向（ＨＯＴ）バルク−ＳＯＩ ＣＭＯＳの可用性を用いる場合、アレイ・デバイスの一部をバルクＣＭＯＳ内に配置する機会が存在する。如何なる場合でも、セルの一部における浮遊体効果を排除することにより、Ｖｔを線形に増大させる必要性が減少し、より良好なセル安定性及び性能が与えられる。さらに、デバイスの一部についてのウェル領域へのコンタクトは、ウェル・ノード・バイアス値を調整することにより、この領域内のＦＥＴのＶｔ値を制御することができる適応ウェル・バイアシングの使用を可能にする（例えば、非特許文献２を参照されたい）。アレイにおいて、Ｖｔ値を動的に調整することで、プロセッサ・スリープ・モードにおける電力を低減させること（このモードにおけるＶｔ値を上げることによって）、又はアレイにアクセスされたときに性能を増大させること（このモードにおけるＶｔ値を下げることによって）が可能になる。
【０００７】
【特許文献１】米国特許出願番号第１０／２５０，２４１号明細書
【非特許文献１】Ｍ．Ｙａｎｇ他著、ＩＥＤＭ２００３、ｐ．４５３
【非特許文献２】Ｊ．Ｔｓｃｈａｎｚ他著、Ｊ．Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、２００２年、ｐ．１３９６
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記に鑑みて、適応ウェル・バイアシングが用いられる、改善されたセル安定性及び性能を示すハイブリッド・バルクＳＯＩ ６Ｔ ＳＴＲＡＭセルを提供する必要性がある。
【課題を解決するための手段】
【０００９】
本発明は、浮遊体効果を実質的に排除し、適応ウェル・バイアシングを用いるための手段を提供し、これによりウェル端子に適用されるバイアスを用いてバルク−Ｓｉ領域のＦＥＴの閾値電圧を制御するための手段が提供される、高度にドープされたウェル・ボディ・コンタクトを有するバルク−Ｓｉ領域内のＦＥＴと組み合わせて、電荷キャリアが部分的に又は完全に空乏化され得るデバイス・チャネルを有するＳＯＩ基板領域上の電界効果トランジスタ（ＦＥＴ）を含む６Ｔ ＳＲＡＭセルを提供するものである。
【００１０】
本発明は、ＨＯＴ構造体の使用を６Ｔ−ＳＲＡＭアレイ内のデバイスと組み合わせるものである。バルク−Ｓｉ領域内に配置されたデバイスのタイプについて、高度にドープされたウェルが生成され、接触される。次に、従来のＳＯＩ ６Ｔ−ＳＲＡＭセルにおけるようにＶｔ値を線形に増大させる必要性が排除されるので、バルク−Ｓｉ領域内に配置されたＦＥＴの浮遊体効果が排除され、アレイ性能及び安定性が改善される。さらに、ウェル・ノード又はボディ・ノードは、従来のバルクＣＭＯＳ領域内に配置されたデバイスに対して適応ウェル・バイアシング技術を実施するためにバイアスを適用するための手段を提供する。さらに、ウェルは単極であるので、適応ウェル・バイアシングを実施するために、ウェル間の漏れ又は容量の不利益が存在せず、そのことが、適応ウェル・バイアシングについての、従来のバルクＣＭＯＳスキームに優る大きな利点である。適応ウェル・バイアシングを用いて、アレイの電力消費を低減させることができ、又は回路の用途によって必要とされるアレイ性能を動的に増大させることができる。
【００１１】
大まかに言うと、本発明は、
同じ結晶配向又は異なる結晶配向を有するＳＯＩ領域及びバルク−Ｓｉ領域を含む基板と、
バルク−Ｓｉ領域からＳＯＩ領域を分離する分離領域と、
バルク−Ｓｉ領域の下にあるウェル領域、及びウェル領域へのコンタクトであって、コンタクトは、浮遊体効果を安定化させ、バイアス電圧の印加によりバルク−Ｓｉ領域内のＦＥＴの閾値電圧を調整するための手段を提供する、コンタクトと、
（ａ）バルク−Ｓｉ領域内に配置された２つのパスゲートｎＦＥＴデバイス、並びに、ＳＯＩ領域内に配置された２つのプルダウンｎＦＥＴデバイス及び２つのプルアップｐＦＥＴデバイス、（ｂ）バルク−Ｓｉ領域内に配置された２つのパスゲートｎＦＥＴデバイス及び２つのプルダウンｎＦＥＴデバイス、並びに、ＳＯＩ領域内に配置された２つのプルアップｐＦＥＴデバイス、（ｃ）バルク−Ｓｉ領域内に配置された２つのプルダウンｎＦＥＴデバイス、並びに、ＳＯＩ領域内に配置された２つのパスゲートｎＦＥＴデバイス及び２つのプルアップｐＦＥＴデバイス、及び（ｄ）バルク−Ｓｉ領域内に配置された２つのプルアップｐＦＥＴデバイス、並びに、ＳＯＩ領域内に配置された１つのプルダウンｎＦＥＴ及び１つのパスゲートｎＦＥＴからなる群から選択されるデバイス構成と
を含む、６Ｔ ＳＲＡＭセル構造体を提供するものである。
【００１２】
本発明によれば、基板のＳＯＩ領域は、デバイスに順方向のバイアスが適用されたとき、電荷キャリアが完全に又は部分的に空乏化され得る厚さを有するＳＯＩ層を含む。バルク−Ｓｉ領域は、少なくとも１つのレジスタ、キャパシタ、ダイオード、又はこれらの組み合わせをさらに含むことができる。
【００１３】
上記の構造体は、ウェハ接合、マスキング、エッチング、及び半導体層の再成長を含む方法を用いることによって提供することができる。具体的には、本発明の方法は、絶縁層によって分離された、同じ結晶配向又は異なる結晶配向を有する少なくとも第１半導体層及び第２半導体層を含む基板を準備するステップと、基板の一部を保護してＳＯＩ領域を定め、基板の別の部分を保護されないままに残し、基板の保護されない部分がバルク−Ｓｉ領域を定めるようにするステップと、基板の保護されない部分をエッチングして、第２半導体層の表面を露出させるステップと、第２半導体層の露出された表面上に、同じ結晶配向を有する半導体材料を再成長させるステップと、半導体材料を含む基板を平坦化して、第１半導体層の上面が半導体材料の上面と実質的に平坦になるようにするステップと、ＳＯＩ領域内に少なくとも１つの第１デバイスを形成し、バルク−Ｓｉ領域内の半導体材料上に少なくとも１つの第２デバイスを形成するステップと、を含む。特に、上述の群（ａ）〜（ｄ）から選択された１つのデバイス構成が処理される。
【００１４】
本発明によれば、バルク−Ｓｉ領域に第１の型のドーパントを注入してウェル領域を提供し、バルク−Ｓｉ領域の表面の上に少なくとも１つのゲート領域を形成し、第２の型のドーパントを用いて少なくとも１つのゲート領域に隣接したソース及びドレイン領域を形成し、ウェル領域へのコンタクトであって、コンタクトは、浮遊体効果を安定化させ、バルク−Ｓｉ領域内のデバイスの閾値電圧を調整するために用い得るウェル・コンタクトを提供する、コンタクトを形成することによって、バルク−Ｓｉ領域内に第２デバイスを形成することができる。ウェル領域へのコンタクトを形成することは、バルク−Ｓｉ領域の表面の一部をエッチングして、ウェル領域へのビアを提供することと、ウェル領域へのビアを導電性材料で充填することと、を含む。
【００１５】
本発明によれば、６トランジスタ型静的ランダム・アクセス・メモリ（six transistor static random access memory、６Ｔ−ＳＲＡＭ）内の選択されたデバイスが、バルク−Ｓｉ領域内に配置され、他のトランジスタはＳＯＩ領域内に残される。具体的には、４つの場合が考えられる（上記の（ａ）〜（ｄ）を参照されたい）。第１の場合には、２つのパスゲートｎＦＥＴデバイス又はアクセス・デバイスだけが、バルク−Ｓｉ領域内に配置される。第２の場合には、２つのパスゲートｎＦＥＴデバイス及び２つのプルダウンｎＦＥＴデバイスの両方が、バルク−Ｓｉ領域内にある。第３の場合には、２つのプルダウンｎＦＥＴデバイスだけが、バルク−Ｓｉ領域内にある。これらの３つの場合において、最適なｎＦＥＴデバイス性能のために、バルク領域の結晶配向は、（１００）である可能性が最も高い。第４の最後の場合には、両方のプルアップｐＦＥＴデバイスが、バルク−Ｓｉ領域内にある。第４の場合において、シリコン・デバイス内の最適なｎＦＥＴデバイス性能のために、バルク領域の結晶配向が（１１０）又は（１１１）である可能性が最も高い。より一般的には、他の半導体材料系（他のＩＶ元素、ＩＩＩ−Ｖ族及びＩＩ−ＶＩ族化合物などの）においては、ＨＯＴプロセスは、ｎＦＥＴ及びｐＦＥＴデバイスのために最適な結晶配向を用いることを可能にする。浮遊体ＳＯＩ対バルク・デバイスについての同じ問題は、これらの場合にも適用できる。
【発明を実施するための最良の形態】
【００１６】
ここで、従来のＳＯＩ技術のものに優る、ハイブリッド・バルク−ＳＯＩ技術におけるＳＲＡＭのセル安定性及び性能を増大させる方法を提供する本発明が、以下の説明、並びに本出願に添付された図面を参照することによってより詳細に説明される。添付の図面においては、同じ及び対応する要素は、同じ参照番号で示される。本発明の図面は、説明のために与えられるものであり、縮尺通りに描かれていないことに留意されたい。
【００１７】
図１は、本発明において用いることができる基板１０、すなわちハイブリッド基板を示す。示されるように、基板１０は、表面誘電体層１８と、第１半導体層１６と、絶縁層１４と、第２半導体層１２とを含む。
【００１８】
基板１０の表面誘電体層１８は、酸化物、窒化物、酸窒化物、或いは接合前に最初のウェハの１つに存在する、或いは、熱プロセス（すなわち、酸化、窒化、又は酸窒化）又は堆積のいずれかによってウェハの接合後に第１半導体層１６の上に形成される、他の絶縁層である。表面誘電体層１８の起源に関係なく、表面誘電体層１８は、約３ｎｍから約５００ｎｍまでの厚さを有し、約５ｎｍから約２０ｎｍまでの厚さがより典型的である。
【００１９】
第１半導体層１６は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及び他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体を含むいずれかの半導体材料からなる。第１半導体層１６はまた、予め形成されたＳＯＩ基板のＳＯＩ層、又は例えばＳｉ／ＳｉＧｅのような層状半導体を含むこともできる。本発明の１つの好ましい実施形態においては、第１半導体層１６は、Ｓｉ含有半導体材料である。第１半導体層１６は、第２半導体層１２と同じ結晶配向又は異なる結晶配向を有し、好ましくは（１００）結晶面にある。（１００）結晶配向が好ましいが、第１の半導体層１６が、（１１０）結晶面上にｎＦＥＴデバイスを提供するように後で処理されるＳｉ含有材料でない限り、第１半導体層１６は、（１１１）結晶面、（１１０）結晶面、又は他の結晶面を有してもよい。
【００２０】
第１半導体層１６の厚さは、基板１０を形成するのに用いられる最初の開始ウェハに応じて変化し得る。しかしながら、典型的には、第１半導体層１６は、約５ｎｍから約１００ｎｍまでの初期厚さを有し、これは次に、４０ｎｍ未満の厚さまで薄層化される。具体的には、第１半導体層１６は、平坦化、研削、湿式エッチング、乾式エッチング、又はこれらのいずれかの組み合わせによって薄層化される。好ましい実施形態においては、第１半導体層１６は、酸化及び湿式エッチングによって薄層化されて所望の厚さを達成し、本発明のために薄いシリコン・オン・インシュレータ基板の上部Ｓｉ含有層を提供する。
【００２１】
第１半導体層１６と第２半導体層１２との間に配置された絶縁層１４は、基板１０を形成するのに用いられる最初のウェハに応じて可変の厚さを有する。しかしながら、典型的には、絶縁層１４は、約１ｎｍから約５００ｎｍまでの厚さを有し、約１ｎｍから約１００ｎｍまでの厚さがより典型的である。絶縁層１４は、接合する前にウェハの一方又は両方の上に形成された酸化物又は他の同様の絶縁体材料である。
【００２２】
第２半導体層１２は、第１半導体層１６のものと同じものであっても又は異なるものであってもよい、いずれかの半導体材料からなる。したがって、第２半導体層１２は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及び、他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体を含むことができる。第２半導体層１２はまた、予め形成されたＳＯＩ基板のＳＯＩ層か、又は、例えばＳｉ／ＳｉＧｅのような層状半導体を含むこともできる。本発明の非常に好ましい実施形態においては、第２半導体層１２は、Ｓｉ含有半導体材料からなる。第２半導体層１２は、第１半導体層１６と同じ結晶配向又は異なる結晶配向を有し、好ましくは（１００）結晶面にある。（１００）結晶配向が好ましいが、第２半導体層１２が（１１０）結晶面上にｎＦＥＴデバイスを提供するように後に処理されるＳｉ含有材料でない限り、第２半導体層１２は、（１１１）結晶面、（１１０）結晶面、又は他の結晶面を有してもよい。
【００２３】
第２半導体層１２の厚さは、基板１０を形成するのに用いられる最初の開始ウェハに応じて変化し得る。しかしながら、典型的には、第２半導体層１２は、約５ｎｍから約２００ｎｍまでの厚さを有し、約５ｎｍから約１００ｎｍまでの厚さがより典型的である。
【００２４】
図１に示される基板１０は、互いに接合された２つの半導体ウェハからなる。基板１０を製造するのに用いられる２つのウェハは、１と示されたウェハの一方が第１半導体層１６を含み、２と示された他方のウェハが第２半導体層１２を含む２つのＳＯＩウェハ（図７を参照されたい）、ＳＯＩウェハ（２と示される）とバルク半導体ウェハ（１と示される、図８を参照されたい）、又はＳＯＩウェハ（２と示される）と、接合中にウェハの少なくとも１つの一部を分割するのに用いることができる、Ｈ２注入領域のようなイオン注入領域１１を含むバルク・ウェハ（１と示される）（図９を参照されたい）を含むことができる。
【００２５】
接合は、最初に２つのウェハを互いに緊密に接触させ、接触させられたウェハに随意的に外力をかけ、次いで、２つのウェハを互いに接合することができる条件の下で２つの接触させられたウェハを加熱することによって達成される。加熱ステップは、外力の存在の下で、又は外力なしで行うことができる。加熱ステップは、典型的には、不活性雰囲気において約２００℃から約１０５０℃までの温度で約２時間から約２０時間にわたって行われる。より典型的には、接合は、約２００℃から約４００℃までの温度で約２時間から約２０時間にわたって行われる。「不活性雰囲気」という用語は、本発明においては、Ｈｅ、Ａｒ、Ｎ２、Ｘｅ、Ｋｒ、又はこれらの混合物といった不活性ガスが用いられる雰囲気を示すのに用いられる。接合プロセスの間に用いられる好ましい雰囲気は、Ｎ２である。
【００２６】
２つのＳＯＩウェハが用いられる実施形態においては、ＳＯＩウェハの少なくとも１つの幾つかの材料層は、化学機械研磨（ＣＭＰ）又は研削、及びエッチングのような平坦化プロセスを用いて、接合後に除去することができる。平坦化プロセスは、表面誘電体層１８に到達したときに止まる。
【００２７】
ウェハの１つがイオン注入領域を含む実施形態においては、イオン注入領域は、接合の間に多孔性領域を形成し、それにより、イオン注入領域の上のウェハの一部が取り除かれて、例えば、図１に示されるような接合されたウェハが残る。注入領域は、典型的には、当業者には周知のイオン注入条件を用いてウェハの表面に注入されたＨ２イオンからなる。
【００２８】
接合されるウェハが内部に誘電体層を含まない実施形態においては、表面誘電体層１８は、酸化のような熱プロセスによって、又は化学気相堆積（ＣＶＤ）、プラズマ強化ＣＶＤ、原子層堆積、化学溶液堆積及び他の同様の堆積プロセスのような従来の堆積プロセスによって、接合されたウェハの上に形成することができる。
【００２９】
ここで図２を参照すると、次に、マスク２０が、基板１０の一部を保護し、基板１０の別の部分は保護されないまま残るように、図１の基板１０の所定部分上に形成される。基板１０の保護された部分が基板のＳＯＩ領域２２を定め、一方、基板１０の保護されない部分がバルク−Ｓｉ領域２４を定める。１つの実施形態においては、マスク２０は、基板１０の全表面にフォトレジスト・マスクを適用することによって、表面誘電体層１８の所定部分上に形成される。フォトレジスト・マスクを適用した後に、フォトレジストを放射線パターンに露光し、レジスト現像液を用いてパターンを現像するステップを含むリソグラフィによって、マスクがパターン形成される。基板１０の所定部分上に形成されたマスク２０を含む結果として得られる構造体は、例えば、図２に示される。
【００３０】
別の実施形態においては、マスク２０は、リソグラフィ及びエッチングを用いて形成され、パターン形成された窒化物又は酸窒化物層である。窒化物又は酸窒化物マスク２０は、基板１０のバルク−Ｓｉ領域２４を定めた後に除去することができる。
【００３１】
基板１０の上にマスク２０を形成した後、その構造体に１又は複数のエッチング・ステップを行って、バルク−Ｓｉ領域２４における第２半導体層１２の表面が露出されるようにする。具体的には、本発明のこの時点で用いられる１又は複数のエッチング・ステップは、表面誘電体層１８の保護されない部分と共に、その下にある第１半導体層１６の部分と、第２半導体層１２から第１半導体層１６を分離する絶縁層１４の一部とを除去する。エッチングは、単一のエッチング・プロセスを用いて行うことができ、又は多数のエッチング・ステップを用いることができる。本発明のこの時点で用いられるエッチングは、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、又はレーザ・エッチングのような乾式エッチング・プロセス、化学エッチャントが用いられる湿式エッチング・プロセス、或いはこれらのいずれかの組み合わせを含むことができる。本発明の好ましい実施形態においては、表面誘電体層１８の保護されない部分、第１半導体層１６及びバルク−Ｓｉ領域２４内の絶縁層１４を選択的に除去する際に反応性イオン・エッチング（ＲＩＥ）が用いられる。エッチング・プロセスが行われた後に結果として得られる構造体は、例えば、図３に示される。保護されたＳＯＩ領域２２、すなわち表面誘電体層１８、第１半導体層１６及び絶縁層１４の側壁は、このエッチング・ステップの後に露出されることに留意されたい。示されるように、層１８、１６及び１４の露出された側壁は、マスク２０の最外縁と位置合わせされる。
【００３２】
次に、マスク２０が、従来のレジスト剥離プロセスを用いて図３に示される構造体から除去され、次いで、必ずしもとは限らないが典型的に、露出された側壁上にライナ又はスペーサ２５が形成される。堆積及びエッチングによって、随意的なライナ又はスペーサ２５が形成される。ライナ又はスペーサ２５は、例えば酸化物のような絶縁材料からなる。
【００３３】
随意的なライナ又はスペーサ２５を形成した後、露出された第２半導体層１２上に半導体材料２６が形成される。本発明によれば、半導体材料２６は、第２半導体層１２の結晶配向と同じ結晶配向を有する。結果として得られる構造体は、例えば、図４に示されている。
【００３４】
半導体材料２６は、選択的エピタキシャル成長法を用いて形成することができる、Ｓｉ、歪みＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、又はこれらの組み合わせのようないずれかのＳｉ含有半導体を含むことができる。幾つかの好ましい実施形態においては、半導体材料２６は、Ｓｉからなる。本発明においては、半導体材料２６は、再成長半導体材料２６と呼ぶことができる。
【００３５】
次に、図４に示される構造体に、化学機械研磨（ＣＭＰ）又は研削といった平坦化プロセスを行って、半導体材料２６の上面が第１半導体層１６の上面と実質的に平坦となるようにする。表面誘電体層１８の既に保護された部分は、この平坦化プロセスの間に除去されることに留意されたい。
【００３６】
実質的に平坦な表面を与えた後に、典型的には、バルク−Ｓｉ領域２４からＳＯＩ領域２２を分離するように、浅いトレンチ分離領域のような分離領域２７が形成される。分離領域２７は、例えば、トレンチを定めること及びエッチングすること、随意的にトレンチを拡散障壁でライニングすること、並びにトレンチを酸化物のようなトレンチ誘電体で充填することを含む、当業者には周知の処理ステップを用いて形成される。トレンチを充填した後、構造体を平坦化することができ、随意的な緻密化処理ステップを行ってトレンチ誘電体を緻密化することができる。
【００３７】
結果として得られる、分離領域２７を含む実質的に平坦な構造体が、例えば、図５に示される。示されるように、図５の構造体は、ＳＯＩ領域２２内の露出された第１半導体層１６と、バルク−Ｓｉ領域２４内の再成長半導体材料２６とを含み、第１半導体層１６及び半導体材料２６は、同じ結晶配向又は異なる結晶配向を有する。１つの好ましい実施形態においては、層１６及び層２６は同じ結晶配向を有する。その実施形態においては、層１６及び２６が、（１００）結晶面の表面を有することが非常に好ましい。
【００３８】
図６を参照すると、次の処理ステップにおいて、ＳＯＩ領域２２は、ＳＯＩ ＭＯＳＦＥＴを提供するように処理され、バルク−Ｓｉ領域２４は、浮遊体効果を実質的に排除し、バルク−Ｓｉ領域におけるＦＥＴの閾値電圧を調整するための手段を与える、ボディ・コンタクトを有するデバイスを提供するように処理される。
【００３９】
ＳＯＩ領域２２及びバルク−Ｓｉ領域２４を処理する前に、基板１０内にデバイス分離領域を形成することができる。デバイス分離領域２６は、従来のブロック・マスクと共に、反応性イオン・エッチング（ＲＩＥ）又はプラズマ・エッチングのような従来の乾式エッチング・プロセスを用いて、基板内にトレンチを選択的にエッチングすることによって設けることができる。デバイス分離領域２６は、バルク−Ｓｉ領域２４及びＳＯＩ領域２２内に分離を与えるものであり、ＳＯＩ領域２２からバルク−Ｓｉ領域２４を分離する分離領域２７と類似している。代替的に、デバイス分離領域２６は、電界分離領域とすることもできる。電界分離領域は、シリコン局所酸化プロセスを用いて形成することができる。
【００４０】
ＳＯＩ領域２２及びバルク−Ｓｉ領域２４は、従来のブロック・マスク技術を用いて個別に処理することができる。ブロック・マスクは、従来のソフト及び／又はハードマスク材料を含むことができ、堆積、フォトリソグラフィ及びエッチングを用いて形成することができる。好ましい実施形態においては、ブロック・マスクは、フォトレジストを含む。フォトレジスト・ブロック・マスクは、ブランケット・フォトレジスト層を基板１０の表面に適用し、フォトレジスト層を放射線パターンに露光させ、次に、通常のレジスト現像剤を用いてパターンをフォトレジスト層内に現像することによって形成することができる。
【００４１】
代替的に、ブロック・マスクは、ハードマスク材料とすることができる。ハードマスク材料は、化学気相堆積（ＣＶＤ）及び関連する方法によって堆積させ得る誘電体を含む。典型的には、ハードマスク組成物は、酸化シリコン、炭化シリコン、窒化シリコン、炭窒化シリコン及び他の同様の材料を含む。スピン・オン誘電体はまた、これらに限られるものではないが、シルセスキオキサン、シロキサン及びホウリン酸シリケート・ガラス（ＢＰＳＧ）を含むハードマスク材料として用いることもできる。
【００４２】
ｐ型又はｎ型ドーパントを基板１０のバルク−Ｓｉ領域２４に選択的に注入することによって、バルク−Ｓｉ領域２４内にウェル領域３７、３８を形成することができ、ここで、基板１０のＳＯＩ領域２２は、上述のようにブロック・マスクによって保護することができる。図６に示される例においては、ｐＦＥＴバルク−Ｓｉ領域３５に注入が行われて、ｎ型ウェル３７を形成し、ｎＦＥＴバルク−Ｓｉ領域３６に注入が行われて、ｐ型ウェル３８を形成する。
【００４３】
ＳＯＩ領域２２内にＳＯＩ層を選択的に注入することもできる。図６で示される例においては、ｐＦＥＴ ＳＯＩ領域４１に注入が行われて、ｎ型チャネル領域を形成し、ｎＦＥＴ ＳＯＩ領域４２に注入が行われて、ｐ型チャネル領域を形成する。
【００４４】
次いで、最初に基板表面の上にゲート誘電体層をブランケット堆積させ、次にゲート誘電体層の上にゲート導体層を堆積させることによって、ＳＯＩ領域２２及びバルク−Ｓｉ領域２４内にゲート導体スタック２８、２９を形成することができる。ゲート誘電体層は、ＳｉＯ２などのいずれかの通常のゲート誘電体材料、又はＨｆＯ２などのいずれかの高ｋゲート誘電体材料を含むことができる。ゲート導体層は、ドープされたポリシリコンなどのいずれかの導電性材料を含むことができる。図６に示されるように、次に、ゲート導体及びゲート誘電体層は、通常の堆積、フォトリソグラフィ及びエッチングを用いてエッチングされ、基板１０のＳＯＩ領域２２及びバルク−Ｓｉ領域２４内にゲート導体スタック２８、２９を形成する。代替的に、ブロック・マスクを用いて、ＳＯＩ領域２２内にゲート導体スタック２８を、バルク−Ｓｉ領域２４内にゲート導体スタック２９を、別個に形成することもできる。
【００４５】
図６に示される実施形態においては、次の一連の処理ステップの間、ＳＯＩ ＭＯＳＦＥＴデバイスが、ＳＯＩ領域２２内に選択的に形成され、バルク−Ｓｉ領域２４が、ハード又はソフト・ブロック・マスクによって保護される。例えば、注入前に、パターン形成されたフォトレジストによって与えられるブロック・マスクを形成し、１つのドーパントの型でドープされるゲート導体及び／又はソース／ドレイン拡散領域４０のためにＳＯＩ領域２２内の基板領域を予め選択することができる。ブロック・マスクの適用及び注入手順を繰り返して、選択されたゲート導体、ソース／ドレイン拡散領域４０、ソース／ドレイン拡張領域、或いは、ｎ型ドーパント又はｐ型ドーパントのような異なるドーパントの型をもつハロ領域（図示せず）をドープすることができる。各々の注入の後に、通常のフォトレジスト剥離化学作用を用いて、ブロック・マスク・レジストを除去することができる。１つの好ましい実施形態においては、パターン・注入処理ステップを繰り返して、少なくとも１つのｐＦＥＴデバイス４１及び少なくとも１つのｎＦＥＴデバイス４２を提供することができ、ｐＦＥＴデバイス４１及びｎＦＥＴデバイス４２は、分離領域２６によって分離される。
【００４６】
注入する前に、ゲート導体スタック２８に当接するスペーサ６が形成され、スペーサの幅は、ｐ型ドーパント及びｎ型ドーパントの異なる拡散速度を補償するように調整することができる。さらに、ＳＯＩ領域２２内のｐＦＥＴ及びｎＦＥＴデバイスを処理して、シリサイド領域、又は一般に極薄チャネルＭＯＳＦＥＴにおいて用いられる他のいずれかの通常の構造体を与えることができる。ＳＯＩ領域２２内にデバイス４１、４２を形成した後、バルク−Ｓｉ領域２４からハードマスクを剥離することができ、次に、基板１０のＳＯＩ領域２２の上に別のハードマスクが形成され、露出されたバルク−Ｓｉ領域２４を残す。
【００４７】
ＳＯＩ基板とは対照的に、次に、バルク−Ｓｉ領域２４は、バルク−Ｓｉ基板における性能が増大したデバイスを提供するように処理することができる。例えば、バルク−Ｓｉ領域２４は、レジスタと、デカップリング・キャパシタ、平面型キャパシタ及びディープ・トレンチ・キャパシタを含むキャパシタと、ダイオードと、ダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）及び埋め込まれたダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）などのメモリ・デバイスといった、半導体製造において一般に共通するデバイスを提供するように処理することができる。好ましい実施形態においては、バルク−Ｓｉ領域２４は、ボディ・コンタクト５０、５１を含む。一例においては、図６に示されるように、バルク−Ｓｉ領域２４は、ボディ・コンタクト５０、５１を有するＭＯＳＦＥＴを提供するように処理される。
【００４８】
図６に示される実施形態において、バルク−Ｓｉ領域２４が処理され、各々がボディ・コンタクト５０、５１を有する少なくとも１つのｐ型ＭＯＳＦＥＴ３５及び少なくとも１つのｎ型ＭＯＳＦＥＴ３６を提供し、ｐ型ＭＯＳＦＥＴ３５は、デバイス分離領域２６によってｎ型ＭＯＳＦＥＴ３６から分離される。ＳＯＩ領域２２内に形成されたデバイスと同様に、バルク−Ｓｉ領域２４は、パターン形成されたブロック・マスクを用いて、ｐ型ＭＯＳＦＥＴ３５及びｎ型ＭＯＳＦＥＴ３６を与えるように選択的に注入することができる。
【００４９】
注入に続いて、次に、ボディ・コンタクト５０、５１が、基板１０のバルク−Ｓｉ領域２４内の少なくとも１つのデバイスに形成される。バルク−Ｓｉ領域２４内の各々のＭＯＳＦＥＴデバイス３５、３６へのボディ・コンタクト５０、５１は、デバイスのウェル領域に電気的に接触しており、分離領域２６によってＭＯＳＦＥＴのソース及びドレイン領域４０から分離される。
【００５０】
ボディ・コンタクト５０、５１は、フォトリソグラフィ、エッチング及び堆積を用いて形成することができる。より具体的には、ボディ・コンタクト５０、５１は、バルク−Ｓｉ領域２４内の基板１０の一部をパターン形成し、露出された表面をエッチングして、少なくとも１つのＭＯＳＦＥＴ３５、３６の少なくとも１つのウェル領域３７、３８までビア孔を形成することによって形成することができる。エッチング・プロセスは、反応性イオン・エッチングのような指向性エッチングとすることができる。ビアを形成した後、次に、ＣＶＤ又はめっきなどの通常の処理を用いてビア孔内に導電性材料を堆積させることによって、ボディ・コンタクト５０、５１が形成される。導電性材料は、ドープされたポリシリコン又は導電性金属とすることができる。導電性金属は、これらに限られるものではないが、タングステン、銅、アルミニウム、銀、金及びこれらの合金を含むことができる。好ましい実施形態においては、ｎＦＥＴ ＳＯＩデバイス３６へのボディ・コンタクト５１は、ｐ型にドープされたポリシリコンであり、ｐＦＥＴ ＳＯＩデバイス３５へのボディ・コンタクト５０は、ｎ型にドープされたポリシリコンである。
【００５１】
基板１０のＳＯＩ領域２２内に形成されたデバイス及びバルク−Ｓｉ領域２４内に形成されたデバイスは、両方とも同じ結晶配向を有する表面の上に形成されることに留意されたい。１つの好ましい実施形態においては、ＳＯＩ領域２２内のデバイス及びバルク−Ｓｉ領域２４内に形成されたデバイスは、両方とも（１００）結晶面を有する表面上に形成される。別の好ましい実施形態においては、ＳＯＩ領域２２内のｎＦＥＴ及びｐＦＥＴデバイスは、（１００）結晶面を有する表面上に形成され、バルク−Ｓｉ領域２４内に形成されたｐＦＥＴデバイスは、両方とも（１１０）結晶面を有する表面上に形成される。別の好ましい実施形態においては、ＳＯＩ領域２２内のｐＦＥＴデバイスは、（１１０）結晶面を有する表面上に形成され、バルク−Ｓｉ領域２４内に形成されたｎＦＥＴ及びｐＦＥＴデバイスは、両方とも（１００）結晶面を有する表面上に形成される。
【００５２】
全てのデバイスが（１００）結晶配向にある、バルク−Ｓｉ領域２４内にｎＦＥＴデバイスを含み、ＳＯＩ領域２２内にｐＦＥＴデバイスを含むタイプＡのハイブリッドＣＭＯＳ、並びに、反対にバルク−Ｓｉ領域２４内にｐＦＥＴデバイスを含み、ＳＯＩ領域２２内にｎＦＥＴデバイスを含むタイプＢのハイブリッドＣＭＯＳが、考えられる。バルク−Ｓｉ領域２４内に（１００）結晶配向のｎＦＥＴデバイスを含み、ＳＯＩ領域２２内に（１１０）又は（１１１）結晶配向のｐＦＥＴデバイスを含むタイプＡのＨＯＴ ＣＭＯＳ、並びに、反対にバルク−Ｓｉ領域２４内に（１１０）又は（１１１）結晶配向のｐＦＥＴデバイスを含み、ＳＯＩ領域２２内に（１００）結晶配向のｎＦＥＴデバイスを含むタイプＢのＨＯＴ ＣＭＯＳも、考えられる。
【００５３】
図１０は、全てのボディ（又は、ウェル）ノードが、接触されていず、よって浮遊している、従来のＳＯＩ ６Ｔ−ＳＲＡＭセルの概略である。図６に概説される物理的構造体内に実装される本発明の最も有望な４つの６Ｔ−ＳＲＡＭセルのケースが、図１１〜図１４に示される。図１１〜図１４に概略的に示されるセル配置は、上述の処理ステップを用いて行われる。上記において、ＳＯＩ領域２２及びバルク−Ｓｉ領域２４内のＦＥＴは、その構成が下記により詳細に説明される計６個のトランジスタを含む。
【００５４】
図１１は、タイプＡのハイブリッドＣＭＯＳにおける６Ｔ−ＳＲＡＭセルの概略を示す。ｎＦＥＴ Ｎ１及びＮ３が、バルクＣＭＯＳ領域２４内に配置される。全てのトランジスタは、１００シリコン内に配置される。もはやパスゲート内に浮遊体効果がないので、この構成は、安定性の利益を有する。さらに、ボディ効果（body effect）はパスゲートＶｔを増大させるので、バルク内にパスゲート（ｎＦＥＴ Ｎ２及びＮ３）を配置することにより、ｐＦＥＴプルダウンとｎＦＥＴパスゲートの電流駆動比率（ベータ）が増大される。ＳＯＩ領域内のｎＦＥＴプルダウンを維持することにより、これらのデバイスについてのＳＯＩの速度の利点が維持される。
【００５５】
図１２は、タイプＡのハイブリッドＣＭＯＳ又はタイプＡのＨＯＴ ＣＭＯＳにおける６Ｔ−ＳＲＡＭセルの概略を示す。ｎＦＥＴ Ｎ１、Ｎ２、Ｎ３及びＮ４は、バルクＣＭＯＳ内に配置される。ｎＦＥＴは、全て（１００）結晶配向のシリコン内にあり、ｐＦＥＴは、（１１０）又は（１００）結晶配向のシリコンとすることができる。パスゲートｎＦＥＴデバイス及びプルダウンｎＦＥＴデバイスの両方において浮遊体効果がないので、この実施形態は、最良のセル安定性を有する。より速いｐＦＥＴ（ＳＯＩからの、又は（１１０）結晶配向のシリコン移動度の改善のため）も安定性を改善し、セルの読み取り性能にほとんど影響を及ぼさない。
【００５６】
図１３は、タイプＡのハイブリッドＣＭＯＳにおける６Ｔ−ＳＲＡＭセルの概略を示す。プルダウンｎＦＥＴ Ｎ２及びＮ４が、バルクＣＭＯＳ内に配置される。全てのトランジスタは、（１００）結晶配向のシリコン内にある。バルクにおいてプルダウンｎＦＥＴを有する場合、ＳＯＩにおけるＶｔ問題への主誘因が排除されるが、パスゲートが、パスゲート上の減少した接合キャパシタンスがビットライン・キャパシタンスを減少させるので、依然としてＳＯＩの速度の利点を維持するのを助ける。
【００５７】
図１４は、タイプＡのハイブリッドＣＭＯＳ又はタイプＡのＨＯＴ ＣＭＯＳにおける６Ｔ−ＳＲＡＭセルの概略を示す。ｐＦＥＴ Ｐ１及びＰ２は、バルクＣＭＯＳ内に配置され、１００シリコン又は１１０シリコンのいずれかとすることができる。前に列挙された実施形態よりセル安定性への著しい影響がない可能性が高いが、バルク内にｐＦＥＴプルアップ・デバイスを配置することにより、安定性が改善される。
【００５８】
図１１〜図１４に示される全ての実施形態において、ウェル・ノードは、ウェル・バイアス値を動的に調整することができるバイアス供給部に取り付けることができる。このことは、適応ウェル・バイアシング・スキームの使用を可能にする。ウェル・バイアスを適用することにより、バルク領域内のデバイスのＶｔ値が調整可能になる。このＶｔ制御は、より高い性能（低いＶｔ）又は最適化された電力消費（高いＶｔ）のために、回路を選択的に調整するのに非常に有用な技術である。
【００５９】
本発明は、特に本発明の好ましい実施形態に関して示され説明されたが、当業者であれば、形態及び詳細における上記の及び他の変化は、本発明の精神及び範囲から逸脱することなしになされ得ることを理解するであろう。したがって、本発明は、説明され図示された正確な形態及び詳細に限定されるのではなく、添付の特許請求の範囲内に包含されることが意図されている。
【図面の簡単な説明】
【００６０】
【図１】ボディ・コンタクトを有する高性能ＳＯＩチャネルＭＯＳＦＥＴ半導体デバイスを含むＣＭＯＳデバイスを形成するのに用いられる基本処理ステップを示す（断面図による）図形的表示である。
【図２】ボディ・コンタクトを有する高性能ＳＯＩチャネルＭＯＳＦＥＴ半導体デバイスを含むＣＭＯＳデバイスを形成するのに用いられる基本処理ステップを示す（断面図による）図形的表示である。
【図３】ボディ・コンタクトを有する高性能ＳＯＩチャネルＭＯＳＦＥＴ半導体デバイスを含むＣＭＯＳデバイスを形成するのに用いられる基本処理ステップを示す（断面図による）図形的表示である。
【図４】ボディ・コンタクトを有する高性能ＳＯＩチャネルＭＯＳＦＥＴ半導体デバイスを含むＣＭＯＳデバイスを形成するのに用いられる基本処理ステップを示す（断面図による）図形的表示である。
【図５】ボディ・コンタクトを有する高性能ＳＯＩチャネルＭＯＳＦＥＴ半導体デバイスを含むＣＭＯＳデバイスを形成するのに用いられる基本処理ステップを示す（断面図による）図形的表示である。
【図６】ボディ・コンタクトを有する高性能ＳＯＩチャネルＭＯＳＦＥＴ半導体デバイスを含むＣＭＯＳデバイスを形成するのに用いられる基本処理ステップを示す（断面図による）図形的表示である。
【図７】互いに接合し、図１−図６に説明される方法において用いることができる種々のウェハの図形的表示である。
【図８】互いに接合し、図１−図６に説明される方法において用いることができる種々のウェハの図形的表示である。
【図９】互いに接合し、図１−図６に説明される方法において用いることができる種々のウェハの図形的表示である。
【図１０】ＳＯＩ基板における従来の６Ｔ ＳＲＡＭセルの概略的表示である（従来技術）。全てのトランジスタについてのボディ・ノードが浮遊している。全てのトランジスタは、通常、（１００）結晶配向のシリコン内にある。
【図１１】本発明のハイブリッド・バルク−ＳＯＩ ６Ｔセルの概略的表示であり、概略における供給電圧（Ｖｄｄ）の接地へのウェル・コンタクトは、バルク領域内のＦＥＴデバイスを示しており、こうしたウェル・コンタクトの省略は、ＳＯＩ領域内の浮遊体デバイスを示している。
【図１２】本発明のハイブリッド・バルク−ＳＯＩ ６Ｔセルの概略的表示であり、概略における供給電圧（Ｖｄｄ）の接地へのウェル・コンタクトは、バルク領域内のＦＥＴデバイスを示しており、こうしたウェル・コンタクトの省略は、ＳＯＩ領域内の浮遊体デバイスを示している。
【図１３】本発明のハイブリッド・バルク−ＳＯＩ ６Ｔセルの概略的表示であり、概略における供給電圧（Ｖｄｄ）の接地へのウェル・コンタクトは、バルク領域内のＦＥＴデバイスを示しており、こうしたウェル・コンタクトの省略は、ＳＯＩ領域内の浮遊体デバイスを示している。
【図１４】本発明のハイブリッド・バルク−ＳＯＩ ６Ｔセルの概略的表示であり、概略における供給電圧（Ｖｄｄ）の接地へのウェル・コンタクトは、バルク領域内のＦＥＴデバイスを示しており、こうしたウェル・コンタクトの省略は、ＳＯＩ領域内の浮遊体デバイスを示している。
【特許請求の範囲】
【請求項１】
６Ｔ−ＳＲＡＭセル半導体構造体であって、
同じ結晶配向又は異なる結晶配向を有するＳＯＩ領域及びバルク−Ｓｉ領域を含む基板と、
前記バルク−Ｓｉ領域から前記ＳＯＩ領域を分離する分離領域と、
前記バルク−Ｓｉ領域の下にあるウェル領域、及び前記ウェル領域へのコンタクトであって、前記コンタクトは、浮遊体効果を安定化させ、バイアス電圧の印加により前記バルク−Ｓｉ領域内のＦＥＴの閾値電圧を調整するための手段を提供する、コンタクトと、
（ａ）前記バルク−Ｓｉ領域内に配置された２つのパスゲートｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのプルダウンｎＦＥＴデバイス及び２つのプルアップｐＦＥＴデバイス、（ｂ）前記バルク−Ｓｉ領域内に配置された２つのパスゲートｎＦＥＴデバイス及び２つのプルダウンｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのプルアップｐＦＥＴデバイス、（ｃ）前記バルク−Ｓｉ領域内に配置された２つのプルダウンｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのパスゲートｎＦＥＴデバイス及び２つのプルアップｐＦＥＴデバイス、及び（ｄ）前記バルク−Ｓｉ領域内に配置された２つのプルアップｐＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された１つのプルダウンｎＦＥＴ及び１つのパスゲートｎＦＥＴからなる群から選択されるデバイス構成と
を備える、６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２】
前記デバイス構成（ａ）が存在する、請求項１に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項３】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、同じ結晶配向を有する、請求項２に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項４】
前記同じ結晶配向は（１００）である、請求項３に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項５】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、異なる結晶配向を有する、請求項２に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項６】
前記異なる結晶配向は、（１００）、（１１０）、又は（１１１）を含む、請求項５に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項７】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、同じ半導体材料又は異なる半導体材料を含む、請求項２に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項８】
前記半導体材料は、Ｓｉ含有半導体材料である、請求項７に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項９】
前記デバイス構成（ｂ）が存在する、請求項１に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項１０】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、同じ結晶配向を有する、請求項９に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項１１】
前記同じ結晶配向は（１００）である、請求項１０に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項１２】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、異なる結晶配向を有する、請求項９に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項１３】
前記異なる結晶配向は、（１００）、（１１０）、又は（１１１）を含む、請求項１２に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項１４】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、同じ半導体材料又は異なる半導体材料を含む、請求項９に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項１５】
前記半導体材料は、Ｓｉ含有半導体材料である、請求項１４に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項１６】
前記デバイス構成（ｃ）が存在する、請求項１に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項１７】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、同じ結晶配向を有する、請求項１６に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項１８】
前記同じ結晶配向は（１００）である、請求項１７に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項１９】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、異なる結晶配向を有する、請求項１６に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２０】
前記異なる結晶配向は、（１００）、（１１０）、又は（１１１）を含む、請求項１９に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２１】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、同じ半導体材料又は異なる半導体材料を含む、請求項１６に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２２】
前記半導体材料は、Ｓｉ含有半導体材料である、請求項２１に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２３】
前記デバイス構成（ｄ）が存在する、請求項１に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２４】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、同じ結晶配向を有する、請求項２３に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２５】
前記同じ結晶配向は（１００）である、請求項２４に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２６】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、異なる結晶配向を有する、請求項２３に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２７】
前記異なる結晶配向は、（１００）、（１１０）、又は（１１１）を含む、請求項２６に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２８】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、同じ半導体材料又は異なる半導体材料を含む、請求項２３に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２９】
前記半導体材料は、Ｓｉ含有半導体材料である、請求項２８に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項３０】
半導体構造体であって、
同じ結晶配向又は異なる結晶配向を有するＳＯＩ領域及びバルク−Ｓｉ領域を含むハイブリッド基板上に配置された６Ｔ−ＳＲＡＭセルと、
前記バルク−Ｓｉ領域内のデバイスの下にあるウェル領域、及び前記ウェル領域へのコンタクトであって、前記コンタクトは、浮遊体効果を安定化させ、バイアス電圧の印加により前記バルク−Ｓｉ領域内のＦＥＴの閾値電圧を調整するための手段を提供する、コンタクトと
を備える、半導体構造体。
【請求項１】
６Ｔ−ＳＲＡＭセル半導体構造体であって、
同じ結晶配向又は異なる結晶配向を有するＳＯＩ領域及びバルク−Ｓｉ領域を含む基板と、
前記バルク−Ｓｉ領域から前記ＳＯＩ領域を分離する分離領域と、
前記バルク−Ｓｉ領域の下にあるウェル領域、及び前記ウェル領域へのコンタクトであって、前記コンタクトは、浮遊体効果を安定化させ、バイアス電圧の印加により前記バルク−Ｓｉ領域内のＦＥＴの閾値電圧を調整するための手段を提供する、コンタクトと、
（ａ）前記バルク−Ｓｉ領域内に配置された２つのパスゲートｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのプルダウンｎＦＥＴデバイス及び２つのプルアップｐＦＥＴデバイス、（ｂ）前記バルク−Ｓｉ領域内に配置された２つのパスゲートｎＦＥＴデバイス及び２つのプルダウンｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのプルアップｐＦＥＴデバイス、（ｃ）前記バルク−Ｓｉ領域内に配置された２つのプルダウンｎＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された２つのパスゲートｎＦＥＴデバイス及び２つのプルアップｐＦＥＴデバイス、及び（ｄ）前記バルク−Ｓｉ領域内に配置された２つのプルアップｐＦＥＴデバイス、並びに、前記ＳＯＩ領域内に配置された１つのプルダウンｎＦＥＴ及び１つのパスゲートｎＦＥＴからなる群から選択されるデバイス構成と
を備える、６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２】
前記デバイス構成（ａ）が存在する、請求項１に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項３】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、同じ結晶配向を有する、請求項２に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項４】
前記同じ結晶配向は（１００）である、請求項３に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項５】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、異なる結晶配向を有する、請求項２に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項６】
前記異なる結晶配向は、（１００）、（１１０）、又は（１１１）を含む、請求項５に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項７】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、同じ半導体材料又は異なる半導体材料を含む、請求項２に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項８】
前記半導体材料は、Ｓｉ含有半導体材料である、請求項７に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項９】
前記デバイス構成（ｂ）が存在する、請求項１に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項１０】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、同じ結晶配向を有する、請求項９に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項１１】
前記同じ結晶配向は（１００）である、請求項１０に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項１２】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、異なる結晶配向を有する、請求項９に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項１３】
前記異なる結晶配向は、（１００）、（１１０）、又は（１１１）を含む、請求項１２に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項１４】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、同じ半導体材料又は異なる半導体材料を含む、請求項９に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項１５】
前記半導体材料は、Ｓｉ含有半導体材料である、請求項１４に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項１６】
前記デバイス構成（ｃ）が存在する、請求項１に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項１７】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、同じ結晶配向を有する、請求項１６に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項１８】
前記同じ結晶配向は（１００）である、請求項１７に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項１９】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、異なる結晶配向を有する、請求項１６に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２０】
前記異なる結晶配向は、（１００）、（１１０）、又は（１１１）を含む、請求項１９に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２１】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、同じ半導体材料又は異なる半導体材料を含む、請求項１６に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２２】
前記半導体材料は、Ｓｉ含有半導体材料である、請求項２１に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２３】
前記デバイス構成（ｄ）が存在する、請求項１に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２４】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、同じ結晶配向を有する、請求項２３に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２５】
前記同じ結晶配向は（１００）である、請求項２４に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２６】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、異なる結晶配向を有する、請求項２３に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２７】
前記異なる結晶配向は、（１００）、（１１０）、又は（１１１）を含む、請求項２６に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２８】
前記バルク−Ｓｉ領域及び前記ＳＯＩ領域は、同じ半導体材料又は異なる半導体材料を含む、請求項２３に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項２９】
前記半導体材料は、Ｓｉ含有半導体材料である、請求項２８に記載の６Ｔ−ＳＲＡＭセル半導体構造体。
【請求項３０】
半導体構造体であって、
同じ結晶配向又は異なる結晶配向を有するＳＯＩ領域及びバルク−Ｓｉ領域を含むハイブリッド基板上に配置された６Ｔ−ＳＲＡＭセルと、
前記バルク−Ｓｉ領域内のデバイスの下にあるウェル領域、及び前記ウェル領域へのコンタクトであって、前記コンタクトは、浮遊体効果を安定化させ、バイアス電圧の印加により前記バルク−Ｓｉ領域内のＦＥＴの閾値電圧を調整するための手段を提供する、コンタクトと
を備える、半導体構造体。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公表番号】特表２００８−５３６３３４（Ｐ２００８−５３６３３４Ａ）
【公表日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願番号】特願２００８−５０６４８６（Ｐ２００８−５０６４８６）
【出願日】平成１８年３月２７日（２００６．３．２７）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０１１１６７
【国際公開番号】ＷＯ２００６／１１３０６１
【国際公開日】平成１８年１０月２６日（２００６．１０．２６）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公表日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願日】平成１８年３月２７日（２００６．３．２７）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０１１１６７
【国際公開番号】ＷＯ２００６／１１３０６１
【国際公開日】平成１８年１０月２６日（２００６．１０．２６）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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