半導体装置及び半導体装置の製造方法
【課題】半導体装置の性能を向上させることが可能な技術を提供する。
【解決手段】ロジック回路領域及びメモリセル領域における半導体基板には素子分離絶縁膜４によって活性領域１ｃ，１ｂがそれぞれ区画されている。活性領域１ｂ，１ｃにはＭＯＳトランジスタＴＲ２及びドライバトランジスタＤＴＲがそれぞれ形成されている。上面視上において、活性領域１ｂのゲート幅方向の長さは活性領域１ｃのそれ以下である。素子分離絶縁膜４では、活性領域１ｂの周辺に位置する周辺部分４ｂの上面が活性領域１ｂの上面よりも下方に位置し、活性領域１ｃの周辺に位置する周辺部分４ｃの上面が活性領域１ｃの上面よりも下方に位置している。素子分離絶縁膜４の上面よりも上方に位置する、活性領域１ｂ，１ｃの上面及びゲート幅方向の両側面にはゲート絶縁膜６を介してゲート電極７が形成されている。
【解決手段】ロジック回路領域及びメモリセル領域における半導体基板には素子分離絶縁膜４によって活性領域１ｃ，１ｂがそれぞれ区画されている。活性領域１ｂ，１ｃにはＭＯＳトランジスタＴＲ２及びドライバトランジスタＤＴＲがそれぞれ形成されている。上面視上において、活性領域１ｂのゲート幅方向の長さは活性領域１ｃのそれ以下である。素子分離絶縁膜４では、活性領域１ｂの周辺に位置する周辺部分４ｂの上面が活性領域１ｂの上面よりも下方に位置し、活性領域１ｃの周辺に位置する周辺部分４ｃの上面が活性領域１ｃの上面よりも下方に位置している。素子分離絶縁膜４の上面よりも上方に位置する、活性領域１ｂ，１ｃの上面及びゲート幅方向の両側面にはゲート絶縁膜６を介してゲート電極７が形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＭＯＳトランジスタを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来からＭＯＳトランジスタのオン・オフ特性を向上するために、ダブルゲート構造やトライゲート構造と呼ばれるゲート構造が提案されている。これらのゲート構造では、ゲート電極が、ＭＯＳトランジスタのチャネル領域が形成される半導体領域を複数の方向から取り囲んでおり、これによりゲート電圧によるチャネル領域の制御性を向上している。
【０００３】
例えば、非特許文献１，２ではフィン型のダブルゲート構造が開示されている。非特許文献１，２では、ＭＯＳトランジスタが形成される基板としてＳＯＩ（silicon on insulator）基板が使用されており、当該ＳＯＩ基板の埋め込み酸化膜上に形成されたシリコン層にフィン構造を形成し、当該フィン構造を利用してＭＯＳトランジスタを形成している。
【０００４】
一方、特許文献１では、ＳＯＩ基板を使用することなくダブルゲート構造を実現する技術が提案されている。特許文献１の技術では、半導体基板に素子分離絶縁膜から突出する凸部を形成し、当該凸部をゲート電極で取り囲むことによってダブルゲート構造を実現している。なお特許文献２にも、ダブルゲート構造に関する技術が開示されている。
【０００５】
【非特許文献１】Fu-Liang Yang et al.,“35nm CMOS FinFETs”, 2002 Symposium on VLSI Technology Digest of Technical Papers, p.104
【非特許文献２】Fu-Liang Yang et al.,“5nm-Gate Nanowire FinFETs”, 2004 Symposium on VLSI Technology Digest of Technical Papers, p.196
【特許文献１】特開２００３−１２４４６３号公報
【特許文献２】特開平７−８６５９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
さて従来から、複数のＭＯＳトランジスタを備える半導体装置として、複数のメモリセルが形成されたメモリセル領域と、ロジック回路が形成されたロジック回路領域とを備える半導体装置が提案されている。このような半導体装置では、一般的にロジック回路領域には様々な大きさのＭＯＳトランジスタが形成されることから、当該ロジック回路領域におけるＭＯＳトランジスタに上述の特許文献１の技術を適用した場合であっても、適用するＭＯＳトランジスタによっては、ダブルゲート構造あるいはトライゲート構造の効果を十分に発揮できないことがある。その結果、半導体装置の性能を十分に向上することができないといった問題を生じる。
【０００７】
また、複数のＭＯＳトランジスタを備える半導体装置では、ゲート幅を異ならせることによって、複数のＭＯＳトランジスタ間の電流駆動能力を異ならせることができる。しかしながら、複数のＭＯＳトランジスタにおいてゲート幅を異ならせるためには、当該複数のＭＯＳトランジスタが形成される活性領域の幅を異ならせる必要があり、写真製版工程に使用するマスクパターンが複雑となる。その結果、写真製版工程におけるプロセスマージンを十分に確保することができず、半導体装置の性能を十分に確保できないことがある。
【０００８】
そこで、本発明は上述の問題に鑑みて成されたものであり、複数のＭＯＳトランジスタを備える半導体装置の性能を向上させることが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明の第１の半導体装置は、複数のメモリセルが形成されたメモリセル領域と、ロジック回路が形成されたロジック回路領域とを備える半導体装置であって、半導体基板と、前記メモリセル領域における前記半導体基板に第１活性領域を区画するとともに、前記ロジック回路領域における前記半導体基板に第２及び第３活性領域を区画する、前記半導体基板の上面内に設けられた素子分離絶縁膜と、前記第１乃至第３活性領域にそれぞれ設けられた第１乃至第３ＭＯＳトランジスタとを備え、上面視上において、前記第１ＭＯＳトランジスタのゲート幅方向における前記第１活性領域の長さと、前記第２ＭＯＳトランジスタのゲート幅方向における前記第２活性領域の長さとは、前記第３ＭＯＳトランジスタのゲート幅方向における前記第３活性領域の長さよりも小さく、上面視上において、前記第２活性領域の前記長さは、前記第１活性領域の前記長さ以下であって、前記メモリセル領域における前記素子分離絶縁膜では、前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面は、前記第１活性領域の上面よりも下方に位置し、それによって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成されており、前記ロジック回路領域における前記素子分離絶縁膜では、前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面は、前記第２活性領域の上面よりも下方に位置し、それによって前記第２活性領域周辺部分の上面よりも上方へ突出する、前記第２活性領域の上面及び前記第２ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成されており、前記第１活性領域周辺部分の上面と、前記第２活性領域周辺部分の上面とは、前記ロジック回路領域における前記素子分離絶縁膜において前記第３活性領域の周辺に位置する第３活性領域周辺部分の上面よりも下方に位置する。
【００１０】
また、この発明の第２の半導体装置は、半導体基板と、前記半導体基板に第１及び第２活性領域を区画する、前記半導体基板の上面内に設けられた素子分離絶縁膜と、前記第１及び第２活性領域にそれぞれ設けられた第１及び第２ＭＯＳトランジスタとを備え、前記素子分離絶縁膜において前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面は、前記第１活性領域の上面よりも下方に位置し、それによって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成されており、前記素子分離絶縁膜において前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面は、前記第２活性領域の上面及び前記第１活性領域周辺部分の上面よりも下方に位置し、それによって前記第２活性領域周辺部分の上面よりも上方に突出する、前記第２活性領域の上面及び前記第２ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成されている。
【００１１】
また、この発明の第３の半導体装置は、複数のＳＲＡＭメモリセルが形成された第１領域と、インタフェース回路が形成された第２領域とを備える半導体装置であって、半導体基板と、前記第１領域における前記半導体基板に第１活性領域を区画するとともに、前記第２領域における前記半導体基板に第２活性領域を区画する、前記半導体基板の上面内に設けられた素子分離絶縁膜と、前記第１及び第２活性領域にそれぞれ設けられた第１及び第２ＭＯＳトランジスタとを備え、前記第１領域における前記素子分離絶縁膜では、前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面は、前記第１活性領域の上面よりも下方に位置し、それによって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成されており、前記第２活性領域の上面にはゲート絶縁膜を介してゲート電極が形成されており、前記第１活性領域周辺部分の上面は、前記第２領域における前記素子分離絶縁膜において前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面よりも下方に位置する。
【００１２】
また、この発明の第１の半導体装置の製造方法は、複数のメモリセルが形成されるメモリセル領域と、ロジック回路が形成されるロジック回路領域とを備える半導体装置の製造方法であって、（ａ）前記メモリセル領域における半導体基板に第１活性領域を区画するとともに、前記ロジック回路領域における前記半導体基板に第２及び第３活性領域を区画する素子分離絶縁膜を前記半導体基板の上面内に形成する工程と、（ｂ）前記ロジック回路領域の前記素子分離絶縁膜において前記第３活性領域の周辺に位置する第３活性領域周辺部分の上面は掘り下げずに、前記メモリセル領域の前記素子分離絶縁膜において前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面を、前記第１活性領域の上面よりも下方に掘り下げるとともに、前記ロジック回路領域の前記素子分離絶縁膜において前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面を、前記第２活性領域の上面よりも下方に掘り下げる工程と、（ｃ）前記工程（ｂ）の後に、前記第１乃至第３活性領域にそれぞれ第１乃至第３ＭＯＳトランジスタを形成する工程とを備え、前記工程（ａ）では、前記第１ＭＯＳトランジスタのゲート幅方向となる第１方向における前記第１活性領域の長さと、前記第２ＭＯＳトランジスタのゲート幅方向となる第２方向における前記第２活性領域の長さとが、前記第３ＭＯＳトランジスタのゲート幅方向となる第３方向における前記第３活性領域の長さよりも小さくなるとともに、前記第２活性領域の前記長さが前記第１活性領域の前記長さ以下となるように、前記素子分離絶縁膜が形成され、前記工程（ｃ）では、前記工程（ｂ）の実行によって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成され、更に、前記工程（ｂ）の実行によって前記第２活性領域周辺部分の上面よりも上方へ突出する、前記第２活性領域の上面及び前記第２方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成される。
【００１３】
また、この発明の第２の半導体装置の製造方法は、（ａ）半導体基板に第１及び第２活性領域を区画する素子分離絶縁膜を前記半導体基板の上面内に形成する工程と、（ｂ）前記素子分離絶縁膜において前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面を、前記第１活性領域の上面よりも下方に掘り下げるとともに、前記素子分離絶縁膜において前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面を、前記第２活性領域の上面及び前記第１活性領域周辺部分の上面よりも下方に掘り下げる工程と、（ｃ）前記工程（ｂ）の後に、前記第１及び第２活性領域にそれぞれ第１及び第２ＭＯＳトランジスタを形成する工程とを備え、前記工程（ｃ）では、前記工程（ｂ）の実行によって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成され、更に、前記工程（ｂ）の実行によって前記第２活性領域周辺部分の上面よりも上方へ突出する、前記第２活性領域の上面及び前記第２ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成される。
【００１４】
また、この発明の第３の半導体装置の製造方法は、複数のＳＲＡＭメモリセルが形成される第１領域と、インタフェース回路が形成される第２領域とを備える半導体装置の製造方法であって、（ａ）前記第１領域における半導体基板に第１活性領域を区画するとともに、前記第２領域における前記半導体基板に第２活性領域を区画する素子分離絶縁膜を前記半導体基板の上面内に形成する工程と、（ｂ）前記第２領域の前記素子分離絶縁膜において前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面は掘り下げずに、前記第１領域の前記素子分離絶縁膜において前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面を、前記第１活性領域の上面よりも下方に掘り下げる工程と、（ｃ）前記工程（ｂ）の後に、前記第１及び第２活性領域にそれぞれ第１及び第２ＭＯＳトランジスタを形成する工程とを備え、前記工程（ｃ）では、前記工程（ｂ）の実行によって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１ＭＯＳトランジスタのゲート幅方向となる方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成され、前記第２活性領域の上面にはゲート絶縁膜を介してゲート電極が形成される。
【発明の効果】
【００１５】
この発明の第１の半導体装置及び第１の半導体装置の製造方法によれば、ロジック回路領域の第２活性領域では、メモリセル領域の第１活性領域と同様に、素子分離絶縁膜の上面よりも上方に突出する、当該第２活性領域の上面及びゲート幅方向で対面する両側面にゲート絶縁膜を介してゲート電極を形成しているため、当該第２活性領域に形成される第２ＭＯＳトランジスタのゲート構造を、ダブルゲート構造あるいはトライゲート構造にすることができる。つまり本発明では、ゲート幅方向の長さに関してメモリセル領域の第１活性領域の長さ以下の長さを有するロジック回路領域の第２活性領域に対して、メモリセル領域の第１活性領域に適用した構造を適用することによって、当該第２活性領域に形成される第２ＭＯＳトランジスタのゲート構造をトライゲート構造あるいはダブルゲート構造にしている。一般的に、複数のメモリセルのレイアウトパターンは繰り返しパターンで構成されるため、メモリセルを形成する際のリソグラフィープロセスの難易度が低く、メモリセルが形成される複数の活性領域は密集して配置することができる。従って、メモリセル領域における第１活性領域のゲート幅方向の長さは比較的小さく、このような比較的小さい第１活性領域のゲート幅方向の長さ以下である、ロジック回路領域の第２活性領域のゲート幅方向における長さは十分に小さい。このように、ゲート幅方向の長さが十分に小さい第２活性領域に対して、メモリセル領域と同じ構造を適用し、当該第２活性領域においてダブルゲート構造やトライゲート構造を実現することによって、第２活性領域における素子分離絶縁膜の上面よりも上方に突出する部分の全領域にチャネル領域を確実に形成することができる。そのため、当該第２活性領域に形成される第２ＭＯＳトランジスタのオン・オフ特性を確実に向上させることができ、装置全体におけるオフリーク電流を低減できる。その結果、本半導体装置の性能が向上する。
【００１６】
また、この発明の第２の半導体装置及び第２の半導体装置の製造方法によれば、素子分離絶縁膜では、第２活性領域周辺部分の上面は、第１活性領域周辺部分の上面よりも下方に位置するため、第２活性領域における素子分離絶縁膜から露出する部分を、第１活性領域におけるそれよりも大きくすることができる。そのため、第２活性領域内に形成される、第２ＭＯＳトランジスタのチャネル領域の体積を、第１活性領域内に形成される、第１ＭＯＳトランジスタのチャネル領域よりも大きくすることができる。従って、第１及び第２活性領域の間でゲート幅方向における長さを等しくした場合であっても、第２ＭＯＳトランジスタの電流駆動能力を第１ＭＯＳトランジスタよりも向上させることができる。その結果、電流駆動能力の異なる複数のＭＯＳトランジスタを形成しつつ、レイアウトパターンを簡素化することができ、写真製版工程におけるプロセスマージンを十分に確保することができる。よって、本半導体装置の性能を向上することができる。
【００１７】
更には、第２ＭＯＳトランジスタの電流駆動能力を維持しつつ、第２活性領域のゲート幅方向の長さを小さくすることができるため、第２ＭＯＳトランジスタの寸法を小さくすることができ、本半導体装置の微細化が可能となる。
【００１８】
また、この発明の第３の半導体装置及び第３の半導体装置の製造方法によれば、インタフェース回路で使用される第２ＭＯＳトランジスタのゲート構造としてダブルゲート構造やトライゲート構造を採用していないため、品質が良く信頼性の高いゲート絶縁膜を形成することができる。
【発明を実施するための最良の形態】
【００１９】
実施の形態１．
図１は本発明の実施の形態１に係る半導体装置の構造を示す平面図であって、図２は図１中の矢視Ａ−Ａにおける断面図である。また図３は、本実施の形態１に係る半導体装置が備えるメモリセルの回路構成を示す図である。
【００２０】
本実施の形態１に係る半導体装置は、ロジック回路が形成されるロジック回路領域と、複数のメモリセルが形成されるメモリセル領域とを備えており、例えば、画像データや通信データに対してデータ処理を行うロジック回路や、ｅＳＲＡＭ（embedded SRAM）を備えている。メモリセル領域には、例えばｅＳＲＡＭにおける複数のメモリセルがアレイ状に配置されており、ロジック回路領域には当該複数のメモリセルを駆動する、行デコーダ及び列デコーダ等を含む周辺回路や、画像データや通信データを処理する当該周辺回路とは別のロジック回路が形成されている。
【００２１】
まず図３を参照して、本実施の形態１に係るメモリセル領域に形成されるメモリセルの回路構成について説明する。図３に示されるように、本実施の形態１に係るメモリセルは、ドライバトランジスタＤＴＲと、ロードトランジスタＬＴＲと、アクセストランジスタＡＴＲとから成る組みを２組備えており、ドライバトランジスタＤＴＲ及びアクセストランジスタＡＴＲはＮＭＯＳトランジスタであって、ロードトランジスタＬＴＲはＰＭＯＳトランジスタである。
【００２２】
上記２組のそれぞれにおいては、アクセストランジスタＡＴＲのゲートにはワード線ＷＬが接続されており、ドライバトランジスタＤＴＲのドレインと、ロードトランジスタＬＴＲのドレインと、アクセストランジスタＡＴＲのソースとは互いに接続されている。そして、上記２組のいずれか一方組における、ドライバトランジスタＤＴＲのドレインと、ロードトランジスタＬＴＲのドレインと、アクセストランジスタＡＴＲのソースとの接続点は、他方組におけるロードトランジスタＬＴＲ及びドライバトランジスタＤＴＲのゲートに接続されている。
【００２３】
また、上記２組のそれぞれにおいては、ロードトランジスタＬＴＲのソースにはプラスの電源電位ＶＤＤが印加され、ドライバトランジスタＤＴＲのソースには接地電位ＧＮＤが印加される。そして、上記２組の一方組及び他方組におけるアクセストランジスタＡＴＲのドレインはそれぞれビット線ＢＬ，ＢＬＢに接続されている。
【００２４】
次に図１，２を参照して、本実施の形態１に係る半導体装置の構造について説明する。図１，２に示されるように、本実施の形態１に係る半導体装置では、例えばシリコン基板から成る半導体基板１の上面内に素子分離絶縁膜４が形成されている。素子分離絶縁膜４は例えばシリコン酸化膜から成り、ロジック回路領域における半導体基板１に活性領域１ａ，１ｂを、メモリセル領域における半導体基板１に活性領域１ｃ，１ｄを区画する。活性領域１ａ，１ｂにはそれぞれＭＯＳトランジスタＴＲ１，ＴＲ２が形成されており、活性領域１ｃにはドライバトランジスタＤＴＲが形成されており、活性領域１ｄにはロードトランジスタＬＴＲ及びアクセストランジスタＡＴＲが形成されている。なお、活性領域１ｂは、ロジック回路領域において、メモリセル領域に隣接する領域に形成されている。
【００２５】
図１に示されるように、上面視上においては、活性領域１ａの幅ＷＡは、活性領域１ｂの幅ＷＢ、活性領域１ｃの幅ＷＣ及び活性領域１ｄの幅ＷＤよりも大きく、活性領域１ｂの幅ＷＢは、活性領域１ｄの幅ＷＤとは同じ大きさであって、活性領域１ｃの幅１ｃよりも小さい。従って、幅ＷＤは幅ＷＣよりも小さい。
【００２６】
ここで、幅ＷＡはＭＯＳトランジスタＴＲ１のゲート幅を示す長さであって、当該ＭＯＳトランジスタＴＲ１のゲート幅方向における活性領域１ａの長さである。同様に、幅ＷＢはＭＯＳトランジスタＴＲ２のゲート幅を示す長さであって、当該ＭＯＳトランジスタＴＲ２のゲート幅方向における活性領域１ｂの長さであり、幅ＷＣはドライバトランジスタＤＴＲのゲート幅を示す長さであって、当該ドライバトランジスタＤＴＲのゲート幅方向における活性領域１ｃの長さである。そして、幅ＷＤはアクセストランジスタＡＴＲあるいはロードトランジスタＬＴＲのゲート幅を示す長さであって、アクセストランジスタＡＴＲあるいはロードトランジスタＬＴＲのゲート幅方向における活性領域１ｄの長さである。
【００２７】
以上のことから、ＭＯＳトランジスタＴＲ１のゲート幅は、ＭＯＳトランジスタＴＲ２、ドライバトランジスタＤＴＲ、ロードトランジスタＬＴＲ及びアクセストランジスタＡＴＲのゲート幅よりも大きい。そして、ＭＯＳトランジスタＴＲ２のゲート幅は、ロードトランジスタＬＴＲ及びアクセストランジスタＡＴＲのゲート幅と同じであって、かつドライバトランジスタＤＴＲのゲート幅よりも小さい。従って、ＭＯＳトランジスタＴＲ１の電流駆動能力は、ＭＯＳトランジスタＴＲ２、ドライバトランジスタＤＴＲ、ロードトランジスタＬＴＲ及びアクセストランジスタＡＴＲよりも大きく、ＭＯＳトランジスタＴＲ２の電流駆動能力は、ロードトランジスタＬＴＲ及びアクセストランジスタＡＴＲと同じであって、かつドライバトランジスタＤＴＲよりも小さい。
【００２８】
本実施の形態１では、活性領域１ｂ〜１ｄの幅ＷＢ〜ＷＤは５０ｎｍ以下に設定されており、活性領域１ａの幅ＷＡは５０ｎｍよりも大きい値に設定されている。
【００２９】
活性領域１ａ〜１ｄ上にはＭＯＳトランジスタのゲート絶縁膜６及びゲート電極７がこの順で積層されている。具体的には、活性領域１ａ上にはＭＯＳトランジスタＴＲ１のゲート電極７がゲート絶縁膜６を介して形成されており、活性領域１ｂ上にはＭＯＳトランジスタＴＲ２のゲート電極７がゲート絶縁膜６を介して形成されている。そして、活性領域１ｃ上にはドライバトランジスタＤＴＲのゲート電極７がゲート絶縁膜６を介して形成されており、活性領域１ｄ上にはロードトランジスタＬＴＲあるいはアクセストランジスタＡＴＲのゲート電極７がゲート絶縁膜６を介して形成されている。例えば、ゲート絶縁膜６はシリコン酸化膜から成り、ゲート電極７はポリシリコン膜から成る。
【００３０】
図２に示されるように、本実施の形態１に係る素子分離絶縁膜４では、活性領域１ｂの周辺に位置する周辺部分４ｂ、活性領域１ｃの周辺に位置する周辺部分４ｃ及び活性領域１ｄの周辺に位置する周辺部分４ｄの各上面は、幅の一番大きい活性領域１ａの周辺に位置する周辺部分４ａの上面よりも下方に位置している。そして、活性領域１ｂの上面及びＭＯＳトランジスタＴＲ２のゲート幅方向で対面する両側面の一部は周辺部分４ｂの上面よりも上方に突出し、活性領域１ｃの上面及びドライバトランジスタＤＴＲのゲート幅方向で対面する両側面の一部は周辺部分４ｃの上面よりも上方に突出し、活性領域１ｄの上面及びロードトランジスタＬＴＲあるいはアクセストランジスタＡＴＲのゲート幅方向で対面する両側面の一部は、周辺部分４ｄの上面よりも上方に突出している。
【００３１】
本実施の形態１では、周辺部分４ｂの上面よりも上方に突出する活性領域１ｂの上面及び側面、周辺部分４ｃの上面よりも上方に突出する活性領域１ｃの上面及び側面、及び周辺部分４ｄの上面よりも上方に突出する活性領域１ｄの上面及び側面の上には、ゲート絶縁膜６を介してゲート電極７が形成されている。
【００３２】
以上のように、ＭＯＳトランジスタＴＲ２が形成される活性領域１ｂでは、その上面及びゲート幅方向で対面する両側面を覆うようにゲート電極７が形成されている。これにより、ＭＯＳトランジスタＴＲ２のゲート構造はトライゲート構造として機能する。従って、ゲート電極７に所定の電圧を印加すると、活性領域１ｂの上面及びゲート幅方向で対面する両側面からチャネル領域ＣＮが広がり、活性領域１ｂにおける素子分離絶縁膜４からの突出部分には、図２に示されるように、全領域にチャネル領域ＣＮが形成される。このように、本実施の形態１では、活性領域１ｂに形成されるチャネル領域ＣＮを３方向からのゲート電圧で制御できるため、ＭＯＳトランジスタＴＲ２を確実にオンできたり、確実にオフすることができ、オン電流とオフ電流との差が大きくなりオン・オフ特性が向上する。
【００３３】
同様に、ドライバトランジスタＤＴＲ、ロードトランジスタＬＴＲ及びアクセストランジスタＡＴＲもトライゲート構造を有しており、複数の方向からのゲート電圧でチャネル領域を制御することができることから、それらのオン・オフ特性が向上する。
【００３４】
なお、活性領域１ｂ上のゲート絶縁膜６において活性領域１ｂの上面上の部分を他の部分よりも厚く形成したり、活性領域１ｂにおける上面付近のチャネル注入量を多くすることによって、当該上面付近の導電型が反転しにくいようにしても良い。これにより、ゲート電極７に所定の電圧を印加すると、活性領域１ｂではゲート幅方向の両側面のみからチャネル領域が広がり、ＭＯＳトランジスタＴＲ２のゲート構造を、２方向からのゲート電圧でチャネル領域を制御できるダブルゲート構造とすることができる。ドライバトランジスタＤＴＲ、アクセストランジスタＡＴＲ及びロードトランジスタＬＴＲについても同様である。
【００３５】
次に、図１，２に示される本実施の形態１に係る半導体装置の製造方法について説明する。図４〜１０，１２，１３は本実施の形態１に係る半導体装置の製造方法を工程順に示す断面図であって、図１１は当該製造方法を示す平面図である。図４に示されるように、まず半導体基板１上にシリコン酸化膜２及びシリコン窒化膜３をこの順で堆積する。そして図５に示されるように、所定のレジストパターンを有するフォトレジスト１００をシリコン窒化膜３上に形成する。
【００３６】
次に、フォトレジスト１００をマスクに用いてシリコン窒化膜３、シリコン酸化膜２及び半導体基板１に対して順序ドライエッチングを実行する。そして、フォトレジスト１００を除去する。これにより、図６に示されるように、半導体基板１の上面内には溝１４が形成され、当該溝１４によって、ロジック回路領域における半導体基板１には活性領域１ａ，１ｂが区画され、メモリセル領域における半導体基板１には活性領域１ｃ，１ｄが区画される。
【００３７】
次に、溝１４を充填するシリコン酸化膜を全面に形成し、シリコン窒化膜３をストッパ層とするＣＭＰ法を用いて当該シリコン酸化膜の表面を平坦化する。これにより、図７に示されるように、シリコン酸化膜から成り、溝１４を充填する深さ２００〜４００ｎｍ程度の素子分離絶縁膜４が形成される。この時点ではＭＯＳトランジスタＴＲ１等は形成されていないことから、この工程においては、ドライバトランジスタＤＴＲのゲート幅方向となる方向における活性領域１ｃの長さと、アクセストランジスタＡＴＲやロードトランジスタＬＴＲのゲート幅方向となる方向における活性領域１ｄの長さと、ＭＯＳトランジスタＴＲ２のゲート幅方向となる方向における活性領域１ｂの長さとが、ＭＯＳトランジスタＴＲ１のゲート幅方向となる方向における活性領域１ａの長さよりも小さくなるとともに、活性領域１ｂの当該長さが活性領域１ｃ，１ｄの当該長さ以下となるように、素子分離絶縁膜４が形成される。
【００３８】
本実施の形態１では、素子分離絶縁膜４となる上記シリコン酸化膜を溝１４に充填する前に、溝１４によって露出している半導体基板１の内壁が熱酸化される。これにより、図７に示されるように、活性領域１ａ〜１ｄでは、その上面とそれに繋がる側面とで形成される角部５０が丸くなり、当該角部５０に電界が集中するのを緩和でき、活性領域１ａ〜１ｄで発生する電界を均一にすることができる。また、半導体基板１の内壁を熱酸化する代わりに、溝１４を形成する際のドライエッチングにおいて角部５０を丸めながら半導体基板１をエッチングしても良い。
【００３９】
次に図８に示されるように、ウェットエッチング法を用いて、素子分離絶縁膜４の上端部を選択的に除去して、シリコン窒化膜３を素子分離絶縁膜４から部分的に突出させる。このとき、素子分離絶縁膜４の上面は、活性領域１ａ〜１ｄの上面よりも下がらないようにする。例えば、素子分離絶縁膜４の上面が活性領域１ａ〜１ｄの上面よりも４０ｎｍ程度上方に位置するようにする。
【００４０】
次に図９に示されるように、ウェットエッチング法を用いてシリコン窒化膜３及びシリコン酸化膜２を順次除去する。そして図１０に示されるように、ロジック回路領域の活性領域１ａと、素子分離絶縁膜４において活性領域１ａの周辺に位置する周辺部分４ａとを覆うフォトレジスト１１０を半導体基板１上に形成し、当該フォトレジスト１１０をマスクに用いて露出している素子分離絶縁膜４を選択的にウェットエッチングする。これにより、素子分離絶縁膜４において活性領域１ｂの周辺に位置する周辺部分４ｂと、メモリセル領域における素子分離絶縁膜４の全領域とが部分的に除去されて、当該素子分離絶縁膜４の上面は５０ｎｍ〜１５０ｎｍ程度掘り下げられる。その結果、素子分離絶縁膜４では、周辺部分４ａの上面は掘り下げられずに、周辺部分４ｂの上面は当該活性領域１ｂの上面よりも下方に掘り下げられる。同時に、素子分離絶縁膜４では、活性領域１ｃの周辺に位置する周辺部分４ｃの上面は当該活性領域１ｃの上面よりも下方に掘り下げられ、活性領域１ｄの周辺に位置する周辺部分４ｄの上面は当該活性領域１ｄの上面よりも下方に掘り下げられる。
【００４１】
なお図１１は、図１０に示される構造の平面図である。図１１では図１０中のフォトレジスト１１０の記載は省略している。また、図１０の構造は図１１中の矢視Ｂ−Ｂにおける断面構造にフォトレジスト１１０を形成したものである。
【００４２】
次に図１２に示されるように、イオン注入時のスクリーン膜として機能するシリコン酸化膜５を活性領域１ａ〜１ｄの上面上に形成する。そして、半導体基板１にｐ型あるいはｎ型の不純物をシリコン酸化膜５を介してイオン注入し、半導体基板１の上面内にウェル領域（図示せず）を形成する。そして、ＭＯＳトランジスタＴＲ１，ＴＲ２やドライバトランジスタＤＴＲ等のトランジスタのしきい値電圧を決定するために、ｐ型あるいはｎ型の不純物を半導体基板１にイオン注入する。その後、シリコン酸化膜５を除去する。
【００４３】
次に図１３に示されるように、ＭＯＳトランジスタＴＲ１等のゲート絶縁膜となるシリコン酸化膜１６を活性領域１ａ〜１ｄ上に形成し、その後、ＭＯＳトランジスタＴＲ１等のゲート電極７となるポリシリコン膜１７を全面に形成する。
【００４４】
次に、ポリシリコン膜１７及びシリコン酸化膜１６をパターンニングして、ポリシリコン膜１７から成るゲート電極７と、シリコン酸化膜１６から成るゲート絶縁膜６とを形成する。これにより、ロジック回路領域では、活性領域１ａ上にはゲート絶縁膜６を介してゲート電極７が形成されるとともに、周辺部分４ｂの上面よりも上方に突出する、活性領域１ｂの上面及びゲート幅方向で対面する両側面には、ゲート絶縁膜６を介してゲート電極７が形成される。同時に、メモリセル領域では、周辺部分４ｃの上面よりも上方に突出する、活性領域１ｃの上面及びゲート幅方向で対面する両側面には、ゲート絶縁膜６を介してゲート電極７が形成されるとともに、周辺部分４ｄの上面よりも上方に突出する、活性領域１ｄの上面及びゲート幅方向で対面する両側面には、ゲート絶縁膜６を介してゲート電極７が形成される。
【００４５】
次に、ゲート絶縁膜６およびゲート電極７の側面にサイドウォール（図示せず）を形成し、ＭＯＳトランジスタＴＲ１等のソース・ドレイン領域（図示せず）を形成する。このとき、メモリセル領域おける素子分離絶縁膜４の上面は活性領域１ｃ，１ｄの上面よりも３０〜１３０ｎｍ程度低くなっている。同様に、ロジック回路領域における周辺部分４ｂの上面は、活性領域１ｂの上面よりも３０〜１３０ｎｍ程度低くなっている。その後、図示しない層間絶縁膜、コンタクトプラグ及び配線が形成される。これにより、ドライバトランジスタＤＴＲと、アクセストランジスタＡＴＲと、ロードトランジスタＬＴＲとの間が電気的に接続されて、本実施の形態１に係る半導体装置が完成する。
【００４６】
以上のように、本実施の形態１に係るロジック回路領域では、メモリセル領域に形成された活性領域１ｃ，１ｄと同じかそれよりも幅の小さい活性領域１ｂに対して、メモリセル領域の活性領域１ｃ，１ｄに適用した構造を適用することによって、当該活性領域１ｂに形成されるＭＯＳトランジスタＴＲ２のゲート構造をトライゲート構造あるいはダブルゲート構造にしている。つまり、活性領域１ｂにおいて、素子分離絶縁膜４の上面よりも上方に突出する、上面及びゲート幅方向で対面する両側面にゲート絶縁膜６を介してゲート電極７を形成することによって、トライゲート構造あるいはダブルゲート構造を実現している。
【００４７】
一方、ロジック回路領域の活性領域１ａに対してメモリセル領域の活性領域１ｃ，１ｄに適用した構造を適用して、ＭＯＳトランジスタＴＲ１のゲート構造をダブルゲート構造あるいはトライゲート構造にすると、活性領域１ａの幅ＷＡは比較的大きいことから、図１４に示されるように、活性領域１ａの上面及び側面付近にしかチャネル領域ＣＮが形成されず、活性領域１ａにおける素子分離絶縁膜４の上面よりも上方に突出する部分の全領域に渡ってチャネル領域ＣＮが形成されにくくなる。そのためにチャネルドープ量を少なくしてチャネル領域ＣＮができやすいように不純物濃度を調整すると、活性領域１ａでは、上面とそれに繋がる側面とで形成される角部５０付近の電位が必要以上に低下しやすくなり、当該角部５０においてはチャネルがオフしにくくなるという現象が生じる。その結果、ゲート電極７にオフ電圧を印加した場合であっても、角部５０を介して活性領域１ａにリーク電流が流れ、オフリーク電流が増加する。従って、このような広い活性領域１ａを必要とするようなロジック回路のゲート構造を、ダブルゲート構造あるいはトライゲート構造にしようとすることは望ましくない。
【００４８】
また、ロジック回路のうちでインタフェース回路に使用されるようなＭＯＳトランジスタ、つまり駆動電圧が高く、常に駆動を続けているようなＭＯＳトランジスタには、膜厚が厚く信頼性の高いゲート絶縁膜を形成する必要がある。このようなＭＯＳトランジスタをＭＯＳトランジスタＴＲ１として活性領域１ａに形成し、ＭＯＳトランジスタＴＲ１のゲート構造をダブルゲート構造あるいはトライゲート構造にしようとすると、素子分離絶縁膜が部分的に埋め込まれている溝の側壁面にもＭＯＳトランジスタＴＲ１のゲート絶縁膜６が形成されることになる。もともとシリコン基板の上面に用いられる（１００）面に比べて他の方位の面では、形成されるシリコン酸化膜の質が悪く、さらに溝の側壁面はエッチングによって削られた面でありダメージも多いことから、溝の側壁面はＭＯＳトランジスタＴＲ１のゲート絶縁膜６を形成する面としては望ましくない。したがって、インタフェース回路に使用されるようなＭＯＳトランジスタを活性領域１ａに形成する場合には、当該ＭＯＳトランジスタのゲート構造をダブルゲート構造やトライゲート構造にしようとすることは好ましくない。
【００４９】
また一般的に、複数のメモリセルのレイアウトパターンは繰り返しパターンで構成されるため、メモリセルを形成する際のリソグラフィープロセスの難易度は低く、メモリセルが形成される複数の活性領域を密集して配置することができる。そのため、メモリセル領域の活性領域１ｃ，１ｄの幅ＷＣ，ＷＤは比較的小さく作ることができる。また、ロジック回路領域のうちメモリセル領域に隣接する領域でのレイアウトパターンについても通常繰り返しパターンで構成されるため、当該領域を形成する際のリソグラフィープロセスの難易度は低く、当該領域に形成される複数の活性領域も密集して配置することができる。そのため、ロジック回路領域のうちメモリセル領域に隣接する領域に配置された活性領域１ｂの幅ＷＢは、メモリセル領域における活性領域１ｃ，１ｄの幅ＷＣ，ＷＤと同じかそれよりも小さく作ることができる。例えば、本実施の形態１のように、活性領域１ｂの幅ＷＢは５０ｎｍ以下に設定することができる。
【００５０】
このように、本実施の形態１に係るロジック回路領域では、幅ＷＢが十分に小さい活性領域１ｂにメモリセル領域と同じ構造を適用することによってダブルゲート構造やトライゲート構造を実現しているため、上述の図２に示されるように、活性領域１ｂにおける素子分離絶縁膜４の上面よりも上方に突出する部分の全領域にチャネル領域ＣＮを確実に形成することができる。そのため、当該活性領域１ｂに形成されるＭＯＳトランジスタＴＲ２のオン・オフ特性を確実に向上させることができ、装置全体におけるオフリーク電流を低減できる。
【００５１】
また、活性領域１ａのようなロジック回路領域の比較的広い活性領域に形成されるゲート構造についてはダブルゲート構造やトライゲート構造を採用しないようにすることで、チャネル領域ＣＮができにくくてしきい値電圧が高いトランジスタやオフリーク電流の大きいトランジスタが当該活性領域に形成されてしまうことを回避することができる。
【００５２】
また、活性領域１ａにインタフェース回路で採用されるＭＯＳトランジスタを形成する際には、当該ＭＯＳトランジスタのゲート構造としてダブルゲート構造やトライゲート構造を採用しないようにすることで、品質が良く信頼性の高いゲート絶縁膜を形成することができる。
【００５３】
また本実施の形態１では、メモリセル領域の活性領域１ｃ，１ｄの幅ＷＣ，ＷＤ及びロジック回路領域の活性領域１ｂの幅ＷＢを５０ｎｍ以下に設定しているため、ダブルゲート構造あるいはトライゲート構造の効果を十分に発揮することができる。製造性の観点からは、活性領域１ｂ，１ｄの幅ＷＢ，ＷＤについては２０〜４０ｎｍに設定される方が望ましく、活性領域１ｃの幅ＷＣについては３０〜５０ｎｍに設定される方が望ましい。
【００５４】
なお、本実施の形態１に係る半導体装置の製造方法では、上述の図５，６に示されるように、所定のレジストパターンを有するフォトレジスト１００をマスクに用いて半導体基板１をエッチングして溝１４を形成しているが、使用する写真製版装置の性能等の制約により、フォトレジスト１００に形成されるレジストパターンを十分細くできない場合には、シリコン窒化膜３に対して異方性エッチング及び等方性エッチングを順次実行し、等方性エッチング実行後のシリコン窒化膜３をマスク膜として用いて半導体基板１をエッチングして溝１４を形成しても良い。以下にこの製造方法について詳細に説明する。
【００５５】
図１５，１６は本実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。まず半導体基板１上にシリコン酸化膜２及びシリコン窒化膜３を順次堆積して、図４に示される構造を作製する。そして図１５に示されるように、所定のレジストパターンを有するフォトレジスト１００をシリコン窒化膜３上に形成する。そして、フォトレジスト１００をマスクに用いて、露出しているシリコン窒化膜３に対して、半導体基板１の厚み方向にエッチングレートが高い異方性ドライエッチングを実行して、フォトレジスト１００を除去する。これにより、シリコン窒化膜３内にはシリコン酸化膜２を部分的に露出させる開口部ＯＰが形成される。
【００５６】
なお本例においては、写真製版装置として安価なものを使用することを想定しているため、レジストパターンをあまり細くすることができず、図１５中のフォトレジスト１００に形成されたレジストパターンは図５中のフォトレジスト１００に形成されたレジストパターンよりも全体的に太くなっている。そのため、この状態でシリコン窒化膜３をマスクにして半導体基板１に対してエッチングを行って溝１４を形成すると、溝１４によって区画された活性領域１ａ〜１ｅの幅が設計値よりも大きくなってしまう。そこで、次に図１６に示されるように、例えばリン酸を用いてシリコン窒化膜に対して等方性ウェットエッチングを行い、当該シリコン窒化膜を選択的に部分的に除去する。これにより、異方性ドライエッチングでシリコン窒化膜３内に形成された開口部ＯＰが広がり、シリコン酸化膜２の露出部分が多くなる。
【００５７】
次に、等方性ウェットエッチング後のシリコン窒化膜３をマスクに用いて、露出するシリコン酸化膜２とその下の半導体基板１をドライエッチングする。これにより、図６に示される溝１４と同じ形状の溝１４が半導体基板１に形成されて、当該溝１４によって活性領域１ａ〜１ｄが区画される。
【００５８】
このように、溝１４を形成する際のマスク膜となるシリコン窒化膜３に所定の開口部ＯＰを設ける際に、異方性エッチングと等方性エッチングとを併用することによって、写真製版装置の性能の制約等によりレジストパターンの線幅をあまり細くできない場合であっても、幅の狭い活性領域１ｂ〜１ｄを簡単に形成することができる。
【００５９】
また上述のように、活性領域１ｂ〜１ｄ上のゲート絶縁膜６において、当該活性領域１ｂ〜１ｄの上面上の部分を側面上の部分よりも厚く形成することによって、ＭＯＳトランジスタＴＲ２やドライバトランジスタＤＴＲ等のゲート構造をダブルゲート構造にすることができる。以下に、図１７〜１９を参照して、この場合の製造方法について説明する。
【００６０】
まず、上述の製造方法を使用して、ゲート絶縁膜となるシリコン酸化膜１６までを形成する。次に図１７に示されるように、全面にシリコン窒化膜６０を形成する。そして、活性領域１ａ上のシリコン窒化膜６０を覆うフォトレジスト（図示せず）を形成して、当該フォトレジストをマスクに用いて露出しているシリコン窒化膜６０に対して、半導体基板１の厚み方向にエッチングレートが高い異方性ドライエッチングを行う。これにより、図１８に示されるように、素子分離絶縁膜４の上面よりも上方に位置する活性領域１ｂ〜１ｄのそれぞれの側面上にはシリコン窒化膜６０から成るサイドウォールがシリコン酸化膜１６を介して形成される。
【００６１】
次に、図１８に示される構造に対して熱酸化処理を行う。素子分離絶縁膜４の上面よりも上方に位置する活性領域１ｂの側面はシリコン窒化膜６０から成るサイドウォールで覆われているため、当該側面は酸化されず、活性領域１ｂの上面だけが酸化される。従って、図１９に示されるように、活性領域１ｂ上に形成されたシリコン酸化膜１６は、当該活性領域１ｂの上面上に位置する部分だけが厚くなり、この上面上に位置する部分の膜厚は活性領域１ｂの側面上に位置する部分の膜厚よりも厚くなる。
【００６２】
同様にして、活性領域１ｃ上に形成されたシリコン酸化膜１６においては、その上面上に位置する部分が他の部分よりも厚くなり、活性領域１ｄ上に形成されたシリコン酸化膜１６においては、その上面上に位置する部分が他の部分よりも厚くなる。
【００６３】
その後、シリコン窒化膜６０をウェットエッチング等で除去し、上述の製造方法と同様に、ゲート電極７となるポリシリコン膜１７を形成し、ポリシリコン膜１７及びシリコン酸化膜１６をパターンニングする。これにより、活性領域１ｂ〜１ｄ上のゲート絶縁膜６では、活性領域１ｂ〜１ｄの上面上の部分が側面上の部分よりも厚くなり、ＭＯＳトランジスタＴＲ２やドライバトランジスタＤＴＲ等のゲート構造をダブルゲート構造とすることができる。
【００６４】
また、図１７〜１９を参照して説明した方法とは異なる方法であってもダブルゲート構造を実現できる。まず、上述の製造方法を使用して図８に示される構造を作製する。そして、図２０に示されるように、ロジック回路領域の活性領域１ａと、素子分離絶縁膜４の周辺部分４ａとを覆うフォトレジスト１５０を半導体基板１上に形成し、当該フォトレジスト１５０をマスクに用いて露出している素子分離絶縁膜４を選択的にウェットエッチングする。これにより、露出している素子分離絶縁膜４は部分的に除去されて、素子分離絶縁膜４では、周辺部分４ａの上面は掘り下げられずに、周辺部分４ｂの上面は当該活性領域１ｂの上面よりも下方に掘り下げられる。同時に、メモリセル領域では、周辺部分４ｃの上面は活性領域１ｃの上面よりも下方に掘り下げられ、周辺部分４ｄの上面は活性領域１ｄの上面よりも下方に掘り下げられる。その後、フォトレジスト１５０を除去する。
【００６５】
次に図２１に示されるように、シリコン窒化膜３を除去する。そして、図２１に示される構造に対して熱酸化処理を行う。これにより、図２２に示されるように、素子分離絶縁膜４の上面よりも上方に位置する活性領域１ｂ〜１ｄの上面及び側面が熱酸化されて、ゲート絶縁膜６となるシリコン酸化膜１６が活性領域１ｂ〜１ｄ上に形成される。このとき、活性領域１ｂ〜１ｄの上面上には予めシリコン酸化膜２が形成されているため、図２２に示されるように、活性領域１ｂ〜１ｄ上のシリコン酸化膜１６においては、その上面上の部分の方が側面上の部分よりも厚くなる。
【００６６】
次に、半導体基板１の上面内にウェル領域（図示せず）を形成し、ＭＯＳトランジスタＴＲ１，ＴＲ２やドライバトランジスタＤＴＲ等のトランジスタのしきい値電圧を決定するために不純物を半導体基板１にイオン注入する。そして、ゲート電極７となるポリシリコン膜１７を全面に形成する。その後、ポリシリコン膜１７及びシリコン酸化膜１６をパターンニングして、ゲート電極７及びゲート絶縁膜６を形成する。このとき、活性領域１ｂ上のゲート絶縁膜６では、当該活性領域１ｂの上面上の部分のみが他の部分よりも厚くなり、ＭＯＳトランジスタＴＲ２のゲート構造をダブルゲート構造とすることができる。同様にして、ドライバトランジスタＤＴＲ、ロードトランジスタＬＴＲ及びアクセストランジスタＡＴＲのゲート構造をダブルゲート構造とすることができる。
【００６７】
実施の形態２．
図２３は本発明の実施の形態２に係る半導体装置の構造を示す平面図であって、図２４は図２３中の矢視Ｃ−Ｃにおける断面図である。本実施の形態２に係る半導体装置は、上述の実施の形態１に係る半導体装置において、上面視上における活性領域１ｃの幅ＷＣを変更し、素子分離絶縁膜４における周辺部分４ｃの上面の高さを変更したものである。
【００６８】
本実施の形態２では、図２３に示されるように、上面視上において活性領域１ｃの幅ＷＣは活性領域１ｄの幅ＷＤと同じである。従って、本実施の形態２では、活性領域１ｂの幅ＷＢと、活性領域１ｃの幅ＷＣと、活性領域１ｄの幅ＷＤとは互いに等しく、これらの幅は活性領域１ａの幅ＷＡよりも小さい。活性領域１ｂ〜１ｄの幅ＷＢ〜ＷＤは５０ｎｍ以下に設定され、製造性の観点からは２０〜５０ｎｍに設定するのが望ましい。
【００６９】
また本実施の形態２に係る素子分離絶縁膜４では、図２４に示されるように、周辺部分４ｃの上面が、周辺部分４ｂ，４ｄの上面よりも下方に位置している。その他の構造については実施の形態１に係る構造と同じであるため、その説明は省略する。
【００７０】
次に、図２３，２４に示される半導体装置の製造方法について説明する。図２５〜３０は本実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。まず、実施の形態１に係る製造方法を使用して、上述の図５に示される構造を作製する。このとき、メモリセル領域におけるフォトレジスト１００に形成されている複数の開口部の幅は互いに同じである。次に、フォトレジスト１００をマスクに用いてシリコン窒化膜３、シリコン酸化膜２及び半導体基板１に対して順序ドライエッチングを実行する。そして、フォトレジスト１００を除去する。これにより、図２５に示されるように、半導体基板１の上面内には溝１４が形成され、当該溝１４によって、ロジック回路領域における半導体基板１には活性領域１ａ，１ｂが区画され、メモリセル領域における半導体基板１には活性領域１ｃ，１ｄが区画される。このとき、活性領域１ｂ〜１ｄの上面視上の幅ＷＢ〜ＷＤは同じである。
【００７１】
次に、溝１４を充填するシリコン酸化膜を全面に形成し、シリコン窒化膜３をストッパ層とするＣＭＰ法を用いて当該シリコン酸化膜の表面を平坦化して、溝１４内にシリコン酸化膜から成る素子分離絶縁膜４を形成する。そして、ウェットエッチング法を用いて、素子分離絶縁膜４の上端部を選択的に除去する。これにより、図２６に示されるように、シリコン窒化膜３が素子分離絶縁膜４から突出する。
【００７２】
なお、実施の形態１と同様に、素子分離絶縁膜４となるシリコン酸化膜を溝１４に充填する前に、溝１４によって露出している半導体基板１の内壁を熱酸化しても良い。これにより、活性領域１ａ〜１ｄでは、その上面とそれに繋がる側面とで形成される角部が丸くなり、活性領域１ａ〜１ｄ内で発生する電界を均一にすることができる。図２６では、活性領域１ａ〜１ｄの上記角部を丸めた場合の構造を示している。
【００７３】
次に図２７に示されるように、ウェットエッチング法を用いてシリコン窒化膜３及びシリコン酸化膜２を順次除去する。そして図２８に示されるように、ロジック回路領域の活性領域１ａと、素子分離絶縁膜４の周辺部分４ａとを覆うフォトレジスト２００を半導体基板１上に形成し、当該フォトレジスト２００をマスクに用いて露出している素子分離絶縁膜４を選択的にウェットエッチングする。そして、フォトレジスト２００を除去する。これにより、露出している素子分離絶縁膜４は部分的に除去されて、当該素子分離絶縁膜４の上面は５０ｎｍ〜１５０ｎｍ程度掘り下げられる。その結果、素子分離絶縁膜４では、周辺部分４ａの上面は掘り下げられずに、周辺部分４ｂの上面は活性領域１ｂの上面よりも下方に掘り下げられる。同時に、周辺部分４ｃの上面は活性領域１ｃの上面よりも下方に掘り下げられ、周辺部分４ｄの上面は活性領域１ｄの上面よりも下方に掘り下げられる。
【００７４】
次に図２９に示されるように、ロジック回路領域の全域と、メモリセル領域における活性領域１ｄ及び周辺部分４ｄとを覆うフォトレジスト２１０を形成し、当該フォトレジスト２１０をマスクに用いて露出している素子分離絶縁膜４を選択的にウェットエッチングする。これにより、周辺部分４ｃのみが部分的に除去されて、当該周辺部分４ｃの上面は３０ｎｍ〜１００ｎｍ程度掘り下げられる。その結果、素子分離絶縁膜４では、周辺部分４ａ，４ｂ，４ｄの上面は掘り下げられずに、周辺部分４ｃの上面は周辺部分４ｂ，４ｄの上面よりも下方に掘り下げられる。その後、フォトレジスト２１０を除去する。
【００７５】
次に、実施の形態１と同様に、イオン注入の際のスクリーン膜として使用するシリコン酸化膜を活性領域１ａ〜１ｄの上面上に形成し、当該シリコン酸化膜を介して半導体基板１に不純物をイオン注入し、半導体基板１の上面内にウェル領域を形成する。そして、ＭＯＳトランジスタＴＲ１，ＴＲ２やドライバトランジスタＤＴＲ等のトランジスタのしきい値電圧を決定するために不純物を半導体基板１にイオン注入する。その後、スクリーン膜として使用したシリコン酸化膜を除去する。
【００７６】
次に図３０に示されるように、ＭＯＳトランジスタＴＲ１等のゲート絶縁膜となるシリコン酸化膜１６を活性領域１ａ〜１ｄ上に形成し、ＭＯＳトランジスタＴＲ１等のゲート電極７となるポリシリコン膜１７を全面に形成する。そして、ポリシリコン膜１７及びシリコン酸化膜１６をパターンニングして、ポリシリコン膜１７から成るゲート電極７と、シリコン酸化膜１６から成るゲート絶縁膜６とを形成する。
【００７７】
その後、ゲート絶縁膜６およびゲート電極７の側面にサイドウォール（図示せず）を形成し、ＭＯＳトランジスタＴＲ１等のソース・ドレイン領域（図示せず）を形成する。そして、図示しない層間絶縁膜、コンタクトプラグ及び配線を形成することにより、本実施の形態２に係る半導体装置が完成する。
【００７８】
以上のように、本実施の形態２に係る素子分離絶縁膜４では、活性領域１ｃの周辺に位置する周辺部分４ｃの上面が、活性領域１ｄの周辺に位置する周辺部分４ｄの上面よりも下方に位置しているため、活性領域１ｃにおいて素子分離絶縁膜４の上面よりも上方に位置する部分の体積を、活性領域１ｄにおいて素子分離絶縁膜４の上面よりも上方に位置する部分の体積よりも大きくすることができる。そのため、活性領域１ｄよりも活性領域１ｃに形成されるチャネル領域の体積を大きくすることができる。従って、本実施の形態２のように活性領域１ｃ，１ｄの幅ＷＣ，ＷＤを互いに等しくした場合であっても、ドライバトランジスタＤＴＲの電流駆動能力を、ロードトランジスタＬＴＲ及びアクセストランジスタＡＴＲの電流駆動能力よりも大きくすることができる。その結果、異なる電流駆動能力を有する複数のＭＯＳトランジスタを形成しつつ、メモリセル領域におけるレイアウトパターンを簡素化でき、写真製版工程におけるプロセスマージンを十分に確保することができる。よって、本半導体装置の性能を向上することができる。
【００７９】
更には、ドライバトランジスタＤＴＲの電流駆動能力を維持しつつ、当該ドライバトランジスタＤＴＲが形成される活性領域１ｃの幅ＷＣを小さくすることができるため、メモリセルの寸法を小さくすることができ、本半導体装置の微細化が可能となる。
【００８０】
なお、使用する写真製版装置の性能等の制約により、溝１４を形成する際に使用したフォトレジスト１００に形成されるレジストパターンを十分細くできない場合には、実施の形態１と同様に、シリコン窒化膜３に対して異方性エッチング及び等方性エッチングを順次実行し、等方性エッチング後のシリコン窒化膜３をマスクに用いて半導体基板１をエッチングして溝１４を形成しても良い。
【００８１】
また、活性領域１ｂ〜１ｄ上のゲート絶縁膜６においては、実施の形態１で説明した方法を用いて、当該活性領域１ｂ〜１ｄの上面上の部分を側面上の部分よりも厚く形成し、ＭＯＳトランジスタＴＲ２やドライバトランジスタＤＴＲなどのゲート構造をダブルゲート構造にしても良い。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態１に係る半導体装置の構造を示す平面図である。
【図２】本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図３】本発明の実施の形態１に係るメモリセルの回路構成を示す図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す平面図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態１に係る半導体装置との比較対象装置の構造を示す断面図である。
【図１５】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図１６】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図１７】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図１８】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図１９】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図２０】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図２１】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図２２】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図２３】本発明の実施の形態２に係る半導体装置の構造を示す平面図である。
【図２４】本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
【図２５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００８３】
１ 半導体基板、１ａ〜１ｄ 活性領域、３ シリコン窒化膜、４ 素子分離絶縁膜、４ａ〜４ｄ 周辺部分、６ ゲート絶縁膜、７ ゲート電極、１４ 溝、ＡＴＲ アクセストランジスタ、ＤＴＲ ドライバトランジスタ、ＬＴＲ ロードトランジスタ、ＴＲ１，ＴＲ２ ＭＯＳトランジスタ。
【技術分野】
【０００１】
本発明は、複数のＭＯＳトランジスタを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来からＭＯＳトランジスタのオン・オフ特性を向上するために、ダブルゲート構造やトライゲート構造と呼ばれるゲート構造が提案されている。これらのゲート構造では、ゲート電極が、ＭＯＳトランジスタのチャネル領域が形成される半導体領域を複数の方向から取り囲んでおり、これによりゲート電圧によるチャネル領域の制御性を向上している。
【０００３】
例えば、非特許文献１，２ではフィン型のダブルゲート構造が開示されている。非特許文献１，２では、ＭＯＳトランジスタが形成される基板としてＳＯＩ（silicon on insulator）基板が使用されており、当該ＳＯＩ基板の埋め込み酸化膜上に形成されたシリコン層にフィン構造を形成し、当該フィン構造を利用してＭＯＳトランジスタを形成している。
【０００４】
一方、特許文献１では、ＳＯＩ基板を使用することなくダブルゲート構造を実現する技術が提案されている。特許文献１の技術では、半導体基板に素子分離絶縁膜から突出する凸部を形成し、当該凸部をゲート電極で取り囲むことによってダブルゲート構造を実現している。なお特許文献２にも、ダブルゲート構造に関する技術が開示されている。
【０００５】
【非特許文献１】Fu-Liang Yang et al.,“35nm CMOS FinFETs”, 2002 Symposium on VLSI Technology Digest of Technical Papers, p.104
【非特許文献２】Fu-Liang Yang et al.,“5nm-Gate Nanowire FinFETs”, 2004 Symposium on VLSI Technology Digest of Technical Papers, p.196
【特許文献１】特開２００３−１２４４６３号公報
【特許文献２】特開平７−８６５９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
さて従来から、複数のＭＯＳトランジスタを備える半導体装置として、複数のメモリセルが形成されたメモリセル領域と、ロジック回路が形成されたロジック回路領域とを備える半導体装置が提案されている。このような半導体装置では、一般的にロジック回路領域には様々な大きさのＭＯＳトランジスタが形成されることから、当該ロジック回路領域におけるＭＯＳトランジスタに上述の特許文献１の技術を適用した場合であっても、適用するＭＯＳトランジスタによっては、ダブルゲート構造あるいはトライゲート構造の効果を十分に発揮できないことがある。その結果、半導体装置の性能を十分に向上することができないといった問題を生じる。
【０００７】
また、複数のＭＯＳトランジスタを備える半導体装置では、ゲート幅を異ならせることによって、複数のＭＯＳトランジスタ間の電流駆動能力を異ならせることができる。しかしながら、複数のＭＯＳトランジスタにおいてゲート幅を異ならせるためには、当該複数のＭＯＳトランジスタが形成される活性領域の幅を異ならせる必要があり、写真製版工程に使用するマスクパターンが複雑となる。その結果、写真製版工程におけるプロセスマージンを十分に確保することができず、半導体装置の性能を十分に確保できないことがある。
【０００８】
そこで、本発明は上述の問題に鑑みて成されたものであり、複数のＭＯＳトランジスタを備える半導体装置の性能を向上させることが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明の第１の半導体装置は、複数のメモリセルが形成されたメモリセル領域と、ロジック回路が形成されたロジック回路領域とを備える半導体装置であって、半導体基板と、前記メモリセル領域における前記半導体基板に第１活性領域を区画するとともに、前記ロジック回路領域における前記半導体基板に第２及び第３活性領域を区画する、前記半導体基板の上面内に設けられた素子分離絶縁膜と、前記第１乃至第３活性領域にそれぞれ設けられた第１乃至第３ＭＯＳトランジスタとを備え、上面視上において、前記第１ＭＯＳトランジスタのゲート幅方向における前記第１活性領域の長さと、前記第２ＭＯＳトランジスタのゲート幅方向における前記第２活性領域の長さとは、前記第３ＭＯＳトランジスタのゲート幅方向における前記第３活性領域の長さよりも小さく、上面視上において、前記第２活性領域の前記長さは、前記第１活性領域の前記長さ以下であって、前記メモリセル領域における前記素子分離絶縁膜では、前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面は、前記第１活性領域の上面よりも下方に位置し、それによって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成されており、前記ロジック回路領域における前記素子分離絶縁膜では、前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面は、前記第２活性領域の上面よりも下方に位置し、それによって前記第２活性領域周辺部分の上面よりも上方へ突出する、前記第２活性領域の上面及び前記第２ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成されており、前記第１活性領域周辺部分の上面と、前記第２活性領域周辺部分の上面とは、前記ロジック回路領域における前記素子分離絶縁膜において前記第３活性領域の周辺に位置する第３活性領域周辺部分の上面よりも下方に位置する。
【００１０】
また、この発明の第２の半導体装置は、半導体基板と、前記半導体基板に第１及び第２活性領域を区画する、前記半導体基板の上面内に設けられた素子分離絶縁膜と、前記第１及び第２活性領域にそれぞれ設けられた第１及び第２ＭＯＳトランジスタとを備え、前記素子分離絶縁膜において前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面は、前記第１活性領域の上面よりも下方に位置し、それによって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成されており、前記素子分離絶縁膜において前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面は、前記第２活性領域の上面及び前記第１活性領域周辺部分の上面よりも下方に位置し、それによって前記第２活性領域周辺部分の上面よりも上方に突出する、前記第２活性領域の上面及び前記第２ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成されている。
【００１１】
また、この発明の第３の半導体装置は、複数のＳＲＡＭメモリセルが形成された第１領域と、インタフェース回路が形成された第２領域とを備える半導体装置であって、半導体基板と、前記第１領域における前記半導体基板に第１活性領域を区画するとともに、前記第２領域における前記半導体基板に第２活性領域を区画する、前記半導体基板の上面内に設けられた素子分離絶縁膜と、前記第１及び第２活性領域にそれぞれ設けられた第１及び第２ＭＯＳトランジスタとを備え、前記第１領域における前記素子分離絶縁膜では、前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面は、前記第１活性領域の上面よりも下方に位置し、それによって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成されており、前記第２活性領域の上面にはゲート絶縁膜を介してゲート電極が形成されており、前記第１活性領域周辺部分の上面は、前記第２領域における前記素子分離絶縁膜において前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面よりも下方に位置する。
【００１２】
また、この発明の第１の半導体装置の製造方法は、複数のメモリセルが形成されるメモリセル領域と、ロジック回路が形成されるロジック回路領域とを備える半導体装置の製造方法であって、（ａ）前記メモリセル領域における半導体基板に第１活性領域を区画するとともに、前記ロジック回路領域における前記半導体基板に第２及び第３活性領域を区画する素子分離絶縁膜を前記半導体基板の上面内に形成する工程と、（ｂ）前記ロジック回路領域の前記素子分離絶縁膜において前記第３活性領域の周辺に位置する第３活性領域周辺部分の上面は掘り下げずに、前記メモリセル領域の前記素子分離絶縁膜において前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面を、前記第１活性領域の上面よりも下方に掘り下げるとともに、前記ロジック回路領域の前記素子分離絶縁膜において前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面を、前記第２活性領域の上面よりも下方に掘り下げる工程と、（ｃ）前記工程（ｂ）の後に、前記第１乃至第３活性領域にそれぞれ第１乃至第３ＭＯＳトランジスタを形成する工程とを備え、前記工程（ａ）では、前記第１ＭＯＳトランジスタのゲート幅方向となる第１方向における前記第１活性領域の長さと、前記第２ＭＯＳトランジスタのゲート幅方向となる第２方向における前記第２活性領域の長さとが、前記第３ＭＯＳトランジスタのゲート幅方向となる第３方向における前記第３活性領域の長さよりも小さくなるとともに、前記第２活性領域の前記長さが前記第１活性領域の前記長さ以下となるように、前記素子分離絶縁膜が形成され、前記工程（ｃ）では、前記工程（ｂ）の実行によって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成され、更に、前記工程（ｂ）の実行によって前記第２活性領域周辺部分の上面よりも上方へ突出する、前記第２活性領域の上面及び前記第２方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成される。
【００１３】
また、この発明の第２の半導体装置の製造方法は、（ａ）半導体基板に第１及び第２活性領域を区画する素子分離絶縁膜を前記半導体基板の上面内に形成する工程と、（ｂ）前記素子分離絶縁膜において前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面を、前記第１活性領域の上面よりも下方に掘り下げるとともに、前記素子分離絶縁膜において前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面を、前記第２活性領域の上面及び前記第１活性領域周辺部分の上面よりも下方に掘り下げる工程と、（ｃ）前記工程（ｂ）の後に、前記第１及び第２活性領域にそれぞれ第１及び第２ＭＯＳトランジスタを形成する工程とを備え、前記工程（ｃ）では、前記工程（ｂ）の実行によって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成され、更に、前記工程（ｂ）の実行によって前記第２活性領域周辺部分の上面よりも上方へ突出する、前記第２活性領域の上面及び前記第２ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成される。
【００１４】
また、この発明の第３の半導体装置の製造方法は、複数のＳＲＡＭメモリセルが形成される第１領域と、インタフェース回路が形成される第２領域とを備える半導体装置の製造方法であって、（ａ）前記第１領域における半導体基板に第１活性領域を区画するとともに、前記第２領域における前記半導体基板に第２活性領域を区画する素子分離絶縁膜を前記半導体基板の上面内に形成する工程と、（ｂ）前記第２領域の前記素子分離絶縁膜において前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面は掘り下げずに、前記第１領域の前記素子分離絶縁膜において前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面を、前記第１活性領域の上面よりも下方に掘り下げる工程と、（ｃ）前記工程（ｂ）の後に、前記第１及び第２活性領域にそれぞれ第１及び第２ＭＯＳトランジスタを形成する工程とを備え、前記工程（ｃ）では、前記工程（ｂ）の実行によって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１ＭＯＳトランジスタのゲート幅方向となる方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成され、前記第２活性領域の上面にはゲート絶縁膜を介してゲート電極が形成される。
【発明の効果】
【００１５】
この発明の第１の半導体装置及び第１の半導体装置の製造方法によれば、ロジック回路領域の第２活性領域では、メモリセル領域の第１活性領域と同様に、素子分離絶縁膜の上面よりも上方に突出する、当該第２活性領域の上面及びゲート幅方向で対面する両側面にゲート絶縁膜を介してゲート電極を形成しているため、当該第２活性領域に形成される第２ＭＯＳトランジスタのゲート構造を、ダブルゲート構造あるいはトライゲート構造にすることができる。つまり本発明では、ゲート幅方向の長さに関してメモリセル領域の第１活性領域の長さ以下の長さを有するロジック回路領域の第２活性領域に対して、メモリセル領域の第１活性領域に適用した構造を適用することによって、当該第２活性領域に形成される第２ＭＯＳトランジスタのゲート構造をトライゲート構造あるいはダブルゲート構造にしている。一般的に、複数のメモリセルのレイアウトパターンは繰り返しパターンで構成されるため、メモリセルを形成する際のリソグラフィープロセスの難易度が低く、メモリセルが形成される複数の活性領域は密集して配置することができる。従って、メモリセル領域における第１活性領域のゲート幅方向の長さは比較的小さく、このような比較的小さい第１活性領域のゲート幅方向の長さ以下である、ロジック回路領域の第２活性領域のゲート幅方向における長さは十分に小さい。このように、ゲート幅方向の長さが十分に小さい第２活性領域に対して、メモリセル領域と同じ構造を適用し、当該第２活性領域においてダブルゲート構造やトライゲート構造を実現することによって、第２活性領域における素子分離絶縁膜の上面よりも上方に突出する部分の全領域にチャネル領域を確実に形成することができる。そのため、当該第２活性領域に形成される第２ＭＯＳトランジスタのオン・オフ特性を確実に向上させることができ、装置全体におけるオフリーク電流を低減できる。その結果、本半導体装置の性能が向上する。
【００１６】
また、この発明の第２の半導体装置及び第２の半導体装置の製造方法によれば、素子分離絶縁膜では、第２活性領域周辺部分の上面は、第１活性領域周辺部分の上面よりも下方に位置するため、第２活性領域における素子分離絶縁膜から露出する部分を、第１活性領域におけるそれよりも大きくすることができる。そのため、第２活性領域内に形成される、第２ＭＯＳトランジスタのチャネル領域の体積を、第１活性領域内に形成される、第１ＭＯＳトランジスタのチャネル領域よりも大きくすることができる。従って、第１及び第２活性領域の間でゲート幅方向における長さを等しくした場合であっても、第２ＭＯＳトランジスタの電流駆動能力を第１ＭＯＳトランジスタよりも向上させることができる。その結果、電流駆動能力の異なる複数のＭＯＳトランジスタを形成しつつ、レイアウトパターンを簡素化することができ、写真製版工程におけるプロセスマージンを十分に確保することができる。よって、本半導体装置の性能を向上することができる。
【００１７】
更には、第２ＭＯＳトランジスタの電流駆動能力を維持しつつ、第２活性領域のゲート幅方向の長さを小さくすることができるため、第２ＭＯＳトランジスタの寸法を小さくすることができ、本半導体装置の微細化が可能となる。
【００１８】
また、この発明の第３の半導体装置及び第３の半導体装置の製造方法によれば、インタフェース回路で使用される第２ＭＯＳトランジスタのゲート構造としてダブルゲート構造やトライゲート構造を採用していないため、品質が良く信頼性の高いゲート絶縁膜を形成することができる。
【発明を実施するための最良の形態】
【００１９】
実施の形態１．
図１は本発明の実施の形態１に係る半導体装置の構造を示す平面図であって、図２は図１中の矢視Ａ−Ａにおける断面図である。また図３は、本実施の形態１に係る半導体装置が備えるメモリセルの回路構成を示す図である。
【００２０】
本実施の形態１に係る半導体装置は、ロジック回路が形成されるロジック回路領域と、複数のメモリセルが形成されるメモリセル領域とを備えており、例えば、画像データや通信データに対してデータ処理を行うロジック回路や、ｅＳＲＡＭ（embedded SRAM）を備えている。メモリセル領域には、例えばｅＳＲＡＭにおける複数のメモリセルがアレイ状に配置されており、ロジック回路領域には当該複数のメモリセルを駆動する、行デコーダ及び列デコーダ等を含む周辺回路や、画像データや通信データを処理する当該周辺回路とは別のロジック回路が形成されている。
【００２１】
まず図３を参照して、本実施の形態１に係るメモリセル領域に形成されるメモリセルの回路構成について説明する。図３に示されるように、本実施の形態１に係るメモリセルは、ドライバトランジスタＤＴＲと、ロードトランジスタＬＴＲと、アクセストランジスタＡＴＲとから成る組みを２組備えており、ドライバトランジスタＤＴＲ及びアクセストランジスタＡＴＲはＮＭＯＳトランジスタであって、ロードトランジスタＬＴＲはＰＭＯＳトランジスタである。
【００２２】
上記２組のそれぞれにおいては、アクセストランジスタＡＴＲのゲートにはワード線ＷＬが接続されており、ドライバトランジスタＤＴＲのドレインと、ロードトランジスタＬＴＲのドレインと、アクセストランジスタＡＴＲのソースとは互いに接続されている。そして、上記２組のいずれか一方組における、ドライバトランジスタＤＴＲのドレインと、ロードトランジスタＬＴＲのドレインと、アクセストランジスタＡＴＲのソースとの接続点は、他方組におけるロードトランジスタＬＴＲ及びドライバトランジスタＤＴＲのゲートに接続されている。
【００２３】
また、上記２組のそれぞれにおいては、ロードトランジスタＬＴＲのソースにはプラスの電源電位ＶＤＤが印加され、ドライバトランジスタＤＴＲのソースには接地電位ＧＮＤが印加される。そして、上記２組の一方組及び他方組におけるアクセストランジスタＡＴＲのドレインはそれぞれビット線ＢＬ，ＢＬＢに接続されている。
【００２４】
次に図１，２を参照して、本実施の形態１に係る半導体装置の構造について説明する。図１，２に示されるように、本実施の形態１に係る半導体装置では、例えばシリコン基板から成る半導体基板１の上面内に素子分離絶縁膜４が形成されている。素子分離絶縁膜４は例えばシリコン酸化膜から成り、ロジック回路領域における半導体基板１に活性領域１ａ，１ｂを、メモリセル領域における半導体基板１に活性領域１ｃ，１ｄを区画する。活性領域１ａ，１ｂにはそれぞれＭＯＳトランジスタＴＲ１，ＴＲ２が形成されており、活性領域１ｃにはドライバトランジスタＤＴＲが形成されており、活性領域１ｄにはロードトランジスタＬＴＲ及びアクセストランジスタＡＴＲが形成されている。なお、活性領域１ｂは、ロジック回路領域において、メモリセル領域に隣接する領域に形成されている。
【００２５】
図１に示されるように、上面視上においては、活性領域１ａの幅ＷＡは、活性領域１ｂの幅ＷＢ、活性領域１ｃの幅ＷＣ及び活性領域１ｄの幅ＷＤよりも大きく、活性領域１ｂの幅ＷＢは、活性領域１ｄの幅ＷＤとは同じ大きさであって、活性領域１ｃの幅１ｃよりも小さい。従って、幅ＷＤは幅ＷＣよりも小さい。
【００２６】
ここで、幅ＷＡはＭＯＳトランジスタＴＲ１のゲート幅を示す長さであって、当該ＭＯＳトランジスタＴＲ１のゲート幅方向における活性領域１ａの長さである。同様に、幅ＷＢはＭＯＳトランジスタＴＲ２のゲート幅を示す長さであって、当該ＭＯＳトランジスタＴＲ２のゲート幅方向における活性領域１ｂの長さであり、幅ＷＣはドライバトランジスタＤＴＲのゲート幅を示す長さであって、当該ドライバトランジスタＤＴＲのゲート幅方向における活性領域１ｃの長さである。そして、幅ＷＤはアクセストランジスタＡＴＲあるいはロードトランジスタＬＴＲのゲート幅を示す長さであって、アクセストランジスタＡＴＲあるいはロードトランジスタＬＴＲのゲート幅方向における活性領域１ｄの長さである。
【００２７】
以上のことから、ＭＯＳトランジスタＴＲ１のゲート幅は、ＭＯＳトランジスタＴＲ２、ドライバトランジスタＤＴＲ、ロードトランジスタＬＴＲ及びアクセストランジスタＡＴＲのゲート幅よりも大きい。そして、ＭＯＳトランジスタＴＲ２のゲート幅は、ロードトランジスタＬＴＲ及びアクセストランジスタＡＴＲのゲート幅と同じであって、かつドライバトランジスタＤＴＲのゲート幅よりも小さい。従って、ＭＯＳトランジスタＴＲ１の電流駆動能力は、ＭＯＳトランジスタＴＲ２、ドライバトランジスタＤＴＲ、ロードトランジスタＬＴＲ及びアクセストランジスタＡＴＲよりも大きく、ＭＯＳトランジスタＴＲ２の電流駆動能力は、ロードトランジスタＬＴＲ及びアクセストランジスタＡＴＲと同じであって、かつドライバトランジスタＤＴＲよりも小さい。
【００２８】
本実施の形態１では、活性領域１ｂ〜１ｄの幅ＷＢ〜ＷＤは５０ｎｍ以下に設定されており、活性領域１ａの幅ＷＡは５０ｎｍよりも大きい値に設定されている。
【００２９】
活性領域１ａ〜１ｄ上にはＭＯＳトランジスタのゲート絶縁膜６及びゲート電極７がこの順で積層されている。具体的には、活性領域１ａ上にはＭＯＳトランジスタＴＲ１のゲート電極７がゲート絶縁膜６を介して形成されており、活性領域１ｂ上にはＭＯＳトランジスタＴＲ２のゲート電極７がゲート絶縁膜６を介して形成されている。そして、活性領域１ｃ上にはドライバトランジスタＤＴＲのゲート電極７がゲート絶縁膜６を介して形成されており、活性領域１ｄ上にはロードトランジスタＬＴＲあるいはアクセストランジスタＡＴＲのゲート電極７がゲート絶縁膜６を介して形成されている。例えば、ゲート絶縁膜６はシリコン酸化膜から成り、ゲート電極７はポリシリコン膜から成る。
【００３０】
図２に示されるように、本実施の形態１に係る素子分離絶縁膜４では、活性領域１ｂの周辺に位置する周辺部分４ｂ、活性領域１ｃの周辺に位置する周辺部分４ｃ及び活性領域１ｄの周辺に位置する周辺部分４ｄの各上面は、幅の一番大きい活性領域１ａの周辺に位置する周辺部分４ａの上面よりも下方に位置している。そして、活性領域１ｂの上面及びＭＯＳトランジスタＴＲ２のゲート幅方向で対面する両側面の一部は周辺部分４ｂの上面よりも上方に突出し、活性領域１ｃの上面及びドライバトランジスタＤＴＲのゲート幅方向で対面する両側面の一部は周辺部分４ｃの上面よりも上方に突出し、活性領域１ｄの上面及びロードトランジスタＬＴＲあるいはアクセストランジスタＡＴＲのゲート幅方向で対面する両側面の一部は、周辺部分４ｄの上面よりも上方に突出している。
【００３１】
本実施の形態１では、周辺部分４ｂの上面よりも上方に突出する活性領域１ｂの上面及び側面、周辺部分４ｃの上面よりも上方に突出する活性領域１ｃの上面及び側面、及び周辺部分４ｄの上面よりも上方に突出する活性領域１ｄの上面及び側面の上には、ゲート絶縁膜６を介してゲート電極７が形成されている。
【００３２】
以上のように、ＭＯＳトランジスタＴＲ２が形成される活性領域１ｂでは、その上面及びゲート幅方向で対面する両側面を覆うようにゲート電極７が形成されている。これにより、ＭＯＳトランジスタＴＲ２のゲート構造はトライゲート構造として機能する。従って、ゲート電極７に所定の電圧を印加すると、活性領域１ｂの上面及びゲート幅方向で対面する両側面からチャネル領域ＣＮが広がり、活性領域１ｂにおける素子分離絶縁膜４からの突出部分には、図２に示されるように、全領域にチャネル領域ＣＮが形成される。このように、本実施の形態１では、活性領域１ｂに形成されるチャネル領域ＣＮを３方向からのゲート電圧で制御できるため、ＭＯＳトランジスタＴＲ２を確実にオンできたり、確実にオフすることができ、オン電流とオフ電流との差が大きくなりオン・オフ特性が向上する。
【００３３】
同様に、ドライバトランジスタＤＴＲ、ロードトランジスタＬＴＲ及びアクセストランジスタＡＴＲもトライゲート構造を有しており、複数の方向からのゲート電圧でチャネル領域を制御することができることから、それらのオン・オフ特性が向上する。
【００３４】
なお、活性領域１ｂ上のゲート絶縁膜６において活性領域１ｂの上面上の部分を他の部分よりも厚く形成したり、活性領域１ｂにおける上面付近のチャネル注入量を多くすることによって、当該上面付近の導電型が反転しにくいようにしても良い。これにより、ゲート電極７に所定の電圧を印加すると、活性領域１ｂではゲート幅方向の両側面のみからチャネル領域が広がり、ＭＯＳトランジスタＴＲ２のゲート構造を、２方向からのゲート電圧でチャネル領域を制御できるダブルゲート構造とすることができる。ドライバトランジスタＤＴＲ、アクセストランジスタＡＴＲ及びロードトランジスタＬＴＲについても同様である。
【００３５】
次に、図１，２に示される本実施の形態１に係る半導体装置の製造方法について説明する。図４〜１０，１２，１３は本実施の形態１に係る半導体装置の製造方法を工程順に示す断面図であって、図１１は当該製造方法を示す平面図である。図４に示されるように、まず半導体基板１上にシリコン酸化膜２及びシリコン窒化膜３をこの順で堆積する。そして図５に示されるように、所定のレジストパターンを有するフォトレジスト１００をシリコン窒化膜３上に形成する。
【００３６】
次に、フォトレジスト１００をマスクに用いてシリコン窒化膜３、シリコン酸化膜２及び半導体基板１に対して順序ドライエッチングを実行する。そして、フォトレジスト１００を除去する。これにより、図６に示されるように、半導体基板１の上面内には溝１４が形成され、当該溝１４によって、ロジック回路領域における半導体基板１には活性領域１ａ，１ｂが区画され、メモリセル領域における半導体基板１には活性領域１ｃ，１ｄが区画される。
【００３７】
次に、溝１４を充填するシリコン酸化膜を全面に形成し、シリコン窒化膜３をストッパ層とするＣＭＰ法を用いて当該シリコン酸化膜の表面を平坦化する。これにより、図７に示されるように、シリコン酸化膜から成り、溝１４を充填する深さ２００〜４００ｎｍ程度の素子分離絶縁膜４が形成される。この時点ではＭＯＳトランジスタＴＲ１等は形成されていないことから、この工程においては、ドライバトランジスタＤＴＲのゲート幅方向となる方向における活性領域１ｃの長さと、アクセストランジスタＡＴＲやロードトランジスタＬＴＲのゲート幅方向となる方向における活性領域１ｄの長さと、ＭＯＳトランジスタＴＲ２のゲート幅方向となる方向における活性領域１ｂの長さとが、ＭＯＳトランジスタＴＲ１のゲート幅方向となる方向における活性領域１ａの長さよりも小さくなるとともに、活性領域１ｂの当該長さが活性領域１ｃ，１ｄの当該長さ以下となるように、素子分離絶縁膜４が形成される。
【００３８】
本実施の形態１では、素子分離絶縁膜４となる上記シリコン酸化膜を溝１４に充填する前に、溝１４によって露出している半導体基板１の内壁が熱酸化される。これにより、図７に示されるように、活性領域１ａ〜１ｄでは、その上面とそれに繋がる側面とで形成される角部５０が丸くなり、当該角部５０に電界が集中するのを緩和でき、活性領域１ａ〜１ｄで発生する電界を均一にすることができる。また、半導体基板１の内壁を熱酸化する代わりに、溝１４を形成する際のドライエッチングにおいて角部５０を丸めながら半導体基板１をエッチングしても良い。
【００３９】
次に図８に示されるように、ウェットエッチング法を用いて、素子分離絶縁膜４の上端部を選択的に除去して、シリコン窒化膜３を素子分離絶縁膜４から部分的に突出させる。このとき、素子分離絶縁膜４の上面は、活性領域１ａ〜１ｄの上面よりも下がらないようにする。例えば、素子分離絶縁膜４の上面が活性領域１ａ〜１ｄの上面よりも４０ｎｍ程度上方に位置するようにする。
【００４０】
次に図９に示されるように、ウェットエッチング法を用いてシリコン窒化膜３及びシリコン酸化膜２を順次除去する。そして図１０に示されるように、ロジック回路領域の活性領域１ａと、素子分離絶縁膜４において活性領域１ａの周辺に位置する周辺部分４ａとを覆うフォトレジスト１１０を半導体基板１上に形成し、当該フォトレジスト１１０をマスクに用いて露出している素子分離絶縁膜４を選択的にウェットエッチングする。これにより、素子分離絶縁膜４において活性領域１ｂの周辺に位置する周辺部分４ｂと、メモリセル領域における素子分離絶縁膜４の全領域とが部分的に除去されて、当該素子分離絶縁膜４の上面は５０ｎｍ〜１５０ｎｍ程度掘り下げられる。その結果、素子分離絶縁膜４では、周辺部分４ａの上面は掘り下げられずに、周辺部分４ｂの上面は当該活性領域１ｂの上面よりも下方に掘り下げられる。同時に、素子分離絶縁膜４では、活性領域１ｃの周辺に位置する周辺部分４ｃの上面は当該活性領域１ｃの上面よりも下方に掘り下げられ、活性領域１ｄの周辺に位置する周辺部分４ｄの上面は当該活性領域１ｄの上面よりも下方に掘り下げられる。
【００４１】
なお図１１は、図１０に示される構造の平面図である。図１１では図１０中のフォトレジスト１１０の記載は省略している。また、図１０の構造は図１１中の矢視Ｂ−Ｂにおける断面構造にフォトレジスト１１０を形成したものである。
【００４２】
次に図１２に示されるように、イオン注入時のスクリーン膜として機能するシリコン酸化膜５を活性領域１ａ〜１ｄの上面上に形成する。そして、半導体基板１にｐ型あるいはｎ型の不純物をシリコン酸化膜５を介してイオン注入し、半導体基板１の上面内にウェル領域（図示せず）を形成する。そして、ＭＯＳトランジスタＴＲ１，ＴＲ２やドライバトランジスタＤＴＲ等のトランジスタのしきい値電圧を決定するために、ｐ型あるいはｎ型の不純物を半導体基板１にイオン注入する。その後、シリコン酸化膜５を除去する。
【００４３】
次に図１３に示されるように、ＭＯＳトランジスタＴＲ１等のゲート絶縁膜となるシリコン酸化膜１６を活性領域１ａ〜１ｄ上に形成し、その後、ＭＯＳトランジスタＴＲ１等のゲート電極７となるポリシリコン膜１７を全面に形成する。
【００４４】
次に、ポリシリコン膜１７及びシリコン酸化膜１６をパターンニングして、ポリシリコン膜１７から成るゲート電極７と、シリコン酸化膜１６から成るゲート絶縁膜６とを形成する。これにより、ロジック回路領域では、活性領域１ａ上にはゲート絶縁膜６を介してゲート電極７が形成されるとともに、周辺部分４ｂの上面よりも上方に突出する、活性領域１ｂの上面及びゲート幅方向で対面する両側面には、ゲート絶縁膜６を介してゲート電極７が形成される。同時に、メモリセル領域では、周辺部分４ｃの上面よりも上方に突出する、活性領域１ｃの上面及びゲート幅方向で対面する両側面には、ゲート絶縁膜６を介してゲート電極７が形成されるとともに、周辺部分４ｄの上面よりも上方に突出する、活性領域１ｄの上面及びゲート幅方向で対面する両側面には、ゲート絶縁膜６を介してゲート電極７が形成される。
【００４５】
次に、ゲート絶縁膜６およびゲート電極７の側面にサイドウォール（図示せず）を形成し、ＭＯＳトランジスタＴＲ１等のソース・ドレイン領域（図示せず）を形成する。このとき、メモリセル領域おける素子分離絶縁膜４の上面は活性領域１ｃ，１ｄの上面よりも３０〜１３０ｎｍ程度低くなっている。同様に、ロジック回路領域における周辺部分４ｂの上面は、活性領域１ｂの上面よりも３０〜１３０ｎｍ程度低くなっている。その後、図示しない層間絶縁膜、コンタクトプラグ及び配線が形成される。これにより、ドライバトランジスタＤＴＲと、アクセストランジスタＡＴＲと、ロードトランジスタＬＴＲとの間が電気的に接続されて、本実施の形態１に係る半導体装置が完成する。
【００４６】
以上のように、本実施の形態１に係るロジック回路領域では、メモリセル領域に形成された活性領域１ｃ，１ｄと同じかそれよりも幅の小さい活性領域１ｂに対して、メモリセル領域の活性領域１ｃ，１ｄに適用した構造を適用することによって、当該活性領域１ｂに形成されるＭＯＳトランジスタＴＲ２のゲート構造をトライゲート構造あるいはダブルゲート構造にしている。つまり、活性領域１ｂにおいて、素子分離絶縁膜４の上面よりも上方に突出する、上面及びゲート幅方向で対面する両側面にゲート絶縁膜６を介してゲート電極７を形成することによって、トライゲート構造あるいはダブルゲート構造を実現している。
【００４７】
一方、ロジック回路領域の活性領域１ａに対してメモリセル領域の活性領域１ｃ，１ｄに適用した構造を適用して、ＭＯＳトランジスタＴＲ１のゲート構造をダブルゲート構造あるいはトライゲート構造にすると、活性領域１ａの幅ＷＡは比較的大きいことから、図１４に示されるように、活性領域１ａの上面及び側面付近にしかチャネル領域ＣＮが形成されず、活性領域１ａにおける素子分離絶縁膜４の上面よりも上方に突出する部分の全領域に渡ってチャネル領域ＣＮが形成されにくくなる。そのためにチャネルドープ量を少なくしてチャネル領域ＣＮができやすいように不純物濃度を調整すると、活性領域１ａでは、上面とそれに繋がる側面とで形成される角部５０付近の電位が必要以上に低下しやすくなり、当該角部５０においてはチャネルがオフしにくくなるという現象が生じる。その結果、ゲート電極７にオフ電圧を印加した場合であっても、角部５０を介して活性領域１ａにリーク電流が流れ、オフリーク電流が増加する。従って、このような広い活性領域１ａを必要とするようなロジック回路のゲート構造を、ダブルゲート構造あるいはトライゲート構造にしようとすることは望ましくない。
【００４８】
また、ロジック回路のうちでインタフェース回路に使用されるようなＭＯＳトランジスタ、つまり駆動電圧が高く、常に駆動を続けているようなＭＯＳトランジスタには、膜厚が厚く信頼性の高いゲート絶縁膜を形成する必要がある。このようなＭＯＳトランジスタをＭＯＳトランジスタＴＲ１として活性領域１ａに形成し、ＭＯＳトランジスタＴＲ１のゲート構造をダブルゲート構造あるいはトライゲート構造にしようとすると、素子分離絶縁膜が部分的に埋め込まれている溝の側壁面にもＭＯＳトランジスタＴＲ１のゲート絶縁膜６が形成されることになる。もともとシリコン基板の上面に用いられる（１００）面に比べて他の方位の面では、形成されるシリコン酸化膜の質が悪く、さらに溝の側壁面はエッチングによって削られた面でありダメージも多いことから、溝の側壁面はＭＯＳトランジスタＴＲ１のゲート絶縁膜６を形成する面としては望ましくない。したがって、インタフェース回路に使用されるようなＭＯＳトランジスタを活性領域１ａに形成する場合には、当該ＭＯＳトランジスタのゲート構造をダブルゲート構造やトライゲート構造にしようとすることは好ましくない。
【００４９】
また一般的に、複数のメモリセルのレイアウトパターンは繰り返しパターンで構成されるため、メモリセルを形成する際のリソグラフィープロセスの難易度は低く、メモリセルが形成される複数の活性領域を密集して配置することができる。そのため、メモリセル領域の活性領域１ｃ，１ｄの幅ＷＣ，ＷＤは比較的小さく作ることができる。また、ロジック回路領域のうちメモリセル領域に隣接する領域でのレイアウトパターンについても通常繰り返しパターンで構成されるため、当該領域を形成する際のリソグラフィープロセスの難易度は低く、当該領域に形成される複数の活性領域も密集して配置することができる。そのため、ロジック回路領域のうちメモリセル領域に隣接する領域に配置された活性領域１ｂの幅ＷＢは、メモリセル領域における活性領域１ｃ，１ｄの幅ＷＣ，ＷＤと同じかそれよりも小さく作ることができる。例えば、本実施の形態１のように、活性領域１ｂの幅ＷＢは５０ｎｍ以下に設定することができる。
【００５０】
このように、本実施の形態１に係るロジック回路領域では、幅ＷＢが十分に小さい活性領域１ｂにメモリセル領域と同じ構造を適用することによってダブルゲート構造やトライゲート構造を実現しているため、上述の図２に示されるように、活性領域１ｂにおける素子分離絶縁膜４の上面よりも上方に突出する部分の全領域にチャネル領域ＣＮを確実に形成することができる。そのため、当該活性領域１ｂに形成されるＭＯＳトランジスタＴＲ２のオン・オフ特性を確実に向上させることができ、装置全体におけるオフリーク電流を低減できる。
【００５１】
また、活性領域１ａのようなロジック回路領域の比較的広い活性領域に形成されるゲート構造についてはダブルゲート構造やトライゲート構造を採用しないようにすることで、チャネル領域ＣＮができにくくてしきい値電圧が高いトランジスタやオフリーク電流の大きいトランジスタが当該活性領域に形成されてしまうことを回避することができる。
【００５２】
また、活性領域１ａにインタフェース回路で採用されるＭＯＳトランジスタを形成する際には、当該ＭＯＳトランジスタのゲート構造としてダブルゲート構造やトライゲート構造を採用しないようにすることで、品質が良く信頼性の高いゲート絶縁膜を形成することができる。
【００５３】
また本実施の形態１では、メモリセル領域の活性領域１ｃ，１ｄの幅ＷＣ，ＷＤ及びロジック回路領域の活性領域１ｂの幅ＷＢを５０ｎｍ以下に設定しているため、ダブルゲート構造あるいはトライゲート構造の効果を十分に発揮することができる。製造性の観点からは、活性領域１ｂ，１ｄの幅ＷＢ，ＷＤについては２０〜４０ｎｍに設定される方が望ましく、活性領域１ｃの幅ＷＣについては３０〜５０ｎｍに設定される方が望ましい。
【００５４】
なお、本実施の形態１に係る半導体装置の製造方法では、上述の図５，６に示されるように、所定のレジストパターンを有するフォトレジスト１００をマスクに用いて半導体基板１をエッチングして溝１４を形成しているが、使用する写真製版装置の性能等の制約により、フォトレジスト１００に形成されるレジストパターンを十分細くできない場合には、シリコン窒化膜３に対して異方性エッチング及び等方性エッチングを順次実行し、等方性エッチング実行後のシリコン窒化膜３をマスク膜として用いて半導体基板１をエッチングして溝１４を形成しても良い。以下にこの製造方法について詳細に説明する。
【００５５】
図１５，１６は本実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。まず半導体基板１上にシリコン酸化膜２及びシリコン窒化膜３を順次堆積して、図４に示される構造を作製する。そして図１５に示されるように、所定のレジストパターンを有するフォトレジスト１００をシリコン窒化膜３上に形成する。そして、フォトレジスト１００をマスクに用いて、露出しているシリコン窒化膜３に対して、半導体基板１の厚み方向にエッチングレートが高い異方性ドライエッチングを実行して、フォトレジスト１００を除去する。これにより、シリコン窒化膜３内にはシリコン酸化膜２を部分的に露出させる開口部ＯＰが形成される。
【００５６】
なお本例においては、写真製版装置として安価なものを使用することを想定しているため、レジストパターンをあまり細くすることができず、図１５中のフォトレジスト１００に形成されたレジストパターンは図５中のフォトレジスト１００に形成されたレジストパターンよりも全体的に太くなっている。そのため、この状態でシリコン窒化膜３をマスクにして半導体基板１に対してエッチングを行って溝１４を形成すると、溝１４によって区画された活性領域１ａ〜１ｅの幅が設計値よりも大きくなってしまう。そこで、次に図１６に示されるように、例えばリン酸を用いてシリコン窒化膜に対して等方性ウェットエッチングを行い、当該シリコン窒化膜を選択的に部分的に除去する。これにより、異方性ドライエッチングでシリコン窒化膜３内に形成された開口部ＯＰが広がり、シリコン酸化膜２の露出部分が多くなる。
【００５７】
次に、等方性ウェットエッチング後のシリコン窒化膜３をマスクに用いて、露出するシリコン酸化膜２とその下の半導体基板１をドライエッチングする。これにより、図６に示される溝１４と同じ形状の溝１４が半導体基板１に形成されて、当該溝１４によって活性領域１ａ〜１ｄが区画される。
【００５８】
このように、溝１４を形成する際のマスク膜となるシリコン窒化膜３に所定の開口部ＯＰを設ける際に、異方性エッチングと等方性エッチングとを併用することによって、写真製版装置の性能の制約等によりレジストパターンの線幅をあまり細くできない場合であっても、幅の狭い活性領域１ｂ〜１ｄを簡単に形成することができる。
【００５９】
また上述のように、活性領域１ｂ〜１ｄ上のゲート絶縁膜６において、当該活性領域１ｂ〜１ｄの上面上の部分を側面上の部分よりも厚く形成することによって、ＭＯＳトランジスタＴＲ２やドライバトランジスタＤＴＲ等のゲート構造をダブルゲート構造にすることができる。以下に、図１７〜１９を参照して、この場合の製造方法について説明する。
【００６０】
まず、上述の製造方法を使用して、ゲート絶縁膜となるシリコン酸化膜１６までを形成する。次に図１７に示されるように、全面にシリコン窒化膜６０を形成する。そして、活性領域１ａ上のシリコン窒化膜６０を覆うフォトレジスト（図示せず）を形成して、当該フォトレジストをマスクに用いて露出しているシリコン窒化膜６０に対して、半導体基板１の厚み方向にエッチングレートが高い異方性ドライエッチングを行う。これにより、図１８に示されるように、素子分離絶縁膜４の上面よりも上方に位置する活性領域１ｂ〜１ｄのそれぞれの側面上にはシリコン窒化膜６０から成るサイドウォールがシリコン酸化膜１６を介して形成される。
【００６１】
次に、図１８に示される構造に対して熱酸化処理を行う。素子分離絶縁膜４の上面よりも上方に位置する活性領域１ｂの側面はシリコン窒化膜６０から成るサイドウォールで覆われているため、当該側面は酸化されず、活性領域１ｂの上面だけが酸化される。従って、図１９に示されるように、活性領域１ｂ上に形成されたシリコン酸化膜１６は、当該活性領域１ｂの上面上に位置する部分だけが厚くなり、この上面上に位置する部分の膜厚は活性領域１ｂの側面上に位置する部分の膜厚よりも厚くなる。
【００６２】
同様にして、活性領域１ｃ上に形成されたシリコン酸化膜１６においては、その上面上に位置する部分が他の部分よりも厚くなり、活性領域１ｄ上に形成されたシリコン酸化膜１６においては、その上面上に位置する部分が他の部分よりも厚くなる。
【００６３】
その後、シリコン窒化膜６０をウェットエッチング等で除去し、上述の製造方法と同様に、ゲート電極７となるポリシリコン膜１７を形成し、ポリシリコン膜１７及びシリコン酸化膜１６をパターンニングする。これにより、活性領域１ｂ〜１ｄ上のゲート絶縁膜６では、活性領域１ｂ〜１ｄの上面上の部分が側面上の部分よりも厚くなり、ＭＯＳトランジスタＴＲ２やドライバトランジスタＤＴＲ等のゲート構造をダブルゲート構造とすることができる。
【００６４】
また、図１７〜１９を参照して説明した方法とは異なる方法であってもダブルゲート構造を実現できる。まず、上述の製造方法を使用して図８に示される構造を作製する。そして、図２０に示されるように、ロジック回路領域の活性領域１ａと、素子分離絶縁膜４の周辺部分４ａとを覆うフォトレジスト１５０を半導体基板１上に形成し、当該フォトレジスト１５０をマスクに用いて露出している素子分離絶縁膜４を選択的にウェットエッチングする。これにより、露出している素子分離絶縁膜４は部分的に除去されて、素子分離絶縁膜４では、周辺部分４ａの上面は掘り下げられずに、周辺部分４ｂの上面は当該活性領域１ｂの上面よりも下方に掘り下げられる。同時に、メモリセル領域では、周辺部分４ｃの上面は活性領域１ｃの上面よりも下方に掘り下げられ、周辺部分４ｄの上面は活性領域１ｄの上面よりも下方に掘り下げられる。その後、フォトレジスト１５０を除去する。
【００６５】
次に図２１に示されるように、シリコン窒化膜３を除去する。そして、図２１に示される構造に対して熱酸化処理を行う。これにより、図２２に示されるように、素子分離絶縁膜４の上面よりも上方に位置する活性領域１ｂ〜１ｄの上面及び側面が熱酸化されて、ゲート絶縁膜６となるシリコン酸化膜１６が活性領域１ｂ〜１ｄ上に形成される。このとき、活性領域１ｂ〜１ｄの上面上には予めシリコン酸化膜２が形成されているため、図２２に示されるように、活性領域１ｂ〜１ｄ上のシリコン酸化膜１６においては、その上面上の部分の方が側面上の部分よりも厚くなる。
【００６６】
次に、半導体基板１の上面内にウェル領域（図示せず）を形成し、ＭＯＳトランジスタＴＲ１，ＴＲ２やドライバトランジスタＤＴＲ等のトランジスタのしきい値電圧を決定するために不純物を半導体基板１にイオン注入する。そして、ゲート電極７となるポリシリコン膜１７を全面に形成する。その後、ポリシリコン膜１７及びシリコン酸化膜１６をパターンニングして、ゲート電極７及びゲート絶縁膜６を形成する。このとき、活性領域１ｂ上のゲート絶縁膜６では、当該活性領域１ｂの上面上の部分のみが他の部分よりも厚くなり、ＭＯＳトランジスタＴＲ２のゲート構造をダブルゲート構造とすることができる。同様にして、ドライバトランジスタＤＴＲ、ロードトランジスタＬＴＲ及びアクセストランジスタＡＴＲのゲート構造をダブルゲート構造とすることができる。
【００６７】
実施の形態２．
図２３は本発明の実施の形態２に係る半導体装置の構造を示す平面図であって、図２４は図２３中の矢視Ｃ−Ｃにおける断面図である。本実施の形態２に係る半導体装置は、上述の実施の形態１に係る半導体装置において、上面視上における活性領域１ｃの幅ＷＣを変更し、素子分離絶縁膜４における周辺部分４ｃの上面の高さを変更したものである。
【００６８】
本実施の形態２では、図２３に示されるように、上面視上において活性領域１ｃの幅ＷＣは活性領域１ｄの幅ＷＤと同じである。従って、本実施の形態２では、活性領域１ｂの幅ＷＢと、活性領域１ｃの幅ＷＣと、活性領域１ｄの幅ＷＤとは互いに等しく、これらの幅は活性領域１ａの幅ＷＡよりも小さい。活性領域１ｂ〜１ｄの幅ＷＢ〜ＷＤは５０ｎｍ以下に設定され、製造性の観点からは２０〜５０ｎｍに設定するのが望ましい。
【００６９】
また本実施の形態２に係る素子分離絶縁膜４では、図２４に示されるように、周辺部分４ｃの上面が、周辺部分４ｂ，４ｄの上面よりも下方に位置している。その他の構造については実施の形態１に係る構造と同じであるため、その説明は省略する。
【００７０】
次に、図２３，２４に示される半導体装置の製造方法について説明する。図２５〜３０は本実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。まず、実施の形態１に係る製造方法を使用して、上述の図５に示される構造を作製する。このとき、メモリセル領域におけるフォトレジスト１００に形成されている複数の開口部の幅は互いに同じである。次に、フォトレジスト１００をマスクに用いてシリコン窒化膜３、シリコン酸化膜２及び半導体基板１に対して順序ドライエッチングを実行する。そして、フォトレジスト１００を除去する。これにより、図２５に示されるように、半導体基板１の上面内には溝１４が形成され、当該溝１４によって、ロジック回路領域における半導体基板１には活性領域１ａ，１ｂが区画され、メモリセル領域における半導体基板１には活性領域１ｃ，１ｄが区画される。このとき、活性領域１ｂ〜１ｄの上面視上の幅ＷＢ〜ＷＤは同じである。
【００７１】
次に、溝１４を充填するシリコン酸化膜を全面に形成し、シリコン窒化膜３をストッパ層とするＣＭＰ法を用いて当該シリコン酸化膜の表面を平坦化して、溝１４内にシリコン酸化膜から成る素子分離絶縁膜４を形成する。そして、ウェットエッチング法を用いて、素子分離絶縁膜４の上端部を選択的に除去する。これにより、図２６に示されるように、シリコン窒化膜３が素子分離絶縁膜４から突出する。
【００７２】
なお、実施の形態１と同様に、素子分離絶縁膜４となるシリコン酸化膜を溝１４に充填する前に、溝１４によって露出している半導体基板１の内壁を熱酸化しても良い。これにより、活性領域１ａ〜１ｄでは、その上面とそれに繋がる側面とで形成される角部が丸くなり、活性領域１ａ〜１ｄ内で発生する電界を均一にすることができる。図２６では、活性領域１ａ〜１ｄの上記角部を丸めた場合の構造を示している。
【００７３】
次に図２７に示されるように、ウェットエッチング法を用いてシリコン窒化膜３及びシリコン酸化膜２を順次除去する。そして図２８に示されるように、ロジック回路領域の活性領域１ａと、素子分離絶縁膜４の周辺部分４ａとを覆うフォトレジスト２００を半導体基板１上に形成し、当該フォトレジスト２００をマスクに用いて露出している素子分離絶縁膜４を選択的にウェットエッチングする。そして、フォトレジスト２００を除去する。これにより、露出している素子分離絶縁膜４は部分的に除去されて、当該素子分離絶縁膜４の上面は５０ｎｍ〜１５０ｎｍ程度掘り下げられる。その結果、素子分離絶縁膜４では、周辺部分４ａの上面は掘り下げられずに、周辺部分４ｂの上面は活性領域１ｂの上面よりも下方に掘り下げられる。同時に、周辺部分４ｃの上面は活性領域１ｃの上面よりも下方に掘り下げられ、周辺部分４ｄの上面は活性領域１ｄの上面よりも下方に掘り下げられる。
【００７４】
次に図２９に示されるように、ロジック回路領域の全域と、メモリセル領域における活性領域１ｄ及び周辺部分４ｄとを覆うフォトレジスト２１０を形成し、当該フォトレジスト２１０をマスクに用いて露出している素子分離絶縁膜４を選択的にウェットエッチングする。これにより、周辺部分４ｃのみが部分的に除去されて、当該周辺部分４ｃの上面は３０ｎｍ〜１００ｎｍ程度掘り下げられる。その結果、素子分離絶縁膜４では、周辺部分４ａ，４ｂ，４ｄの上面は掘り下げられずに、周辺部分４ｃの上面は周辺部分４ｂ，４ｄの上面よりも下方に掘り下げられる。その後、フォトレジスト２１０を除去する。
【００７５】
次に、実施の形態１と同様に、イオン注入の際のスクリーン膜として使用するシリコン酸化膜を活性領域１ａ〜１ｄの上面上に形成し、当該シリコン酸化膜を介して半導体基板１に不純物をイオン注入し、半導体基板１の上面内にウェル領域を形成する。そして、ＭＯＳトランジスタＴＲ１，ＴＲ２やドライバトランジスタＤＴＲ等のトランジスタのしきい値電圧を決定するために不純物を半導体基板１にイオン注入する。その後、スクリーン膜として使用したシリコン酸化膜を除去する。
【００７６】
次に図３０に示されるように、ＭＯＳトランジスタＴＲ１等のゲート絶縁膜となるシリコン酸化膜１６を活性領域１ａ〜１ｄ上に形成し、ＭＯＳトランジスタＴＲ１等のゲート電極７となるポリシリコン膜１７を全面に形成する。そして、ポリシリコン膜１７及びシリコン酸化膜１６をパターンニングして、ポリシリコン膜１７から成るゲート電極７と、シリコン酸化膜１６から成るゲート絶縁膜６とを形成する。
【００７７】
その後、ゲート絶縁膜６およびゲート電極７の側面にサイドウォール（図示せず）を形成し、ＭＯＳトランジスタＴＲ１等のソース・ドレイン領域（図示せず）を形成する。そして、図示しない層間絶縁膜、コンタクトプラグ及び配線を形成することにより、本実施の形態２に係る半導体装置が完成する。
【００７８】
以上のように、本実施の形態２に係る素子分離絶縁膜４では、活性領域１ｃの周辺に位置する周辺部分４ｃの上面が、活性領域１ｄの周辺に位置する周辺部分４ｄの上面よりも下方に位置しているため、活性領域１ｃにおいて素子分離絶縁膜４の上面よりも上方に位置する部分の体積を、活性領域１ｄにおいて素子分離絶縁膜４の上面よりも上方に位置する部分の体積よりも大きくすることができる。そのため、活性領域１ｄよりも活性領域１ｃに形成されるチャネル領域の体積を大きくすることができる。従って、本実施の形態２のように活性領域１ｃ，１ｄの幅ＷＣ，ＷＤを互いに等しくした場合であっても、ドライバトランジスタＤＴＲの電流駆動能力を、ロードトランジスタＬＴＲ及びアクセストランジスタＡＴＲの電流駆動能力よりも大きくすることができる。その結果、異なる電流駆動能力を有する複数のＭＯＳトランジスタを形成しつつ、メモリセル領域におけるレイアウトパターンを簡素化でき、写真製版工程におけるプロセスマージンを十分に確保することができる。よって、本半導体装置の性能を向上することができる。
【００７９】
更には、ドライバトランジスタＤＴＲの電流駆動能力を維持しつつ、当該ドライバトランジスタＤＴＲが形成される活性領域１ｃの幅ＷＣを小さくすることができるため、メモリセルの寸法を小さくすることができ、本半導体装置の微細化が可能となる。
【００８０】
なお、使用する写真製版装置の性能等の制約により、溝１４を形成する際に使用したフォトレジスト１００に形成されるレジストパターンを十分細くできない場合には、実施の形態１と同様に、シリコン窒化膜３に対して異方性エッチング及び等方性エッチングを順次実行し、等方性エッチング後のシリコン窒化膜３をマスクに用いて半導体基板１をエッチングして溝１４を形成しても良い。
【００８１】
また、活性領域１ｂ〜１ｄ上のゲート絶縁膜６においては、実施の形態１で説明した方法を用いて、当該活性領域１ｂ〜１ｄの上面上の部分を側面上の部分よりも厚く形成し、ＭＯＳトランジスタＴＲ２やドライバトランジスタＤＴＲなどのゲート構造をダブルゲート構造にしても良い。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態１に係る半導体装置の構造を示す平面図である。
【図２】本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図３】本発明の実施の形態１に係るメモリセルの回路構成を示す図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す平面図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態１に係る半導体装置との比較対象装置の構造を示す断面図である。
【図１５】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図１６】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図１７】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図１８】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図１９】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図２０】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図２１】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図２２】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図２３】本発明の実施の形態２に係る半導体装置の構造を示す平面図である。
【図２４】本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
【図２５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００８３】
１ 半導体基板、１ａ〜１ｄ 活性領域、３ シリコン窒化膜、４ 素子分離絶縁膜、４ａ〜４ｄ 周辺部分、６ ゲート絶縁膜、７ ゲート電極、１４ 溝、ＡＴＲ アクセストランジスタ、ＤＴＲ ドライバトランジスタ、ＬＴＲ ロードトランジスタ、ＴＲ１，ＴＲ２ ＭＯＳトランジスタ。
【特許請求の範囲】
【請求項１】
複数のメモリセルが形成されたメモリセル領域と、ロジック回路が形成されたロジック回路領域とを備える半導体装置であって、
半導体基板と、
前記メモリセル領域における前記半導体基板に第１活性領域を区画するとともに、前記ロジック回路領域における前記半導体基板に第２及び第３活性領域を区画する、前記半導体基板の上面内に設けられた素子分離絶縁膜と、
前記第１乃至第３活性領域にそれぞれ設けられた第１乃至第３ＭＯＳトランジスタと
を備え、
上面視上において、前記第１ＭＯＳトランジスタのゲート幅方向における前記第１活性領域の長さと、前記第２ＭＯＳトランジスタのゲート幅方向における前記第２活性領域の長さとは、前記第３ＭＯＳトランジスタのゲート幅方向における前記第３活性領域の長さよりも小さく、
上面視上において、前記第２活性領域の前記長さは、前記第１活性領域の前記長さ以下であって、
前記メモリセル領域における前記素子分離絶縁膜では、前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面は、前記第１活性領域の上面よりも下方に位置し、それによって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成されており、
前記ロジック回路領域における前記素子分離絶縁膜では、前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面は、前記第２活性領域の上面よりも下方に位置し、それによって前記第２活性領域周辺部分の上面よりも上方へ突出する、前記第２活性領域の上面及び前記第２ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成されており、
前記第１活性領域周辺部分の上面と、前記第２活性領域周辺部分の上面とは、前記ロジック回路領域における前記素子分離絶縁膜において前記第３活性領域の周辺に位置する第３活性領域周辺部分の上面よりも下方に位置する、半導体装置。
【請求項２】
半導体基板と、
前記半導体基板に第１及び第２活性領域を区画する、前記半導体基板の上面内に設けられた素子分離絶縁膜と、
前記第１及び第２活性領域にそれぞれ設けられた第１及び第２ＭＯＳトランジスタと
を備え、
前記素子分離絶縁膜において前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面は、前記第１活性領域の上面よりも下方に位置し、それによって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成されており、
前記素子分離絶縁膜において前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面は、前記第２活性領域の上面及び前記第１活性領域周辺部分の上面よりも下方に位置し、それによって前記第２活性領域周辺部分の上面よりも上方に突出する、前記第２活性領域の上面及び前記第２ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成されている、半導体装置。
【請求項３】
請求項１及び請求項２のいずれか一つに記載の半導体装置であって、
上面視上において、前記第１ＭＯＳトランジスタのゲート幅方向における前記第１活性領域の長さと、前記第２ＭＯＳトランジスタのゲート幅方向における前記第２活性領域の長さは、それぞれ５０ｎｍ以下である、半導体装置。
【請求項４】
複数のＳＲＡＭメモリセルが形成された第１領域と、インタフェース回路が形成された第２領域とを備える半導体装置であって、
半導体基板と、
前記第１領域における前記半導体基板に第１活性領域を区画するとともに、前記第２領域における前記半導体基板に第２活性領域を区画する、前記半導体基板の上面内に設けられた素子分離絶縁膜と、
前記第１及び第２活性領域にそれぞれ設けられた第１及び第２ＭＯＳトランジスタと
を備え、
前記第１領域における前記素子分離絶縁膜では、前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面は、前記第１活性領域の上面よりも下方に位置し、それによって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成されており、
前記第２活性領域の上面にはゲート絶縁膜を介してゲート電極が形成されており、
前記第１活性領域周辺部分の上面は、前記第２領域における前記素子分離絶縁膜において前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面よりも下方に位置する、半導体装置。
【請求項５】
複数のメモリセルが形成されるメモリセル領域と、ロジック回路が形成されるロジック回路領域とを備える半導体装置の製造方法であって、
（ａ）前記メモリセル領域における半導体基板に第１活性領域を区画するとともに、前記ロジック回路領域における前記半導体基板に第２及び第３活性領域を区画する素子分離絶縁膜を前記半導体基板の上面内に形成する工程と、
（ｂ）前記ロジック回路領域の前記素子分離絶縁膜において前記第３活性領域の周辺に位置する第３活性領域周辺部分の上面は掘り下げずに、前記メモリセル領域の前記素子分離絶縁膜において前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面を、前記第１活性領域の上面よりも下方に掘り下げるとともに、前記ロジック回路領域の前記素子分離絶縁膜において前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面を、前記第２活性領域の上面よりも下方に掘り下げる工程と、
（ｃ）前記工程（ｂ）の後に、前記第１乃至第３活性領域にそれぞれ第１乃至第３ＭＯＳトランジスタを形成する工程と
を備え、
前記工程（ａ）では、前記第１ＭＯＳトランジスタのゲート幅方向となる第１方向における前記第１活性領域の長さと、前記第２ＭＯＳトランジスタのゲート幅方向となる第２方向における前記第２活性領域の長さとが、前記第３ＭＯＳトランジスタのゲート幅方向となる第３方向における前記第３活性領域の長さよりも小さくなるとともに、前記第２活性領域の前記長さが前記第１活性領域の前記長さ以下となるように、前記素子分離絶縁膜が形成され、
前記工程（ｃ）では、前記工程（ｂ）の実行によって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成され、更に、前記工程（ｂ）の実行によって前記第２活性領域周辺部分の上面よりも上方へ突出する、前記第２活性領域の上面及び前記第２方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成される、半導体装置の製造方法。
【請求項６】
（ａ）半導体基板に第１及び第２活性領域を区画する素子分離絶縁膜を前記半導体基板の上面内に形成する工程と、
（ｂ）前記素子分離絶縁膜において前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面を、前記第１活性領域の上面よりも下方に掘り下げるとともに、前記素子分離絶縁膜において前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面を、前記第２活性領域の上面及び前記第１活性領域周辺部分の上面よりも下方に掘り下げる工程と、
（ｃ）前記工程（ｂ）の後に、前記第１及び第２活性領域にそれぞれ第１及び第２ＭＯＳトランジスタを形成する工程と
を備え、
前記工程（ｃ）では、前記工程（ｂ）の実行によって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成され、更に、前記工程（ｂ）の実行によって前記第２活性領域周辺部分の上面よりも上方へ突出する、前記第２活性領域の上面及び前記第２ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成される、半導体装置の製造方法。
【請求項７】
複数のＳＲＡＭメモリセルが形成される第１領域と、インタフェース回路が形成される第２領域とを備える半導体装置の製造方法であって、
（ａ）前記第１領域における半導体基板に第１活性領域を区画するとともに、前記第２領域における前記半導体基板に第２活性領域を区画する素子分離絶縁膜を前記半導体基板の上面内に形成する工程と、
（ｂ）前記第２領域の前記素子分離絶縁膜において前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面は掘り下げずに、前記第１領域の前記素子分離絶縁膜において前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面を、前記第１活性領域の上面よりも下方に掘り下げる工程と、
（ｃ）前記工程（ｂ）の後に、前記第１及び第２活性領域にそれぞれ第１及び第２ＭＯＳトランジスタを形成する工程と
を備え、
前記工程（ｃ）では、前記工程（ｂ）の実行によって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１ＭＯＳトランジスタのゲート幅方向となる方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成され、前記第２活性領域の上面にはゲート絶縁膜を介してゲート電極が形成される、半導体装置の製造方法。
【請求項８】
請求項５乃至請求項７のいずれか一つに記載の半導体装置の製造方法であって、
前記工程（ａ）は、
（ａ−１）前記半導体基板上にマスク膜を形成する工程と、
（ａ−２）所定のレジストパターンを有するレジストを前記マスク膜上に形成する工程と、
（ａ−３）前記レジストをマスクに用いて前記マスク膜に対して異方性エッチングを実行し、前記マスク膜に開口部を形成する工程と、
（ａ−４）前記工程（ａ−３）の後に、前記レジストを除去する工程と、
（ａ−５）前記工程（ａ−４）の後に、前記マスク膜に対して等方性エッチングを実行して、前記開口部を広げる工程と、
（ａ−６）前記工程（ａ−５）の後に、前記開口部によって露出する部分を除去して前記半導体基板に溝を形成する工程と、
（ａ−７）前記溝内に前記素子分離絶縁膜を充填する工程と
を含む、半導体装置の製造方法。
【請求項１】
複数のメモリセルが形成されたメモリセル領域と、ロジック回路が形成されたロジック回路領域とを備える半導体装置であって、
半導体基板と、
前記メモリセル領域における前記半導体基板に第１活性領域を区画するとともに、前記ロジック回路領域における前記半導体基板に第２及び第３活性領域を区画する、前記半導体基板の上面内に設けられた素子分離絶縁膜と、
前記第１乃至第３活性領域にそれぞれ設けられた第１乃至第３ＭＯＳトランジスタと
を備え、
上面視上において、前記第１ＭＯＳトランジスタのゲート幅方向における前記第１活性領域の長さと、前記第２ＭＯＳトランジスタのゲート幅方向における前記第２活性領域の長さとは、前記第３ＭＯＳトランジスタのゲート幅方向における前記第３活性領域の長さよりも小さく、
上面視上において、前記第２活性領域の前記長さは、前記第１活性領域の前記長さ以下であって、
前記メモリセル領域における前記素子分離絶縁膜では、前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面は、前記第１活性領域の上面よりも下方に位置し、それによって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成されており、
前記ロジック回路領域における前記素子分離絶縁膜では、前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面は、前記第２活性領域の上面よりも下方に位置し、それによって前記第２活性領域周辺部分の上面よりも上方へ突出する、前記第２活性領域の上面及び前記第２ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成されており、
前記第１活性領域周辺部分の上面と、前記第２活性領域周辺部分の上面とは、前記ロジック回路領域における前記素子分離絶縁膜において前記第３活性領域の周辺に位置する第３活性領域周辺部分の上面よりも下方に位置する、半導体装置。
【請求項２】
半導体基板と、
前記半導体基板に第１及び第２活性領域を区画する、前記半導体基板の上面内に設けられた素子分離絶縁膜と、
前記第１及び第２活性領域にそれぞれ設けられた第１及び第２ＭＯＳトランジスタと
を備え、
前記素子分離絶縁膜において前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面は、前記第１活性領域の上面よりも下方に位置し、それによって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成されており、
前記素子分離絶縁膜において前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面は、前記第２活性領域の上面及び前記第１活性領域周辺部分の上面よりも下方に位置し、それによって前記第２活性領域周辺部分の上面よりも上方に突出する、前記第２活性領域の上面及び前記第２ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成されている、半導体装置。
【請求項３】
請求項１及び請求項２のいずれか一つに記載の半導体装置であって、
上面視上において、前記第１ＭＯＳトランジスタのゲート幅方向における前記第１活性領域の長さと、前記第２ＭＯＳトランジスタのゲート幅方向における前記第２活性領域の長さは、それぞれ５０ｎｍ以下である、半導体装置。
【請求項４】
複数のＳＲＡＭメモリセルが形成された第１領域と、インタフェース回路が形成された第２領域とを備える半導体装置であって、
半導体基板と、
前記第１領域における前記半導体基板に第１活性領域を区画するとともに、前記第２領域における前記半導体基板に第２活性領域を区画する、前記半導体基板の上面内に設けられた素子分離絶縁膜と、
前記第１及び第２活性領域にそれぞれ設けられた第１及び第２ＭＯＳトランジスタと
を備え、
前記第１領域における前記素子分離絶縁膜では、前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面は、前記第１活性領域の上面よりも下方に位置し、それによって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成されており、
前記第２活性領域の上面にはゲート絶縁膜を介してゲート電極が形成されており、
前記第１活性領域周辺部分の上面は、前記第２領域における前記素子分離絶縁膜において前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面よりも下方に位置する、半導体装置。
【請求項５】
複数のメモリセルが形成されるメモリセル領域と、ロジック回路が形成されるロジック回路領域とを備える半導体装置の製造方法であって、
（ａ）前記メモリセル領域における半導体基板に第１活性領域を区画するとともに、前記ロジック回路領域における前記半導体基板に第２及び第３活性領域を区画する素子分離絶縁膜を前記半導体基板の上面内に形成する工程と、
（ｂ）前記ロジック回路領域の前記素子分離絶縁膜において前記第３活性領域の周辺に位置する第３活性領域周辺部分の上面は掘り下げずに、前記メモリセル領域の前記素子分離絶縁膜において前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面を、前記第１活性領域の上面よりも下方に掘り下げるとともに、前記ロジック回路領域の前記素子分離絶縁膜において前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面を、前記第２活性領域の上面よりも下方に掘り下げる工程と、
（ｃ）前記工程（ｂ）の後に、前記第１乃至第３活性領域にそれぞれ第１乃至第３ＭＯＳトランジスタを形成する工程と
を備え、
前記工程（ａ）では、前記第１ＭＯＳトランジスタのゲート幅方向となる第１方向における前記第１活性領域の長さと、前記第２ＭＯＳトランジスタのゲート幅方向となる第２方向における前記第２活性領域の長さとが、前記第３ＭＯＳトランジスタのゲート幅方向となる第３方向における前記第３活性領域の長さよりも小さくなるとともに、前記第２活性領域の前記長さが前記第１活性領域の前記長さ以下となるように、前記素子分離絶縁膜が形成され、
前記工程（ｃ）では、前記工程（ｂ）の実行によって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成され、更に、前記工程（ｂ）の実行によって前記第２活性領域周辺部分の上面よりも上方へ突出する、前記第２活性領域の上面及び前記第２方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成される、半導体装置の製造方法。
【請求項６】
（ａ）半導体基板に第１及び第２活性領域を区画する素子分離絶縁膜を前記半導体基板の上面内に形成する工程と、
（ｂ）前記素子分離絶縁膜において前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面を、前記第１活性領域の上面よりも下方に掘り下げるとともに、前記素子分離絶縁膜において前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面を、前記第２活性領域の上面及び前記第１活性領域周辺部分の上面よりも下方に掘り下げる工程と、
（ｃ）前記工程（ｂ）の後に、前記第１及び第２活性領域にそれぞれ第１及び第２ＭＯＳトランジスタを形成する工程と
を備え、
前記工程（ｃ）では、前記工程（ｂ）の実行によって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成され、更に、前記工程（ｂ）の実行によって前記第２活性領域周辺部分の上面よりも上方へ突出する、前記第２活性領域の上面及び前記第２ＭＯＳトランジスタのゲート幅方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成される、半導体装置の製造方法。
【請求項７】
複数のＳＲＡＭメモリセルが形成される第１領域と、インタフェース回路が形成される第２領域とを備える半導体装置の製造方法であって、
（ａ）前記第１領域における半導体基板に第１活性領域を区画するとともに、前記第２領域における前記半導体基板に第２活性領域を区画する素子分離絶縁膜を前記半導体基板の上面内に形成する工程と、
（ｂ）前記第２領域の前記素子分離絶縁膜において前記第２活性領域の周辺に位置する第２活性領域周辺部分の上面は掘り下げずに、前記第１領域の前記素子分離絶縁膜において前記第１活性領域の周辺に位置する第１活性領域周辺部分の上面を、前記第１活性領域の上面よりも下方に掘り下げる工程と、
（ｃ）前記工程（ｂ）の後に、前記第１及び第２活性領域にそれぞれ第１及び第２ＭＯＳトランジスタを形成する工程と
を備え、
前記工程（ｃ）では、前記工程（ｂ）の実行によって前記第１活性領域周辺部分の上面よりも上方に突出する、前記第１活性領域の上面及び前記第１ＭＯＳトランジスタのゲート幅方向となる方向で対面する両側面には、ゲート絶縁膜を介してゲート電極が形成され、前記第２活性領域の上面にはゲート絶縁膜を介してゲート電極が形成される、半導体装置の製造方法。
【請求項８】
請求項５乃至請求項７のいずれか一つに記載の半導体装置の製造方法であって、
前記工程（ａ）は、
（ａ−１）前記半導体基板上にマスク膜を形成する工程と、
（ａ−２）所定のレジストパターンを有するレジストを前記マスク膜上に形成する工程と、
（ａ−３）前記レジストをマスクに用いて前記マスク膜に対して異方性エッチングを実行し、前記マスク膜に開口部を形成する工程と、
（ａ−４）前記工程（ａ−３）の後に、前記レジストを除去する工程と、
（ａ−５）前記工程（ａ−４）の後に、前記マスク膜に対して等方性エッチングを実行して、前記開口部を広げる工程と、
（ａ−６）前記工程（ａ−５）の後に、前記開口部によって露出する部分を除去して前記半導体基板に溝を形成する工程と、
（ａ−７）前記溝内に前記素子分離絶縁膜を充填する工程と
を含む、半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２００６−３０３４５１（Ｐ２００６−３０３４５１Ａ）
【公開日】平成１８年１１月２日（２００６．１１．２）
【国際特許分類】
【出願番号】特願２００６−４４７５４（Ｐ２００６−４４７５４）
【出願日】平成１８年２月２２日（２００６．２．２２）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１８年１１月２日（２００６．１１．２）
【国際特許分類】
【出願日】平成１８年２月２２日（２００６．２．２２）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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