非プレーナ型トランジスタを用いた半導体装置および製造方法
【課題】より速い駆動電流およびより小さな短チャネル効果を備え、微細化されたスタティック・ランダム・アクセス・メモリ・セルを提供する。
【解決手段】スタティック・ランダム・アクセス・メモリ・セル３００は、半導体基板上の１つ以上のフィンを備える２つの非プレーナ型パスゲート・トランジスタを備える。２つの非プレーナ型プルアップ・トランジスタは、半導体基板上の１つ以上のフィンを備える。２つの非プレーナ型プルダウン・トランジスタは、半導体基板上の１つ以上のフィンを備える。半導体基板上の２つのアシスト・バー３１４、３１６は、非プレーナ型プルアップ・トランジスタのフィンの一部と非プレーナ型プルダウン・トランジスタのフィンの一部とを電気的に接続する。
【解決手段】スタティック・ランダム・アクセス・メモリ・セル３００は、半導体基板上の１つ以上のフィンを備える２つの非プレーナ型パスゲート・トランジスタを備える。２つの非プレーナ型プルアップ・トランジスタは、半導体基板上の１つ以上のフィンを備える。２つの非プレーナ型プルダウン・トランジスタは、半導体基板上の１つ以上のフィンを備える。半導体基板上の２つのアシスト・バー３１４、３１６は、非プレーナ型プルアップ・トランジスタのフィンの一部と非プレーナ型プルダウン・トランジスタのフィンの一部とを電気的に接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
以下の記述は、概して、スタティック・ランダム・アクセス・メモリ・セル、およびスタティック・ランダム・アクセス・メモリ・セルの製造方法に関する。
【背景技術】
【０００２】
トランジスタの設計が改善され発展するとともに、異なるタイプのトランジスタの数が増加し続けている。マルチゲート非プレーナ型金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）（ダブル・ゲート非プレーナ型ＭＯＳＦＥＴ（例えばｆｉｎＭＯＳＦＥＴ）およびトライ・ゲート非プレーナ型ＭＯＳＦＥＴを含む）が開発され、プレーナ型ＭＯＳＦＥＴに対して、より速い駆動電流およびより小さな短チャネル効果を備えた微細化された装置がもたらされている。
【０００３】
ダブル・ゲート非プレーナ型ＭＯＳＦＥＴは、チャンネル領域が、薄い半導体フィン内に形成されるＦＥＴである。ソースおよびドレイン領域はチャンネル領域の一方の側においてフィンの両側に形成されている。ゲートは、薄い半導体フィンのチャンネル領域に対応する領域内の各側面上に形成され、場合によってはフィンの上面および下面にも形成される。ＦｉｎＭＯＳＦＥＴはダブル・ゲート非プレーナ型ＦＥＴの一種である。フィンは非常に薄いので完全空乏化される。
【０００４】
トライ・ゲート非プレーナ型ＭＯＳＦＥＴはダブル・ゲート非プレーナ型ＭＯＳＦＥＴと同様の構造を有している。しかしながら、チャネルの３つの面（上面および対向する側壁）にゲートが形成されることが可能になるように、フィンの幅および高さはほぼ同じである。チャネルが完全空乏化されたままるとともにトライ・ゲートＭＯＳＦＥＴの三次元の電界効果がプレーナ型トランジスタより大きな駆動電流および改善された短チャネル特性をもたらすように、幅に対する高さの比は一般に３：２〜２：３の範囲内にある。
【０００５】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルはそのようなマルチゲート非プレーナ型ＭＯＳＦＥＴを使用することが可能である。例えば、６Ｔ−ＳＲＡＭセルは、２つのマルチゲート非プレーナ型パスゲート・トランジスタ、２つのマルチゲート非プレーナ型プルアップ・トランジスタ、および２つのマルチゲート非プレーナ型プルダウン・トランジスタを有している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６９７０３７３号明細書
【発明の概要】
【０００７】
本発明の一態様によるスタティック・ランダム・アクセス・メモリ・セルは、半導体基板上の１つ以上のフィンを備える２つの非プレーナ型パスゲート・トランジスタと、前記半導体基板上の１つ以上のフィンを備える２つの非プレーナ型プルアップ・トランジスタと、前記半導体基板上の１つ以上のフィンを備える２つの非プレーナ型プルダウン・トランジスタと、前記非プレーナ型プルアップ・トランジスタのフィンの一部と前記非プレーナ型プルダウン・トランジスタのフィンの一部とを電気的に接続する、前記半導体基板上の２つのアシスト・バーと、を備える。
【０００８】
本発明の一態様による、２つの非プレーナ型パスゲート・トランジスタ、２つの非プレーナ型プルアップ・トランジスタ、および２つの非プレーナ型プルダウン・トランジスタを備えるスタティック・ランダム・アクセス・メモリ・セルのセル面積を減少させる方法は、前記非プレーナ型プルアップ・トランジスタのフィンの一部と前記非プレーナ型プルダウン・トランジスタのフィンの一部とをアシスト・バーによって電気的に接続することを備え、前記非プレーナ型プルアップ・トランジスタのフィンの一部と前記非プレーナ型プルダウン・トランジスタのフィンの一部とをアシスト・バーによって電気的に接続することが、前記非プレーナ型プルアップ・トランジスタのフィンと前記非プレーナ型プルダウン・トランジスタとの間にアシスト・フィンを形成し、前記非プレーナ型プルアップ・トランジスタのフィンの一部が前記非プレーナ型プルダウン・トランジスタのフィンの一部にアシスト・バーによって電気的に接続されるように、アシスト・フィンの幅を広げてアシスト・バーを形成する、ことを備える。
【図面の簡単な説明】
【０００９】
【図１ａ】主題発明の側面に従った典型的なスタティック・ランダム・アクセス・メモリ・セルの平面図。
【図１ｂ】主題発明の側面に従った典型的なスタティック・ランダム・アクセス・メモリ・セルの平面図。
【図２】主題発明の側面に従った典型的なスタティック・ランダム・アクセス・メモリ・セルの回路図。
【図３】主題発明の側面に従った典型的なスタティック・ランダム・アクセス・メモリ・セルの横断面の説明図。
【図４】主題発明の側面に従った別の典型的なスタティック・ランダム・アクセス・メモリ・セルの横断面の説明図。
【図５】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの典型的な形成方法を示す図。
【図６】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの典型的な形成方法を示す図。
【図７】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの典型的な形成方法を示す図。
【図８】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの典型的な形成方法を示す図。
【図９】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの典型的な形成方法を示す図。
【図１０】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの別の典型的な形成方法を示す図。
【図１１】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの別の典型的な形成方法を示す図。
【図１２】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの別の典型的な形成方法を示す図。
【図１３】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの別の典型的な形成方法を示す図。
【図１４】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの別の典型的な形成方法を示す図。
【図１５】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの別の典型的な形成方法を示す図。
【図１６】主題発明の側面に従った、典型的なスタティック・ランダム・アクセス・メモリ・セルの形成方法のフローチャート。
【図１７】主題発明の側面に従った、典型的なスタティック・ランダム・アクセス・メモリ・セルのセル面積の減少方法のフローチャート。
【発明を実施するための形態】
【００１０】
以下の記述は、開示されている情報の幾つかの側面についての基礎的な理解をもたらすために明細書中で開示されている情報の単純化された要約を提供している。この要約は、開示されている情報の広範囲な概観でなく、開示されている情報の要点や重要な要素を特定せずまた開示されている情報の範囲に線引きしないことを意図される。その唯一の目的は、後に提供されるより詳細な記述に対する前置きとして、単純化された形態の開示されている情報の幾つかの概念を提供することである。
【００１１】
本発明の一側面は、２つの非プレーナ型パスゲート・トランジスタ、２つの非プレーナ型プルアップ・トランジスタ、２つの非プレーナ型プルダウン・トランジスタ、および２つのアシスト・バーを含んでいるスタティック・ランダム・アクセス・メモリ・セルを提供する。アシスト・バーは、非プレーナ型プルアップ・トランジスタのフィンの一部と非プレーナ型プルダウン・トランジスタのフィンの一部とを電気的に接続する。アシスト・バーがあるので、ランダム・アクセス・メモリ・セルは、非プレーナ型プルアップ・トランジスタのフィンの一部と、非プレーナ型プルダウン・トランジスタのフィンの一部とを接続するために使用されるコンタクト・ホールを有する必要がない。したがって、セルの大きさ／面積を減じることが可能である。
【００１２】
本発明の別の側面は、非プレーナ型プルアップ・トランジスタと非プレーナ型プルダウン・トランジスタの間にアシスト・バーを形成して非プレーナ型プルアップ・トランジスタのフィンの一部と非プレーナ型プルダウン・トランジスタのフィンの一部との電気的接続を容易にすることに関するスタティック・ランダム・アクセス・メモリ・セルの製造方法に関する。
【００１３】
本発明のさらに別の側面は、スタティック・ランダム・アクセス・メモリ・セルのセル面積を減少させる方法を提供する。本方法は、アシスト・バーによって非プレーナ型プルアップ・トランジスタのフィンの一部と、非プレーナ型プルダウン・トランジスタのフィンの一部とを電気的に接続することを含んでいる。
【００１４】
以下の記述および添付図面は、明細書の説明のための側面を示している。しかしながら、これらの側面は明細書の原理が使用され得る少数の様々な方法を示しているに過ぎない。図面と共に検討されれば、明細書の他の利点および新しい特徴は、開示されている情報の次の詳細な記述から明白になるだろう。
【００１５】
本明細書において記述されている主題発明は半導体装置とその製法を提供する。特に、主題発明は、非プレーナ型トランジスタ（例えばダブル・ゲート・トランジスタおよびトライ・ゲート・トランジスタ）を含んだスタティック・ランダム・アクセス・メモリ・セル（例えば６Ｔ ＣＭＯＳ ＳＲＡＭセル）を提供する。スタティック・ランダム・アクセス・メモリ・セルは非プレーナ型トランジスタ（例えばダブル・ゲート・トランジスタおよびトライ・ゲート・トランジスタ）を含み得る。スタティック・ランダム・アクセス・メモリ・セルは、１つ以上のフィンを含んだ２つの非プレーナ型パスゲート・トランジスタと、１つ以上のフィンを含んだ２つの非プレーナ型プルアップ・トランジスタと、１つ以上のフィンを含んだ２つの非プレーナ型プルダウン・トランジスタを含み得る。スタティック・ランダム・アクセス・メモリ・セルは、非プレーナ型プルアップ・トランジスタのフィンの一部と非プレーナ型プルダウン・トランジスタのフィンの一部とを電気的に接続する２つのアシスト・バーをさらに含み得る。
【００１６】
従来のスタティック・ランダム・アクセス・メモリ・セルは一般に１２個のコンタクト・ホール（例えば２つのゲート電極（ゲートコンタクト）のそれぞれの上の１つのコンタクト・ホール、２つのｎＭＯＳフィンのそれぞれの上の３つのコンタクト・ホール、および２つのｐ−ＭＯＳフィン上のそれぞれの２つのコンタクト・ホール）を含んでいる。１２個のコンタクト・ホールのうち、２つのコンタクト・ホールがパスゲート・トランジスタとプルダウン・トランジスタの間に位置し、２つのコンタクト・ホールがプルアップ・トランジスタのフィンの一部とプルダウン・トランジスタのフィンの一部とを電気的に接続するために使用される。
【００１７】
主題スタティック・ランダム・アクセス・メモリ・セルは、プルアップ・トランジスタのフィンの一部とプルダウン・トランジスタのフィンの一部とを電気的に接続する２つのアシスト・バーを、２つのコンタクト・ホールの代わりに含んでいる。すなわち、プルアップ・トランジスタのフィンの一部とプルダウン・トランジスタのフィンの一部とを電気的に接続するアシスト・バーを含んでいるので、主題スタティック・ランダム・アクセス・メモリ・セルは２つのコンタクト・ホールを含む必要がない。従来のスタティック・ランダム・アクセス・メモリ・セルが１２個のコンタクト・ホールを必要としている一方、主題スタティック・ランダム・アクセス・メモリ・セルは、アシスト・バーによって、１０個のコンタクト・ホールしか必要としない。
【００１８】
スタティック・ランダム・アクセス・メモリ・セルのセル面積は、コンタクト・ホールの配置および／または数によって一般に規定される。主題スタティック・ランダム・アクセス・メモリ・セルはより小さなセル面積を有する。このスタティック・ランダム・アクセス・メモリ・セルは、従来のスタティック・ランダム・アクセス・メモリ・セルと比較して、より少ないコンタクト・ホール（１０個のコンタクト・ホール）を有するからである。主題スタティック・ランダム・アクセス・メモリ・セルのセル面積は２つのアシスト・バーの使用によって例えば約１３％減じられることが可能である。また、２つのコンタクト・ホールおよび２行の金属ラインを形成する際のリソグラフィの困難さが、主題スタティック・ランダム・アクセス・メモリ・セルにおいて解決される。それらのコンタクト・ホールと金属ラインがなくなるからである。
【００１９】
次に、図面を参照して、請求項の主題が記述される。参照数字は、全図にわたって同様の要素を参照するために使用される。以下の記述では、説明の目的のための、多くの具体的な詳細は請求項の主題についての完全な理解をもたらすために記述されている。しかしながら、請求項の主題がこれらの詳細事項なしで実行され得ることは明白である。他の事例では、よく知られている構造および装置は、請求項の主題の記述を容易にするためにブロック図の形態で示されている。
【００２０】
図１ａは、典型的なスタティック・ランダム・アクセス・メモリ・セル１００の平面図である。この例において、スタティック・ランダム・アクセス・メモリ・セル１００は６Ｔ ＣＭＯＳ ＳＲＡＭセルレイアウトを使用している。スタティック・ランダム・アクセス・メモリ・セルは、半導体基板１０２、および６つのトランジスタ１０４、１０６、１０８、１１０、１１２、１１４を有している。２つのパスゲート・トランジスタ（例えば転送トランジスタまたはアクセス・トランジスタ）は領域１０４および１０６内に位置している。２つのプルダウン・トランジスタ（例えばドライバ・トランジスタ）は領域１０８および１１０内に位置している。２つのプルアップ・トランジスタ（例えば負荷トランジスタ）は領域１１２および１１４内に位置している。これらのトランジスタは非プレーナ型トランジスタであり、１つ以上のフィンを含み得る。トランジスタがそれぞれ１つのフィンを含んでいる場合、スタティック・ランダム・アクセス・メモリ・セルは半導体基板上の４つのフィン１１６、１１８、１２０、１２２を含んでいる。プルダウン・トランジスタおよびパスゲート・トランジスタがｎ型トランジスタである場合、プルアップ・トランジスタはｐ型トランジスタである。
【００２１】
これらのトランジスタ１０４、１０６、１０８、１１０、１１２、１１４は、非プレーナ型ダブル・ゲート・トランジスタとすることができる。非プレーナ型ダブル・ゲート・トランジスタは、半導体基板の表面と実質的に平行な方向において半導体基板の表面に実質的に垂直に形成された少なくとも１つのフィンを含んでいる。そのようなトランジスタでは、電流は半導体基板の表面と実質的に平行な方向にフィンの側面を通って流れるように誘導される。
【００２２】
主題発明のトランジスタ１０４、１０６、１０８、１１０、１１２、１１４は、トライ・ゲート形トランジスタとすることができる。トライ・ゲート・トランジスタは、一般に、半導体基板の表面と実質的に平行な方向において半導体基板の表面に実質的に垂直に形成された比較的広いフィンを含んでいる。チャネルは、フィンの側面と上面の３つの表面内に形成される。電流は３つの表面を流れるように誘導される。
【００２３】
図１ａは主題発明の一側面に従った典型的なスタティック・ランダム・アクセス・メモリ・セルの平面図を示しているが、トランジスタの構造および製造の詳細は主題発明にとって重要ではない。トランジスタの構造および製造の詳細は例えば公に割り当てられた米国特許出願公表番号２００７／０１７０４７４において知ることが可能である。それは参照によって本明細書に組込まれる。
【００２４】
スタティック・ランダム・アクセス・メモリ・セル１００は２つのアシスト・バー１２４、１２６を含んでいる。アシスト・バー１２４、１２６は、プルダウン・トランジスタ１０８、１１０のフィンと、プルアップ・トランジスタ１１２、１１４のフィンとの間に位置している。アシスト・バー１２４、１２６は、ゲート電極１２８と交差しないように設計されている（例えば、アシスト・バー１２４、１２６はゲート電極１２８間に位置する）。アシスト・バーは、半導体基板の表面に実質的に平行で且つプルダウン・トランジスタとプルアップ・トランジスタのフィンに平行な方向において半導体基板の表面に実質的に垂直に形成されている。アシスト・バーはプルダウン・トランジスタのフィンの一部と、プルアップ・トランジスタのフィンの一部とを電気的に接続する。スタティック・ランダム・アクセス・メモリ・セル１００は、アシスト・バーによって、プルダウン・トランジスタのフィンとプルアップ・トランジスタのフィンとを電気的に接続するコンタクト・ホールおよび導電性ラインを含んでいない。
【００２５】
一実施形態では、アシスト・バー１２４、１２６は、ｎ型ドーパントを導入されたフィンを、ｐ型ドーパントを導入されたフィンに接続する。プルダウン・トランジスタがｎ型トランジスタで、プルアップ・トランジスタがｐ型トランジスタである場合、アシスト・バーはプルダウン・トランジスタのｎ形のＦｉｎＭＯＳＦＥＴをプルアップ・トランジスタのｐ型のＦｉｎＭＯＳＦＥＴに接続する。具体的には、一実施形態では、アシスト・バーはパスゲート・トランジスタ、プルダウン・トランジスタ、およびプルアップ・トランジスタのそれぞれの拡散層を電気的に接続する。別の実施形態では、アシスト・バーはパスゲート・トランジスタの拡散層、プルダウン・トランジスタのドレイン、およびプルアップ・トランジスタのドレインを電気的に接続する。その結果、プルダウン・トランジスタおよびパスゲート・トランジスタに含まれる１つ以上のフィンは２種類のコンタクト・ホールのみを有する。ビット線をｎ型拡散層へ電気的に接続する１つのコンタクト・ホール、およびｎ拡散層を接地ラインへ電気的に接続する別のコンタクト・ホールである。プルダウン・トランジスタがｎ型トランジスタである場合、ｎ型ＦｉｎＭＯＳＦＥＴは２種類のコンタクト・ホールのみを有する。ビット線をｎ型拡散層へ電気的に接続する１つのコンタクト・ホール、および接地ラインをｎ型拡散層へ電気的に接続する別のコンタクト・ホールである。すなわち、ｎ型ＦｉｎＭＯＳＦＥＴはｎ型ＦｉｎＭＯＳＦＥＴをストレージ・ノードに接続するために使用されるコンタクト・ホールを有さない。
【００２６】
アシスト・バー１２４、１２６はあらゆる適切な技術によって形成されることが可能である。一実施形態では、アシスト・バーは、プルアップ・トランジスタのフィンとプルダウン・トランジスタのフィンとの間にアシスト・フィン１２８、１３０を形成し、アシスト・フィンの幅を広げて（１３２）プルアップ・トランジスタのフィンの一部がアシスト・バーによってプルダウン・トランジスタのフィンの一部に電気的に接続されるようにアシスト・バーを形成することによって作成されることが可能である。アシスト・フィンおよびトランジスタのフィンは半導体層から形成されることが可能である。一実施形態では、トランジスタ・フィンの部分の幅が、アシスト・フィンの幅と同時に広げられる（１３４）。アシスト・フィンはあらゆる適切な技術（例えばシリコン・エピタキシャル技術、シリサイド化技術、その組合せ）などによって広げられることが可能である。アシスト・バーを形成典型的なプロセスは、下に詳細に記述されている。
【００２７】
プルアップ・トランジスタのフィンの一部をプルダウン・トランジスタのフィンの一部に電気的に接続することが可能である限り、アシスト・バー１２４、１２６はあらゆる適切な材料を含むことが可能である。一実施形態では、アシスト・バーは半導体と金属半導体化合物（例えばメタル・シリサイド）を含んでいる。
【００２８】
コンタクト・ホールはフィン上に位置している。また、コンタクト・ホール中のコンタクト・プラグは、フィンを導電層または導電性ライン（例えばメタル層またはメタル・ライン）に接続する。主題スタティック・ランダム・アクセス・メモリ・セル１００は、１０個のコンタクト・ホールを含んでいる。すなわち、２つのゲート電極それぞれの上の１つのコンタクト・ホール１３６、２つのｎ型ＦｉｎＭＯＳＦＥＴ１１６、１２２のそれぞれの上の２つのコンタクト・ホール１３８、１４０、２つのｐ型のＦｉｎＭＯＳＦＥＴ１１８、１２０のそれぞれの上の２つのコンタクト・ホール１４２、１４４である。ｎ型ＦｉｎＭＯＳＦＥＴ１１６、１２２は２つのタイプのコンタクト・ホール１３８、１４０のみを有する。ビット線をｎ型拡散層へ電気的に接続する１つのコンタクト・ホール１３８、およびｎ型拡散層を接地ラインへ電気的に接続する別のコンタクト・ホール１４０である。一実施形態では、ｎ型ＦｉｎＭＯＳＦＥＴ１１６、１２２は３つ以上のコンタクト・ホールを有さない。例えば、ｎ型ＦｉｎＭＯＳＦＥＴはプルダウン・トランジスタのフィンの一部とプルアップ・トランジスタのフィンの一部とを接続するようなさらなるコンタクト・ホールを有さない。
【００２９】
図１ｂは、別の典型的なスタティック・ランダム・アクセス・メモリ・セル１００の平面図を示している。この例において、スタティック・ランダム・アクセス・メモリ・セル１００は６Ｔ ＣＭＯＳ ＳＲＡＭセルレイアウトを使用している。スタティック・ランダム・アクセス・メモリ・セルは、図１ａに関して記述されているのと同じ、半導体基板１０２、その上の６つのトランジスタ１０４、１０６、１０８、１１０、１１２、１１４、４つのフィン１１６、１１８、１２０、１２２、２つのアシスト・バー１２４、１２６、コンタクト・ホール１３６、１３８、１４０、１４２、１４４を有している。スタティック・ランダム・アクセス・メモリ・セル１００はさらに導電性ライン１４６（例えばメタル層またはメタル・ライン）を含んでいる。従来のスタティック・ランダム・アクセス・メモリ・セルは、典型的には、１０本の導電性ラインを含んでいる。２つのゲート電極のそれぞれの上の１本の導電性ライン、２つのｎ型ＦｉｎＭＯＳＦＥＴのそれぞれの上の２本の導電性ライン、２つのｐ型のＦｉｎＭＯＳＦＥＴのそれぞれの上の１本の導電性ライン、およびプルアップ・トランジスタのフィンをプルダウン・トランジスタのフィンに接続する２本の導電性ラインである。対照的に、図１ｂに示されているように、スタティック・ランダム・アクセス・メモリ・セル１００は導電性の８本のライン１４６しか含まない。２つのゲート電極１２８のそれぞれの上の導電性の１つの導電性ライン、２つのｎ型ＦｉｎＭＯＳＦＥＴ１１６、１２２のそれぞれの上の２本の導電性ライン、および２つのｐ型ＦｉｎＭＯＳＦＥＴ１１８、１２０のそれぞれの上の１つの導電性のラインである。主題スタティック・ランダム・アクセス・メモリ・セル１００は、プルアップ・トランジスタのフィンの一部をプルダウン・トランジスタのフィンの一部へ電気的に接続する導電性ラインを含んでいない。このスタティック・ランダム・アクセス・メモリ・セルがアシスト・バー１２４、１２６を含んでいるからである。従来のスタティック・ランダム・アクセス・メモリ・セルが典型的には１０本の導電性ラインを含んでいる一方、主題スタティック・ランダム・アクセス・メモリ・セルは、２つのアシスト・バー１２４、１２６によって、８本の導電性ラインしか必要としない。
【００３０】
図２は、典型的なスタティック・ランダム・アクセス・メモリ・セル２００の回路図を示している。この例において、スタティック・ランダム・アクセス・メモリ・セル２００は６Ｔ ＣＭＯＳ ＳＲＡＭセルレイアウトを使用している。スタティック・ランダム・アクセス・メモリ・セル２００は、２つのｎ型パスゲート・トランジスタ２０２、２つのｎ型プルダウン・トランジスタ２０４、および２つのｐ型プルアップ・トランジスタ２０６を含んでいる。これらのトランジスタは、非プレーナ型トランジスタであり、それぞれが１つ以上のフィンを含み得る。
【００３１】
スタティック・ランダム・アクセス・メモリ・セル２００はさらに２つのアシスト・バー２０８を含んでいる。プルアップ・トランジスタ２０６のフィンの一部は、プルダウン・トランジスタ２０４のフィンの一部に、アシスト・バー２０８によって電気的に接続されている。換言すると、プルアップ・トランジスタのフィンはコンタクト・ホールと導電性ラインによってプルダウン・トランジスタのフィンに電気的に接続されない。一実施形態では、パスゲート・トランジスタ２０２、プルダウン・トランジスタ２０４、およびプルアップ・トランジスタのそれぞれの拡散層が、アシスト・バー２０８によって電気的に接続されている。別の実施形態では、パスゲート・トランジスタ２０２の拡散層、プルダウン・トランジスタ２０４のドレイン、およびプルアップ・トランジスタのドレインが、アシスト・バー２０８によって電気的に接続されている。
【００３２】
図３は、６つのトランジスタを含んでいる典型的なスタティック・ランダム・アクセス・メモリ・セル３００の断面図、例えば図１のＡ−Ａ線に沿った断面図を示している。スタティック・ランダム・アクセス・メモリ・セル３００は半導体基板（例えばシリコン基板）３０２および半導体基板３０２上の絶縁層（例えば埋め込み酸化（例えばＢＯＸ）層）３０４を有している。絶縁層３０４は、酸化シリコンと窒化シリコンのようなあらゆる適切な絶縁材料を含むことが可能である。トランジスタのそれぞれが１つのフィンを含んでいる場合、スタティック・ランダム・アクセス・メモリ・セル３００は半導体基板３０２上のトランジスタの４つのフィン３０６、３０８、３１０、３１２を含んでいる。一実施形態では、第１のフィンは第１のｎＭＯＳフィン３０６であり、第２のフィンは第１のｐＭＯＳフィン３０８であり、第３のフィンは第２のｐＭＯＳフィン３１０であり、第４のフィンは第２のｎＭＯＳフィン３１２である。第１、第４のフィン３０６、３１２はパスゲート・トランジスタおよびプルダウン・トランジスタの一部とすることができる。第２、第３のフィン３０８、３１０はプルアップ・トランジスタの一部とすることができる。
【００３３】
スタティック・ランダム・アクセス・メモリ・セル３００はまた、２つのアシスト・バー３１４、３１６を含んでいる。第１のアシスト・バー３１４は、第１のフィン３０６の一部を第２のフィン３０８の一部に電気的に接続する。第２のアシスト・バー３１６は、第３のフィン３１０の一部を第４のフィン３１２の一部に電気的に接続する。
【００３４】
トランジスタ・フィン３０６、３０８、３１０、３１２、アシスト・バー３１４、３１６は、半導体の表面上において、半導体材料３１８、３２０、３２２、３２４、３２６、３２８、および金属半導体化合物３３０を含んでいる。金属半導体化合物は、アシスト・バー３１４、３１６をトランジスタ・フィン３０６、３０８、３１０、３１２に電気的に接続する。トランジスタ・フィン３０６、３０８、３１０、３１２の半導体材料３１８、３２０、３２２、３２４は、アシスト・バー３１４、３１６の半導体材料３２６、３２８に直接接触することが可能である。また、トランジスタ・フィン３０６、３０８、３１０、３１２は、トランジスタ・フィンおよびアシスト・バーの上部に位置する金属半導体化合物３３０によってアシスト・バー３１４、３１６に電気的に接続される。図示されてはいないが、一実施形態では、金属半導体化合物３３０はトランジスタ・フィンとアシスト・バーの間の界面に存在している。また、トランジスタ・フィンはそのような金属半導体化合物によってアシスト・バーに電気的に接続されている。
【００３５】
トランジスタ・フィン３０６、３０８、３１０、３１２、アシスト・バー３１４、３１６は、あらゆる適切な半導体およびあらゆる適切な金属半導体化合物を含むことが可能である。半導体の例はシリコン、ゲルマニウム、砒化ガリウム、燐化インジウムなどを含む。半導体化合物の例は金属シリサイド、金属ゲルマニウム化物、金属シリコン・ゲルマニウム化物（metal germanosilicides）などを含んでいる。フィンおよび／またはアシスト・バーは同じまたは異なる半導体材料および／または金属半導体化合物を含んでいる。フィンおよびアシスト・バーはあらゆる適切な半導体および金属半導体化合物も含むことが可能であるが、発明は、以下に、半導体としてシリコンおよび金属半導体化合物として金属珪化物（金属シリサイド）を含んだ典型的なフィンおよびアシスト・バーの情況において説明および記述されている。
【００３６】
スタティック・ランダム・アクセス・メモリ・セル３００は、さらにフィンおよびアシスト・バーを覆う絶縁体層３３２を含んでいる。スタティック・ランダム・アクセス・メモリ・セル３００は、フィン上に、例として第２、第３のトランジスタ・フィン上において１つ以上のコンタクト・ホール３３４を含み得る。この例の場合、スタティック・ランダム・アクセス・メモリ・セル３００は、第１、第４のトランジスタ・フィン３０６、３１２上および２つのアシスト・バー３１４、３１６上においてキャップ層３３６を含んでいる。別の実施形態では、スタティック・ランダム・アクセス・メモリ・セルは、フィンおよびアシスト・バーのうちの幾つかの上においてキャップ層を含んでいる。または、スタティック・ランダム・アクセス・メモリ・セルはキャップ層（図示せず）を含んでいない。キャップ層３３６は、典型的には、酸化シリコンのような酸化物や、窒化シリコン、高シリコン濃度窒化物、および高酸素濃度窒化シリコンのような窒化物や、その他同種のものを含んでいる。
【００３７】
図４は、６つのトランジスタを含んでいる別の典型的なスタティック・ランダム・アクセス・メモリ・セル４００の断面図、例えば図１のＡ−Ａ線に沿った断面図を示している。スタティック・ランダム・アクセス・メモリ・セル４００は半導体基板の上において半導体基板（例えばシリコン基板）４０２および絶縁層（例えばシャロー・トレンチ・アイソレーション（ＳＴＩ））４０４を有している。スタティック・ランダム・アクセス・メモリ・セル４００は、半導体基板４０２、トランジスタ・フィン４０６、４０８、４１０、４１２、アシスト・バー４１４、４１６が、バルク半導体基体から形成されている点を除いて、図３に関して記述されているのと同様にトランジスタの４つのフィン４０６、４０８、４１０、４１２、２つのアシスト・バー４１４、４１６を含んでいる。その結果、トランジスタ・フィン４０６、４０８、４１０、４１２、アシスト・バー４１４、４１６は、基板４０２と同じ半導体を含んでいる。
【００３８】
トランジスタ・フィン４０６、４０８、４１０、４１２、アシスト・バー４１４、４１６は、半導体の表面上において金属半導体化合物４１８を含んでいる。スタティック・ランダム・アクセス・メモリ・セル４００は、フィンおよびアシスト・バー上において絶縁層４２０、およびフィン上、例えば第２、第３のトランジスタ・フィン上において１つ以上のコンタクト・ホール４２２を含んでいる。この例の場合、スタティック・ランダム・アクセス・メモリ・セル４００は、第１、第４のトランジスタ・フィン４０６、４１２上および２つのアシスト・バー４１４、４１６上においてキャップ層４２２を含んでいる。図４に示されていないが、スタティック・ランダム・アクセス・メモリ・セル４００はフィンおよびアシスト・バーのうちの幾つかの上においてキャップ層を含むか、または、スタティック・ランダム・アクセス・メモリ・セル４００はキャップ層を含んでいない。
【００３９】
図５〜図１０および図１１〜図１６を参照すると、スタティック・ランダム・アクセス・メモリ・セルを形成する多くの可能な典型的な実施形態のうちの２つが、具体的に図示されている。図５は、典型的なスタティック・ランダム・アクセス・メモリ・セル５００の中間状態の断面図を示している。スタティック・ランダム・アクセス・メモリ・セル５００は基板（例えばシリコン基板）５０２、埋められた酸化シリコン（例えばＢＯＸ）層５０４、シリコン層５０６、キャップ層５０８、およびパターニングされたレジスト膜５１０を含んでいる。
【００４０】
パターニングされたレジスト膜５１０はあらゆる適切な技術によって形成されることが可能である。例えば、パターニングされたレジスト膜は、光リソグラフィ、サイドウォール・イメージ転写技術などによって形成される。図５に示されてはいないが、パターニングされたレジスト膜がサイドウォール・イメージ転写技術によって形成される際、パターニングされたレジストは、三角形、台形などの形である場合がある。キャップ層は、典型的には、酸化シリコンのような酸化物や、窒化シリコン、高シリコン濃度窒化物、および高酸素濃度窒化シリコンのような窒化物や、同種のものを含んでいる。
【００４１】
図６は、シリコン層による４つのｎＭＯＳフィンおよびｐＭＯＳフィン６００、６０２、６０４、６０６および２つのアシスト・フィン６０８、６１０を含む６つのフィンを形成すること、およびキャップ層によるフィン上において６つのキャップ６１２を形成することを示している。第１のアシスト・フィン６０８は、第１のｎＭＯＳフィン６００と第１のｐＭＯＳフィン６０２の間に位置している。第２のアシスト・フィン６１０は、第２のｐＭＯＳフィン６０４と第２のｎＭＯＳフィン６０６の間に位置している。第１のｎＭＯＳフィン６００および第２のｎＭＯＳフィン６０６はパスゲート・トランジスタおよびプルダウン・トランジスタの一部とすることができる。第１のｐＭＯＳフィン６０２および第２のｐＭＯＳフィン６０４はプルアップ・トランジスタの一部とすることができる。４つのｎＭＯＳフィンおよびｐＭＯＳフィンが図６に示されているが、スタティック・ランダム・アクセス・メモリ・セル５００はスタティック・ランダム・アクセス・メモリ・セル５００に含まれるトランジスタのタイプに依存するあらゆる適切な数のフィンを含み得る。
【００４２】
キャップ６１２、およびフィン６００、６０２、６０４、６０６、６０８、６１０はキャップ層５０８およびシリコン層５０６の一部を除去することによって形成されることが可能である。キャップ層とシリコン層の一部はあらゆる適切な技術（例えばエッチング）によって除去されることが可能である。例えば、キャップ層とシリコン層の一部は、キャップ層およびシリコン層を、スタティック・ランダム・アクセス・メモリ・セル５００の他の要素に実質的にダメージを与えずかつ／または除去しないあらゆる適切なエッチング液を付することによって除去される。適切なプロセスおよびエッチング液の選択は、例えばキャップ層の材料、フィンの幅および高さ、製造中のスタティック・ランダム・アクセス・メモリ・セル構造５００の所望の実現形態などに依存する。
【００４３】
等方性エッチングおよび／または異方性エッチングを含んだ、ウェット・エッチングおよび／またはドライ・エッチングが使用されることが可能である。シリコン層のためのウェット・エッチング液の例はテトラアルキルアンモニウム水酸化物（例えばテトラメチルアンモニウム水酸化物（ＴＭＡＨ））およびアルカリ金属水酸化物（例えば水酸化カリウム（ＫＯＨ）および水酸化セリウム（ＣｅＯＨ））を含む。ドライ・エッチングの例は例えば、ＨＢｒを含有する混合ガス（例えばＨＢｒおよびＯ２の混合ガス、ＨＢｒＩＮＦ３／ＨｅおよびＯ２の混合ガス、ＳＦ６およびＨＢｒおよびＯ２の混合ガス）を使用した反応性イオン・エッチング（ＲＩＥ）を含む。混合ガスはさらにＣｌ２を含んでいてもよい。
【００４４】
フィン６００、６０２、６０４、６０６、６０８、６１０は、製造中のスタティック・ランダム・アクセス・メモリ・セル構造５００の所望の実現形態に依存するあらゆる適切な幅を有している。この幅は様々であり得、主題発明にとって重要ではない。全てのフィンは同じ幅を有しているか、あるいは幾つかのフィンまたは全てのフィンが他のものと異なる幅を有している。一実施形態では、フィンの幅は約５ｎｍ乃至約３０ｎｍである。別の実施形態では、フィンの幅は約１０ｎｍ乃至約２０ｎｍである。また別の実施形態では、フィンの幅は約１２ｎｍ乃至約１８ｎｍである。さらに別の実施形態では、フィンの幅は約１５ｎｍである。
【００４５】
フィン６００、６０２、６０４、６０６、６０８、６１０のフィン・ピッチは、製造中のスタティック・ランダム・アクセス・メモリ・セル構造５００の所望の実現形態に依存するあらゆる適切な長さであり得る。フィン・ピッチは様々であり得、主題発明にとって重要ではない。全てのフィン・ピッチが同じ長さを有しているか、あるいは幾つかのフィン・ピッチまたは全てのフィン・ピッチが他のものと異なる長さを有している。一実施形態では、フィン・ピッチは約１５ｎｍ乃至約７０ｎｍである。別の実施形態では、フィン・ピッチは約２５ｎｍ乃至約５０ｎｍである。また別の実施形態では、フィン・ピッチは約３０ｎｍ乃至約４０ｎｍである。さらに別の実施形態では、フィン・ピッチは約３５ｎｍである。
【００４６】
フィン６００、６０２、６０４、６０６、６０８、６１０は、製造中のスタティック・ランダム・アクセス・メモリ・セル構造５００の所望の実現形態に依存するあらゆる適切な高さを有している。高さは様々であり得、主題発明にとって重要ではない。全てのフィンが同じ高さを有しているか、あるいは幾つかのフィンまたは全てのフィンが他のものと異なる高さを有している。一実施形態では、フィンの高さは約５ｎｍ乃至約８０ｎｍである。別の実施形態では、フィンの高さは約１０ｎｍ乃至約７０ｎｍである。また別の実施形態では、フィンの高さは約１５ｎｍ乃至約６０ｎｍである。第１のｎＭＯＳフィン６００および第２のｎＭＯＳフィン６０６が第１のｐＭＯＳフィン６０２および第２のｐＭＯＳフィン６０４より高くてもよい。一実施形態では、第１のｎＭＯＳフィン６００および第２のｎＭＯＳフィン６０６は約１ｎｍ乃至約４０ｎｍ、第１のｐＭＯＳフィン６０２および第２のｐＭＯＳフィン６０４より高い。別の実施形態では、第１のｎＭＯＳフィン６００および第２のｎＭＯＳフィン６０６は約５ｎｍ以上乃至約３０ｎｍ、第１のｐＭＯＳフィン６０２および第２のｐＭＯＳフィン６０４より高い。また別の実施形態では、第１のｎＭＯＳフィン６００および第２のｎＭＯＳフィン６０６は約１０ｎｍ乃至約２５ｍｍ、第１のｐＭＯＳフィン６０２および第２のｐＭＯＳフィン６０４より高い。さらに別の実施形態では、第１のｎＭＯＳフィン６００および第２のｎＭＯＳフィン６０６の高さは約４０ｎｍであり、第１のｐＭＯＳフィン６０２および第２のｐＭＯＳフィン６０４の高さは約２０ｎｍである。
【００４７】
図７は、アシスト・フィン６０８、６１０の幅を広げることを示している。他のトランジスタ・フィン６００、６０２、６０４、６０６のうちの幾つかまたは全てが、アシスト・フィン６０８、６１０を広げる際に同時に広げられることが可能である。全てのフィンが広げられる場合、４つの広げられたトランジスタ・フィン７００、７０２、７０４、７０６および２つの広げられたアシスト・フィン７０８、７１０が存在する。別の実施形態では、アシスト・フィン６０８、６１０だけが広げられ、他のフィン６００、６０２、６０４、６０６は広げられない（図示せず）。
【００４８】
アシスト・フィン６０８、６１０はあらゆる適切な技術によって広げられることが可能である。例えば、アシスト・フィンがシリコンを含んでいる場合、アシスト・フィンは、シリコン・エピタキシャル工程、シリサイド化工程、またはその組合せによって広げられる。この例の場合、図７においてアシスト・フィンがシリコン・エピタキシャル工程によってアシスト・フィンの表面にエピタキシャル・シリコン７１２を形成することによって広げられ、次いで図８において金属シリサイドがエピタキシャル・シリコンの表面上に形成されてフィン同士を電気的に接続する。図において示されていないが、アシスト・フィンは、アシスト・フィンが隣接のフィンに電気的に接続するようにアシスト・フィンの表面に金属シリサイドを形成するためのシリサイド化工程によってのみ広げられてもよい。
【００４９】
シリコン・エピタキシャル工程によって、シリコン・エピタキシャル層７１２が、アシスト・フィンの表面（例えばアシスト・フィンの側面）上に形成される。シリコン・エピタキシャル成長は、あらゆる適切な条件で、例えば高温（例えば原料ガスとしてＳｉＣｌ４を使用し、キャリヤ・ガスとしてＨ２を使用して１，１００℃）での実行が可能である。シリコン・エピタキシャル成長は、キャップがフィンの上面上に存在する場合、フィンの側面上に選択的に形成される。図示されてはいないが、キャップがフィンの上面上に存在しない場合、シリコン・エピタキシャルは、フィンの上面上にも形成される。結果得る広げられたアシスト・フィン７０８、７１０は、隣接のフィン７００、７０２、７０４、７０６と接触する。別の実施形態では、広げられたアシスト・フィンは、シリコン・エピタキシャル工程（図示せず）の後に隣接のフィンと接触せずに、図８に関して記述されているシリサイド化工程後に隣接のフィンと接触することになる。
【００５０】
図８は、広げられたアシスト・フィン７０８、７１０の表面上に金属半導体化合物（例えば金属シリサイド）８００を形成することによって、アシスト・バー８０２、８０４を形成することを示している。金属半導体化合物はトランジスタ・フィン７００、７０２、７０４、７０６の表面上にも形成されることが可能である。アシスト・フィン上で金属半導体化合物８００を形成して、アシスト・バー８０２、８０４が隣接のフィン７００、７０２、７０４、７０６に電気的に接続される。この結果、プルアップ・トランジスタのフィンの一部が、アシスト・バー８０２および８０４によってプルダウン・トランジスタのフィンの一部に電気的に接続される。
【００５１】
シリサイド化工程によって、金属シリサイド８００がアシスト・フィン７０８、７１０の表面上に形成される。金属シリサイド８００はアシスト・フィン７０８、７１０、トランジスタ・フィン７００、７０２、７０４、７０６のエピタキシャル・シリコン７１２の上面上に形成されることが可能である。金属シリサイドは、スパッタリングによってフィンの表面を覆うように例えばメタル層（図示せず）を形成し、次いでメタル層を熱してメタル層とその下のシリコンの間で化学反応を引き起こすことによって形成されることが可能である。シリサイド化工程中に、メタル層のメタルはその下のシリコンへ拡散し、金属シリサイド８００を形成する。金属シリサイドはキャップがフィンの上面に存在しない場合、フィンの上面上に形成されることが可能である（図示せず）。
【００５２】
シリサイド化工程の適切な条件およびパラメータの選択は、例えば結果得る金属シリサイドの厚さ、アシスト・フィンの構成および／または成分、製造中のスタティック・ランダム・アクセス・メモリ・セル構造の所望の実現形態、などに依存する。例えば、金属シリサイドは急速熱アニール（ＲＴＡ）によって形成される。
【００５３】
アシスト・バーの一方の側面が第１のｎＭＯＳフィン６００の一部と電気的に接続され、アシスト・バーの他方の側面が第１のｐＭＯＳフィン６０２の一部と電気的に接続される限り、第１のアシスト・バー８０２はあらゆる適切な幅を有することが可能である。アシスト・バーの一方の側面が第２のｎＭＯＳフィン６０６の一部と電気的に接続され、アシスト・バーの他方の側面が第２のｐＭＯＳフィン６０４の一部と電気的に接続される限り、第２のアシスト・バー８０４はあらゆる適切な幅を有することが可能である。トランジスタのフィン６００、６０２、６０４、６０６が図７との関連で広げられる場合、第１のアシスト・バー８０２の一方の側面は広げられた第１のｎＭＯＳフィン７００の一部と電気的に接続され、第１のアシスト・バー８０２の他方の側面は広げられた第１のｐＭＯＳフィン７０２の一部と電気的に接続される。第２のアシスト・バー８０４の一方の側面は広げられた第２のｎＭＯＳフィン７０６の一部と電気的に接続され、第２のアシスト・バー８０４の他方の側面は広げられた第２のｐＭＯＳフィン７０４の一部と電気的に接続される。
【００５４】
アシスト・バー８０２、８０４の広げられた部分の幅は様々であり得、主題発明にとって重要ではない。一実施形態では、この幅は約５ｎｍ乃至約３０ｎｍである。別の実施形態では、この幅は約１０ｎｍ乃至約２０ｎｍである。また別の実施形態では、この幅は約１２ｎｍ乃至約１８ｎｍである。さらに別の実施形態では、この幅は約１５ｎｍである。アシスト・フィンを広げる際にトランジスタのフィンが同時に広げられる場合、広げられたトランジスタ・フィン７００、７０２、７０４、７０６は、アシスト・バー８０２、８０４と同じ幅を有し得る。
【００５５】
図９は、半導体基板５０２上に絶縁層９００を形成することを示している。絶縁層９００は、典型的には窒化シリコンのような酸化シリコンまたは窒化物のような酸化物を含んでいる。図９に示されていないが、コンタクト・ホール、導電性ライン、および他の適切な要素が、あらゆる適切なメモリ素子製造プロセスによって形成されることが可能である。メモリ・デバイス製造プロセスの一般的な例は、メモリ装置を形成するために通常使用されるマスキング、パターニング、エッチング、平坦化、熱酸化、注入、アニール、熱処理、および堆積技術を含む。
【００５６】
図１０〜図１５は、スタティック・ランダム・アクセス・メモリ・セルを製造する別の典型的な方法を示している。図１０は、典型的なスタティック・ランダム・アクセス・メモリ・セル１０００の一部の中間状態の断面図を示している。スタティック・ランダム・アクセス・メモリ・セル１０００は、比較的厚い半導体基板（例えばバルク半導体基板）１００２、キャップ層１００４、およびパターニングされたレジスト膜１００６を含み得る。
【００５７】
図１１は、半導体基板１１０２の一部による、４つのｎＭＯＳフィンおよびｐＭＯＳフィン１１００、１１０２、１１０４、１１０６、および２つのアシスト・フィン１１０８、１１１０を含む６つのフィンを形成すること、およびフィン上にキャップ層１００４による６つのキャップ１１１２を形成することを示している。第１のアシスト・フィン１１０８は、第１のｎＭＯＳフィン１１００と第１のｐＭＯＳフィン１１０２との間に位置している。第２のアシスト・フィン１１１０は、第２のｎＭＯＳフィン１１０６と第２のｐＭＯＳフィン１１１０４の間に位置している。第１のｎＭＯＳフィン１１００および第２のｎＭＯＳフィン１１０６はパスゲート・トランジスタおよびプルダウン・トランジスタの一部とすることができる。第１のｐＭＯＳフィン１１０２および第２のｐＭＯＳフィン１１０４はプルアップ・トランジスタの一部とすることができる。４つのｎＭＯＳフィンおよびｐＭＯＳフィン１１００、１１０２、１１０４、１１０６が図１１に示されているが、スタティック・ランダム・アクセス・メモリ・セル１０００はスタティック・ランダム・アクセス・メモリ・セルに含まれるトランジスタのタイプに依存するあらゆる適切な数のフィンを含み得る。フィン１１００、１１０２、１１０４、１１０６、１１０８、１１１０、およびキャップ１１１２はあらゆる適切な技術によって形成されることが可能である。例えば、フィンおよびキャップは、図６に関して記述されているのと同じ方法で形成される。
【００５８】
図示されていないが、一実施形態では、スタティック・ランダム・アクセス・メモリ・セル１０００はフィン上のキャップを含んでいない。別の実施形態では、スタティック・ランダム・アクセス・メモリ・セルは、幾つかのフィン上においてキャップを含んでいる。キャップ層またはキャップは、フィンを形成する際またはフィンを形成した後、同時に除去されることが可能である。
【００５９】
図１２は、半導体基板１００２上のフィン１１００、１１０２、１１０４、１１０６、１１０８、１１１０の間にシャロー・トレンチ・アイソレーション（例えばＳＴＩ）１２００を形成することを示している。ＳＴＩ１２００は、酸化物（例えば酸化シリコン）および窒化物（例えば窒化シリコン）のようなあらゆる適切な絶縁材料を含むことが可能である。ＳＴＩはあらゆる適切な技術によって形成されることが可能である。例えば、絶縁層（図示せず）が半導体基板１２０２を覆うように形成され、絶縁層の上部が除去されることによって、フィン同士の間にＳＴＩ１２００を残す。
【００６０】
絶縁層は、プラズマ化学気相成長法（ＰＥＣＶＤ）、減圧化学気相成長法（ＬＰＣＶＤ）、高圧化学気相成長法など（ＨＰＣＶＤ）のような化学気相成長法（ＣＶＤ）によって形成されることが可能である。絶縁層の上部は化学的機械研磨（ＣＭＰ）および／またはエッチング（例えば反応性イオン（ＲＩ）エッチング）によって除去されることが可能である。例えば、絶縁層の上部は、キャップがフィン上に存在する場合はキャップの上面以下まで、またはキャップが存在しない場合はフィンの上面以下までＣＭＰによって磨かれ、次いで絶縁層の上部がＲＩエッチングによってさらに除去される。キャップがフィン上に存在する場合、絶縁層の上部が除去される際にキャップが同時に除去されることが可能である（図示せず）。
【００６１】
ＳＴＩ１２００の上面からのフィン１１００、１１０２、１１０４、１１０６、１１０８、１１１０の高さは様々であり得、主題発明にとって重要ではない。全てのフィンが同じ高さを有するか、あるいはフィンの幾つかまたは全てが他のものと異なる高さを有している。一実施形態では、ＳＴＩの上面からのフィンの高さは、約５ｎｍ乃至約８０ｎｍである。別の実施形態では、ＳＴＩの上面からのフィンの高さは、約１０ｎｍ乃至約７０ｎｍである。また別の実施形態では、ＳＴＩの上面からのフィンの高さは、約１５ｎｍ乃至約６０ｎｍである。
【００６２】
図１３は、アシスト・フィン１１０８、１１１０の幅を広げることを示している。アシスト・フィンを広げる際、他のトランジスタ・フィン１１００、１１０２、１１０４、１１０６のうちの幾つかまたは全てが同時に広げられる。全てのフィンが広げられる場合、４つの広げられたトランジスタ・フィン１３００、１３０２、１３０４、１３０６、および２つの広げられたアシスト・フィン１３０８、１３１０が形成される。別の実施形態では、アシスト・フィンだけが広げられ、他のフィンは広げられない（図示せず）。アシスト・フィン１１０８、１１１０は、あらゆる適切な技術によって、例えば図７に関して記述されているのと同じ方法によって広げられることが可能である。一実施形態では、アシスト・フィン１１０８、１１１０がシリコンを含んでいる場合、アシスト・フィンは、シリコン・エピタキシャル工程、シリサイド化工程、またはその組合せによって広げられる。この例の場合、アシスト・フィンは、シリコン・エピタキシャル工程でアシスト・フィンの表面にエピタキシャル・シリコン１３１２を形成することによって広げられる。
【００６３】
図１４は、広げられたアシスト・フィン表面１１０８、１１１０上に金属半導体化合物（例えば金属シリサイド）１４００を形成して、アシスト・バー１４０２、１４０４を形成することを示している。その結果、第１のアシスト・バー１４０２の一方の側面は、第１のｎＭＯＳフィン１１００、１３００の一部に電気的に接続され、第１のアシスト・バー１４０２の他方の側面は、第１のｐＭＯＳフィン１１０２、１３０２の一部に電気的に接続される。第２のアシスト・バー１４０４の一方の側面は、第２のｎＭＯＳフィン１１０６、１３０６の一部に電気的に接続され、第２のアシスト・バー１４０４の他方の側面は、第２のｐＭＯＳフィン１１０４、１３０４の一部に電気的に接続される。金属半導体化合物は、あらゆる適切な技術によって、例えば図８に関して記述されているのと同じ方法によって形成されることが可能である。
【００６４】
図１５は、半導体基板１００２上に絶縁層１５００を形成することを示している。
【００６５】
絶縁層１５００は、典型的には酸化シリコンのような酸化物および窒化シリコンのような窒化物を含んでいる。図１５に示されていないが、コンタクト・ホール、導電性ライン、および他の適切な要素が、あらゆる適切なメモリ装置製造プロセスによって形成することが可能である。メモリ装置製造プロセスの一般的な例は、メモリ装置を作成するための通常使用されるマスキング、パターニング、エッチング、平坦化、熱酸化、注入、アニール、熱処理、および堆積技術を含む。
【００６６】
本明細書において記述されているアシスト・バーは２つ以上の非プレーナ型トランジスタを含んだあらゆる適切なランダム・ロジック回路（例えば組合せ型ランダム・ロジック回路）に適用されることが可能である。ランダム・ロジック回路の例はインバータ、ＮＯＲ、ＮＡＮＤ、ＡＮＤなどを含んでいる。アシスト・バーは、１つの非プレーナ型トランジスタのフィンの一部と、ランダム・ロジック回路の別の非プレーナ型トランジスタのフィンの一部とを電気的に接続する。アシスト・バーを含んでいるので、ランダム・ロジック回路は、１つの非プレーナ型トランジスタのフィンの一部と、別の非プレーナ型トランジスタのフィンの一部とを接続するために使用されるコンタクト・ホールを含む必要はない。したがって、ランダム・ロジック回路のサイズ／領域を減じることが可能である。
【００６７】
図１６は、スタティック・ランダム・アクセス・メモリ・セルの典型的な形成方法１６００を示している。１６０２において、アシスト・フィンが、半導体基板上で非プレーナ型プルアップ・トランジスタのフィンと非プレーナ型プルダウン・トランジスタのフィンとの間、およびゲート電極同士の間に形成される。１６０４において、アシスト・フィンが広げられて、非プレーナ型プルアップ・トランジスタのフィンの一部がアシスト・バーによって非プレーナ型プルダウン・トランジスタのフィンの一部に電気的に接続されるように、アシスト・バーが形成される。
【００６８】
図１６に示されていないが、アシスト・フィンはサイドウォール・イメージ転写技術によって形成されることが可能である。一実施形態では、アシスト・フィンは、シリコン・エピタキシャル工程、シリサイド化工程、またはその組合せによって広げられる。別の実施形態では、アシスト・フィンは、シリコン・エピタキシャル工程と、次のシリサイド化工程によって広げられる。また別の実施形態では、アシスト・フィンを広げる際、非プレーナ型プルアップ・トランジスタのフィンの一部、および非プレーナ型プルダウン・トランジスタのフィンの一部が、同時に広げられる。
【００６９】
図１６の方法は２つ以上の非プレーナ型トランジスタを含んだあらゆる適切なランダム・ロジック回路に適用されることが可能である。ランダム・ロジック回路は、ランダム・ロジック回路の半導体基板上で非プレーナ型トランジスタのフィン同士の間にアシスト・フィンを形成し、アシスト・フィンの幅を広げて１つの非プレーナ型トランジスタのフィンの一部が別の非プレーナ型トランジスタのフィンの一部にアシスト・バーによって電気的に接続されるように、アシスト・バーを形成することによって形成されることが可能である。アシスト・バーは、半導体基板の表面に実質的に平行で且つトランジスタのフィンと実質的に平行な方向において半導体基板の表面に実質的に垂直に形成される。
【００７０】
ランダム・ロジック回路の面積は、アシスト・バーによって１つの非プレーナ型トランジスタのフィンの一部と別の非プレーナ型トランジスタのフィンの一部とを電気的に接続されることによって減じられることが可能である。ランダム・ロジック回路の面積は減少する。ランダム・ロジック回路が電気的に非プレーナ型トランジスタのフィンを接続するコンタクト・ホールおよび導電性ラインを含む必要がないからである。
【００７１】
図１７は、２つの非プレーナ型パスゲート・トランジスタ、２つの非プレーナ型プルアップ・トランジスタ、２つの非プレーナ型プルダウン・トランジスタを含んだスタティック・ランダム・アクセス・メモリ・セルのセル面積を減少させる典型的な方法１７００を示している。１７０２において、非プレーナ型プルアップ・トランジスタのフィンの一部が、非プレーナ型プルダウン・トランジスタのフィンの一部にアシスト・バーによって電気的に接続される。
【００７２】
図１７に示されていないが、本方法はコンタクト・ホールおよび導電性ラインによって非プレーナ型プルアップ・トランジスタのフィンと非プレーナ型プルダウン・トランジスタのフィンとを電気的に接続することを含んでいない。一実施形態では、非プレーナ型プルアップ・トランジスタのフィンの一部は、非プレーナ型プルアップ・トランジスタのフィンと非プレーナ型プルダウン・トランジスタの間およびゲート電極同士の間にアシスト・フィンを形成し、アシスト・フィンの幅を広げて非プレーナ型プルアップ・トランジスタのフィンの一部がアシスト・バーによって非プレーナ型プルダウン・トランジスタのフィンの一部に接続されるようにアシスト・バーを形成することによって、非プレーナ型プルダウン・トランジスタのフィンの一部に電気的に接続される。アシスト・フィンは、ゲート電極と交差しない（例えば、アシスト・フィンはゲート電極同士の間に形成される）。
【００７３】
別の実施形態では、アシスト・フィンが、シリコン・エピタキシャル工程、シリサイド化工程、またはその組合せによって広げられる。また別の実施形態では、アシスト・バーは、パスゲート・トランジスタ、プルダウン・トランジスタ、およびプルアップ・トランジスタのそれぞれの拡散層を電気的に接続する。さらに別の実施形態では、アシスト・バーは、パスゲート・トランジスタの拡散層、プルダウン・トランジスタのドレイン、およびプルアップ・トランジスタのドレインを電気的に接続する。
【００７４】
図１７の方法は、２つ以上の非プレーナ型トランジスタを含んだあらゆる適切なランダム・ロジック回路に適用されることが可能である。ランダム・ロジック回路の面積は、１つの非プレーナ型トランジスタのフィンの一部と、別の非プレーナ型トランジスタのフィンの一部とをアシスト・バーによって電気的に接続することによって減じられることが可能である。
【００７５】
上に記述されているものは、開示された発明の例を含んでいる。当然ながら、開示されている発明を記述する目的で要素または方法体系の全ての考え得る組み合わせを説明することは不可能ではあるが、当業者は開示されている発明の多くのさらなる組み合わせおよび置換が可能であることを認識し得る。したがって、記述されている発明は、添付の請求項に含まれる全てのそのような修正体、変更体、および変形体を包含することを意図されている。さらに、詳細な説明または請求項のいずれかにおいて、用語「含む」、「有する」が使用される限りでは、当該用語は、請求項における移行句（transitional word）として使用される際の「備える」の解釈のされ方と同様に包含的であることを意図されている。
【００７６】
また、この発明は以下の実施態様を取り得る。
【００７７】
（１）半導体基板上の１つ以上のフィンを備える２つの非プレーナ型パスゲート・トランジスタと、前記半導体基板上の１つ以上のフィンを備える２つの非プレーナ型プルアップ・トランジスタと、前記半導体基板上の１つ以上のフィンを備える２つの非プレーナ型プルダウン・トランジスタと、前記非プレーナ型プルアップ・トランジスタのフィンの一部と前記非プレーナ型プルダウン・トランジスタのフィンの一部とを電気的に接続する、前記半導体基板上の２つのアシスト・バーと、を備えるスタティック・ランダム・アクセス・メモリ・セル。
【００７８】
（２）前記アシスト・バーが、前記半導体基板の表面に実質的に平行で且つ前記プルダウン・トランジスタのフィンおよび前記プルアップ・トランジスタのフィンに実質的に平行な方向において前記半導体基板の表面に実質的に垂直に形成されている、（１）のスタティック・ランダム・アクセス・メモリ・セル。
【００７９】
（３）前記アシスト・バーが半導体とおよび金属半導体化合物を備える、（１）のスタティック・ランダム・アクセス・メモリ・セル。
【００８０】
（４）スタティック・ランダム・アクセス・メモリ・セルが、前記非プレーナ型プルアップ・トランジスタのフィンと前記非プレーナ型プルダウン・トランジスタのフィンとを電気的に接続するコンタクト・ホールおよび導電性ラインを備えない、（１）のスタティック・ランダム・アクセス・メモリ・セル。
【００８１】
（５）前記非プレーナ型プルダウン・トランジスタのフィンがｎ型ＦｉｎＭＯＳＦＥＴであり、前記非プレーナ型プルアップ・トランジスタのフィンがｐ型ＦｉｎＭＯＳＦＥＴである、（１）のスタティック・ランダム・アクセス・メモリ・セル。
【００８２】
（６）前記プルダウン・トランジスタおよび前記パスゲート・トランジスタに含まれているフィンが２種類コンタクト・ホールのみを有し、一方のコンタクト・ホールはビット線をｎ型拡散層に電気的に接続し、他方のコンタクト・ホールはｎ型拡散層を接地ラインに電気的に接続する、（５）のスタティック・ランダム・アクセス・メモリ・セル。
【００８３】
（７）前記アシスト・バーが、パスゲート・トランジスタ、プルダウン・トランジスタ、プルアップ・トランジスタのそれぞれの拡散層を電気的に接続する、（１）のスタティック・ランダム・アクセス・メモリ・セル。
【００８４】
（８）スタティック・ランダム・アクセス・メモリ・セルが、２つのゲート電極のそれぞれの上の１つのコンタクト・ホール、２つのｎ型ＦｉｎＭＯＳＦＥＴのそれぞれの上の２つのコンタクト・ホール、２つのｐ型のＦｉｎＭＯＳＦＥＴのそれぞれの上の２つのコンタクト・ホールの１０個のコンタクト・ホールしか備えない、（５）のスタティック・ランダム・アクセス・メモリ・セル。
【００８５】
（９）半導体基板上の１つ以上のフィンを備える２つ以上の非プレーナ型トランジスタと、１つの非プレーナ型トランジスタのフィンの一部と別の非プレーナ型トランジスタのフィンの一部とを電気的に接続する、半導体基板上のアシスト・バーと、を備えるランダム・ロジック回路。
【００８６】
（１０）非プレーナ型プルアップ・トランジスタのフィンと非プレーナ型プルダウン・トランジスタのフィンとの間にアシスト・フィンを形成し、前記非プレーナ型プルアップ・トランジスタのフィンの一部が前記非プレーナ型プルダウン・トランジスタのフィンの一部にアシスト・バーによって電気的に接続されるように、前記アシスト・フィンの幅を広げてアシスト・バーを形成する、ことを備えるスタティック・ランダム・アクセス・メモリ・セルの製造方法。
【００８７】
（１１）前記アシスト・フィンがサイドウォール・イメージ転写技術によって形成される、（１０）の方法。
【００８８】
（１２）前記アシスト・フィンが、シリコン・エピタキシャル工程、シリサイド化工程、またはその組合せによって広げられる、（１０）の方法。
【００８９】
（１３）前記アシスト・フィンが、シリコン・エピタキシャル工程と、次のシリサイド化工程とによって広げられる、（１０）の方法。
【００９０】
（１４）前記アシスト・フィンを広げる際、前記非プレーナ型プルアップ・トランジスタの一部および前記非プレーナ型プルダウン・トランジスタのフィンの一部が同時に広げられる、（１０）の方法。
【００９１】
（１５）半導体基板上において非プレーナ型トランジスタのフィン同士の間にアシスト・フィンを形成し、１つの非プレーナ型トランジスタのフィンの一部が別の非プレーナ型トランジスタのフィンの一部にアシスト・バーによって電気的に接続されるように、アシスト・フィンの幅を広げてアシスト・バーを形成する、ことを備えるランダム・ロジック回路の製造方法。
【００９２】
（１６）２つの非プレーナ型パスゲート・トランジスタ、２つの非プレーナ型プルアップ・トランジスタ、および２つの非プレーナ型プルダウン・トランジスタを備えるスタティック・ランダム・アクセス・メモリ・セルのセル面積を減少させる方法であって、前記非プレーナ型プルアップ・トランジスタのフィンの一部と前記非プレーナ型プルダウン・トランジスタのフィンの一部とをアシスト・バーによって電気的に接続することを備える方法。
【００９３】
（１７）前記非プレーナ型プルアップ・トランジスタのフィンの一部と前記非プレーナ型プルダウン・トランジスタのフィンの一部とをアシスト・バーによって電気的に接続することが、前記非プレーナ型プルアップ・トランジスタのフィンと前記非プレーナ型プルダウン・トランジスタとの間にアシスト・フィンを形成し、前記非プレーナ型プルアップ・トランジスタのフィンの一部が前記非プレーナ型プルダウン・トランジスタのフィンの一部にアシスト・バーによって電気的に接続されるように、アシスト・フィンの幅を広げてアシスト・バーを形成する、ことを備える（１６）の方法。
【００９４】
（１８）前記アシスト・フィンが、シリコン・エピタキシャル工程、シリサイド化工程、またはその組合せによって広げられる、（１７）の方法。
【００９５】
（１９）アシスト・バーが、パスゲート・トランジスタ、プルダウン・トランジスタ、およびプルアップ・トランジスタのそれぞれの拡散層を電気的に接続する、（１６）の方法。
【００９６】
（２０）２つ以上の非プレーナ型トランジスタを備えるランダム・ロジック回路領域を減少させる方法であって、１つの非プレーナ型トランジスタのフィンの一部と別の非プレーナ型トランジスタのフィンの一部とをアシスト・バーによって電気的に接続することを備える方法。
【技術分野】
【０００１】
以下の記述は、概して、スタティック・ランダム・アクセス・メモリ・セル、およびスタティック・ランダム・アクセス・メモリ・セルの製造方法に関する。
【背景技術】
【０００２】
トランジスタの設計が改善され発展するとともに、異なるタイプのトランジスタの数が増加し続けている。マルチゲート非プレーナ型金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）（ダブル・ゲート非プレーナ型ＭＯＳＦＥＴ（例えばｆｉｎＭＯＳＦＥＴ）およびトライ・ゲート非プレーナ型ＭＯＳＦＥＴを含む）が開発され、プレーナ型ＭＯＳＦＥＴに対して、より速い駆動電流およびより小さな短チャネル効果を備えた微細化された装置がもたらされている。
【０００３】
ダブル・ゲート非プレーナ型ＭＯＳＦＥＴは、チャンネル領域が、薄い半導体フィン内に形成されるＦＥＴである。ソースおよびドレイン領域はチャンネル領域の一方の側においてフィンの両側に形成されている。ゲートは、薄い半導体フィンのチャンネル領域に対応する領域内の各側面上に形成され、場合によってはフィンの上面および下面にも形成される。ＦｉｎＭＯＳＦＥＴはダブル・ゲート非プレーナ型ＦＥＴの一種である。フィンは非常に薄いので完全空乏化される。
【０００４】
トライ・ゲート非プレーナ型ＭＯＳＦＥＴはダブル・ゲート非プレーナ型ＭＯＳＦＥＴと同様の構造を有している。しかしながら、チャネルの３つの面（上面および対向する側壁）にゲートが形成されることが可能になるように、フィンの幅および高さはほぼ同じである。チャネルが完全空乏化されたままるとともにトライ・ゲートＭＯＳＦＥＴの三次元の電界効果がプレーナ型トランジスタより大きな駆動電流および改善された短チャネル特性をもたらすように、幅に対する高さの比は一般に３：２〜２：３の範囲内にある。
【０００５】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルはそのようなマルチゲート非プレーナ型ＭＯＳＦＥＴを使用することが可能である。例えば、６Ｔ−ＳＲＡＭセルは、２つのマルチゲート非プレーナ型パスゲート・トランジスタ、２つのマルチゲート非プレーナ型プルアップ・トランジスタ、および２つのマルチゲート非プレーナ型プルダウン・トランジスタを有している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６９７０３７３号明細書
【発明の概要】
【０００７】
本発明の一態様によるスタティック・ランダム・アクセス・メモリ・セルは、半導体基板上の１つ以上のフィンを備える２つの非プレーナ型パスゲート・トランジスタと、前記半導体基板上の１つ以上のフィンを備える２つの非プレーナ型プルアップ・トランジスタと、前記半導体基板上の１つ以上のフィンを備える２つの非プレーナ型プルダウン・トランジスタと、前記非プレーナ型プルアップ・トランジスタのフィンの一部と前記非プレーナ型プルダウン・トランジスタのフィンの一部とを電気的に接続する、前記半導体基板上の２つのアシスト・バーと、を備える。
【０００８】
本発明の一態様による、２つの非プレーナ型パスゲート・トランジスタ、２つの非プレーナ型プルアップ・トランジスタ、および２つの非プレーナ型プルダウン・トランジスタを備えるスタティック・ランダム・アクセス・メモリ・セルのセル面積を減少させる方法は、前記非プレーナ型プルアップ・トランジスタのフィンの一部と前記非プレーナ型プルダウン・トランジスタのフィンの一部とをアシスト・バーによって電気的に接続することを備え、前記非プレーナ型プルアップ・トランジスタのフィンの一部と前記非プレーナ型プルダウン・トランジスタのフィンの一部とをアシスト・バーによって電気的に接続することが、前記非プレーナ型プルアップ・トランジスタのフィンと前記非プレーナ型プルダウン・トランジスタとの間にアシスト・フィンを形成し、前記非プレーナ型プルアップ・トランジスタのフィンの一部が前記非プレーナ型プルダウン・トランジスタのフィンの一部にアシスト・バーによって電気的に接続されるように、アシスト・フィンの幅を広げてアシスト・バーを形成する、ことを備える。
【図面の簡単な説明】
【０００９】
【図１ａ】主題発明の側面に従った典型的なスタティック・ランダム・アクセス・メモリ・セルの平面図。
【図１ｂ】主題発明の側面に従った典型的なスタティック・ランダム・アクセス・メモリ・セルの平面図。
【図２】主題発明の側面に従った典型的なスタティック・ランダム・アクセス・メモリ・セルの回路図。
【図３】主題発明の側面に従った典型的なスタティック・ランダム・アクセス・メモリ・セルの横断面の説明図。
【図４】主題発明の側面に従った別の典型的なスタティック・ランダム・アクセス・メモリ・セルの横断面の説明図。
【図５】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの典型的な形成方法を示す図。
【図６】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの典型的な形成方法を示す図。
【図７】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの典型的な形成方法を示す図。
【図８】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの典型的な形成方法を示す図。
【図９】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの典型的な形成方法を示す図。
【図１０】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの別の典型的な形成方法を示す図。
【図１１】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの別の典型的な形成方法を示す図。
【図１２】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの別の典型的な形成方法を示す図。
【図１３】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの別の典型的な形成方法を示す図。
【図１４】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの別の典型的な形成方法を示す図。
【図１５】主題発明の側面に従った、スタティック・ランダム・アクセス・メモリ・セルの別の典型的な形成方法を示す図。
【図１６】主題発明の側面に従った、典型的なスタティック・ランダム・アクセス・メモリ・セルの形成方法のフローチャート。
【図１７】主題発明の側面に従った、典型的なスタティック・ランダム・アクセス・メモリ・セルのセル面積の減少方法のフローチャート。
【発明を実施するための形態】
【００１０】
以下の記述は、開示されている情報の幾つかの側面についての基礎的な理解をもたらすために明細書中で開示されている情報の単純化された要約を提供している。この要約は、開示されている情報の広範囲な概観でなく、開示されている情報の要点や重要な要素を特定せずまた開示されている情報の範囲に線引きしないことを意図される。その唯一の目的は、後に提供されるより詳細な記述に対する前置きとして、単純化された形態の開示されている情報の幾つかの概念を提供することである。
【００１１】
本発明の一側面は、２つの非プレーナ型パスゲート・トランジスタ、２つの非プレーナ型プルアップ・トランジスタ、２つの非プレーナ型プルダウン・トランジスタ、および２つのアシスト・バーを含んでいるスタティック・ランダム・アクセス・メモリ・セルを提供する。アシスト・バーは、非プレーナ型プルアップ・トランジスタのフィンの一部と非プレーナ型プルダウン・トランジスタのフィンの一部とを電気的に接続する。アシスト・バーがあるので、ランダム・アクセス・メモリ・セルは、非プレーナ型プルアップ・トランジスタのフィンの一部と、非プレーナ型プルダウン・トランジスタのフィンの一部とを接続するために使用されるコンタクト・ホールを有する必要がない。したがって、セルの大きさ／面積を減じることが可能である。
【００１２】
本発明の別の側面は、非プレーナ型プルアップ・トランジスタと非プレーナ型プルダウン・トランジスタの間にアシスト・バーを形成して非プレーナ型プルアップ・トランジスタのフィンの一部と非プレーナ型プルダウン・トランジスタのフィンの一部との電気的接続を容易にすることに関するスタティック・ランダム・アクセス・メモリ・セルの製造方法に関する。
【００１３】
本発明のさらに別の側面は、スタティック・ランダム・アクセス・メモリ・セルのセル面積を減少させる方法を提供する。本方法は、アシスト・バーによって非プレーナ型プルアップ・トランジスタのフィンの一部と、非プレーナ型プルダウン・トランジスタのフィンの一部とを電気的に接続することを含んでいる。
【００１４】
以下の記述および添付図面は、明細書の説明のための側面を示している。しかしながら、これらの側面は明細書の原理が使用され得る少数の様々な方法を示しているに過ぎない。図面と共に検討されれば、明細書の他の利点および新しい特徴は、開示されている情報の次の詳細な記述から明白になるだろう。
【００１５】
本明細書において記述されている主題発明は半導体装置とその製法を提供する。特に、主題発明は、非プレーナ型トランジスタ（例えばダブル・ゲート・トランジスタおよびトライ・ゲート・トランジスタ）を含んだスタティック・ランダム・アクセス・メモリ・セル（例えば６Ｔ ＣＭＯＳ ＳＲＡＭセル）を提供する。スタティック・ランダム・アクセス・メモリ・セルは非プレーナ型トランジスタ（例えばダブル・ゲート・トランジスタおよびトライ・ゲート・トランジスタ）を含み得る。スタティック・ランダム・アクセス・メモリ・セルは、１つ以上のフィンを含んだ２つの非プレーナ型パスゲート・トランジスタと、１つ以上のフィンを含んだ２つの非プレーナ型プルアップ・トランジスタと、１つ以上のフィンを含んだ２つの非プレーナ型プルダウン・トランジスタを含み得る。スタティック・ランダム・アクセス・メモリ・セルは、非プレーナ型プルアップ・トランジスタのフィンの一部と非プレーナ型プルダウン・トランジスタのフィンの一部とを電気的に接続する２つのアシスト・バーをさらに含み得る。
【００１６】
従来のスタティック・ランダム・アクセス・メモリ・セルは一般に１２個のコンタクト・ホール（例えば２つのゲート電極（ゲートコンタクト）のそれぞれの上の１つのコンタクト・ホール、２つのｎＭＯＳフィンのそれぞれの上の３つのコンタクト・ホール、および２つのｐ−ＭＯＳフィン上のそれぞれの２つのコンタクト・ホール）を含んでいる。１２個のコンタクト・ホールのうち、２つのコンタクト・ホールがパスゲート・トランジスタとプルダウン・トランジスタの間に位置し、２つのコンタクト・ホールがプルアップ・トランジスタのフィンの一部とプルダウン・トランジスタのフィンの一部とを電気的に接続するために使用される。
【００１７】
主題スタティック・ランダム・アクセス・メモリ・セルは、プルアップ・トランジスタのフィンの一部とプルダウン・トランジスタのフィンの一部とを電気的に接続する２つのアシスト・バーを、２つのコンタクト・ホールの代わりに含んでいる。すなわち、プルアップ・トランジスタのフィンの一部とプルダウン・トランジスタのフィンの一部とを電気的に接続するアシスト・バーを含んでいるので、主題スタティック・ランダム・アクセス・メモリ・セルは２つのコンタクト・ホールを含む必要がない。従来のスタティック・ランダム・アクセス・メモリ・セルが１２個のコンタクト・ホールを必要としている一方、主題スタティック・ランダム・アクセス・メモリ・セルは、アシスト・バーによって、１０個のコンタクト・ホールしか必要としない。
【００１８】
スタティック・ランダム・アクセス・メモリ・セルのセル面積は、コンタクト・ホールの配置および／または数によって一般に規定される。主題スタティック・ランダム・アクセス・メモリ・セルはより小さなセル面積を有する。このスタティック・ランダム・アクセス・メモリ・セルは、従来のスタティック・ランダム・アクセス・メモリ・セルと比較して、より少ないコンタクト・ホール（１０個のコンタクト・ホール）を有するからである。主題スタティック・ランダム・アクセス・メモリ・セルのセル面積は２つのアシスト・バーの使用によって例えば約１３％減じられることが可能である。また、２つのコンタクト・ホールおよび２行の金属ラインを形成する際のリソグラフィの困難さが、主題スタティック・ランダム・アクセス・メモリ・セルにおいて解決される。それらのコンタクト・ホールと金属ラインがなくなるからである。
【００１９】
次に、図面を参照して、請求項の主題が記述される。参照数字は、全図にわたって同様の要素を参照するために使用される。以下の記述では、説明の目的のための、多くの具体的な詳細は請求項の主題についての完全な理解をもたらすために記述されている。しかしながら、請求項の主題がこれらの詳細事項なしで実行され得ることは明白である。他の事例では、よく知られている構造および装置は、請求項の主題の記述を容易にするためにブロック図の形態で示されている。
【００２０】
図１ａは、典型的なスタティック・ランダム・アクセス・メモリ・セル１００の平面図である。この例において、スタティック・ランダム・アクセス・メモリ・セル１００は６Ｔ ＣＭＯＳ ＳＲＡＭセルレイアウトを使用している。スタティック・ランダム・アクセス・メモリ・セルは、半導体基板１０２、および６つのトランジスタ１０４、１０６、１０８、１１０、１１２、１１４を有している。２つのパスゲート・トランジスタ（例えば転送トランジスタまたはアクセス・トランジスタ）は領域１０４および１０６内に位置している。２つのプルダウン・トランジスタ（例えばドライバ・トランジスタ）は領域１０８および１１０内に位置している。２つのプルアップ・トランジスタ（例えば負荷トランジスタ）は領域１１２および１１４内に位置している。これらのトランジスタは非プレーナ型トランジスタであり、１つ以上のフィンを含み得る。トランジスタがそれぞれ１つのフィンを含んでいる場合、スタティック・ランダム・アクセス・メモリ・セルは半導体基板上の４つのフィン１１６、１１８、１２０、１２２を含んでいる。プルダウン・トランジスタおよびパスゲート・トランジスタがｎ型トランジスタである場合、プルアップ・トランジスタはｐ型トランジスタである。
【００２１】
これらのトランジスタ１０４、１０６、１０８、１１０、１１２、１１４は、非プレーナ型ダブル・ゲート・トランジスタとすることができる。非プレーナ型ダブル・ゲート・トランジスタは、半導体基板の表面と実質的に平行な方向において半導体基板の表面に実質的に垂直に形成された少なくとも１つのフィンを含んでいる。そのようなトランジスタでは、電流は半導体基板の表面と実質的に平行な方向にフィンの側面を通って流れるように誘導される。
【００２２】
主題発明のトランジスタ１０４、１０６、１０８、１１０、１１２、１１４は、トライ・ゲート形トランジスタとすることができる。トライ・ゲート・トランジスタは、一般に、半導体基板の表面と実質的に平行な方向において半導体基板の表面に実質的に垂直に形成された比較的広いフィンを含んでいる。チャネルは、フィンの側面と上面の３つの表面内に形成される。電流は３つの表面を流れるように誘導される。
【００２３】
図１ａは主題発明の一側面に従った典型的なスタティック・ランダム・アクセス・メモリ・セルの平面図を示しているが、トランジスタの構造および製造の詳細は主題発明にとって重要ではない。トランジスタの構造および製造の詳細は例えば公に割り当てられた米国特許出願公表番号２００７／０１７０４７４において知ることが可能である。それは参照によって本明細書に組込まれる。
【００２４】
スタティック・ランダム・アクセス・メモリ・セル１００は２つのアシスト・バー１２４、１２６を含んでいる。アシスト・バー１２４、１２６は、プルダウン・トランジスタ１０８、１１０のフィンと、プルアップ・トランジスタ１１２、１１４のフィンとの間に位置している。アシスト・バー１２４、１２６は、ゲート電極１２８と交差しないように設計されている（例えば、アシスト・バー１２４、１２６はゲート電極１２８間に位置する）。アシスト・バーは、半導体基板の表面に実質的に平行で且つプルダウン・トランジスタとプルアップ・トランジスタのフィンに平行な方向において半導体基板の表面に実質的に垂直に形成されている。アシスト・バーはプルダウン・トランジスタのフィンの一部と、プルアップ・トランジスタのフィンの一部とを電気的に接続する。スタティック・ランダム・アクセス・メモリ・セル１００は、アシスト・バーによって、プルダウン・トランジスタのフィンとプルアップ・トランジスタのフィンとを電気的に接続するコンタクト・ホールおよび導電性ラインを含んでいない。
【００２５】
一実施形態では、アシスト・バー１２４、１２６は、ｎ型ドーパントを導入されたフィンを、ｐ型ドーパントを導入されたフィンに接続する。プルダウン・トランジスタがｎ型トランジスタで、プルアップ・トランジスタがｐ型トランジスタである場合、アシスト・バーはプルダウン・トランジスタのｎ形のＦｉｎＭＯＳＦＥＴをプルアップ・トランジスタのｐ型のＦｉｎＭＯＳＦＥＴに接続する。具体的には、一実施形態では、アシスト・バーはパスゲート・トランジスタ、プルダウン・トランジスタ、およびプルアップ・トランジスタのそれぞれの拡散層を電気的に接続する。別の実施形態では、アシスト・バーはパスゲート・トランジスタの拡散層、プルダウン・トランジスタのドレイン、およびプルアップ・トランジスタのドレインを電気的に接続する。その結果、プルダウン・トランジスタおよびパスゲート・トランジスタに含まれる１つ以上のフィンは２種類のコンタクト・ホールのみを有する。ビット線をｎ型拡散層へ電気的に接続する１つのコンタクト・ホール、およびｎ拡散層を接地ラインへ電気的に接続する別のコンタクト・ホールである。プルダウン・トランジスタがｎ型トランジスタである場合、ｎ型ＦｉｎＭＯＳＦＥＴは２種類のコンタクト・ホールのみを有する。ビット線をｎ型拡散層へ電気的に接続する１つのコンタクト・ホール、および接地ラインをｎ型拡散層へ電気的に接続する別のコンタクト・ホールである。すなわち、ｎ型ＦｉｎＭＯＳＦＥＴはｎ型ＦｉｎＭＯＳＦＥＴをストレージ・ノードに接続するために使用されるコンタクト・ホールを有さない。
【００２６】
アシスト・バー１２４、１２６はあらゆる適切な技術によって形成されることが可能である。一実施形態では、アシスト・バーは、プルアップ・トランジスタのフィンとプルダウン・トランジスタのフィンとの間にアシスト・フィン１２８、１３０を形成し、アシスト・フィンの幅を広げて（１３２）プルアップ・トランジスタのフィンの一部がアシスト・バーによってプルダウン・トランジスタのフィンの一部に電気的に接続されるようにアシスト・バーを形成することによって作成されることが可能である。アシスト・フィンおよびトランジスタのフィンは半導体層から形成されることが可能である。一実施形態では、トランジスタ・フィンの部分の幅が、アシスト・フィンの幅と同時に広げられる（１３４）。アシスト・フィンはあらゆる適切な技術（例えばシリコン・エピタキシャル技術、シリサイド化技術、その組合せ）などによって広げられることが可能である。アシスト・バーを形成典型的なプロセスは、下に詳細に記述されている。
【００２７】
プルアップ・トランジスタのフィンの一部をプルダウン・トランジスタのフィンの一部に電気的に接続することが可能である限り、アシスト・バー１２４、１２６はあらゆる適切な材料を含むことが可能である。一実施形態では、アシスト・バーは半導体と金属半導体化合物（例えばメタル・シリサイド）を含んでいる。
【００２８】
コンタクト・ホールはフィン上に位置している。また、コンタクト・ホール中のコンタクト・プラグは、フィンを導電層または導電性ライン（例えばメタル層またはメタル・ライン）に接続する。主題スタティック・ランダム・アクセス・メモリ・セル１００は、１０個のコンタクト・ホールを含んでいる。すなわち、２つのゲート電極それぞれの上の１つのコンタクト・ホール１３６、２つのｎ型ＦｉｎＭＯＳＦＥＴ１１６、１２２のそれぞれの上の２つのコンタクト・ホール１３８、１４０、２つのｐ型のＦｉｎＭＯＳＦＥＴ１１８、１２０のそれぞれの上の２つのコンタクト・ホール１４２、１４４である。ｎ型ＦｉｎＭＯＳＦＥＴ１１６、１２２は２つのタイプのコンタクト・ホール１３８、１４０のみを有する。ビット線をｎ型拡散層へ電気的に接続する１つのコンタクト・ホール１３８、およびｎ型拡散層を接地ラインへ電気的に接続する別のコンタクト・ホール１４０である。一実施形態では、ｎ型ＦｉｎＭＯＳＦＥＴ１１６、１２２は３つ以上のコンタクト・ホールを有さない。例えば、ｎ型ＦｉｎＭＯＳＦＥＴはプルダウン・トランジスタのフィンの一部とプルアップ・トランジスタのフィンの一部とを接続するようなさらなるコンタクト・ホールを有さない。
【００２９】
図１ｂは、別の典型的なスタティック・ランダム・アクセス・メモリ・セル１００の平面図を示している。この例において、スタティック・ランダム・アクセス・メモリ・セル１００は６Ｔ ＣＭＯＳ ＳＲＡＭセルレイアウトを使用している。スタティック・ランダム・アクセス・メモリ・セルは、図１ａに関して記述されているのと同じ、半導体基板１０２、その上の６つのトランジスタ１０４、１０６、１０８、１１０、１１２、１１４、４つのフィン１１６、１１８、１２０、１２２、２つのアシスト・バー１２４、１２６、コンタクト・ホール１３６、１３８、１４０、１４２、１４４を有している。スタティック・ランダム・アクセス・メモリ・セル１００はさらに導電性ライン１４６（例えばメタル層またはメタル・ライン）を含んでいる。従来のスタティック・ランダム・アクセス・メモリ・セルは、典型的には、１０本の導電性ラインを含んでいる。２つのゲート電極のそれぞれの上の１本の導電性ライン、２つのｎ型ＦｉｎＭＯＳＦＥＴのそれぞれの上の２本の導電性ライン、２つのｐ型のＦｉｎＭＯＳＦＥＴのそれぞれの上の１本の導電性ライン、およびプルアップ・トランジスタのフィンをプルダウン・トランジスタのフィンに接続する２本の導電性ラインである。対照的に、図１ｂに示されているように、スタティック・ランダム・アクセス・メモリ・セル１００は導電性の８本のライン１４６しか含まない。２つのゲート電極１２８のそれぞれの上の導電性の１つの導電性ライン、２つのｎ型ＦｉｎＭＯＳＦＥＴ１１６、１２２のそれぞれの上の２本の導電性ライン、および２つのｐ型ＦｉｎＭＯＳＦＥＴ１１８、１２０のそれぞれの上の１つの導電性のラインである。主題スタティック・ランダム・アクセス・メモリ・セル１００は、プルアップ・トランジスタのフィンの一部をプルダウン・トランジスタのフィンの一部へ電気的に接続する導電性ラインを含んでいない。このスタティック・ランダム・アクセス・メモリ・セルがアシスト・バー１２４、１２６を含んでいるからである。従来のスタティック・ランダム・アクセス・メモリ・セルが典型的には１０本の導電性ラインを含んでいる一方、主題スタティック・ランダム・アクセス・メモリ・セルは、２つのアシスト・バー１２４、１２６によって、８本の導電性ラインしか必要としない。
【００３０】
図２は、典型的なスタティック・ランダム・アクセス・メモリ・セル２００の回路図を示している。この例において、スタティック・ランダム・アクセス・メモリ・セル２００は６Ｔ ＣＭＯＳ ＳＲＡＭセルレイアウトを使用している。スタティック・ランダム・アクセス・メモリ・セル２００は、２つのｎ型パスゲート・トランジスタ２０２、２つのｎ型プルダウン・トランジスタ２０４、および２つのｐ型プルアップ・トランジスタ２０６を含んでいる。これらのトランジスタは、非プレーナ型トランジスタであり、それぞれが１つ以上のフィンを含み得る。
【００３１】
スタティック・ランダム・アクセス・メモリ・セル２００はさらに２つのアシスト・バー２０８を含んでいる。プルアップ・トランジスタ２０６のフィンの一部は、プルダウン・トランジスタ２０４のフィンの一部に、アシスト・バー２０８によって電気的に接続されている。換言すると、プルアップ・トランジスタのフィンはコンタクト・ホールと導電性ラインによってプルダウン・トランジスタのフィンに電気的に接続されない。一実施形態では、パスゲート・トランジスタ２０２、プルダウン・トランジスタ２０４、およびプルアップ・トランジスタのそれぞれの拡散層が、アシスト・バー２０８によって電気的に接続されている。別の実施形態では、パスゲート・トランジスタ２０２の拡散層、プルダウン・トランジスタ２０４のドレイン、およびプルアップ・トランジスタのドレインが、アシスト・バー２０８によって電気的に接続されている。
【００３２】
図３は、６つのトランジスタを含んでいる典型的なスタティック・ランダム・アクセス・メモリ・セル３００の断面図、例えば図１のＡ−Ａ線に沿った断面図を示している。スタティック・ランダム・アクセス・メモリ・セル３００は半導体基板（例えばシリコン基板）３０２および半導体基板３０２上の絶縁層（例えば埋め込み酸化（例えばＢＯＸ）層）３０４を有している。絶縁層３０４は、酸化シリコンと窒化シリコンのようなあらゆる適切な絶縁材料を含むことが可能である。トランジスタのそれぞれが１つのフィンを含んでいる場合、スタティック・ランダム・アクセス・メモリ・セル３００は半導体基板３０２上のトランジスタの４つのフィン３０６、３０８、３１０、３１２を含んでいる。一実施形態では、第１のフィンは第１のｎＭＯＳフィン３０６であり、第２のフィンは第１のｐＭＯＳフィン３０８であり、第３のフィンは第２のｐＭＯＳフィン３１０であり、第４のフィンは第２のｎＭＯＳフィン３１２である。第１、第４のフィン３０６、３１２はパスゲート・トランジスタおよびプルダウン・トランジスタの一部とすることができる。第２、第３のフィン３０８、３１０はプルアップ・トランジスタの一部とすることができる。
【００３３】
スタティック・ランダム・アクセス・メモリ・セル３００はまた、２つのアシスト・バー３１４、３１６を含んでいる。第１のアシスト・バー３１４は、第１のフィン３０６の一部を第２のフィン３０８の一部に電気的に接続する。第２のアシスト・バー３１６は、第３のフィン３１０の一部を第４のフィン３１２の一部に電気的に接続する。
【００３４】
トランジスタ・フィン３０６、３０８、３１０、３１２、アシスト・バー３１４、３１６は、半導体の表面上において、半導体材料３１８、３２０、３２２、３２４、３２６、３２８、および金属半導体化合物３３０を含んでいる。金属半導体化合物は、アシスト・バー３１４、３１６をトランジスタ・フィン３０６、３０８、３１０、３１２に電気的に接続する。トランジスタ・フィン３０６、３０８、３１０、３１２の半導体材料３１８、３２０、３２２、３２４は、アシスト・バー３１４、３１６の半導体材料３２６、３２８に直接接触することが可能である。また、トランジスタ・フィン３０６、３０８、３１０、３１２は、トランジスタ・フィンおよびアシスト・バーの上部に位置する金属半導体化合物３３０によってアシスト・バー３１４、３１６に電気的に接続される。図示されてはいないが、一実施形態では、金属半導体化合物３３０はトランジスタ・フィンとアシスト・バーの間の界面に存在している。また、トランジスタ・フィンはそのような金属半導体化合物によってアシスト・バーに電気的に接続されている。
【００３５】
トランジスタ・フィン３０６、３０８、３１０、３１２、アシスト・バー３１４、３１６は、あらゆる適切な半導体およびあらゆる適切な金属半導体化合物を含むことが可能である。半導体の例はシリコン、ゲルマニウム、砒化ガリウム、燐化インジウムなどを含む。半導体化合物の例は金属シリサイド、金属ゲルマニウム化物、金属シリコン・ゲルマニウム化物（metal germanosilicides）などを含んでいる。フィンおよび／またはアシスト・バーは同じまたは異なる半導体材料および／または金属半導体化合物を含んでいる。フィンおよびアシスト・バーはあらゆる適切な半導体および金属半導体化合物も含むことが可能であるが、発明は、以下に、半導体としてシリコンおよび金属半導体化合物として金属珪化物（金属シリサイド）を含んだ典型的なフィンおよびアシスト・バーの情況において説明および記述されている。
【００３６】
スタティック・ランダム・アクセス・メモリ・セル３００は、さらにフィンおよびアシスト・バーを覆う絶縁体層３３２を含んでいる。スタティック・ランダム・アクセス・メモリ・セル３００は、フィン上に、例として第２、第３のトランジスタ・フィン上において１つ以上のコンタクト・ホール３３４を含み得る。この例の場合、スタティック・ランダム・アクセス・メモリ・セル３００は、第１、第４のトランジスタ・フィン３０６、３１２上および２つのアシスト・バー３１４、３１６上においてキャップ層３３６を含んでいる。別の実施形態では、スタティック・ランダム・アクセス・メモリ・セルは、フィンおよびアシスト・バーのうちの幾つかの上においてキャップ層を含んでいる。または、スタティック・ランダム・アクセス・メモリ・セルはキャップ層（図示せず）を含んでいない。キャップ層３３６は、典型的には、酸化シリコンのような酸化物や、窒化シリコン、高シリコン濃度窒化物、および高酸素濃度窒化シリコンのような窒化物や、その他同種のものを含んでいる。
【００３７】
図４は、６つのトランジスタを含んでいる別の典型的なスタティック・ランダム・アクセス・メモリ・セル４００の断面図、例えば図１のＡ−Ａ線に沿った断面図を示している。スタティック・ランダム・アクセス・メモリ・セル４００は半導体基板の上において半導体基板（例えばシリコン基板）４０２および絶縁層（例えばシャロー・トレンチ・アイソレーション（ＳＴＩ））４０４を有している。スタティック・ランダム・アクセス・メモリ・セル４００は、半導体基板４０２、トランジスタ・フィン４０６、４０８、４１０、４１２、アシスト・バー４１４、４１６が、バルク半導体基体から形成されている点を除いて、図３に関して記述されているのと同様にトランジスタの４つのフィン４０６、４０８、４１０、４１２、２つのアシスト・バー４１４、４１６を含んでいる。その結果、トランジスタ・フィン４０６、４０８、４１０、４１２、アシスト・バー４１４、４１６は、基板４０２と同じ半導体を含んでいる。
【００３８】
トランジスタ・フィン４０６、４０８、４１０、４１２、アシスト・バー４１４、４１６は、半導体の表面上において金属半導体化合物４１８を含んでいる。スタティック・ランダム・アクセス・メモリ・セル４００は、フィンおよびアシスト・バー上において絶縁層４２０、およびフィン上、例えば第２、第３のトランジスタ・フィン上において１つ以上のコンタクト・ホール４２２を含んでいる。この例の場合、スタティック・ランダム・アクセス・メモリ・セル４００は、第１、第４のトランジスタ・フィン４０６、４１２上および２つのアシスト・バー４１４、４１６上においてキャップ層４２２を含んでいる。図４に示されていないが、スタティック・ランダム・アクセス・メモリ・セル４００はフィンおよびアシスト・バーのうちの幾つかの上においてキャップ層を含むか、または、スタティック・ランダム・アクセス・メモリ・セル４００はキャップ層を含んでいない。
【００３９】
図５〜図１０および図１１〜図１６を参照すると、スタティック・ランダム・アクセス・メモリ・セルを形成する多くの可能な典型的な実施形態のうちの２つが、具体的に図示されている。図５は、典型的なスタティック・ランダム・アクセス・メモリ・セル５００の中間状態の断面図を示している。スタティック・ランダム・アクセス・メモリ・セル５００は基板（例えばシリコン基板）５０２、埋められた酸化シリコン（例えばＢＯＸ）層５０４、シリコン層５０６、キャップ層５０８、およびパターニングされたレジスト膜５１０を含んでいる。
【００４０】
パターニングされたレジスト膜５１０はあらゆる適切な技術によって形成されることが可能である。例えば、パターニングされたレジスト膜は、光リソグラフィ、サイドウォール・イメージ転写技術などによって形成される。図５に示されてはいないが、パターニングされたレジスト膜がサイドウォール・イメージ転写技術によって形成される際、パターニングされたレジストは、三角形、台形などの形である場合がある。キャップ層は、典型的には、酸化シリコンのような酸化物や、窒化シリコン、高シリコン濃度窒化物、および高酸素濃度窒化シリコンのような窒化物や、同種のものを含んでいる。
【００４１】
図６は、シリコン層による４つのｎＭＯＳフィンおよびｐＭＯＳフィン６００、６０２、６０４、６０６および２つのアシスト・フィン６０８、６１０を含む６つのフィンを形成すること、およびキャップ層によるフィン上において６つのキャップ６１２を形成することを示している。第１のアシスト・フィン６０８は、第１のｎＭＯＳフィン６００と第１のｐＭＯＳフィン６０２の間に位置している。第２のアシスト・フィン６１０は、第２のｐＭＯＳフィン６０４と第２のｎＭＯＳフィン６０６の間に位置している。第１のｎＭＯＳフィン６００および第２のｎＭＯＳフィン６０６はパスゲート・トランジスタおよびプルダウン・トランジスタの一部とすることができる。第１のｐＭＯＳフィン６０２および第２のｐＭＯＳフィン６０４はプルアップ・トランジスタの一部とすることができる。４つのｎＭＯＳフィンおよびｐＭＯＳフィンが図６に示されているが、スタティック・ランダム・アクセス・メモリ・セル５００はスタティック・ランダム・アクセス・メモリ・セル５００に含まれるトランジスタのタイプに依存するあらゆる適切な数のフィンを含み得る。
【００４２】
キャップ６１２、およびフィン６００、６０２、６０４、６０６、６０８、６１０はキャップ層５０８およびシリコン層５０６の一部を除去することによって形成されることが可能である。キャップ層とシリコン層の一部はあらゆる適切な技術（例えばエッチング）によって除去されることが可能である。例えば、キャップ層とシリコン層の一部は、キャップ層およびシリコン層を、スタティック・ランダム・アクセス・メモリ・セル５００の他の要素に実質的にダメージを与えずかつ／または除去しないあらゆる適切なエッチング液を付することによって除去される。適切なプロセスおよびエッチング液の選択は、例えばキャップ層の材料、フィンの幅および高さ、製造中のスタティック・ランダム・アクセス・メモリ・セル構造５００の所望の実現形態などに依存する。
【００４３】
等方性エッチングおよび／または異方性エッチングを含んだ、ウェット・エッチングおよび／またはドライ・エッチングが使用されることが可能である。シリコン層のためのウェット・エッチング液の例はテトラアルキルアンモニウム水酸化物（例えばテトラメチルアンモニウム水酸化物（ＴＭＡＨ））およびアルカリ金属水酸化物（例えば水酸化カリウム（ＫＯＨ）および水酸化セリウム（ＣｅＯＨ））を含む。ドライ・エッチングの例は例えば、ＨＢｒを含有する混合ガス（例えばＨＢｒおよびＯ２の混合ガス、ＨＢｒＩＮＦ３／ＨｅおよびＯ２の混合ガス、ＳＦ６およびＨＢｒおよびＯ２の混合ガス）を使用した反応性イオン・エッチング（ＲＩＥ）を含む。混合ガスはさらにＣｌ２を含んでいてもよい。
【００４４】
フィン６００、６０２、６０４、６０６、６０８、６１０は、製造中のスタティック・ランダム・アクセス・メモリ・セル構造５００の所望の実現形態に依存するあらゆる適切な幅を有している。この幅は様々であり得、主題発明にとって重要ではない。全てのフィンは同じ幅を有しているか、あるいは幾つかのフィンまたは全てのフィンが他のものと異なる幅を有している。一実施形態では、フィンの幅は約５ｎｍ乃至約３０ｎｍである。別の実施形態では、フィンの幅は約１０ｎｍ乃至約２０ｎｍである。また別の実施形態では、フィンの幅は約１２ｎｍ乃至約１８ｎｍである。さらに別の実施形態では、フィンの幅は約１５ｎｍである。
【００４５】
フィン６００、６０２、６０４、６０６、６０８、６１０のフィン・ピッチは、製造中のスタティック・ランダム・アクセス・メモリ・セル構造５００の所望の実現形態に依存するあらゆる適切な長さであり得る。フィン・ピッチは様々であり得、主題発明にとって重要ではない。全てのフィン・ピッチが同じ長さを有しているか、あるいは幾つかのフィン・ピッチまたは全てのフィン・ピッチが他のものと異なる長さを有している。一実施形態では、フィン・ピッチは約１５ｎｍ乃至約７０ｎｍである。別の実施形態では、フィン・ピッチは約２５ｎｍ乃至約５０ｎｍである。また別の実施形態では、フィン・ピッチは約３０ｎｍ乃至約４０ｎｍである。さらに別の実施形態では、フィン・ピッチは約３５ｎｍである。
【００４６】
フィン６００、６０２、６０４、６０６、６０８、６１０は、製造中のスタティック・ランダム・アクセス・メモリ・セル構造５００の所望の実現形態に依存するあらゆる適切な高さを有している。高さは様々であり得、主題発明にとって重要ではない。全てのフィンが同じ高さを有しているか、あるいは幾つかのフィンまたは全てのフィンが他のものと異なる高さを有している。一実施形態では、フィンの高さは約５ｎｍ乃至約８０ｎｍである。別の実施形態では、フィンの高さは約１０ｎｍ乃至約７０ｎｍである。また別の実施形態では、フィンの高さは約１５ｎｍ乃至約６０ｎｍである。第１のｎＭＯＳフィン６００および第２のｎＭＯＳフィン６０６が第１のｐＭＯＳフィン６０２および第２のｐＭＯＳフィン６０４より高くてもよい。一実施形態では、第１のｎＭＯＳフィン６００および第２のｎＭＯＳフィン６０６は約１ｎｍ乃至約４０ｎｍ、第１のｐＭＯＳフィン６０２および第２のｐＭＯＳフィン６０４より高い。別の実施形態では、第１のｎＭＯＳフィン６００および第２のｎＭＯＳフィン６０６は約５ｎｍ以上乃至約３０ｎｍ、第１のｐＭＯＳフィン６０２および第２のｐＭＯＳフィン６０４より高い。また別の実施形態では、第１のｎＭＯＳフィン６００および第２のｎＭＯＳフィン６０６は約１０ｎｍ乃至約２５ｍｍ、第１のｐＭＯＳフィン６０２および第２のｐＭＯＳフィン６０４より高い。さらに別の実施形態では、第１のｎＭＯＳフィン６００および第２のｎＭＯＳフィン６０６の高さは約４０ｎｍであり、第１のｐＭＯＳフィン６０２および第２のｐＭＯＳフィン６０４の高さは約２０ｎｍである。
【００４７】
図７は、アシスト・フィン６０８、６１０の幅を広げることを示している。他のトランジスタ・フィン６００、６０２、６０４、６０６のうちの幾つかまたは全てが、アシスト・フィン６０８、６１０を広げる際に同時に広げられることが可能である。全てのフィンが広げられる場合、４つの広げられたトランジスタ・フィン７００、７０２、７０４、７０６および２つの広げられたアシスト・フィン７０８、７１０が存在する。別の実施形態では、アシスト・フィン６０８、６１０だけが広げられ、他のフィン６００、６０２、６０４、６０６は広げられない（図示せず）。
【００４８】
アシスト・フィン６０８、６１０はあらゆる適切な技術によって広げられることが可能である。例えば、アシスト・フィンがシリコンを含んでいる場合、アシスト・フィンは、シリコン・エピタキシャル工程、シリサイド化工程、またはその組合せによって広げられる。この例の場合、図７においてアシスト・フィンがシリコン・エピタキシャル工程によってアシスト・フィンの表面にエピタキシャル・シリコン７１２を形成することによって広げられ、次いで図８において金属シリサイドがエピタキシャル・シリコンの表面上に形成されてフィン同士を電気的に接続する。図において示されていないが、アシスト・フィンは、アシスト・フィンが隣接のフィンに電気的に接続するようにアシスト・フィンの表面に金属シリサイドを形成するためのシリサイド化工程によってのみ広げられてもよい。
【００４９】
シリコン・エピタキシャル工程によって、シリコン・エピタキシャル層７１２が、アシスト・フィンの表面（例えばアシスト・フィンの側面）上に形成される。シリコン・エピタキシャル成長は、あらゆる適切な条件で、例えば高温（例えば原料ガスとしてＳｉＣｌ４を使用し、キャリヤ・ガスとしてＨ２を使用して１，１００℃）での実行が可能である。シリコン・エピタキシャル成長は、キャップがフィンの上面上に存在する場合、フィンの側面上に選択的に形成される。図示されてはいないが、キャップがフィンの上面上に存在しない場合、シリコン・エピタキシャルは、フィンの上面上にも形成される。結果得る広げられたアシスト・フィン７０８、７１０は、隣接のフィン７００、７０２、７０４、７０６と接触する。別の実施形態では、広げられたアシスト・フィンは、シリコン・エピタキシャル工程（図示せず）の後に隣接のフィンと接触せずに、図８に関して記述されているシリサイド化工程後に隣接のフィンと接触することになる。
【００５０】
図８は、広げられたアシスト・フィン７０８、７１０の表面上に金属半導体化合物（例えば金属シリサイド）８００を形成することによって、アシスト・バー８０２、８０４を形成することを示している。金属半導体化合物はトランジスタ・フィン７００、７０２、７０４、７０６の表面上にも形成されることが可能である。アシスト・フィン上で金属半導体化合物８００を形成して、アシスト・バー８０２、８０４が隣接のフィン７００、７０２、７０４、７０６に電気的に接続される。この結果、プルアップ・トランジスタのフィンの一部が、アシスト・バー８０２および８０４によってプルダウン・トランジスタのフィンの一部に電気的に接続される。
【００５１】
シリサイド化工程によって、金属シリサイド８００がアシスト・フィン７０８、７１０の表面上に形成される。金属シリサイド８００はアシスト・フィン７０８、７１０、トランジスタ・フィン７００、７０２、７０４、７０６のエピタキシャル・シリコン７１２の上面上に形成されることが可能である。金属シリサイドは、スパッタリングによってフィンの表面を覆うように例えばメタル層（図示せず）を形成し、次いでメタル層を熱してメタル層とその下のシリコンの間で化学反応を引き起こすことによって形成されることが可能である。シリサイド化工程中に、メタル層のメタルはその下のシリコンへ拡散し、金属シリサイド８００を形成する。金属シリサイドはキャップがフィンの上面に存在しない場合、フィンの上面上に形成されることが可能である（図示せず）。
【００５２】
シリサイド化工程の適切な条件およびパラメータの選択は、例えば結果得る金属シリサイドの厚さ、アシスト・フィンの構成および／または成分、製造中のスタティック・ランダム・アクセス・メモリ・セル構造の所望の実現形態、などに依存する。例えば、金属シリサイドは急速熱アニール（ＲＴＡ）によって形成される。
【００５３】
アシスト・バーの一方の側面が第１のｎＭＯＳフィン６００の一部と電気的に接続され、アシスト・バーの他方の側面が第１のｐＭＯＳフィン６０２の一部と電気的に接続される限り、第１のアシスト・バー８０２はあらゆる適切な幅を有することが可能である。アシスト・バーの一方の側面が第２のｎＭＯＳフィン６０６の一部と電気的に接続され、アシスト・バーの他方の側面が第２のｐＭＯＳフィン６０４の一部と電気的に接続される限り、第２のアシスト・バー８０４はあらゆる適切な幅を有することが可能である。トランジスタのフィン６００、６０２、６０４、６０６が図７との関連で広げられる場合、第１のアシスト・バー８０２の一方の側面は広げられた第１のｎＭＯＳフィン７００の一部と電気的に接続され、第１のアシスト・バー８０２の他方の側面は広げられた第１のｐＭＯＳフィン７０２の一部と電気的に接続される。第２のアシスト・バー８０４の一方の側面は広げられた第２のｎＭＯＳフィン７０６の一部と電気的に接続され、第２のアシスト・バー８０４の他方の側面は広げられた第２のｐＭＯＳフィン７０４の一部と電気的に接続される。
【００５４】
アシスト・バー８０２、８０４の広げられた部分の幅は様々であり得、主題発明にとって重要ではない。一実施形態では、この幅は約５ｎｍ乃至約３０ｎｍである。別の実施形態では、この幅は約１０ｎｍ乃至約２０ｎｍである。また別の実施形態では、この幅は約１２ｎｍ乃至約１８ｎｍである。さらに別の実施形態では、この幅は約１５ｎｍである。アシスト・フィンを広げる際にトランジスタのフィンが同時に広げられる場合、広げられたトランジスタ・フィン７００、７０２、７０４、７０６は、アシスト・バー８０２、８０４と同じ幅を有し得る。
【００５５】
図９は、半導体基板５０２上に絶縁層９００を形成することを示している。絶縁層９００は、典型的には窒化シリコンのような酸化シリコンまたは窒化物のような酸化物を含んでいる。図９に示されていないが、コンタクト・ホール、導電性ライン、および他の適切な要素が、あらゆる適切なメモリ素子製造プロセスによって形成されることが可能である。メモリ・デバイス製造プロセスの一般的な例は、メモリ装置を形成するために通常使用されるマスキング、パターニング、エッチング、平坦化、熱酸化、注入、アニール、熱処理、および堆積技術を含む。
【００５６】
図１０〜図１５は、スタティック・ランダム・アクセス・メモリ・セルを製造する別の典型的な方法を示している。図１０は、典型的なスタティック・ランダム・アクセス・メモリ・セル１０００の一部の中間状態の断面図を示している。スタティック・ランダム・アクセス・メモリ・セル１０００は、比較的厚い半導体基板（例えばバルク半導体基板）１００２、キャップ層１００４、およびパターニングされたレジスト膜１００６を含み得る。
【００５７】
図１１は、半導体基板１１０２の一部による、４つのｎＭＯＳフィンおよびｐＭＯＳフィン１１００、１１０２、１１０４、１１０６、および２つのアシスト・フィン１１０８、１１１０を含む６つのフィンを形成すること、およびフィン上にキャップ層１００４による６つのキャップ１１１２を形成することを示している。第１のアシスト・フィン１１０８は、第１のｎＭＯＳフィン１１００と第１のｐＭＯＳフィン１１０２との間に位置している。第２のアシスト・フィン１１１０は、第２のｎＭＯＳフィン１１０６と第２のｐＭＯＳフィン１１１０４の間に位置している。第１のｎＭＯＳフィン１１００および第２のｎＭＯＳフィン１１０６はパスゲート・トランジスタおよびプルダウン・トランジスタの一部とすることができる。第１のｐＭＯＳフィン１１０２および第２のｐＭＯＳフィン１１０４はプルアップ・トランジスタの一部とすることができる。４つのｎＭＯＳフィンおよびｐＭＯＳフィン１１００、１１０２、１１０４、１１０６が図１１に示されているが、スタティック・ランダム・アクセス・メモリ・セル１０００はスタティック・ランダム・アクセス・メモリ・セルに含まれるトランジスタのタイプに依存するあらゆる適切な数のフィンを含み得る。フィン１１００、１１０２、１１０４、１１０６、１１０８、１１１０、およびキャップ１１１２はあらゆる適切な技術によって形成されることが可能である。例えば、フィンおよびキャップは、図６に関して記述されているのと同じ方法で形成される。
【００５８】
図示されていないが、一実施形態では、スタティック・ランダム・アクセス・メモリ・セル１０００はフィン上のキャップを含んでいない。別の実施形態では、スタティック・ランダム・アクセス・メモリ・セルは、幾つかのフィン上においてキャップを含んでいる。キャップ層またはキャップは、フィンを形成する際またはフィンを形成した後、同時に除去されることが可能である。
【００５９】
図１２は、半導体基板１００２上のフィン１１００、１１０２、１１０４、１１０６、１１０８、１１１０の間にシャロー・トレンチ・アイソレーション（例えばＳＴＩ）１２００を形成することを示している。ＳＴＩ１２００は、酸化物（例えば酸化シリコン）および窒化物（例えば窒化シリコン）のようなあらゆる適切な絶縁材料を含むことが可能である。ＳＴＩはあらゆる適切な技術によって形成されることが可能である。例えば、絶縁層（図示せず）が半導体基板１２０２を覆うように形成され、絶縁層の上部が除去されることによって、フィン同士の間にＳＴＩ１２００を残す。
【００６０】
絶縁層は、プラズマ化学気相成長法（ＰＥＣＶＤ）、減圧化学気相成長法（ＬＰＣＶＤ）、高圧化学気相成長法など（ＨＰＣＶＤ）のような化学気相成長法（ＣＶＤ）によって形成されることが可能である。絶縁層の上部は化学的機械研磨（ＣＭＰ）および／またはエッチング（例えば反応性イオン（ＲＩ）エッチング）によって除去されることが可能である。例えば、絶縁層の上部は、キャップがフィン上に存在する場合はキャップの上面以下まで、またはキャップが存在しない場合はフィンの上面以下までＣＭＰによって磨かれ、次いで絶縁層の上部がＲＩエッチングによってさらに除去される。キャップがフィン上に存在する場合、絶縁層の上部が除去される際にキャップが同時に除去されることが可能である（図示せず）。
【００６１】
ＳＴＩ１２００の上面からのフィン１１００、１１０２、１１０４、１１０６、１１０８、１１１０の高さは様々であり得、主題発明にとって重要ではない。全てのフィンが同じ高さを有するか、あるいはフィンの幾つかまたは全てが他のものと異なる高さを有している。一実施形態では、ＳＴＩの上面からのフィンの高さは、約５ｎｍ乃至約８０ｎｍである。別の実施形態では、ＳＴＩの上面からのフィンの高さは、約１０ｎｍ乃至約７０ｎｍである。また別の実施形態では、ＳＴＩの上面からのフィンの高さは、約１５ｎｍ乃至約６０ｎｍである。
【００６２】
図１３は、アシスト・フィン１１０８、１１１０の幅を広げることを示している。アシスト・フィンを広げる際、他のトランジスタ・フィン１１００、１１０２、１１０４、１１０６のうちの幾つかまたは全てが同時に広げられる。全てのフィンが広げられる場合、４つの広げられたトランジスタ・フィン１３００、１３０２、１３０４、１３０６、および２つの広げられたアシスト・フィン１３０８、１３１０が形成される。別の実施形態では、アシスト・フィンだけが広げられ、他のフィンは広げられない（図示せず）。アシスト・フィン１１０８、１１１０は、あらゆる適切な技術によって、例えば図７に関して記述されているのと同じ方法によって広げられることが可能である。一実施形態では、アシスト・フィン１１０８、１１１０がシリコンを含んでいる場合、アシスト・フィンは、シリコン・エピタキシャル工程、シリサイド化工程、またはその組合せによって広げられる。この例の場合、アシスト・フィンは、シリコン・エピタキシャル工程でアシスト・フィンの表面にエピタキシャル・シリコン１３１２を形成することによって広げられる。
【００６３】
図１４は、広げられたアシスト・フィン表面１１０８、１１１０上に金属半導体化合物（例えば金属シリサイド）１４００を形成して、アシスト・バー１４０２、１４０４を形成することを示している。その結果、第１のアシスト・バー１４０２の一方の側面は、第１のｎＭＯＳフィン１１００、１３００の一部に電気的に接続され、第１のアシスト・バー１４０２の他方の側面は、第１のｐＭＯＳフィン１１０２、１３０２の一部に電気的に接続される。第２のアシスト・バー１４０４の一方の側面は、第２のｎＭＯＳフィン１１０６、１３０６の一部に電気的に接続され、第２のアシスト・バー１４０４の他方の側面は、第２のｐＭＯＳフィン１１０４、１３０４の一部に電気的に接続される。金属半導体化合物は、あらゆる適切な技術によって、例えば図８に関して記述されているのと同じ方法によって形成されることが可能である。
【００６４】
図１５は、半導体基板１００２上に絶縁層１５００を形成することを示している。
【００６５】
絶縁層１５００は、典型的には酸化シリコンのような酸化物および窒化シリコンのような窒化物を含んでいる。図１５に示されていないが、コンタクト・ホール、導電性ライン、および他の適切な要素が、あらゆる適切なメモリ装置製造プロセスによって形成することが可能である。メモリ装置製造プロセスの一般的な例は、メモリ装置を作成するための通常使用されるマスキング、パターニング、エッチング、平坦化、熱酸化、注入、アニール、熱処理、および堆積技術を含む。
【００６６】
本明細書において記述されているアシスト・バーは２つ以上の非プレーナ型トランジスタを含んだあらゆる適切なランダム・ロジック回路（例えば組合せ型ランダム・ロジック回路）に適用されることが可能である。ランダム・ロジック回路の例はインバータ、ＮＯＲ、ＮＡＮＤ、ＡＮＤなどを含んでいる。アシスト・バーは、１つの非プレーナ型トランジスタのフィンの一部と、ランダム・ロジック回路の別の非プレーナ型トランジスタのフィンの一部とを電気的に接続する。アシスト・バーを含んでいるので、ランダム・ロジック回路は、１つの非プレーナ型トランジスタのフィンの一部と、別の非プレーナ型トランジスタのフィンの一部とを接続するために使用されるコンタクト・ホールを含む必要はない。したがって、ランダム・ロジック回路のサイズ／領域を減じることが可能である。
【００６７】
図１６は、スタティック・ランダム・アクセス・メモリ・セルの典型的な形成方法１６００を示している。１６０２において、アシスト・フィンが、半導体基板上で非プレーナ型プルアップ・トランジスタのフィンと非プレーナ型プルダウン・トランジスタのフィンとの間、およびゲート電極同士の間に形成される。１６０４において、アシスト・フィンが広げられて、非プレーナ型プルアップ・トランジスタのフィンの一部がアシスト・バーによって非プレーナ型プルダウン・トランジスタのフィンの一部に電気的に接続されるように、アシスト・バーが形成される。
【００６８】
図１６に示されていないが、アシスト・フィンはサイドウォール・イメージ転写技術によって形成されることが可能である。一実施形態では、アシスト・フィンは、シリコン・エピタキシャル工程、シリサイド化工程、またはその組合せによって広げられる。別の実施形態では、アシスト・フィンは、シリコン・エピタキシャル工程と、次のシリサイド化工程によって広げられる。また別の実施形態では、アシスト・フィンを広げる際、非プレーナ型プルアップ・トランジスタのフィンの一部、および非プレーナ型プルダウン・トランジスタのフィンの一部が、同時に広げられる。
【００６９】
図１６の方法は２つ以上の非プレーナ型トランジスタを含んだあらゆる適切なランダム・ロジック回路に適用されることが可能である。ランダム・ロジック回路は、ランダム・ロジック回路の半導体基板上で非プレーナ型トランジスタのフィン同士の間にアシスト・フィンを形成し、アシスト・フィンの幅を広げて１つの非プレーナ型トランジスタのフィンの一部が別の非プレーナ型トランジスタのフィンの一部にアシスト・バーによって電気的に接続されるように、アシスト・バーを形成することによって形成されることが可能である。アシスト・バーは、半導体基板の表面に実質的に平行で且つトランジスタのフィンと実質的に平行な方向において半導体基板の表面に実質的に垂直に形成される。
【００７０】
ランダム・ロジック回路の面積は、アシスト・バーによって１つの非プレーナ型トランジスタのフィンの一部と別の非プレーナ型トランジスタのフィンの一部とを電気的に接続されることによって減じられることが可能である。ランダム・ロジック回路の面積は減少する。ランダム・ロジック回路が電気的に非プレーナ型トランジスタのフィンを接続するコンタクト・ホールおよび導電性ラインを含む必要がないからである。
【００７１】
図１７は、２つの非プレーナ型パスゲート・トランジスタ、２つの非プレーナ型プルアップ・トランジスタ、２つの非プレーナ型プルダウン・トランジスタを含んだスタティック・ランダム・アクセス・メモリ・セルのセル面積を減少させる典型的な方法１７００を示している。１７０２において、非プレーナ型プルアップ・トランジスタのフィンの一部が、非プレーナ型プルダウン・トランジスタのフィンの一部にアシスト・バーによって電気的に接続される。
【００７２】
図１７に示されていないが、本方法はコンタクト・ホールおよび導電性ラインによって非プレーナ型プルアップ・トランジスタのフィンと非プレーナ型プルダウン・トランジスタのフィンとを電気的に接続することを含んでいない。一実施形態では、非プレーナ型プルアップ・トランジスタのフィンの一部は、非プレーナ型プルアップ・トランジスタのフィンと非プレーナ型プルダウン・トランジスタの間およびゲート電極同士の間にアシスト・フィンを形成し、アシスト・フィンの幅を広げて非プレーナ型プルアップ・トランジスタのフィンの一部がアシスト・バーによって非プレーナ型プルダウン・トランジスタのフィンの一部に接続されるようにアシスト・バーを形成することによって、非プレーナ型プルダウン・トランジスタのフィンの一部に電気的に接続される。アシスト・フィンは、ゲート電極と交差しない（例えば、アシスト・フィンはゲート電極同士の間に形成される）。
【００７３】
別の実施形態では、アシスト・フィンが、シリコン・エピタキシャル工程、シリサイド化工程、またはその組合せによって広げられる。また別の実施形態では、アシスト・バーは、パスゲート・トランジスタ、プルダウン・トランジスタ、およびプルアップ・トランジスタのそれぞれの拡散層を電気的に接続する。さらに別の実施形態では、アシスト・バーは、パスゲート・トランジスタの拡散層、プルダウン・トランジスタのドレイン、およびプルアップ・トランジスタのドレインを電気的に接続する。
【００７４】
図１７の方法は、２つ以上の非プレーナ型トランジスタを含んだあらゆる適切なランダム・ロジック回路に適用されることが可能である。ランダム・ロジック回路の面積は、１つの非プレーナ型トランジスタのフィンの一部と、別の非プレーナ型トランジスタのフィンの一部とをアシスト・バーによって電気的に接続することによって減じられることが可能である。
【００７５】
上に記述されているものは、開示された発明の例を含んでいる。当然ながら、開示されている発明を記述する目的で要素または方法体系の全ての考え得る組み合わせを説明することは不可能ではあるが、当業者は開示されている発明の多くのさらなる組み合わせおよび置換が可能であることを認識し得る。したがって、記述されている発明は、添付の請求項に含まれる全てのそのような修正体、変更体、および変形体を包含することを意図されている。さらに、詳細な説明または請求項のいずれかにおいて、用語「含む」、「有する」が使用される限りでは、当該用語は、請求項における移行句（transitional word）として使用される際の「備える」の解釈のされ方と同様に包含的であることを意図されている。
【００７６】
また、この発明は以下の実施態様を取り得る。
【００７７】
（１）半導体基板上の１つ以上のフィンを備える２つの非プレーナ型パスゲート・トランジスタと、前記半導体基板上の１つ以上のフィンを備える２つの非プレーナ型プルアップ・トランジスタと、前記半導体基板上の１つ以上のフィンを備える２つの非プレーナ型プルダウン・トランジスタと、前記非プレーナ型プルアップ・トランジスタのフィンの一部と前記非プレーナ型プルダウン・トランジスタのフィンの一部とを電気的に接続する、前記半導体基板上の２つのアシスト・バーと、を備えるスタティック・ランダム・アクセス・メモリ・セル。
【００７８】
（２）前記アシスト・バーが、前記半導体基板の表面に実質的に平行で且つ前記プルダウン・トランジスタのフィンおよび前記プルアップ・トランジスタのフィンに実質的に平行な方向において前記半導体基板の表面に実質的に垂直に形成されている、（１）のスタティック・ランダム・アクセス・メモリ・セル。
【００７９】
（３）前記アシスト・バーが半導体とおよび金属半導体化合物を備える、（１）のスタティック・ランダム・アクセス・メモリ・セル。
【００８０】
（４）スタティック・ランダム・アクセス・メモリ・セルが、前記非プレーナ型プルアップ・トランジスタのフィンと前記非プレーナ型プルダウン・トランジスタのフィンとを電気的に接続するコンタクト・ホールおよび導電性ラインを備えない、（１）のスタティック・ランダム・アクセス・メモリ・セル。
【００８１】
（５）前記非プレーナ型プルダウン・トランジスタのフィンがｎ型ＦｉｎＭＯＳＦＥＴであり、前記非プレーナ型プルアップ・トランジスタのフィンがｐ型ＦｉｎＭＯＳＦＥＴである、（１）のスタティック・ランダム・アクセス・メモリ・セル。
【００８２】
（６）前記プルダウン・トランジスタおよび前記パスゲート・トランジスタに含まれているフィンが２種類コンタクト・ホールのみを有し、一方のコンタクト・ホールはビット線をｎ型拡散層に電気的に接続し、他方のコンタクト・ホールはｎ型拡散層を接地ラインに電気的に接続する、（５）のスタティック・ランダム・アクセス・メモリ・セル。
【００８３】
（７）前記アシスト・バーが、パスゲート・トランジスタ、プルダウン・トランジスタ、プルアップ・トランジスタのそれぞれの拡散層を電気的に接続する、（１）のスタティック・ランダム・アクセス・メモリ・セル。
【００８４】
（８）スタティック・ランダム・アクセス・メモリ・セルが、２つのゲート電極のそれぞれの上の１つのコンタクト・ホール、２つのｎ型ＦｉｎＭＯＳＦＥＴのそれぞれの上の２つのコンタクト・ホール、２つのｐ型のＦｉｎＭＯＳＦＥＴのそれぞれの上の２つのコンタクト・ホールの１０個のコンタクト・ホールしか備えない、（５）のスタティック・ランダム・アクセス・メモリ・セル。
【００８５】
（９）半導体基板上の１つ以上のフィンを備える２つ以上の非プレーナ型トランジスタと、１つの非プレーナ型トランジスタのフィンの一部と別の非プレーナ型トランジスタのフィンの一部とを電気的に接続する、半導体基板上のアシスト・バーと、を備えるランダム・ロジック回路。
【００８６】
（１０）非プレーナ型プルアップ・トランジスタのフィンと非プレーナ型プルダウン・トランジスタのフィンとの間にアシスト・フィンを形成し、前記非プレーナ型プルアップ・トランジスタのフィンの一部が前記非プレーナ型プルダウン・トランジスタのフィンの一部にアシスト・バーによって電気的に接続されるように、前記アシスト・フィンの幅を広げてアシスト・バーを形成する、ことを備えるスタティック・ランダム・アクセス・メモリ・セルの製造方法。
【００８７】
（１１）前記アシスト・フィンがサイドウォール・イメージ転写技術によって形成される、（１０）の方法。
【００８８】
（１２）前記アシスト・フィンが、シリコン・エピタキシャル工程、シリサイド化工程、またはその組合せによって広げられる、（１０）の方法。
【００８９】
（１３）前記アシスト・フィンが、シリコン・エピタキシャル工程と、次のシリサイド化工程とによって広げられる、（１０）の方法。
【００９０】
（１４）前記アシスト・フィンを広げる際、前記非プレーナ型プルアップ・トランジスタの一部および前記非プレーナ型プルダウン・トランジスタのフィンの一部が同時に広げられる、（１０）の方法。
【００９１】
（１５）半導体基板上において非プレーナ型トランジスタのフィン同士の間にアシスト・フィンを形成し、１つの非プレーナ型トランジスタのフィンの一部が別の非プレーナ型トランジスタのフィンの一部にアシスト・バーによって電気的に接続されるように、アシスト・フィンの幅を広げてアシスト・バーを形成する、ことを備えるランダム・ロジック回路の製造方法。
【００９２】
（１６）２つの非プレーナ型パスゲート・トランジスタ、２つの非プレーナ型プルアップ・トランジスタ、および２つの非プレーナ型プルダウン・トランジスタを備えるスタティック・ランダム・アクセス・メモリ・セルのセル面積を減少させる方法であって、前記非プレーナ型プルアップ・トランジスタのフィンの一部と前記非プレーナ型プルダウン・トランジスタのフィンの一部とをアシスト・バーによって電気的に接続することを備える方法。
【００９３】
（１７）前記非プレーナ型プルアップ・トランジスタのフィンの一部と前記非プレーナ型プルダウン・トランジスタのフィンの一部とをアシスト・バーによって電気的に接続することが、前記非プレーナ型プルアップ・トランジスタのフィンと前記非プレーナ型プルダウン・トランジスタとの間にアシスト・フィンを形成し、前記非プレーナ型プルアップ・トランジスタのフィンの一部が前記非プレーナ型プルダウン・トランジスタのフィンの一部にアシスト・バーによって電気的に接続されるように、アシスト・フィンの幅を広げてアシスト・バーを形成する、ことを備える（１６）の方法。
【００９４】
（１８）前記アシスト・フィンが、シリコン・エピタキシャル工程、シリサイド化工程、またはその組合せによって広げられる、（１７）の方法。
【００９５】
（１９）アシスト・バーが、パスゲート・トランジスタ、プルダウン・トランジスタ、およびプルアップ・トランジスタのそれぞれの拡散層を電気的に接続する、（１６）の方法。
【００９６】
（２０）２つ以上の非プレーナ型トランジスタを備えるランダム・ロジック回路領域を減少させる方法であって、１つの非プレーナ型トランジスタのフィンの一部と別の非プレーナ型トランジスタのフィンの一部とをアシスト・バーによって電気的に接続することを備える方法。
【特許請求の範囲】
【請求項１】
半導体基板上の１つ以上のフィンを備える２つの非プレーナ型パスゲート・トランジスタと、
前記半導体基板上の１つ以上のフィンを備える２つの非プレーナ型プルアップ・トランジスタと、
前記半導体基板上の１つ以上のフィンを備える２つの非プレーナ型プルダウン・トランジスタと、
前記非プレーナ型プルアップ・トランジスタのフィンの一部と前記非プレーナ型プルダウン・トランジスタのフィンの一部とを電気的に接続する、前記半導体基板上の２つのアシスト・バーと、
を備えるスタティック・ランダム・アクセス・メモリ・セル。
【請求項２】
前記アシスト・バーが、前記半導体基板の表面に実質的に平行で且つ前記プルダウン・トランジスタのフィンおよび前記プルアップ・トランジスタのフィンに実質的に平行な方向において前記半導体基板の表面に実質的に垂直に形成されている、請求項１のスタティック・ランダム・アクセス・メモリ・セル。
【請求項３】
前記非プレーナ型プルダウン・トランジスタのフィンがｎ型ＦｉｎＭＯＳＦＥＴであり、前記非プレーナ型プルアップ・トランジスタのフィンがｐ型ＦｉｎＭＯＳＦＥＴであり、
前記プルダウン・トランジスタおよび前記パスゲート・トランジスタに含まれているフィンが２種類コンタクト・ホールのみを有し、一方のコンタクト・ホールはビット線をｎ型拡散層に電気的に接続し、他方のコンタクト・ホールはｎ型拡散層を接地ラインに電気的に接続する、
請求項１のスタティック・ランダム・アクセス・メモリ・セル。
【請求項４】
２つの非プレーナ型パスゲート・トランジスタ、２つの非プレーナ型プルアップ・トランジスタ、および２つの非プレーナ型プルダウン・トランジスタを備えるスタティック・ランダム・アクセス・メモリ・セルのセル面積を減少させる方法であって、
前記非プレーナ型プルアップ・トランジスタのフィンの一部と前記非プレーナ型プルダウン・トランジスタのフィンの一部とをアシスト・バーによって電気的に接続することを備え、
前記非プレーナ型プルアップ・トランジスタのフィンの一部と前記非プレーナ型プルダウン・トランジスタのフィンの一部とをアシスト・バーによって電気的に接続することは、
前記非プレーナ型プルアップ・トランジスタのフィンと前記非プレーナ型プルダウン・トランジスタとの間にアシスト・フィンを形成し、
前記非プレーナ型プルアップ・トランジスタのフィンの一部が前記非プレーナ型プルダウン・トランジスタのフィンの一部にアシスト・バーによって電気的に接続されるように、アシスト・フィンの幅を広げてアシスト・バーを形成する、
ことを備える方法。
【請求項５】
アシスト・バーが、パスゲート・トランジスタ、プルダウン・トランジスタ、およびプルアップ・トランジスタのそれぞれの拡散層を電気的に接続する、請求項４の方法。
【請求項１】
半導体基板上の１つ以上のフィンを備える２つの非プレーナ型パスゲート・トランジスタと、
前記半導体基板上の１つ以上のフィンを備える２つの非プレーナ型プルアップ・トランジスタと、
前記半導体基板上の１つ以上のフィンを備える２つの非プレーナ型プルダウン・トランジスタと、
前記非プレーナ型プルアップ・トランジスタのフィンの一部と前記非プレーナ型プルダウン・トランジスタのフィンの一部とを電気的に接続する、前記半導体基板上の２つのアシスト・バーと、
を備えるスタティック・ランダム・アクセス・メモリ・セル。
【請求項２】
前記アシスト・バーが、前記半導体基板の表面に実質的に平行で且つ前記プルダウン・トランジスタのフィンおよび前記プルアップ・トランジスタのフィンに実質的に平行な方向において前記半導体基板の表面に実質的に垂直に形成されている、請求項１のスタティック・ランダム・アクセス・メモリ・セル。
【請求項３】
前記非プレーナ型プルダウン・トランジスタのフィンがｎ型ＦｉｎＭＯＳＦＥＴであり、前記非プレーナ型プルアップ・トランジスタのフィンがｐ型ＦｉｎＭＯＳＦＥＴであり、
前記プルダウン・トランジスタおよび前記パスゲート・トランジスタに含まれているフィンが２種類コンタクト・ホールのみを有し、一方のコンタクト・ホールはビット線をｎ型拡散層に電気的に接続し、他方のコンタクト・ホールはｎ型拡散層を接地ラインに電気的に接続する、
請求項１のスタティック・ランダム・アクセス・メモリ・セル。
【請求項４】
２つの非プレーナ型パスゲート・トランジスタ、２つの非プレーナ型プルアップ・トランジスタ、および２つの非プレーナ型プルダウン・トランジスタを備えるスタティック・ランダム・アクセス・メモリ・セルのセル面積を減少させる方法であって、
前記非プレーナ型プルアップ・トランジスタのフィンの一部と前記非プレーナ型プルダウン・トランジスタのフィンの一部とをアシスト・バーによって電気的に接続することを備え、
前記非プレーナ型プルアップ・トランジスタのフィンの一部と前記非プレーナ型プルダウン・トランジスタのフィンの一部とをアシスト・バーによって電気的に接続することは、
前記非プレーナ型プルアップ・トランジスタのフィンと前記非プレーナ型プルダウン・トランジスタとの間にアシスト・フィンを形成し、
前記非プレーナ型プルアップ・トランジスタのフィンの一部が前記非プレーナ型プルダウン・トランジスタのフィンの一部にアシスト・バーによって電気的に接続されるように、アシスト・フィンの幅を広げてアシスト・バーを形成する、
ことを備える方法。
【請求項５】
アシスト・バーが、パスゲート・トランジスタ、プルダウン・トランジスタ、およびプルアップ・トランジスタのそれぞれの拡散層を電気的に接続する、請求項４の方法。
【図１ａ】
【図１ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１０−２１２６５３（Ｐ２０１０−２１２６５３Ａ）
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願番号】特願２００９−２１７８６８（Ｐ２００９−２１７８６８）
【出願日】平成２１年９月１８日（２００９．９．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願日】平成２１年９月１８日（２００９．９．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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