同一の能動領域内に形成されるトランジスタにおいて能動領域内に局所的に埋め込み歪誘起半導体材質を設けることによる駆動電流調節
【解決手段】
共通の能動領域内に少なくとも１つの埋め込み半導体合金を設けることによって得られる異なる歪レベルに基いて、その能動領域内に形成されるプルダウントランジスタ及びパストランジスタの駆動電流能力を調節することができ、それにより能動領域の単純化された全体的な幾何学的構造を提供することができる。従って、能動領域の単純化された構造を伴う最小のチャネル長に基きスタティックＲＡＭセルを形成することができ、プルダウン及びパストランジスタに対する駆動電流の比を調節するためにトランジスタ幅の明白な変化が従来的に用いられている洗練されたデバイスで観察され得るような顕著な歩留まり低下を回避することができる。
共通の能動領域内に少なくとも１つの埋め込み半導体合金を設けることによって得られる異なる歪レベルに基いて、その能動領域内に形成されるプルダウントランジスタ及びパストランジスタの駆動電流能力を調節することができ、それにより能動領域の単純化された全体的な幾何学的構造を提供することができる。従って、能動領域の単純化された構造を伴う最小のチャネル長に基きスタティックＲＡＭセルを形成することができ、プルダウン及びパストランジスタに対する駆動電流の比を調節するためにトランジスタ幅の明白な変化が従来的に用いられている洗練されたデバイスで観察され得るような顕著な歩留まり低下を回避することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して集積回路に関し、更に特定的には例えばＣＰＵのキャッシュメモリの形態にあるメモリ区域を含む複雑な回路における電界効果トランジスタの製造に関する。
【背景技術】
【０００２】
集積回路は、指定された回路レイアウトに従って与えられるチップ区域上に多数の回路要素を備えており、トランジスタ要素は集積回路における主要な半導体要素を代表する。従って、個々のトランジスタの特性は、完成した集積回路の全体的な性能に大きな影響を及ぼす。概して多くのプロセス技術がこれまで実施されており、マイクロプロセッサ、記憶チップ、ＡＳＩＣ（特定用途向けＩＣ）等の複雑な回路に対しては、動作速度及び／又は電力消費及び／又は費用効果を考慮した優れた特性により、現在のところＭＯＳ技術が最も有望な手法の１つである。ＭＯＳ技術を用いる複雑な集積回路の製造の間、何百万のトランジスタ、即ちｎチャネルトランジスタ及び／又はｐチャネルトランジスタが結晶性の半導体層を含む基板上に形成される。ＭＯＳトランジスタは、ｎチャネルトランジスタ又はｐチャネルトランジスタのいずれが考慮されているかにかかわらず、複数の所謂ｐｎ接合を備えており、ｐｎ接合は、高濃度にドープされたドレイン及びソース領域と、ドレイン及びソース領域の間に配置される逆に又は低濃度にドープされたチャネル領域との界面によって形成されている。チャネル領域の伝導性、即ち伝導性チャネルの駆動電流能力は、チャネル領域の上方に形成され且つ薄い絶縁層によってチャネル領域から隔てられているゲート電極によって制御される。ゲート電極への適切な制御電圧の印加により伝導性チャネルが形成されている場合、チャネル領域の伝導性はドーパント濃度、多数電荷キャリアの移動度に依存し、加えてトランジスタ幅方向におけるチャネル領域の所与の拡張に対しては、チャネル長とも称されるソース及びドレイン領域間の距離にも依存する。従って、ゲート電極への制御電圧の印加に際して絶縁層の下方に伝導性チャネルを急速に生成する能力との組み合わせにおいて、チャネル領域の伝導性はＭＯＳトランジスタの性能を実質的に決定する。このように後者の側面は、チャネル長の減少、及びそれに付随するチャネル抵抗の減少を、集積回路の動作速度の向上を達成するための支配的な設計基準にしている。
【０００３】
一方、ＭＯＳトランジスタの駆動電流能力もまたトランジスタ幅、即ち電流フロー方向に垂直な方向におけるトランジスタの拡張に依存しているので、ゲート長及びこれに伴いチャネル長はトランジスタ幅と共に支配的な幾何学的パラメータであり、幾何学的パラメータは、「トランジスタ内部」パラメータ、例えば全体的な電荷キャリア移動度、スレッショルド電圧、即ちゲート電極に制御信号を印加しているときにゲート絶縁層の下方に伝導性チャネルが形成される電圧等との組み合わせにおいて全体的なトランジスタ特性を実質的に決定する。ｎチャネルトランジスタ及び／又はｐチャネルトランジスタのような電界効果トランジスタを基礎として、全体的な回路レイアウトに応じてより複雑な回路コンポーネントを作り出すことができる。例えば、レジスタ、スタティックＲＡＭ（ランダムアクセスメモリ）の形態にある記憶要素は、複雑な論理回路の重要なコンポーネントを代表するであろう。例えば複雑なＣＰＵコアの動作の間、大量のデータが一時的に記憶され且つ回収される必要があり、この場合、記憶要素の動作速度及び容量はＣＰＵの全体的な性能に顕著な影響を有する。複雑な集積回路において用いられるメモリヒエラルキに応じて、様々な種類のメモリ要素が用いられる。例えばＣＰＵコアにおいてはレジスタ及びスタティックＲＡＭセルがそれらの優れたアクセス時間により典型的に用いられる一方、ワーキングメモリとしては、レジスタ又はスタティックＲＡＭセルと比較して高いビット密度によりダイナミックＲＡＭ要素が好適に用いられる。典型的には、ダイナミックＲＡＭセルは記憶キャパシタと単一トランジスタを備えているが、記憶キャパシタ内に蓄えられた電荷を周期的にリフレッシュするために複雑なメモリ管理システムが必要であり、そうしないと不可避的な漏れ電流に起因して電荷が失われてしまうであろう。ダイナミックＲＡＭデバイスのビット密度は極めて高いであろうが、周期的なリフレッシュパルスとの組み合わせにおいて電荷が記憶キャパシタからまた記憶キャパシタへと移動させられる必要があり、それによりスタティックＲＡＭセルと比較すると速度及び電力消費に関してダイナミックＲＡＭデバイスの効率は低いものになる。このようにスタティックＲＡＭセルは、適度に高い電力消費を伴う高速メモリとして有利に用いることができるが、１つの情報ビットの確実な記憶を可能にするのに複数のトランジスタ要素を必要とする。
【０００４】
図１ａは最新の集積回路において典型的に用いられ得る構造にあるＲＡＭセル１５０の回路図を模式的に示している。セル１５０は記憶要素１５１を備えており、記憶要素１５１は２つの反転結合されたインバータ１５２ａ、１５２ｂを含むことができ、各インバータはトランジスタ１００ｂ、１００ｃの対を含むことができる。例えばＣＭＯＳデバイスにおいては、トランジスタ１００ｂ、１００ｃはそれぞれｎチャネルトランジスタ及びｐチャネルトランジスタを代表することができる一方、他の場合には、トランジスタ１００ｂ及び１００ｃの両方に対して同一伝導性タイプのトランジスタ、例えばｎチャネルトランジスタが用いられ得る。上側のトランジスタに対するｎチャネルトランジスタの対応する配列が図１ａの右側に示されている。また、リード及びライト動作に対してビットセル１５１への接続を可能にするように、それぞれのパス又はパスゲートトランジスタ１００ａが典型的には設けられており、リード及びライト動作の間、パストランジスタ１００ａはビットセル１５１を対応するビット線（図示せず）に接続することができる一方、パストランジスタ１００ａのゲート電極はメモリセル１５０のワード線を代表することができる。従って、図１ａに示されるように、１ビットの情報を記憶するために６つのトランジスタが必要であろうから、前述したようにメモリセル１５０の適度に高速な動作速度の利益のためにビット密度の低下がもたらされるであろう。全体的な設計戦略に応じて、リード及びライト動作の間に確実な動作挙動をもたらすために、種々のトランジスタ要素１００ａ、…、１００ｄが駆動電流能力に関して異なる特性を有することがメモリセル１５０にとって必要であるかもしれない。例えば多くの設計戦略において、トランジスタ要素は最小のトランジスタ長で設けられ、この場合、プルダウントランジスタとも称されることのあるトランジスタ１００ｂの駆動電流能力は、パストランジスタ１００ａの駆動電流能力と比較して著しく高くなるように選択することができ、このことは、与えられた望ましい最小トランジスタ長に対してそれぞれのトランジスタ幅寸法を適切に調節することによって達成され得る。
【０００５】
図１ｂは半導体デバイスの形態にあるハードウエア構成としてのメモリセル１５０の一部分の上面図を模式的に示している。図示されるように、デバイス１５０はシリコンベースの半導体層１０２を備えており、半導体層１０２内には、例えば能動領域１０３を横方向に包囲するそれぞれの分離構造１０４を設けることによって能動領域１０３が画定され、それによりトランジスタ１００ａ、１００ｂの幾何学的形状及びサイズが画定される。図示されるように、トランジスタ１００ａ、１００ｂは、同一の伝導性タイプを有しているであろうし、また例えば図１ａにおけるノード１５３ａ、１５３ｂとして図示されるような共通のノードを介して接続され得るので、両トランジスタは同一の能動領域１０３の内部及び上方に形成することができる。前述したように、トランジスタ１００ａ、１００ｂ、即ちパストランジスタ及びプルダウントランジスタは、それぞれのゲート電極１０６が実質的に同一の長さ１０６ｌを有し得るように実質的に同一の長さを有することができる一方、プルダウントランジスタ１００ｂのトランジスタ幅１０３ｂは、これらのトランジスタの異なる電流能力を確立するために、パストランジスタ１００ａのトランジスタ幅１０３ａと比較して大きいであろう。
【０００６】
図１ｃは図１ｂのＣ線に沿った断面図を模式的に示している。図示されるように、デバイス１５０は基板１０１を備えており、基板１０１は、ＳＯＩ（シリコン・オン・インシュレータ）が考慮されている場合には埋め込み絶縁層（図示せず）と組み合わされるかもしれないシリコン基板の形態で典型的には設けられ得る。基板１０１の上方で且つ場合によっては埋め込み絶縁層の上方には、シリコン層の形態にある半導体層１０２が設けられており、半導体層１０２内には、図１ｂに示される構成に従って能動領域１０３を画定するように、分離領域１０４が形成されているであろう。即ち、能動領域１０３は、トランジスタ１００ｂ内では幅１０３ｂを有しており、またトランジスタ１００ａ内では幅１０３ａを有している。この点において、能動半導体領域は、同一の伝導性タイプを有する１つ以上のトランジスタ要素を能動領域の内部及び上方に形成するように適切なドーパント濃度及びプロファイルを有する半導体領域として理解されるべきである。例えば、トランジスタ１００ａ、１００ｂがｎチャネルトランジスタを代表し得る場合において、トランジスタ１００ａ、１００ｂの深さ寸法よりも著しく大きな深さまで半導体層１０２が下方に延びているときには、能動領域１０３は、例えばｐウエルの形態にある軽くｐドープされた半導体材質の形態で設けられるであろう。同様に、トランジスタ１００ａ、１００ｂがｐチャネルトランジスタを代表する場合には、能動領域１０３は基本的にｎドープされた領域を代表し得る。また、図１ｃに示される製造段階においては、トランジスタ１００ａ、１００ｂは例えば多結晶シリコン材質の形態にあるゲート電極１０６を備えているであろうし、ゲート電極１０６はゲート絶縁層１０８によってチャネル領域１０９から分離されている。更に、全体的なプロセス戦略に応じて、側壁スペーサ構造１０７がゲート電極１０６の側壁上に形成されているであろう。加えて、ドレイン及びソース領域１１０が能動領域１０３内に形成され、トランジスタ１００ａ、１００ｂを接続しているであろう。典型的には、ゲート電極１０６内並びにドレイン及びソース領域１１０の上部内には金属シリサイド領域１１１が形成されており、これらの領域の接触抵抗を低減している。
【０００７】
デバイス１５０は典型的には以下のプロセスに基いて形成される。先ず、それぞれの開口を半導体層１０２内の特定の深さまでエッチングすることによって、分離構造１０４が例えば浅い溝の形態で形成されるであろうし、埋め込み絶縁層が設けられている場合には、開口は更に埋め込み絶縁層まで延びているかもしれない。その後、堆積及び酸化のプロセス並びにそれらに続くＣＭＰ（化学的機械的研磨）等の平坦化によって、対応する開口は絶縁材質で充填されるであろう。分離構造１０４のためのプロセスシーケンスの間、対応するエッチングマスクを形成するために、先進のリソグラフィ技術が用いられる必要があるかもしれず、エッチングマスクは能動領域１０３の形状に実質的に対応しており、能動領域１０３は、トランジスタ１００ａの望ましい小さい幅１０３ａを得るように適度に狭い溝の画定を必要とする。その後、それぞれの注入シーケンスを実行することによって、能動領域１０３における基本的なドーピングがもたらされるであろうし、注入シーケンスは、チャネルドーピング等を規定するドーパントを導入するための洗練された注入技術を含んでいるであろう。次いで、ゲート絶縁層１０８のための適切な材質を堆積させ、酸化させる等の後に多結晶シリコンのような適切なゲート電極材料を堆積させることによって、ゲート絶縁層１０８及びゲート電極１０６を形成することができる。その後、先進のリソグラフィ及びエッチング技術を用いることによって材質層がパターニングされ、その間にゲート電極１０６の実際の長さ１０６ｌを調節することができ、それにより、概ね５０ナノメートル以下のゲート長が得られるような極めて先進的なプロセス技術を獲得することができる。次いで、適切なドーパント種を注入することによってドレイン及びソース領域１１０の一部分を形成することができ、スペーサ構造１０７又は少なくともその一部分の形成がそれに続き、その後に深いドレイン及びソース区域を画定するための後続の注入プロセスがあり、ここでドレイン及びソース領域１１０において洗練された横方向の濃度プロファイルが必要であるかもしれない場合には、対応する注入シーケンスが追加的なスペーサ構造に基いて繰り返されるであろう。その後、能動領域１０３内の注入誘起損傷を再結晶化すると共にドレイン及びソース区域１１０内のドーパント種を活性化するように、適切な焼鈍プロセスが実行されるであろう。上で規定された範囲において減少させられたゲート長に対して、能動領域１０３の洗練された幾何学的構成は、例えば側壁スペーサ１０７を形成するためのスペーサ材質の堆積及びエッチングの間にプロセス不均一性をもたらす可能性があることが理解されるべきである。典型的には、スペーサ構造１０７は、適切な材質、例えば二酸化シリコンライナ（図示せず）及びそれに続く窒化シリコン材質を堆積させることによって形成され、窒化シリコン材質はその後、十分に確立された異方性エッチングレシピに基いて二酸化シリコンに対して選択的にエッチングされ得る。しかし、図１ｂにおいて符号１１２で示される区域では不規則性が観察されることがあり、この不規則性は、ゲート電極１０６等をパターニングするためのリソグラフィプロセスのような前に実行されたリソグラフィプロセスの間に生成されたそれぞれの不均一性に起因してさらに増大し得る。その結果、区域１１２はデバイス１５０の更なる処理に著しい影響を及ぼす可能性があり、最終的にはトランジスタ１００ｂ及びこれに伴いメモリセル１５０全体の予測不能な挙動をもたらし得る。例えば更なる処理の間、ニッケル、コバルト等の高融点金属を堆積させることによって金属シリサイド領域１１１が形成されることがあり、堆積させられた高融点金属は次いで下層のシリコン材質と反応するように処理されるであろうし、この場合、典型的には分離構造１０４及びスペーサ構造１０７が高伝導性金属シリサイドの生成を実質的に抑制するであろう。しかし、既に生じている不規則性に起因して、それぞれの漏洩パス又は短絡回路が生成されて望ましくない影響がトランジスタ１００ｂの最終的な駆動電流能力に及ぶことがあり、その結果、メモリセル１５０の動作の安定性及び信頼性が低下し、スタティックＲＡＭ区域を含む洗練された半導体デバイスの歩留まりの低下の大きな要因となり得る。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した状況に鑑み、本開示は、上で特定された問題の１つ以上を回避し又は少なくとも低減することができる方法及び半導体デバイスに関連している。
【課題を解決するための手段】
【０００９】
概して本開示は、半導体合金を局所的な方法で埋め込むことによって複数のトランジスタのそれぞれのチャネル領域内に生成される異なる歪レベルに基いて、同一の能動領域の内部及び上方に形成されるトランジスタ要素の駆動電流能力を調節することができ、それにより、能動領域の単純化された全体的なジオメトリ、従って幾つかの実施形態では実質的に同一のトランジスタ幅が種々のトランジスタ要素に対して得られるような実質的に長方形の構造が可能になる一方で、それらの駆動電流能力の顕著な差をもたらすことができる方法及び半導体デバイスに関連している。例えば幾つかの例示的な側面においては、駆動電流能力の調節はメモリセルのトランジスタ要素に対して達成することができるので、メモリセルの安定な動作に対して必要とされるトランジスタ特性の望ましい差を得ることができる一方で同時に、従来のスタティックＲＡＭセルと比較して単純化された全体のトランジスタジオメトリを確保することができる。同一の能動領域内における複数のトランジスタの異なる歪レベル、従って異なる駆動電流は、これらのトランジスタの種々のチャネル領域内で歪レベルの差が得られるように、シリコン／ゲルマニウム、シリコン／ゲルマニウム／錫、シリコン／錫、シリコン／炭素、等のような埋め込み半導体合金を局所的に限定される方法で能動領域内に設けることによって達成することができる。例えば、低減された駆動電流能力を必要とするｎチャネルトランジスタ要素に空間的に限定されたシリコン／ゲルマニウム材質を設けることは、大きなレベルの圧縮歪をもたらすことができる一方、当該能動領域の内部及び上方に形成される他のｎチャネルトランジスタは殆ど影響を受けずに適度に高い電荷キャリア移動度、従って駆動電流を維持することができる。他の場合には、１つ以上のトランジスタの駆動電流は、適切な埋め込み半導体合金を空間的に限定される方法で設ける一方で、低減された駆動電流を必要とする他のトランジスタの近傍には対応する半導体合金を形成しないこと、あるいはこれらのトランジスタの駆動電流能力を更に低下させるように半導体合金を形成することによって高めることができる。従って、空間的に限定された埋め込み半導体合金に基いて、適切な歪レベルをシリコンベースの能動領域内で生じさせることができ、それにより、概ね５０ｎｍ以下のゲート長を有するトランジスタを含む洗練された半導体デバイスのスタティックＲＡＭセルにおいて典型的には観察され得る歩留まりの低下を抑制することができる。
【００１０】
ここに開示される１つの例示的な方法は、半導体デバイスの基板の上方に形成される能動領域の内部及び上方に第１のトランジスタを形成することを備えており、第１のトランジスタは第１の伝導性タイプを有している。方法は追加的に、能動領域の内部及び上方に第２のトランジスタを形成することを備えており、第２のトランジスタは第１の伝導性タイプを有している。最後に方法は、第１のトランジスタの第１のチャネル領域及び第２のトランジスタの第２のチャネル領域に異なる歪レベルを誘起するように第１のトランジスタ及び／又は第２のトランジスタの内部に第１の埋め込み半導体合金及び／又は第２の埋め込み半導体合金を設けることによって第１及び第２のトランジスタの駆動電流能力の比を調節することとを備えている。
【００１１】
ここに開示される更なる例示的な方法は、半導体デバイスの半導体層内に能動領域を形成することを備えており、能動領域は実質的に一定の幅を有している。方法は追加的に、第１のチャネル領域を画定するように能動領域の上方に第１のゲート電極構造を形成することを備えている。更に、第２のゲート電極構造が第２のチャネル領域を画定するように能動領域の上方に形成される。最後に方法は、第１及び第２のチャネル領域内に異なる歪レベルを誘起するように能動領域内に埋め込み半導体合金を形成することを備えている。
【００１２】
ここに開示される１つの例示的な半導体デバイスは、基板の上方に形成される能動半導体領域と、能動半導体領域の内部及び上方に形成される第１のトランジスタとを備えており、第１のトランジスタは第１の歪レベルを有する第１のチャネル領域を備えている。半導体デバイスは更に能動半導体領域の内部及び上方に形成される第２のトランジスタを備えており、第２のトランジスタは第１の歪レベルとは異なる第２の歪レベルを有する第２のチャネル領域を備えており、第１の歪レベル及び／又は第２の歪レベルは能動半導体領域内に局所的に埋め込まれる歪誘起半導体合金によって影響を受ける。
【図面の簡単な説明】
【００１３】
本開示の更なる実施形態は、添付の特許請求の範囲において画定されており、また添付の図面を参照したときに以下の詳細な説明と共に更に明らかになろう。
【００１４】
【図１ａ】図１ａは２つのインバータ及びそれぞれのパストランジスタを含む従来のスタティックＲＡＭセルを模式的に示す回路図である。
【図１ｂ】図１ｂは図１ａのメモリセルを模式的に示す上面図であり、ここでは従来の技術に従ってプルダウントランジスタ及びパストランジスタの異なる幅を設けることによって駆動電流能力の比が調節される。
【図１ｃ】図１ｃは従来の技術に従う図１ｂに示されるトランジスタを模式的に示す断面図である。
【図２ａ】図２ａは例示的な実施形態に従い埋め込み半導体合金により異なる歪レベルを確立することによって実質的に同一のトランジスタ幅に基いて異なる駆動電流能力を有するように同一の伝導性タイプで且つ実質的に同一の半導体長のトランジスタがその内部及び上方に形成され得る能動領域の一部分を模式的に示す上面図である。
【図２ｂ】図２ｂは例示的な実施形態に従い異なる歪レベル及びこれに伴う異なる駆動電流を獲得するように組み込み半導体合金を局所的に設ける種々の製造段階の間にける異なる駆動電流の２つのトランジスタを含む能動領域の一部分を模式的に示す断面図（その１）である。
【図２ｃ】図２ｃは例示的な実施形態に従い異なる歪レベル及びこれに伴う異なる駆動電流を獲得するように組み込み半導体合金を局所的に設ける種々の製造段階の間にける異なる駆動電流の２つのトランジスタを含む能動領域の一部分を模式的に示す断面図（その２）である。
【図２ｄ】図２ｄは例示的な実施形態に従い異なる歪レベル及びこれに伴う異なる駆動電流を獲得するように組み込み半導体合金を局所的に設ける種々の製造段階の間にける異なる駆動電流の２つのトランジスタを含む能動領域の一部分を模式的に示す断面図（その３）である。
【図２ｅ】図２ｅは例示的な実施形態に従い異なる歪レベル及びこれに伴う異なる駆動電流を獲得するように組み込み半導体合金を局所的に設ける種々の製造段階の間にける異なる駆動電流の２つのトランジスタを含む能動領域の一部分を模式的に示す断面図（その４）である。
【図２ｆ】図２ｆは更なる例示的な実施形態に従い同一の能動領域内の１つ以上の埋め込み半導体合金によって生成される異なる歪レベルの種々の変化に従う半導体デバイスを模式的に示す上面図（その１）である。
【図２ｇ】図２ｇは更なる例示的な実施形態に従い同一の能動領域内の１つ以上の埋め込み半導体合金によって生成される異なる歪レベルの種々の変化に従う半導体デバイスを模式的に示す上面図（その２）である。
【図２ｈ】図２ｈは更なる例示的な実施形態に従い同一の能動領域内の１つ以上の埋め込み半導体合金によって生成される異なる歪レベルの種々の変化に従う半導体デバイスを模式的に示す上面図（その３）である。
【図２ｉ】図２ｉは更なる例示的実施形態に従い埋め込み半導体合金及び付随する歪緩和によって異なる歪レベルが局所的な方法で達成され得る半導体デバイスを模式的に示す断面図である。
【図２ｊ】図２ｊは更なる例示的な実施形態に従い２つより多いトランジスタを共通の能動領域の内部及び上方に設けることができそれにより局所的に設けられる埋め込み半導体合金に基いて少なくとも２つの異なるトランジスタタイプに対して異なる歪レベルをもたらすことができる半導体デバイスを模式的に示す上面図である。
【図２ｋ】図２ｋは更なる例示的な実施形態に従い同一の能動領域の内部及び上方に配置されるトランジスタの上方に形成される応力を与えられた誘電体材質の形態にある追加的な歪誘起メカニズムを備えた半導体デバイスを模式的に示す図である。
【発明を実施するための形態】
【００１５】
以下の詳細な説明と共に図面に示される実施形態を参照して本開示が説明されるが、以下の詳細な説明及び図面は本開示を特定の例示的に開示されている実施形態に限定することを意図するものではなく、むしろ説明されている例示的な実施形態は単に本開示の種々の側面を例証しているにすぎず、本開示の範囲は添付の特許請求の範囲によって画定されていることが理解されるべきである。
【００１６】
概して本開示は、局所的に限定される埋め込み半導体合金に基いて能動半導体領域内に局所的に異なる歪レベルを生成することによって、同一の能動領域内に形成される複数のトランジスタ要素の駆動電流能力を選択的に調節することができ、幾つかの例示的な側面においては、実質的に同一のトランジスタ幅を能動領域に対して用いることができ、それにより単純化された全体的なジオメトリを提供することができ、従って例えば概ね５０ｎｍ以下のゲート長のトランジスタを含む洗練された半導体デバイスのスタティックメモリ区域における歩留まりの低下を抑制することができる方法及び半導体に関連している。よく知られているように、半導体材質内の歪は、電荷キャリア移動度に顕著な影響を与え得るので、複数のトランジスタの全体的な駆動電流能力を設計するために、あるいは同一のトランジスタ構造を設計するために有利に用いられ得る。例えば、標準的な結晶構造を有する、即ち＜１１０＞結晶軸又は等価な軸に沿うトランジスタ長を伴う＜１００＞表面方位を有するシリコンベースの結晶性能動領域においては、トランジスタ長の方向に沿った単軸性引張り歪成分の生成は、電子移動度の顕著な増大をもたらし得るので、ｎチャネルトランジスタの駆動電流の増大が可能になる。一方、トランジスタ長の方向に沿った単軸性圧縮歪成分は、ホールの移動度を増大させ得ると共に電子移動度を低下させ得るので、ｎチャネルトランジスタの駆動電流能力の低減あるいはｐチャネルトランジスタの駆動電流の増加を可能にする。従って、対応する複数のトランジスタ要素のチャネル領域内に局所的にそれぞれの歪状態をもたらすことによって、例えばトランジスタ幅及び長さに関して実質的に同一の又は類似のトランジスタ構造に対して駆動電流能力の有意な調節(significant modulation)を達成することができる。その結果、前述したように、例えばスタティックＲＡＭセルにおいて低減された複雑さを伴う能動区域の全体的な幾何学的構造を用いることができる一方で、十分に確立された選択的エピタキシャル成長技術に基き局所的に限定される方法で考慮中のアクティブ領域内に形成することができる埋め込み半導体合金に基いて、駆動電流能力の比を調節するための効果的な戦略を提供することができる。このように、対応するトランジスタ幅寸法の明白な変化を含む従来のＲＡＭセルにおいて典型的に観察されるであろうような歩留まり低下をもたらす蓋然性を低くすることができる。
【００１７】
５０ｎｍ以下のゲート長を有するトランジスタ要素を含む半導体デバイスにおいては、変化する幅寸法を有する能動領域内に形成されるトランジスタ要素に対して明白な歩留まり低下が観察されることがあるので、ここに開示される原理はそのような半導体デバイスに有利に適用され得ることが理解されるべきである。しかし、本開示は対応する臨界的寸法にかかわらずどのようなデバイスアーキテクチャにも適用することができ、従って、添付の特許請求の範囲又は明細書に具体的に記載される限定を除き、本開示は特定のトランジスタ寸法に限定されるものと解釈されるべきではない。
【００１８】
以下、図２ａ〜２ｋを参照して更なる例示的な実施形態をより詳細に説明し、適切である場合には図１ａ〜１ｃも参照することがある。
【００１９】
図２ａは半導体デバイス２５０の上面図を模式的に示しており、１つの例示的な実施形態においては、半導体デバイス２５０は、少なくとも幾つかのデバイス区域で同一の伝導性タイプの複数のトランジスタ要素が単一の能動半導体領域の内部及び上方に形成されることになる集積回路の一部分を代表してよい。１つの実施形態では、半導体デバイス２５０は、図１ａを参照しても説明したような電気的な構成を有するスタティックＲＡＭセルの一部分を代表してよい。半導体デバイス２５０は基板（図示せず）を備えていてよく、基板の上方には半導体層（図示せず）が形成され、半導体層内においては、二酸化シリコン、窒化シリコン等の任意の適切な絶縁材質から構成され得る分離構造２０４が能動半導体領域２０３を画定してよい。既に示したように、能動領域は、同一の伝導性タイプの２つ以上のトランジスタ要素がその内部及び上方に形成されることになる、中間分離構造を伴わない連続的な半導体領域として理解することができる。図示されるように、能動領域２０３は第１のトランジスタ２００ａ及び第２のトランジスタ２００ｂの構成部分を備えていてよく、第１のトランジスタ２００ａ及び第２のトランジスタ２００ｂは、ｎチャネルトランジスタ又はｐチャネルトランジスタのような同一の伝導性タイプのトランジスタを代表してよいが、デバイス２５０の全体的な構成によって要求されるような異なる駆動電流能力を有していてよい。１つの例示的な実施形態では、第１のトランジスタ２００ａはスタティックＲＡＭセルのパストランジスタを代表してよい一方、第２のトランジスタ２００ｂは、共通の能動領域２０３を介してパストランジスタ２００ａに接続されるプルダウントランジスタを代表してよい。１つの例示的な実施形態では、能動領域２０３は、第１のトランジスタ２００ａ及び第２のトランジスタ２００ｂに対して実質的に同一の幅寸法２０３ａを有していてよい。つまり、幅２０３ａは、任意のプロセス変動を除外して第１及び第２のトランジスタ２００ａ、２００ｂに対して同じであってよい。他の例示的な実施形態においては、幅２０３ａはトランジスタ２００ａ、２００ｂに対して異なっていてもよいが、例えばプルダウントランジスタ及びパストランジスタに対して大きく異なるトランジスタ幅を設けることによって駆動電流能力の明白な違いが達成される従来のスタティックＲＡＭセルの図１ｂに示されるようには明白でなくてよい。ここに開示される原理によると、能動領域２０３の洗練されていない形状(geometry)と局所的に設けられた埋め込み半導体合金との組み合わせが、望ましい異なる駆動電流能力をもたらし得るように、前述したように埋め込み半導体合金に基いて能動領域２０３内に異なる歪レベルを生成することによって、トランジスタ２００ａ、２００ｂの間での駆動電流能力の顕著な違いを得ることができるので、トランジスタ幅２０３ａの対応する変化が望ましい場合には、その変化は明白でない程度にもたらされてよい。
【００２０】
図２ａに示される例示的な実施形態においては、第１及び第２のトランジスタ２００ａ、２００ｂを収容している能動領域２０３の一部分は実質的に長方形の構造を有していてよく、それにより、高い全体的なプロセス均一性が達成され得るように、リソグラフィ、エッチング及び他のプロセスの間に効率的なプロセス条件をもたらすことができるので、概ね５０ｎｍ以下の臨界的寸法の半導体デバイスが考慮されているとしても、歩留まりの低下を抑えることができる。図示される実施形態においては、トランジスタ２００ａ、２００ｂの各々は、幾つかの実施形態では５０ｎｍ以下の長さ２０６ｌを有するゲート電極２０６を備えていてよく、ここでは、例えば長さ２０６ｌはプロセス変動を除いてトランジスタの各々に対して実質的に等しくてよい。また、第１のトランジスタ２００ａに対応する能動領域２０３の一部分は符号２２０ａで示される第１の内部歪レベルを有していてよい一方、第２のトランジスタ２００ｂに対応する領域２０３の一部分は、歪の種類及び／又は歪の大きさにおいてレベル２２０ａとは異なる第２の内部歪レベル２２０ｂを有していてよく、ここでは、歪レベル２２０ａ、２２０ｂは、少なくとも１つの埋め込まれた半導体合金、例えばシリコン／ゲルマニウム、シリコン／炭素、シリコン／ゲルマニウム／錫、シリコン／錫、等を局所的に限定される方法で能動領域２０３内に設けることによって誘起され得る。即ち、歪レベル２２０ａ、２２０ｂは同一種類の歪、例えば引張り歪又は圧縮歪を示してよいが、その量は異なっていてよい一方で、他の場合には、歪の種類、即ち圧縮歪又は引張り歪は、第１及び第２のトランジスタ２００ａ、２００ｂ内で異なっていてよく、望ましい場合には対応する異なる種類の歪の量もまた異なっていてよい。その結果、前述したように、少なくとも１つの埋め込まれた半導体合金に基いて能動領域２０３内に局所的に設けられる異なる歪レベル２２０ａ、２２０ｂは、対応するチャネル領域内において異なる電荷キャリア移動度をつくり出すことができ、それによりトランジスタ２００ａ、２００ｂに対する異なる駆動電流能力をもたらすことができる。
【００２１】
図２ｂは図２ａのＢ線に沿ったデバイス２５０の断面図を模式的に示している。図示されるように、デバイス２５０は、半導体層２０２がその上方に形成されてよい基板２０１を備えており、半導体層２０２内には分離構造２０４（図２ａ参照）のような分離構造（図２ｂには図示せず）によって能動領域２０３が画定されてよい。基板２０１は半導体層２０２との組み合わせにおいてバルク構造を画定してよく、即ち半導体層２０２は基板２０１の結晶性半導体材質の上部を代表してよい。他の場合において基板２０１と半導体層２０２の間に埋め込み絶縁層（図示せず）が設けられるときには、ＳＯＩ構造がもたらされてよい。必要であれば、バルク構造及びＳＯＩ構造はデバイス２５０において異なるデバイス区域内に共通に設けられてよいことが理解されるべきである。また、図示される製造段階においては、トランジスタ２００ａ、２００ｂはそれぞれのゲート電極２０６を備えていてよく、これらゲート電極２０６はゲート絶縁層２０８によってそれぞれのチャネル領域２０９から分離されている。更に、例えば第１のトランジスタ２００ａのゲート電極２０６に隣接してキャビティ２０３ｃを形成するためのエッチングプロセスの間にゲート電極２０６を保護するように、ゲート電極２０６は窒化シリコン、二酸化シリコン等のような誘電体材質によって密閉されてよい。この目的のために、第１のトランジスタ２００ａはキャップ層２０５と組み合わされたスペーサ要素２０７を備えていてよい。一方、第２のトランジスタ２００ｂ及び、能動領域２０３の対応する部分は、スペーサ層２０７ａによって覆われてよい。従って、キャビティ２０３ｃを形成するための対応するエッチングプロセスの間における能動領域２０３の被覆の程度、従って保護される区域をスペーサ層２０７ａによって調節することができる。同様に、符号２０７ｗで示されるスペーサ２０７の適切な幅を選択することによって、第１のトランジスタ２００ａの隣接チャネル領域２０９を介したキャビティ２０３ｃ間の横方向の距離を調節することができ、この場合、等方性エッチング挙動の程度等のような対応するエッチング特性も考慮されてよい。同様に、第１のトランジスタ２００ａに対して確立されるべき望ましい歪レベルに従って、深さ２０３ｄが選択されてよい。
【００２２】
半導体デバイス２５０を形成するための典型的なプロセスフローは以下のプロセスを備えていてよい。先ず、デバイス１５０を参照して上述したのと同様に、フォトリソグラフィ、エッチング、堆積、及び平坦化の技術に基いて完成され得る分離構造２０４（図２ａ参照）を形成することによって、能動領域２０３を画定することができるが、後の製造段階におけるプロセス関連の不均一性が抑制され得るように、能動領域２０３の幾何学的構造は従来のデバイスと比較して低減された複雑さで設けられてよい。その後、前述したように適切な基本的ドーパント濃度が確立されてよく、そしてゲート絶縁層２０８及びゲート電極２０６が十分に確立されたプロセス技術に従って形成されてよい。ゲート電極２０６の形成の間、キャップ層２０５もまた例えば窒化シリコン材質の形態で設けられてよい。その後、例えば熱的に活性化されたＣＶＤ（化学的気相堆積）によってスペーサ層２０７ａが所望の厚みで堆積させられてよく、所望の厚みはスペーサ２０７の幅２０７ｗに実質的に一致していてよい。次いで、スペーサ層２０７ａがフォトリソグラフィ及び異方性エッチングの技術によってパターニングされてよく、それにより図示されるような層２０７ａ及びスペーサ要素２０７を設けることができる。その後、層２０７ａをパターニングするために用いられた対応するレジストマスクは、キャビティ２０３ｃを生成するための更なるエッチングプロセスを実行するときに除去されてよく又は除去されなくてもよく、ここでパラメータ２０７ｗ及び２０３ｄは、溝２０３ｃ内に形成されるべき半導体合金によって誘起される特定の望ましい歪レベルに関して調節されてよい。対応するキャビティ２０３ｃが速度臨界デバイス区域等の他のデバイス区域内にも形成されるべきである場合には、共通の製造シーケンスが用いられてよく、この場合、トランジスタ２００ａ及び当該速度臨界デバイスの要求を満たすように、対応するパラメータ２０７ｗ及び２０３ｄは適切に目標を設定されてよいことが理解されるべきである。
【００２３】
図２ｃは更に進んだ製造段階における半導体デバイス２５０を模式的に示しており、その製造段階においては、十分に確立された堆積レシピに基いて選択的エピタキシャル成長プロセス２１０が実行されてよく、それにより半導体合金２１１を溝２０３ｃ内に形成することができる。例えば、トランジスタ２００ａが、前述したようにメモリセルのプルダウントランジスタを代表してよいトランジスタ２００ｂと比べて低い駆動電流能力を必要とするパストランジスタを代表する場合には、埋め込まれた半導体合金２１１は、チャネル領域２０９内の電荷キャリア移動度を減少させる歪成分をチャネル領域２０９内に誘起する任意の適切な材質組成によってもたらされてよい。例えば、トランジスタ２００ａ、２００ｂがｎチャネルトランジスタを代表する場合には、半導体合金２１１はシリコン／ゲルマニウム合金、シリコン／錫合金、シリコン／ゲルマニウム／錫合金等の形態で設けられてよく、これらはシリコンと比較して大きな固有格子定数を有しているので圧縮歪状態で成長し、従ってトランジスタ２００ａ内には単軸性圧縮歪成分がもたらされ得る。他の場合において、トランジスタ２００ａがトランジスタ２００ｂに比べて大きな駆動能力を必要とするであろうときには、トランジスタ２００ａ、２００ｂがｎチャネルトランジスタを代表することを前提として、材質２１１は例えば引張り歪成分をもたらすシリコン／炭素材質の形態で設けられてよい。一方、ｐチャネルトランジスタが考慮されている場合には、上述した材質組成は上述した状況に対して逆に提供されてよい。
【００２４】
図２ｄは更なる例示的な実施形態に従う半導体デバイス２５０を模式的に示しており、その実施形態においては、第２の埋め込み半導体合金２１１ｂが第２のトランジスタ２００ｂの近傍に空間的に限定される方法で配置されてよく、それによりトランジスタ２００ｂの隣接チャネル領域２０９内に適切な種類の歪を誘起することができる。この目的のために、適切なマスク又はスペーサ層２１２ａが第１のトランジスタ２００ａ及び、能動領域２０３の対応する部分を覆ってよい一方で、スペーサ要素２１２がキャップ層２０５と組み合わされて第２のトランジスタ２００ｂのゲート電極２０６を保護してよい。従って、対応するキャビティが第２のトランジスタ２００ｂのための能動領域２０３内にエッチングされてよく、その後に、埋め込み半導体合金２１１ｂを形成するためにそれぞれの選択的エピタキシャル成長プロセスが、十分に確立された堆積技術に基いて実行されてよい。例えば、合金２１１ｂは、電荷キャリア移動度を高めるようにトランジスタ２００ｂ内に歪を誘起することができ、このことは、ｎチャネルトランジスタが考慮されている場合には、シリコン／炭素合金に基いて達成され得る。このように、２つの異なる埋め込み半導体合金２１１ａ、２１１ｂに基いて、第１のトランジスタ２００ａ及び第２のトランジスタ２００ｂに対する歪レベルの更に大きな差を達成することができる。
【００２５】
図２ｅは更なる例示的な実施形態に従う半導体デバイス２５０を模式的に示しており、その実施形態においては、半導体合金２１１ｂのような埋め込み半導体合金が第２のトランジスタ２００ｂの近傍に空間的に限定される方法で形成されてよい一方で、第１のトランジスタ２００ａは埋め込み半導体合金を受け入れていなくてよく、それにより歪誘起メカニズムを実質的に第２のトランジスタ２００ｂに限定することができる。
【００２６】
図２ｆはデバイス２５０の上面図を模式的に示しており、ここでは第１のトランジスタ２００ａが埋め込み半導体合金２１１ａ（図２ｃ参照）を備えていてよく、それにより、第２のトランジスタ２００ｂにほとんど影響を及ぼすことなしに、トランジスタ２００ａに実質的に限定される圧縮歪レベルをもたらすことができる。便宜上、第２のトランジスタ２００ｂに対応する能動領域２０３における局所的な歪レベルは「中立(neutral)」として示されてよいが、埋め込み半導体合金２１１ａのある程度の影響がそれでもなお第２のトランジスタ２００ｂに及んでいる可能性があることが理解されるべきである。このように、トランジスタ２００ａ、２００ｂがそれぞれパストランジスタ及びプルダウントランジスタを代表する場合にスタティックＲＡＭセルに要求されるであろうように、ｎチャネルトランジスタに対しては、材質２１１ａの圧縮歪成分が第１のトランジスタ２００ａの駆動電流能力を低下させ得る一方で、第２のトランジスタ２００ｂに対しては望ましい適度に高い駆動電流能力を実質的に維持することができる。
【００２７】
図２ｇは図２ｄを参照して説明した実施形態と同様な更なる例示的な実施形態に従う半導体デバイス２５０を模式的に示している。即ち、第１のトランジスタ２００ａは例えば圧縮歪をもたらす局所的に限定された埋め込み半導体合金２１１ａを備えていてよい一方で、第２のトランジスタ２００ｂは空間的に限定される方法で半導体合金２１１ｂを備えていてよく、それにより引張り歪成分がもたらされ得る。従って、ｎチャネルトランジスタに対しては、トランジスタ２００ａは低減された駆動電流を有することができる一方で、引張り歪は第２のトランジスタ２００ｂの駆動電流を増加させることができるので、トランジスタ２００ａ、２００ｂの全体的な駆動電流能力における更に明白な差がもたらされ得る。
【００２８】
図２ｈは図２ｅにも示される実施形態に従う半導体デバイス２５０の上面図を模式的に示している。従って、第２のトランジスタ２００ｂは埋め込み半導体合金２１１ｂを備えていてよい一方で、第１のトランジスタ２００ａは実質的に「中立」であってよく、「中立」は既に定義された意味において理解されるべきである。
【００２９】
結果として、少なくとも１つの埋め込み半導体合金を局所的に限定される方法で設けることによって、能動領域２０３のような連続的な能動領域内での駆動電流能力の効果的な「パターニング」を達成することができ、これにより、例えばスタティックＲＡＭセル等において能動領域２０３の単純化された幾何学的構造を用いる可能性を提供することができる。能動領域２０３内における駆動電流能力のｐチャネルトランジスタに対する対応する調節は、例えば、駆動電流能力の増大を必要とするトランジスタ内に圧縮歪誘起半導体合金を設けること及び／又は駆動電流能力の低減を必要とするトランジスタ内に引張り歪誘起半導体合金を設けることによって達成され得ることが理解されるべきである。
【００３０】
図２ｉは更なる例示的な実施形態に従う半導体デバイス２５０を模式的に示しており、その実施形態においては、合金２１１ａのような埋め込み半導体合金がそれほど顕著ではない程度の局所的な限定で形成されてよく、例えば合金２１１ａがトランジスタ２００ａ、２００ｂのような２つ以上のトランジスタの近傍に形成されてよく、ここでは緩和注入プロセス２１３によって種々の歪レベルの局所的なパターニングが達成され得る。この目的のために、図２ｂ及び２ｃを参照して前述したようなプロセスシーケンスが用いられてよいが、対応するキャビティは両トランジスタ２００ａ、２００ｂに対して共通に形成されてよい。その後、選択的エピタキシャル成長プロセスが両トランジスタに対して実行されてよく、それにより半導体合金２１１ａをもたらすことができる。エッチングプロセスの間及び後続の選択的エピタキシャル成長プロセスの間におけるプロセス均一性は、能動領域２０３内のより均一な表面トポロジによって高められ得ることが理解されるべきである。その後、レジストマスク２１４が十分に確立されたリソグラフィ技術に基いて形成されてよく、ここでは、半導体合金２１１ａによって誘起される歪レベルが望ましくないであろう第２のトランジスタ２００ｂの近傍内の所望の部分がマスク２１４によって露出させられてよい。その後、例えばキセノン、シリコン等の不活性種に基いて注入プロセス２１３が実行されてよく、それにより、本来備わっている歪レベルの対応する減少をもたらし得る重大な結晶損傷が生成されてよい。従って、第２のトランジスタ２００ｂのチャネル領域２０９内の電荷キャリア移動度は、半導体合金２１１ａによって実質的に影響を受けないままであり得ることに加えて、トランジスタ２００ｂのドレイン及びソース区域内における合金２１１ａの修正された電気的特性が高い駆動電流能力をもたらすことができ、高い駆動電流能力はまた対応する駆動電流の明白な差にも貢献することができる。そして、レジストマスク２１４の除去の後、例えば半導体デバイス１５０を参照しても説明したようにドレイン及びソース領域を形成することによって、更なる処理が継続されてよい。
【００３１】
例えば、緩和された半導体合金２１１ｂを第１のトランジスタ２００ａに隣接して得るために第１のトランジスタ２００ａがマスク２１４によって露出させられ得るように半導体合金２１１ｂが設けられてよい場合には、他のマスキングレジームが用いられてよいことが理解されるべきである。ｐチャネルトランジスタに関して、前述したのと同じ基準が適用される。即ち、単一の埋め込み半導体合金を設けた後でそれを局所的に緩和させる考え方は、全体的なプロセス及びデバイスの要求に応じてｐチャネルトランジスタ及びｎチャネルトランジスタに適用されてよい。
【００３２】
図２ｊは典型的なメモリセルの一部分を代表してよい半導体デバイス２５０の上面図を模式的に示しており、そのメモリセルにおいては、能動領域２０３の内部及び上方に２つのパストランジスタ２００ａが極めて近接して、これらを横方向に包囲し得る２つのプルダウントランジスタ２００ｂと共に形成されていてよい。またこの構造においては、複数の駆動電流能力の効果的な適応が上述の原理に基いて達成されていてよい。例えば図示されるように、プルダウントランジスタ２００ｂと比較して低い駆動電流能力を必要とするパストランジスタ２００ａは、その内部に例えばシリコン／ゲルマニウム材質の形態にある埋め込み半導体合金２１１ａが既に形成されているものであってよく、それによりｎチャネルトランジスタが考慮されている場合に電荷キャリア移動度を低下させることができる。一方、プルダウントランジスタ２００ｂは材質２１１ａによって実質的に影響を受けていないであろうから、適度に高い駆動電流がもたらされ得る。しかし、能動領域２０３内における歪レベルの局所的なパターニングのための上述した任意のレジームはまた、図２ｊに示されるデバイス２５０にも適用され得ることが理解されるべきである。
【００３３】
図２ｋは更なる例示的な実施形態に従う半導体デバイス２５０を模式的に示しており、その実施形態においては、上述した歪誘起メカニズムに加えて少なくとも１つの更なる歪誘起メカニズムが設けられてよい。図示される実施形態では、トランジスタ２００ａ、２００ｂの少なくとも一方は、その上方に例えば窒化シリコン材質、窒素含有炭化シリコン等の形態にある応力誘起誘電体材質が形成されたものであってよい。例えばトランジスタ２００ａは、埋め込み半導体合金２１１ａに加えて圧縮的に応力を与えられた誘電体層２３０ａを備えていてよく、誘電体層２３０ａはトランジスタ２００ａ内における全体的な歪誘起メカニズムを強化することができる。他の例示的な実施形態においては、トランジスタ２００ｂは対応する応力誘起層２３０ｂを備えていてよく、応力誘起層２３０ｂは、層２３０ａと比較して異なる種類又は大きさの応力レベルを有していてよい実質的に応力中立な層を代表してよい。従って層２３０ａ、２３０ｂは、電流駆動能力における望ましい差を得るために広範なプロセス余裕を提供することができる。例えば、歪誘起材質２１１ａの深さ、その組成、即ち周囲の材質に対する格子不整合の程度、対応するチャネル領域からのその横方向の距離等のような歪誘起パラメータが、他のデバイス領域内のトランジスタ要素の要求に適合するように選択される必要があるであろう場合には、層２３０ａ、２３０ｂは、駆動電流能力における全体的な差を調節するための更なるパラメータを提供することができる。
【００３４】
誘電体層２３０ａ、２３０ｂはプラズマ支援ＣＶＤ技術を含む十分に確立されたプロセス技術に基いて形成することができ、そのプロセス技術においては、適切な堆積パラメータを選択することによって、窒化シリコン、窒素含有炭化シリコン等の材質を種々の応力レベル及び応力の種類で堆積させることができる。また、層２３０ａ、２３０ｂの一方又は両方の対応する内部応力状態が、他のデバイス区域内のこれらの層の応力特性とは独立したトランジスタ２００ａ、２００ｂに具体的に適合させられる必要があるであろう場合には、関連するマスキングレジームを伴うキセノン注入に基いて達成され得る１つ以上の応力緩和注入が実行されてよい。
【００３５】
結果として、本開示は、少なくとも１つの埋め込み半導体合金に基いて得られる局所的に適合させられた歪レベルに基き、同一の能動領域の内部及び上方に形成される複数のトランジスタの駆動電流能力を調節することができ、それにより、低減された複雑さの全体的なトランジスタ構造が得られる一方で、駆動電流能力の顕著な差をもたらすことができる方法及び半導体デバイスを提供する。幾つかの例示的な実施形態においては、スタティックＲＡＭセルのプルダウントランジスタ及びパストランジスタに対して異なるように局所的に作用し得る少なくとも１つの埋め込み半導体合金によってもたらされる歪誘起メカニズムに基いて、異なる駆動電流を効果的に調節することができるので、これらのトランジスタ要素のトランジスタ幅の明白な変化を必要とすることなしに、これらのトランジスタを共通の能動領域内に形成することができる。例えば、１つ以上のパストランジスタ及び１つ以上のプルダウントランジスタの共通の能動半導体領域のために、実質的に長方形の構造を用いることができるので、リソグラフィ及びエッチングのプロセスの間における強化された状態を提供することができる。
【００３６】
本開示の更なる修正及び変更は、この明細書を考慮することによって当業者には明白になろう。従って、この明細書は、例示的なものとしてのみ解釈されるべきであり、またここに開示される原理を実施する一般的な手法を当業者に教示することを目的としている。ここに示されまた説明される形態は目下のところ望ましい実施形態として解釈されるべきことが理解されるべきである。
【技術分野】
【０００１】
本開示は、概して集積回路に関し、更に特定的には例えばＣＰＵのキャッシュメモリの形態にあるメモリ区域を含む複雑な回路における電界効果トランジスタの製造に関する。
【背景技術】
【０００２】
集積回路は、指定された回路レイアウトに従って与えられるチップ区域上に多数の回路要素を備えており、トランジスタ要素は集積回路における主要な半導体要素を代表する。従って、個々のトランジスタの特性は、完成した集積回路の全体的な性能に大きな影響を及ぼす。概して多くのプロセス技術がこれまで実施されており、マイクロプロセッサ、記憶チップ、ＡＳＩＣ（特定用途向けＩＣ）等の複雑な回路に対しては、動作速度及び／又は電力消費及び／又は費用効果を考慮した優れた特性により、現在のところＭＯＳ技術が最も有望な手法の１つである。ＭＯＳ技術を用いる複雑な集積回路の製造の間、何百万のトランジスタ、即ちｎチャネルトランジスタ及び／又はｐチャネルトランジスタが結晶性の半導体層を含む基板上に形成される。ＭＯＳトランジスタは、ｎチャネルトランジスタ又はｐチャネルトランジスタのいずれが考慮されているかにかかわらず、複数の所謂ｐｎ接合を備えており、ｐｎ接合は、高濃度にドープされたドレイン及びソース領域と、ドレイン及びソース領域の間に配置される逆に又は低濃度にドープされたチャネル領域との界面によって形成されている。チャネル領域の伝導性、即ち伝導性チャネルの駆動電流能力は、チャネル領域の上方に形成され且つ薄い絶縁層によってチャネル領域から隔てられているゲート電極によって制御される。ゲート電極への適切な制御電圧の印加により伝導性チャネルが形成されている場合、チャネル領域の伝導性はドーパント濃度、多数電荷キャリアの移動度に依存し、加えてトランジスタ幅方向におけるチャネル領域の所与の拡張に対しては、チャネル長とも称されるソース及びドレイン領域間の距離にも依存する。従って、ゲート電極への制御電圧の印加に際して絶縁層の下方に伝導性チャネルを急速に生成する能力との組み合わせにおいて、チャネル領域の伝導性はＭＯＳトランジスタの性能を実質的に決定する。このように後者の側面は、チャネル長の減少、及びそれに付随するチャネル抵抗の減少を、集積回路の動作速度の向上を達成するための支配的な設計基準にしている。
【０００３】
一方、ＭＯＳトランジスタの駆動電流能力もまたトランジスタ幅、即ち電流フロー方向に垂直な方向におけるトランジスタの拡張に依存しているので、ゲート長及びこれに伴いチャネル長はトランジスタ幅と共に支配的な幾何学的パラメータであり、幾何学的パラメータは、「トランジスタ内部」パラメータ、例えば全体的な電荷キャリア移動度、スレッショルド電圧、即ちゲート電極に制御信号を印加しているときにゲート絶縁層の下方に伝導性チャネルが形成される電圧等との組み合わせにおいて全体的なトランジスタ特性を実質的に決定する。ｎチャネルトランジスタ及び／又はｐチャネルトランジスタのような電界効果トランジスタを基礎として、全体的な回路レイアウトに応じてより複雑な回路コンポーネントを作り出すことができる。例えば、レジスタ、スタティックＲＡＭ（ランダムアクセスメモリ）の形態にある記憶要素は、複雑な論理回路の重要なコンポーネントを代表するであろう。例えば複雑なＣＰＵコアの動作の間、大量のデータが一時的に記憶され且つ回収される必要があり、この場合、記憶要素の動作速度及び容量はＣＰＵの全体的な性能に顕著な影響を有する。複雑な集積回路において用いられるメモリヒエラルキに応じて、様々な種類のメモリ要素が用いられる。例えばＣＰＵコアにおいてはレジスタ及びスタティックＲＡＭセルがそれらの優れたアクセス時間により典型的に用いられる一方、ワーキングメモリとしては、レジスタ又はスタティックＲＡＭセルと比較して高いビット密度によりダイナミックＲＡＭ要素が好適に用いられる。典型的には、ダイナミックＲＡＭセルは記憶キャパシタと単一トランジスタを備えているが、記憶キャパシタ内に蓄えられた電荷を周期的にリフレッシュするために複雑なメモリ管理システムが必要であり、そうしないと不可避的な漏れ電流に起因して電荷が失われてしまうであろう。ダイナミックＲＡＭデバイスのビット密度は極めて高いであろうが、周期的なリフレッシュパルスとの組み合わせにおいて電荷が記憶キャパシタからまた記憶キャパシタへと移動させられる必要があり、それによりスタティックＲＡＭセルと比較すると速度及び電力消費に関してダイナミックＲＡＭデバイスの効率は低いものになる。このようにスタティックＲＡＭセルは、適度に高い電力消費を伴う高速メモリとして有利に用いることができるが、１つの情報ビットの確実な記憶を可能にするのに複数のトランジスタ要素を必要とする。
【０００４】
図１ａは最新の集積回路において典型的に用いられ得る構造にあるＲＡＭセル１５０の回路図を模式的に示している。セル１５０は記憶要素１５１を備えており、記憶要素１５１は２つの反転結合されたインバータ１５２ａ、１５２ｂを含むことができ、各インバータはトランジスタ１００ｂ、１００ｃの対を含むことができる。例えばＣＭＯＳデバイスにおいては、トランジスタ１００ｂ、１００ｃはそれぞれｎチャネルトランジスタ及びｐチャネルトランジスタを代表することができる一方、他の場合には、トランジスタ１００ｂ及び１００ｃの両方に対して同一伝導性タイプのトランジスタ、例えばｎチャネルトランジスタが用いられ得る。上側のトランジスタに対するｎチャネルトランジスタの対応する配列が図１ａの右側に示されている。また、リード及びライト動作に対してビットセル１５１への接続を可能にするように、それぞれのパス又はパスゲートトランジスタ１００ａが典型的には設けられており、リード及びライト動作の間、パストランジスタ１００ａはビットセル１５１を対応するビット線（図示せず）に接続することができる一方、パストランジスタ１００ａのゲート電極はメモリセル１５０のワード線を代表することができる。従って、図１ａに示されるように、１ビットの情報を記憶するために６つのトランジスタが必要であろうから、前述したようにメモリセル１５０の適度に高速な動作速度の利益のためにビット密度の低下がもたらされるであろう。全体的な設計戦略に応じて、リード及びライト動作の間に確実な動作挙動をもたらすために、種々のトランジスタ要素１００ａ、…、１００ｄが駆動電流能力に関して異なる特性を有することがメモリセル１５０にとって必要であるかもしれない。例えば多くの設計戦略において、トランジスタ要素は最小のトランジスタ長で設けられ、この場合、プルダウントランジスタとも称されることのあるトランジスタ１００ｂの駆動電流能力は、パストランジスタ１００ａの駆動電流能力と比較して著しく高くなるように選択することができ、このことは、与えられた望ましい最小トランジスタ長に対してそれぞれのトランジスタ幅寸法を適切に調節することによって達成され得る。
【０００５】
図１ｂは半導体デバイスの形態にあるハードウエア構成としてのメモリセル１５０の一部分の上面図を模式的に示している。図示されるように、デバイス１５０はシリコンベースの半導体層１０２を備えており、半導体層１０２内には、例えば能動領域１０３を横方向に包囲するそれぞれの分離構造１０４を設けることによって能動領域１０３が画定され、それによりトランジスタ１００ａ、１００ｂの幾何学的形状及びサイズが画定される。図示されるように、トランジスタ１００ａ、１００ｂは、同一の伝導性タイプを有しているであろうし、また例えば図１ａにおけるノード１５３ａ、１５３ｂとして図示されるような共通のノードを介して接続され得るので、両トランジスタは同一の能動領域１０３の内部及び上方に形成することができる。前述したように、トランジスタ１００ａ、１００ｂ、即ちパストランジスタ及びプルダウントランジスタは、それぞれのゲート電極１０６が実質的に同一の長さ１０６ｌを有し得るように実質的に同一の長さを有することができる一方、プルダウントランジスタ１００ｂのトランジスタ幅１０３ｂは、これらのトランジスタの異なる電流能力を確立するために、パストランジスタ１００ａのトランジスタ幅１０３ａと比較して大きいであろう。
【０００６】
図１ｃは図１ｂのＣ線に沿った断面図を模式的に示している。図示されるように、デバイス１５０は基板１０１を備えており、基板１０１は、ＳＯＩ（シリコン・オン・インシュレータ）が考慮されている場合には埋め込み絶縁層（図示せず）と組み合わされるかもしれないシリコン基板の形態で典型的には設けられ得る。基板１０１の上方で且つ場合によっては埋め込み絶縁層の上方には、シリコン層の形態にある半導体層１０２が設けられており、半導体層１０２内には、図１ｂに示される構成に従って能動領域１０３を画定するように、分離領域１０４が形成されているであろう。即ち、能動領域１０３は、トランジスタ１００ｂ内では幅１０３ｂを有しており、またトランジスタ１００ａ内では幅１０３ａを有している。この点において、能動半導体領域は、同一の伝導性タイプを有する１つ以上のトランジスタ要素を能動領域の内部及び上方に形成するように適切なドーパント濃度及びプロファイルを有する半導体領域として理解されるべきである。例えば、トランジスタ１００ａ、１００ｂがｎチャネルトランジスタを代表し得る場合において、トランジスタ１００ａ、１００ｂの深さ寸法よりも著しく大きな深さまで半導体層１０２が下方に延びているときには、能動領域１０３は、例えばｐウエルの形態にある軽くｐドープされた半導体材質の形態で設けられるであろう。同様に、トランジスタ１００ａ、１００ｂがｐチャネルトランジスタを代表する場合には、能動領域１０３は基本的にｎドープされた領域を代表し得る。また、図１ｃに示される製造段階においては、トランジスタ１００ａ、１００ｂは例えば多結晶シリコン材質の形態にあるゲート電極１０６を備えているであろうし、ゲート電極１０６はゲート絶縁層１０８によってチャネル領域１０９から分離されている。更に、全体的なプロセス戦略に応じて、側壁スペーサ構造１０７がゲート電極１０６の側壁上に形成されているであろう。加えて、ドレイン及びソース領域１１０が能動領域１０３内に形成され、トランジスタ１００ａ、１００ｂを接続しているであろう。典型的には、ゲート電極１０６内並びにドレイン及びソース領域１１０の上部内には金属シリサイド領域１１１が形成されており、これらの領域の接触抵抗を低減している。
【０００７】
デバイス１５０は典型的には以下のプロセスに基いて形成される。先ず、それぞれの開口を半導体層１０２内の特定の深さまでエッチングすることによって、分離構造１０４が例えば浅い溝の形態で形成されるであろうし、埋め込み絶縁層が設けられている場合には、開口は更に埋め込み絶縁層まで延びているかもしれない。その後、堆積及び酸化のプロセス並びにそれらに続くＣＭＰ（化学的機械的研磨）等の平坦化によって、対応する開口は絶縁材質で充填されるであろう。分離構造１０４のためのプロセスシーケンスの間、対応するエッチングマスクを形成するために、先進のリソグラフィ技術が用いられる必要があるかもしれず、エッチングマスクは能動領域１０３の形状に実質的に対応しており、能動領域１０３は、トランジスタ１００ａの望ましい小さい幅１０３ａを得るように適度に狭い溝の画定を必要とする。その後、それぞれの注入シーケンスを実行することによって、能動領域１０３における基本的なドーピングがもたらされるであろうし、注入シーケンスは、チャネルドーピング等を規定するドーパントを導入するための洗練された注入技術を含んでいるであろう。次いで、ゲート絶縁層１０８のための適切な材質を堆積させ、酸化させる等の後に多結晶シリコンのような適切なゲート電極材料を堆積させることによって、ゲート絶縁層１０８及びゲート電極１０６を形成することができる。その後、先進のリソグラフィ及びエッチング技術を用いることによって材質層がパターニングされ、その間にゲート電極１０６の実際の長さ１０６ｌを調節することができ、それにより、概ね５０ナノメートル以下のゲート長が得られるような極めて先進的なプロセス技術を獲得することができる。次いで、適切なドーパント種を注入することによってドレイン及びソース領域１１０の一部分を形成することができ、スペーサ構造１０７又は少なくともその一部分の形成がそれに続き、その後に深いドレイン及びソース区域を画定するための後続の注入プロセスがあり、ここでドレイン及びソース領域１１０において洗練された横方向の濃度プロファイルが必要であるかもしれない場合には、対応する注入シーケンスが追加的なスペーサ構造に基いて繰り返されるであろう。その後、能動領域１０３内の注入誘起損傷を再結晶化すると共にドレイン及びソース区域１１０内のドーパント種を活性化するように、適切な焼鈍プロセスが実行されるであろう。上で規定された範囲において減少させられたゲート長に対して、能動領域１０３の洗練された幾何学的構成は、例えば側壁スペーサ１０７を形成するためのスペーサ材質の堆積及びエッチングの間にプロセス不均一性をもたらす可能性があることが理解されるべきである。典型的には、スペーサ構造１０７は、適切な材質、例えば二酸化シリコンライナ（図示せず）及びそれに続く窒化シリコン材質を堆積させることによって形成され、窒化シリコン材質はその後、十分に確立された異方性エッチングレシピに基いて二酸化シリコンに対して選択的にエッチングされ得る。しかし、図１ｂにおいて符号１１２で示される区域では不規則性が観察されることがあり、この不規則性は、ゲート電極１０６等をパターニングするためのリソグラフィプロセスのような前に実行されたリソグラフィプロセスの間に生成されたそれぞれの不均一性に起因してさらに増大し得る。その結果、区域１１２はデバイス１５０の更なる処理に著しい影響を及ぼす可能性があり、最終的にはトランジスタ１００ｂ及びこれに伴いメモリセル１５０全体の予測不能な挙動をもたらし得る。例えば更なる処理の間、ニッケル、コバルト等の高融点金属を堆積させることによって金属シリサイド領域１１１が形成されることがあり、堆積させられた高融点金属は次いで下層のシリコン材質と反応するように処理されるであろうし、この場合、典型的には分離構造１０４及びスペーサ構造１０７が高伝導性金属シリサイドの生成を実質的に抑制するであろう。しかし、既に生じている不規則性に起因して、それぞれの漏洩パス又は短絡回路が生成されて望ましくない影響がトランジスタ１００ｂの最終的な駆動電流能力に及ぶことがあり、その結果、メモリセル１５０の動作の安定性及び信頼性が低下し、スタティックＲＡＭ区域を含む洗練された半導体デバイスの歩留まりの低下の大きな要因となり得る。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した状況に鑑み、本開示は、上で特定された問題の１つ以上を回避し又は少なくとも低減することができる方法及び半導体デバイスに関連している。
【課題を解決するための手段】
【０００９】
概して本開示は、半導体合金を局所的な方法で埋め込むことによって複数のトランジスタのそれぞれのチャネル領域内に生成される異なる歪レベルに基いて、同一の能動領域の内部及び上方に形成されるトランジスタ要素の駆動電流能力を調節することができ、それにより、能動領域の単純化された全体的なジオメトリ、従って幾つかの実施形態では実質的に同一のトランジスタ幅が種々のトランジスタ要素に対して得られるような実質的に長方形の構造が可能になる一方で、それらの駆動電流能力の顕著な差をもたらすことができる方法及び半導体デバイスに関連している。例えば幾つかの例示的な側面においては、駆動電流能力の調節はメモリセルのトランジスタ要素に対して達成することができるので、メモリセルの安定な動作に対して必要とされるトランジスタ特性の望ましい差を得ることができる一方で同時に、従来のスタティックＲＡＭセルと比較して単純化された全体のトランジスタジオメトリを確保することができる。同一の能動領域内における複数のトランジスタの異なる歪レベル、従って異なる駆動電流は、これらのトランジスタの種々のチャネル領域内で歪レベルの差が得られるように、シリコン／ゲルマニウム、シリコン／ゲルマニウム／錫、シリコン／錫、シリコン／炭素、等のような埋め込み半導体合金を局所的に限定される方法で能動領域内に設けることによって達成することができる。例えば、低減された駆動電流能力を必要とするｎチャネルトランジスタ要素に空間的に限定されたシリコン／ゲルマニウム材質を設けることは、大きなレベルの圧縮歪をもたらすことができる一方、当該能動領域の内部及び上方に形成される他のｎチャネルトランジスタは殆ど影響を受けずに適度に高い電荷キャリア移動度、従って駆動電流を維持することができる。他の場合には、１つ以上のトランジスタの駆動電流は、適切な埋め込み半導体合金を空間的に限定される方法で設ける一方で、低減された駆動電流を必要とする他のトランジスタの近傍には対応する半導体合金を形成しないこと、あるいはこれらのトランジスタの駆動電流能力を更に低下させるように半導体合金を形成することによって高めることができる。従って、空間的に限定された埋め込み半導体合金に基いて、適切な歪レベルをシリコンベースの能動領域内で生じさせることができ、それにより、概ね５０ｎｍ以下のゲート長を有するトランジスタを含む洗練された半導体デバイスのスタティックＲＡＭセルにおいて典型的には観察され得る歩留まりの低下を抑制することができる。
【００１０】
ここに開示される１つの例示的な方法は、半導体デバイスの基板の上方に形成される能動領域の内部及び上方に第１のトランジスタを形成することを備えており、第１のトランジスタは第１の伝導性タイプを有している。方法は追加的に、能動領域の内部及び上方に第２のトランジスタを形成することを備えており、第２のトランジスタは第１の伝導性タイプを有している。最後に方法は、第１のトランジスタの第１のチャネル領域及び第２のトランジスタの第２のチャネル領域に異なる歪レベルを誘起するように第１のトランジスタ及び／又は第２のトランジスタの内部に第１の埋め込み半導体合金及び／又は第２の埋め込み半導体合金を設けることによって第１及び第２のトランジスタの駆動電流能力の比を調節することとを備えている。
【００１１】
ここに開示される更なる例示的な方法は、半導体デバイスの半導体層内に能動領域を形成することを備えており、能動領域は実質的に一定の幅を有している。方法は追加的に、第１のチャネル領域を画定するように能動領域の上方に第１のゲート電極構造を形成することを備えている。更に、第２のゲート電極構造が第２のチャネル領域を画定するように能動領域の上方に形成される。最後に方法は、第１及び第２のチャネル領域内に異なる歪レベルを誘起するように能動領域内に埋め込み半導体合金を形成することを備えている。
【００１２】
ここに開示される１つの例示的な半導体デバイスは、基板の上方に形成される能動半導体領域と、能動半導体領域の内部及び上方に形成される第１のトランジスタとを備えており、第１のトランジスタは第１の歪レベルを有する第１のチャネル領域を備えている。半導体デバイスは更に能動半導体領域の内部及び上方に形成される第２のトランジスタを備えており、第２のトランジスタは第１の歪レベルとは異なる第２の歪レベルを有する第２のチャネル領域を備えており、第１の歪レベル及び／又は第２の歪レベルは能動半導体領域内に局所的に埋め込まれる歪誘起半導体合金によって影響を受ける。
【図面の簡単な説明】
【００１３】
本開示の更なる実施形態は、添付の特許請求の範囲において画定されており、また添付の図面を参照したときに以下の詳細な説明と共に更に明らかになろう。
【００１４】
【図１ａ】図１ａは２つのインバータ及びそれぞれのパストランジスタを含む従来のスタティックＲＡＭセルを模式的に示す回路図である。
【図１ｂ】図１ｂは図１ａのメモリセルを模式的に示す上面図であり、ここでは従来の技術に従ってプルダウントランジスタ及びパストランジスタの異なる幅を設けることによって駆動電流能力の比が調節される。
【図１ｃ】図１ｃは従来の技術に従う図１ｂに示されるトランジスタを模式的に示す断面図である。
【図２ａ】図２ａは例示的な実施形態に従い埋め込み半導体合金により異なる歪レベルを確立することによって実質的に同一のトランジスタ幅に基いて異なる駆動電流能力を有するように同一の伝導性タイプで且つ実質的に同一の半導体長のトランジスタがその内部及び上方に形成され得る能動領域の一部分を模式的に示す上面図である。
【図２ｂ】図２ｂは例示的な実施形態に従い異なる歪レベル及びこれに伴う異なる駆動電流を獲得するように組み込み半導体合金を局所的に設ける種々の製造段階の間にける異なる駆動電流の２つのトランジスタを含む能動領域の一部分を模式的に示す断面図（その１）である。
【図２ｃ】図２ｃは例示的な実施形態に従い異なる歪レベル及びこれに伴う異なる駆動電流を獲得するように組み込み半導体合金を局所的に設ける種々の製造段階の間にける異なる駆動電流の２つのトランジスタを含む能動領域の一部分を模式的に示す断面図（その２）である。
【図２ｄ】図２ｄは例示的な実施形態に従い異なる歪レベル及びこれに伴う異なる駆動電流を獲得するように組み込み半導体合金を局所的に設ける種々の製造段階の間にける異なる駆動電流の２つのトランジスタを含む能動領域の一部分を模式的に示す断面図（その３）である。
【図２ｅ】図２ｅは例示的な実施形態に従い異なる歪レベル及びこれに伴う異なる駆動電流を獲得するように組み込み半導体合金を局所的に設ける種々の製造段階の間にける異なる駆動電流の２つのトランジスタを含む能動領域の一部分を模式的に示す断面図（その４）である。
【図２ｆ】図２ｆは更なる例示的な実施形態に従い同一の能動領域内の１つ以上の埋め込み半導体合金によって生成される異なる歪レベルの種々の変化に従う半導体デバイスを模式的に示す上面図（その１）である。
【図２ｇ】図２ｇは更なる例示的な実施形態に従い同一の能動領域内の１つ以上の埋め込み半導体合金によって生成される異なる歪レベルの種々の変化に従う半導体デバイスを模式的に示す上面図（その２）である。
【図２ｈ】図２ｈは更なる例示的な実施形態に従い同一の能動領域内の１つ以上の埋め込み半導体合金によって生成される異なる歪レベルの種々の変化に従う半導体デバイスを模式的に示す上面図（その３）である。
【図２ｉ】図２ｉは更なる例示的実施形態に従い埋め込み半導体合金及び付随する歪緩和によって異なる歪レベルが局所的な方法で達成され得る半導体デバイスを模式的に示す断面図である。
【図２ｊ】図２ｊは更なる例示的な実施形態に従い２つより多いトランジスタを共通の能動領域の内部及び上方に設けることができそれにより局所的に設けられる埋め込み半導体合金に基いて少なくとも２つの異なるトランジスタタイプに対して異なる歪レベルをもたらすことができる半導体デバイスを模式的に示す上面図である。
【図２ｋ】図２ｋは更なる例示的な実施形態に従い同一の能動領域の内部及び上方に配置されるトランジスタの上方に形成される応力を与えられた誘電体材質の形態にある追加的な歪誘起メカニズムを備えた半導体デバイスを模式的に示す図である。
【発明を実施するための形態】
【００１５】
以下の詳細な説明と共に図面に示される実施形態を参照して本開示が説明されるが、以下の詳細な説明及び図面は本開示を特定の例示的に開示されている実施形態に限定することを意図するものではなく、むしろ説明されている例示的な実施形態は単に本開示の種々の側面を例証しているにすぎず、本開示の範囲は添付の特許請求の範囲によって画定されていることが理解されるべきである。
【００１６】
概して本開示は、局所的に限定される埋め込み半導体合金に基いて能動半導体領域内に局所的に異なる歪レベルを生成することによって、同一の能動領域内に形成される複数のトランジスタ要素の駆動電流能力を選択的に調節することができ、幾つかの例示的な側面においては、実質的に同一のトランジスタ幅を能動領域に対して用いることができ、それにより単純化された全体的なジオメトリを提供することができ、従って例えば概ね５０ｎｍ以下のゲート長のトランジスタを含む洗練された半導体デバイスのスタティックメモリ区域における歩留まりの低下を抑制することができる方法及び半導体に関連している。よく知られているように、半導体材質内の歪は、電荷キャリア移動度に顕著な影響を与え得るので、複数のトランジスタの全体的な駆動電流能力を設計するために、あるいは同一のトランジスタ構造を設計するために有利に用いられ得る。例えば、標準的な結晶構造を有する、即ち＜１１０＞結晶軸又は等価な軸に沿うトランジスタ長を伴う＜１００＞表面方位を有するシリコンベースの結晶性能動領域においては、トランジスタ長の方向に沿った単軸性引張り歪成分の生成は、電子移動度の顕著な増大をもたらし得るので、ｎチャネルトランジスタの駆動電流の増大が可能になる。一方、トランジスタ長の方向に沿った単軸性圧縮歪成分は、ホールの移動度を増大させ得ると共に電子移動度を低下させ得るので、ｎチャネルトランジスタの駆動電流能力の低減あるいはｐチャネルトランジスタの駆動電流の増加を可能にする。従って、対応する複数のトランジスタ要素のチャネル領域内に局所的にそれぞれの歪状態をもたらすことによって、例えばトランジスタ幅及び長さに関して実質的に同一の又は類似のトランジスタ構造に対して駆動電流能力の有意な調節(significant modulation)を達成することができる。その結果、前述したように、例えばスタティックＲＡＭセルにおいて低減された複雑さを伴う能動区域の全体的な幾何学的構造を用いることができる一方で、十分に確立された選択的エピタキシャル成長技術に基き局所的に限定される方法で考慮中のアクティブ領域内に形成することができる埋め込み半導体合金に基いて、駆動電流能力の比を調節するための効果的な戦略を提供することができる。このように、対応するトランジスタ幅寸法の明白な変化を含む従来のＲＡＭセルにおいて典型的に観察されるであろうような歩留まり低下をもたらす蓋然性を低くすることができる。
【００１７】
５０ｎｍ以下のゲート長を有するトランジスタ要素を含む半導体デバイスにおいては、変化する幅寸法を有する能動領域内に形成されるトランジスタ要素に対して明白な歩留まり低下が観察されることがあるので、ここに開示される原理はそのような半導体デバイスに有利に適用され得ることが理解されるべきである。しかし、本開示は対応する臨界的寸法にかかわらずどのようなデバイスアーキテクチャにも適用することができ、従って、添付の特許請求の範囲又は明細書に具体的に記載される限定を除き、本開示は特定のトランジスタ寸法に限定されるものと解釈されるべきではない。
【００１８】
以下、図２ａ〜２ｋを参照して更なる例示的な実施形態をより詳細に説明し、適切である場合には図１ａ〜１ｃも参照することがある。
【００１９】
図２ａは半導体デバイス２５０の上面図を模式的に示しており、１つの例示的な実施形態においては、半導体デバイス２５０は、少なくとも幾つかのデバイス区域で同一の伝導性タイプの複数のトランジスタ要素が単一の能動半導体領域の内部及び上方に形成されることになる集積回路の一部分を代表してよい。１つの実施形態では、半導体デバイス２５０は、図１ａを参照しても説明したような電気的な構成を有するスタティックＲＡＭセルの一部分を代表してよい。半導体デバイス２５０は基板（図示せず）を備えていてよく、基板の上方には半導体層（図示せず）が形成され、半導体層内においては、二酸化シリコン、窒化シリコン等の任意の適切な絶縁材質から構成され得る分離構造２０４が能動半導体領域２０３を画定してよい。既に示したように、能動領域は、同一の伝導性タイプの２つ以上のトランジスタ要素がその内部及び上方に形成されることになる、中間分離構造を伴わない連続的な半導体領域として理解することができる。図示されるように、能動領域２０３は第１のトランジスタ２００ａ及び第２のトランジスタ２００ｂの構成部分を備えていてよく、第１のトランジスタ２００ａ及び第２のトランジスタ２００ｂは、ｎチャネルトランジスタ又はｐチャネルトランジスタのような同一の伝導性タイプのトランジスタを代表してよいが、デバイス２５０の全体的な構成によって要求されるような異なる駆動電流能力を有していてよい。１つの例示的な実施形態では、第１のトランジスタ２００ａはスタティックＲＡＭセルのパストランジスタを代表してよい一方、第２のトランジスタ２００ｂは、共通の能動領域２０３を介してパストランジスタ２００ａに接続されるプルダウントランジスタを代表してよい。１つの例示的な実施形態では、能動領域２０３は、第１のトランジスタ２００ａ及び第２のトランジスタ２００ｂに対して実質的に同一の幅寸法２０３ａを有していてよい。つまり、幅２０３ａは、任意のプロセス変動を除外して第１及び第２のトランジスタ２００ａ、２００ｂに対して同じであってよい。他の例示的な実施形態においては、幅２０３ａはトランジスタ２００ａ、２００ｂに対して異なっていてもよいが、例えばプルダウントランジスタ及びパストランジスタに対して大きく異なるトランジスタ幅を設けることによって駆動電流能力の明白な違いが達成される従来のスタティックＲＡＭセルの図１ｂに示されるようには明白でなくてよい。ここに開示される原理によると、能動領域２０３の洗練されていない形状(geometry)と局所的に設けられた埋め込み半導体合金との組み合わせが、望ましい異なる駆動電流能力をもたらし得るように、前述したように埋め込み半導体合金に基いて能動領域２０３内に異なる歪レベルを生成することによって、トランジスタ２００ａ、２００ｂの間での駆動電流能力の顕著な違いを得ることができるので、トランジスタ幅２０３ａの対応する変化が望ましい場合には、その変化は明白でない程度にもたらされてよい。
【００２０】
図２ａに示される例示的な実施形態においては、第１及び第２のトランジスタ２００ａ、２００ｂを収容している能動領域２０３の一部分は実質的に長方形の構造を有していてよく、それにより、高い全体的なプロセス均一性が達成され得るように、リソグラフィ、エッチング及び他のプロセスの間に効率的なプロセス条件をもたらすことができるので、概ね５０ｎｍ以下の臨界的寸法の半導体デバイスが考慮されているとしても、歩留まりの低下を抑えることができる。図示される実施形態においては、トランジスタ２００ａ、２００ｂの各々は、幾つかの実施形態では５０ｎｍ以下の長さ２０６ｌを有するゲート電極２０６を備えていてよく、ここでは、例えば長さ２０６ｌはプロセス変動を除いてトランジスタの各々に対して実質的に等しくてよい。また、第１のトランジスタ２００ａに対応する能動領域２０３の一部分は符号２２０ａで示される第１の内部歪レベルを有していてよい一方、第２のトランジスタ２００ｂに対応する領域２０３の一部分は、歪の種類及び／又は歪の大きさにおいてレベル２２０ａとは異なる第２の内部歪レベル２２０ｂを有していてよく、ここでは、歪レベル２２０ａ、２２０ｂは、少なくとも１つの埋め込まれた半導体合金、例えばシリコン／ゲルマニウム、シリコン／炭素、シリコン／ゲルマニウム／錫、シリコン／錫、等を局所的に限定される方法で能動領域２０３内に設けることによって誘起され得る。即ち、歪レベル２２０ａ、２２０ｂは同一種類の歪、例えば引張り歪又は圧縮歪を示してよいが、その量は異なっていてよい一方で、他の場合には、歪の種類、即ち圧縮歪又は引張り歪は、第１及び第２のトランジスタ２００ａ、２００ｂ内で異なっていてよく、望ましい場合には対応する異なる種類の歪の量もまた異なっていてよい。その結果、前述したように、少なくとも１つの埋め込まれた半導体合金に基いて能動領域２０３内に局所的に設けられる異なる歪レベル２２０ａ、２２０ｂは、対応するチャネル領域内において異なる電荷キャリア移動度をつくり出すことができ、それによりトランジスタ２００ａ、２００ｂに対する異なる駆動電流能力をもたらすことができる。
【００２１】
図２ｂは図２ａのＢ線に沿ったデバイス２５０の断面図を模式的に示している。図示されるように、デバイス２５０は、半導体層２０２がその上方に形成されてよい基板２０１を備えており、半導体層２０２内には分離構造２０４（図２ａ参照）のような分離構造（図２ｂには図示せず）によって能動領域２０３が画定されてよい。基板２０１は半導体層２０２との組み合わせにおいてバルク構造を画定してよく、即ち半導体層２０２は基板２０１の結晶性半導体材質の上部を代表してよい。他の場合において基板２０１と半導体層２０２の間に埋め込み絶縁層（図示せず）が設けられるときには、ＳＯＩ構造がもたらされてよい。必要であれば、バルク構造及びＳＯＩ構造はデバイス２５０において異なるデバイス区域内に共通に設けられてよいことが理解されるべきである。また、図示される製造段階においては、トランジスタ２００ａ、２００ｂはそれぞれのゲート電極２０６を備えていてよく、これらゲート電極２０６はゲート絶縁層２０８によってそれぞれのチャネル領域２０９から分離されている。更に、例えば第１のトランジスタ２００ａのゲート電極２０６に隣接してキャビティ２０３ｃを形成するためのエッチングプロセスの間にゲート電極２０６を保護するように、ゲート電極２０６は窒化シリコン、二酸化シリコン等のような誘電体材質によって密閉されてよい。この目的のために、第１のトランジスタ２００ａはキャップ層２０５と組み合わされたスペーサ要素２０７を備えていてよい。一方、第２のトランジスタ２００ｂ及び、能動領域２０３の対応する部分は、スペーサ層２０７ａによって覆われてよい。従って、キャビティ２０３ｃを形成するための対応するエッチングプロセスの間における能動領域２０３の被覆の程度、従って保護される区域をスペーサ層２０７ａによって調節することができる。同様に、符号２０７ｗで示されるスペーサ２０７の適切な幅を選択することによって、第１のトランジスタ２００ａの隣接チャネル領域２０９を介したキャビティ２０３ｃ間の横方向の距離を調節することができ、この場合、等方性エッチング挙動の程度等のような対応するエッチング特性も考慮されてよい。同様に、第１のトランジスタ２００ａに対して確立されるべき望ましい歪レベルに従って、深さ２０３ｄが選択されてよい。
【００２２】
半導体デバイス２５０を形成するための典型的なプロセスフローは以下のプロセスを備えていてよい。先ず、デバイス１５０を参照して上述したのと同様に、フォトリソグラフィ、エッチング、堆積、及び平坦化の技術に基いて完成され得る分離構造２０４（図２ａ参照）を形成することによって、能動領域２０３を画定することができるが、後の製造段階におけるプロセス関連の不均一性が抑制され得るように、能動領域２０３の幾何学的構造は従来のデバイスと比較して低減された複雑さで設けられてよい。その後、前述したように適切な基本的ドーパント濃度が確立されてよく、そしてゲート絶縁層２０８及びゲート電極２０６が十分に確立されたプロセス技術に従って形成されてよい。ゲート電極２０６の形成の間、キャップ層２０５もまた例えば窒化シリコン材質の形態で設けられてよい。その後、例えば熱的に活性化されたＣＶＤ（化学的気相堆積）によってスペーサ層２０７ａが所望の厚みで堆積させられてよく、所望の厚みはスペーサ２０７の幅２０７ｗに実質的に一致していてよい。次いで、スペーサ層２０７ａがフォトリソグラフィ及び異方性エッチングの技術によってパターニングされてよく、それにより図示されるような層２０７ａ及びスペーサ要素２０７を設けることができる。その後、層２０７ａをパターニングするために用いられた対応するレジストマスクは、キャビティ２０３ｃを生成するための更なるエッチングプロセスを実行するときに除去されてよく又は除去されなくてもよく、ここでパラメータ２０７ｗ及び２０３ｄは、溝２０３ｃ内に形成されるべき半導体合金によって誘起される特定の望ましい歪レベルに関して調節されてよい。対応するキャビティ２０３ｃが速度臨界デバイス区域等の他のデバイス区域内にも形成されるべきである場合には、共通の製造シーケンスが用いられてよく、この場合、トランジスタ２００ａ及び当該速度臨界デバイスの要求を満たすように、対応するパラメータ２０７ｗ及び２０３ｄは適切に目標を設定されてよいことが理解されるべきである。
【００２３】
図２ｃは更に進んだ製造段階における半導体デバイス２５０を模式的に示しており、その製造段階においては、十分に確立された堆積レシピに基いて選択的エピタキシャル成長プロセス２１０が実行されてよく、それにより半導体合金２１１を溝２０３ｃ内に形成することができる。例えば、トランジスタ２００ａが、前述したようにメモリセルのプルダウントランジスタを代表してよいトランジスタ２００ｂと比べて低い駆動電流能力を必要とするパストランジスタを代表する場合には、埋め込まれた半導体合金２１１は、チャネル領域２０９内の電荷キャリア移動度を減少させる歪成分をチャネル領域２０９内に誘起する任意の適切な材質組成によってもたらされてよい。例えば、トランジスタ２００ａ、２００ｂがｎチャネルトランジスタを代表する場合には、半導体合金２１１はシリコン／ゲルマニウム合金、シリコン／錫合金、シリコン／ゲルマニウム／錫合金等の形態で設けられてよく、これらはシリコンと比較して大きな固有格子定数を有しているので圧縮歪状態で成長し、従ってトランジスタ２００ａ内には単軸性圧縮歪成分がもたらされ得る。他の場合において、トランジスタ２００ａがトランジスタ２００ｂに比べて大きな駆動能力を必要とするであろうときには、トランジスタ２００ａ、２００ｂがｎチャネルトランジスタを代表することを前提として、材質２１１は例えば引張り歪成分をもたらすシリコン／炭素材質の形態で設けられてよい。一方、ｐチャネルトランジスタが考慮されている場合には、上述した材質組成は上述した状況に対して逆に提供されてよい。
【００２４】
図２ｄは更なる例示的な実施形態に従う半導体デバイス２５０を模式的に示しており、その実施形態においては、第２の埋め込み半導体合金２１１ｂが第２のトランジスタ２００ｂの近傍に空間的に限定される方法で配置されてよく、それによりトランジスタ２００ｂの隣接チャネル領域２０９内に適切な種類の歪を誘起することができる。この目的のために、適切なマスク又はスペーサ層２１２ａが第１のトランジスタ２００ａ及び、能動領域２０３の対応する部分を覆ってよい一方で、スペーサ要素２１２がキャップ層２０５と組み合わされて第２のトランジスタ２００ｂのゲート電極２０６を保護してよい。従って、対応するキャビティが第２のトランジスタ２００ｂのための能動領域２０３内にエッチングされてよく、その後に、埋め込み半導体合金２１１ｂを形成するためにそれぞれの選択的エピタキシャル成長プロセスが、十分に確立された堆積技術に基いて実行されてよい。例えば、合金２１１ｂは、電荷キャリア移動度を高めるようにトランジスタ２００ｂ内に歪を誘起することができ、このことは、ｎチャネルトランジスタが考慮されている場合には、シリコン／炭素合金に基いて達成され得る。このように、２つの異なる埋め込み半導体合金２１１ａ、２１１ｂに基いて、第１のトランジスタ２００ａ及び第２のトランジスタ２００ｂに対する歪レベルの更に大きな差を達成することができる。
【００２５】
図２ｅは更なる例示的な実施形態に従う半導体デバイス２５０を模式的に示しており、その実施形態においては、半導体合金２１１ｂのような埋め込み半導体合金が第２のトランジスタ２００ｂの近傍に空間的に限定される方法で形成されてよい一方で、第１のトランジスタ２００ａは埋め込み半導体合金を受け入れていなくてよく、それにより歪誘起メカニズムを実質的に第２のトランジスタ２００ｂに限定することができる。
【００２６】
図２ｆはデバイス２５０の上面図を模式的に示しており、ここでは第１のトランジスタ２００ａが埋め込み半導体合金２１１ａ（図２ｃ参照）を備えていてよく、それにより、第２のトランジスタ２００ｂにほとんど影響を及ぼすことなしに、トランジスタ２００ａに実質的に限定される圧縮歪レベルをもたらすことができる。便宜上、第２のトランジスタ２００ｂに対応する能動領域２０３における局所的な歪レベルは「中立(neutral)」として示されてよいが、埋め込み半導体合金２１１ａのある程度の影響がそれでもなお第２のトランジスタ２００ｂに及んでいる可能性があることが理解されるべきである。このように、トランジスタ２００ａ、２００ｂがそれぞれパストランジスタ及びプルダウントランジスタを代表する場合にスタティックＲＡＭセルに要求されるであろうように、ｎチャネルトランジスタに対しては、材質２１１ａの圧縮歪成分が第１のトランジスタ２００ａの駆動電流能力を低下させ得る一方で、第２のトランジスタ２００ｂに対しては望ましい適度に高い駆動電流能力を実質的に維持することができる。
【００２７】
図２ｇは図２ｄを参照して説明した実施形態と同様な更なる例示的な実施形態に従う半導体デバイス２５０を模式的に示している。即ち、第１のトランジスタ２００ａは例えば圧縮歪をもたらす局所的に限定された埋め込み半導体合金２１１ａを備えていてよい一方で、第２のトランジスタ２００ｂは空間的に限定される方法で半導体合金２１１ｂを備えていてよく、それにより引張り歪成分がもたらされ得る。従って、ｎチャネルトランジスタに対しては、トランジスタ２００ａは低減された駆動電流を有することができる一方で、引張り歪は第２のトランジスタ２００ｂの駆動電流を増加させることができるので、トランジスタ２００ａ、２００ｂの全体的な駆動電流能力における更に明白な差がもたらされ得る。
【００２８】
図２ｈは図２ｅにも示される実施形態に従う半導体デバイス２５０の上面図を模式的に示している。従って、第２のトランジスタ２００ｂは埋め込み半導体合金２１１ｂを備えていてよい一方で、第１のトランジスタ２００ａは実質的に「中立」であってよく、「中立」は既に定義された意味において理解されるべきである。
【００２９】
結果として、少なくとも１つの埋め込み半導体合金を局所的に限定される方法で設けることによって、能動領域２０３のような連続的な能動領域内での駆動電流能力の効果的な「パターニング」を達成することができ、これにより、例えばスタティックＲＡＭセル等において能動領域２０３の単純化された幾何学的構造を用いる可能性を提供することができる。能動領域２０３内における駆動電流能力のｐチャネルトランジスタに対する対応する調節は、例えば、駆動電流能力の増大を必要とするトランジスタ内に圧縮歪誘起半導体合金を設けること及び／又は駆動電流能力の低減を必要とするトランジスタ内に引張り歪誘起半導体合金を設けることによって達成され得ることが理解されるべきである。
【００３０】
図２ｉは更なる例示的な実施形態に従う半導体デバイス２５０を模式的に示しており、その実施形態においては、合金２１１ａのような埋め込み半導体合金がそれほど顕著ではない程度の局所的な限定で形成されてよく、例えば合金２１１ａがトランジスタ２００ａ、２００ｂのような２つ以上のトランジスタの近傍に形成されてよく、ここでは緩和注入プロセス２１３によって種々の歪レベルの局所的なパターニングが達成され得る。この目的のために、図２ｂ及び２ｃを参照して前述したようなプロセスシーケンスが用いられてよいが、対応するキャビティは両トランジスタ２００ａ、２００ｂに対して共通に形成されてよい。その後、選択的エピタキシャル成長プロセスが両トランジスタに対して実行されてよく、それにより半導体合金２１１ａをもたらすことができる。エッチングプロセスの間及び後続の選択的エピタキシャル成長プロセスの間におけるプロセス均一性は、能動領域２０３内のより均一な表面トポロジによって高められ得ることが理解されるべきである。その後、レジストマスク２１４が十分に確立されたリソグラフィ技術に基いて形成されてよく、ここでは、半導体合金２１１ａによって誘起される歪レベルが望ましくないであろう第２のトランジスタ２００ｂの近傍内の所望の部分がマスク２１４によって露出させられてよい。その後、例えばキセノン、シリコン等の不活性種に基いて注入プロセス２１３が実行されてよく、それにより、本来備わっている歪レベルの対応する減少をもたらし得る重大な結晶損傷が生成されてよい。従って、第２のトランジスタ２００ｂのチャネル領域２０９内の電荷キャリア移動度は、半導体合金２１１ａによって実質的に影響を受けないままであり得ることに加えて、トランジスタ２００ｂのドレイン及びソース区域内における合金２１１ａの修正された電気的特性が高い駆動電流能力をもたらすことができ、高い駆動電流能力はまた対応する駆動電流の明白な差にも貢献することができる。そして、レジストマスク２１４の除去の後、例えば半導体デバイス１５０を参照しても説明したようにドレイン及びソース領域を形成することによって、更なる処理が継続されてよい。
【００３１】
例えば、緩和された半導体合金２１１ｂを第１のトランジスタ２００ａに隣接して得るために第１のトランジスタ２００ａがマスク２１４によって露出させられ得るように半導体合金２１１ｂが設けられてよい場合には、他のマスキングレジームが用いられてよいことが理解されるべきである。ｐチャネルトランジスタに関して、前述したのと同じ基準が適用される。即ち、単一の埋め込み半導体合金を設けた後でそれを局所的に緩和させる考え方は、全体的なプロセス及びデバイスの要求に応じてｐチャネルトランジスタ及びｎチャネルトランジスタに適用されてよい。
【００３２】
図２ｊは典型的なメモリセルの一部分を代表してよい半導体デバイス２５０の上面図を模式的に示しており、そのメモリセルにおいては、能動領域２０３の内部及び上方に２つのパストランジスタ２００ａが極めて近接して、これらを横方向に包囲し得る２つのプルダウントランジスタ２００ｂと共に形成されていてよい。またこの構造においては、複数の駆動電流能力の効果的な適応が上述の原理に基いて達成されていてよい。例えば図示されるように、プルダウントランジスタ２００ｂと比較して低い駆動電流能力を必要とするパストランジスタ２００ａは、その内部に例えばシリコン／ゲルマニウム材質の形態にある埋め込み半導体合金２１１ａが既に形成されているものであってよく、それによりｎチャネルトランジスタが考慮されている場合に電荷キャリア移動度を低下させることができる。一方、プルダウントランジスタ２００ｂは材質２１１ａによって実質的に影響を受けていないであろうから、適度に高い駆動電流がもたらされ得る。しかし、能動領域２０３内における歪レベルの局所的なパターニングのための上述した任意のレジームはまた、図２ｊに示されるデバイス２５０にも適用され得ることが理解されるべきである。
【００３３】
図２ｋは更なる例示的な実施形態に従う半導体デバイス２５０を模式的に示しており、その実施形態においては、上述した歪誘起メカニズムに加えて少なくとも１つの更なる歪誘起メカニズムが設けられてよい。図示される実施形態では、トランジスタ２００ａ、２００ｂの少なくとも一方は、その上方に例えば窒化シリコン材質、窒素含有炭化シリコン等の形態にある応力誘起誘電体材質が形成されたものであってよい。例えばトランジスタ２００ａは、埋め込み半導体合金２１１ａに加えて圧縮的に応力を与えられた誘電体層２３０ａを備えていてよく、誘電体層２３０ａはトランジスタ２００ａ内における全体的な歪誘起メカニズムを強化することができる。他の例示的な実施形態においては、トランジスタ２００ｂは対応する応力誘起層２３０ｂを備えていてよく、応力誘起層２３０ｂは、層２３０ａと比較して異なる種類又は大きさの応力レベルを有していてよい実質的に応力中立な層を代表してよい。従って層２３０ａ、２３０ｂは、電流駆動能力における望ましい差を得るために広範なプロセス余裕を提供することができる。例えば、歪誘起材質２１１ａの深さ、その組成、即ち周囲の材質に対する格子不整合の程度、対応するチャネル領域からのその横方向の距離等のような歪誘起パラメータが、他のデバイス領域内のトランジスタ要素の要求に適合するように選択される必要があるであろう場合には、層２３０ａ、２３０ｂは、駆動電流能力における全体的な差を調節するための更なるパラメータを提供することができる。
【００３４】
誘電体層２３０ａ、２３０ｂはプラズマ支援ＣＶＤ技術を含む十分に確立されたプロセス技術に基いて形成することができ、そのプロセス技術においては、適切な堆積パラメータを選択することによって、窒化シリコン、窒素含有炭化シリコン等の材質を種々の応力レベル及び応力の種類で堆積させることができる。また、層２３０ａ、２３０ｂの一方又は両方の対応する内部応力状態が、他のデバイス区域内のこれらの層の応力特性とは独立したトランジスタ２００ａ、２００ｂに具体的に適合させられる必要があるであろう場合には、関連するマスキングレジームを伴うキセノン注入に基いて達成され得る１つ以上の応力緩和注入が実行されてよい。
【００３５】
結果として、本開示は、少なくとも１つの埋め込み半導体合金に基いて得られる局所的に適合させられた歪レベルに基き、同一の能動領域の内部及び上方に形成される複数のトランジスタの駆動電流能力を調節することができ、それにより、低減された複雑さの全体的なトランジスタ構造が得られる一方で、駆動電流能力の顕著な差をもたらすことができる方法及び半導体デバイスを提供する。幾つかの例示的な実施形態においては、スタティックＲＡＭセルのプルダウントランジスタ及びパストランジスタに対して異なるように局所的に作用し得る少なくとも１つの埋め込み半導体合金によってもたらされる歪誘起メカニズムに基いて、異なる駆動電流を効果的に調節することができるので、これらのトランジスタ要素のトランジスタ幅の明白な変化を必要とすることなしに、これらのトランジスタを共通の能動領域内に形成することができる。例えば、１つ以上のパストランジスタ及び１つ以上のプルダウントランジスタの共通の能動半導体領域のために、実質的に長方形の構造を用いることができるので、リソグラフィ及びエッチングのプロセスの間における強化された状態を提供することができる。
【００３６】
本開示の更なる修正及び変更は、この明細書を考慮することによって当業者には明白になろう。従って、この明細書は、例示的なものとしてのみ解釈されるべきであり、またここに開示される原理を実施する一般的な手法を当業者に教示することを目的としている。ここに示されまた説明される形態は目下のところ望ましい実施形態として解釈されるべきことが理解されるべきである。
【特許請求の範囲】
【請求項１】
半導体デバイスの基板の上方に形成される能動領域の内部及び上方に第１の伝導性タイプを有する第１のトランジスタを形成することと、
前記能動領域の内部及び上方に前記第１の伝導性タイプを有する第２のトランジスタを形成することと、
前記第１のトランジスタの第１のチャネル領域及び前記第２のトランジスタの第２のチャネル領域に異なる歪レベルを誘起するように前記第１及び第２のトランジスタの少なくとも一方の内部に第１の埋め込み半導体合金及び第２の埋め込み半導体合金の少なくとも一方を設けることによって前記第１及び第２のトランジスタの駆動電流能力の比を調節することとを備えた方法。
【請求項２】
前記第１及び第２のトランジスタの駆動電流能力の比を調節することは、前記第１の埋め込み半導体合金を前記第１のトランジスタ内に設けることを備えており、
前記第１の埋め込み半導体合金は前記第１のチャネル領域における電荷キャリア移動度を減少させる、請求項１の方法。
【請求項３】
前記第１の埋め込み半導体合金はシリコン、ゲルマニウム及び錫の少なくとも１つを備えている、請求項２の方法。
【請求項４】
前記第１及び第２のトランジスタは実質的に同一のトランジスタ幅を有している、請求項１の方法。
【請求項５】
前記第２のトランジスタ内に第２の埋め込み半導体合金を設けることを更に備え、
前記第２の埋め込み半導体合金は前記第２のトランジスタの前記第２のチャネル領域内の電荷キャリア移動度を増大させる、請求項２の方法。
【請求項６】
前記第２の半導体合金は炭素を備えている、請求項５の方法。
【請求項７】
前記第１及び第２のトランジスタの駆動電流能力の比を調節することは前記第２の半導体合金を前記第２のチャネル領域内に設けることを備えており、
前記第２の埋め込み半導体合金は前記第２のチャネル領域内の電荷キャリア移動度を増大させる、請求項１の方法。
【請求項８】
前記第２の埋め込み半導体合金は前記能動領域内の唯一の埋め込み半導体合金である、請求項７の方法。
【請求項９】
前記第１の埋め込み半導体合金は前記能動領域内の唯一の埋め込み半導体合金である、請求項２の方法。
【請求項１０】
第１の埋め込み半導体合金及び第２の埋め込み半導体合金の少なくとも一方を設けることは、前記第１及び第２のトランジスタの少なくとも一方のドレイン及びソース区域内にキャビティを形成することと、前記キャビティを前記第１及び第２の埋め込み半導体合金の少なくとも一方で充填することとを備えている、請求項１の方法。
【請求項１１】
前記第１及び第２のチャネル領域内の異なる歪レベルを調節することは、前記キャビティのサイズ、前記第１及び第２のチャネル領域に対する前記キャビティの距離、並びに第１の埋め込み半導体合金及び第２の埋め込み半導体合金の前記少なくとも一方の組成の少なくとも１つを調節することを備えている、請求項１０の方法。
【請求項１２】
前記第１及び第２の埋め込み半導体合金の一方は前記第１及び第２のトランジスタ内に形成され、
前記方法は前記第１及び第２のトランジスタの一方における前記第１及び第２の埋め込み半導体合金の前記一方を緩和させることを更に備えている、請求項１の方法。
【請求項１３】
前記第１及び第２のトランジスタの少なくとも一方の上方に歪誘起誘電体層を形成することを更に備えた、請求項１の方法。
【請求項１４】
圧縮歪誘起誘電体層が前記第１のトランジスタの上方に選択的に形成され且つ前記第１の埋め込み半導体合金は圧縮歪を誘起するように前記第１のトランジスタ内に形成される、請求項１３の方法。
【請求項１５】
引張り歪誘起誘電体層が前記第２のトランジスタの上方に選択的に形成される、請求項１４の方法。
【請求項１６】
半導体デバイスの半導体層内に実質的に一定の幅を有する能動領域を形成することと、
第１のチャネル領域を画定するように前記能動領域の上方に第１のゲート電極構造を形成することと、
第２のチャネル領域を画定するように前記能動領域の上方に第２のゲート電極構造を形成することと、
前記第１及び第２のチャネル領域内に異なる歪レベルを誘起するように前記能動領域内に埋め込み半導体合金を形成することとを備えた方法。
【請求項１７】
前記埋め込み半導体合金を形成することは前記第２のチャネル領域内の減少させられた圧縮歪レベルを維持しつつ前記第１のチャネル領域内に圧縮歪を誘起するように前記第１のゲート電極構造に隣接して圧縮歪誘起半導体合金を選択的に形成することを備えている、請求項１６の方法。
【請求項１８】
前記埋め込み半導体合金を形成することは前記第１のチャネル領域内の減少させられた引張り歪レベルを維持しつつ前記第２のチャネル領域内に引張り歪を誘起するように前記第２のゲート電極構造に隣接して引張り歪誘起半導体合金を選択的に形成することを備えている、請求項１６の方法。
【請求項１９】
前記埋め込み半導体合金を形成することは、前記第１のチャネル領域内に圧縮歪を誘起するように前記第１のゲート電極構造に隣接して圧縮歪誘起半導体合金を選択的に形成することと、前記第２のチャネル領域内に引張り歪を誘起するように前記第２のゲート電極構造に隣接して引張り歪誘起半導体合金を選択的に形成することとを備えている、請求項１６の方法。
【請求項２０】
前記能動領域の上方に１つ以上の更なるゲート電極構造を形成することを更に備えている、請求項１６の方法。
【請求項２１】
基板の上方に形成される能動半導体領域と、
前記能動半導体領域の内部及び上方に形成される第１のトランジスタと、
前記能動半導体領域の内部及び上方に形成される第２のトランジスタとを備えた半導体デバイスであって、
前記第１のトランジスタは第１の歪レベルを有する第１のチャネル領域を備えており、
前記第２のトランジスタは前記第１の歪レベルとは異なる第２の歪レベルを有する第２のチャネル領域を備えており、
前記第１及び第２の歪レベルの少なくとも一方は前記能動半導体領域内に局所的に埋め込まれる歪誘起半導体合金によって影響を受ける半導体デバイス。
【請求項２２】
前記第１及び第２のトランジスタのトランジスタ幅は実質的に同一である、請求項２１の半導体デバイス。
【請求項２３】
第１の種類の歪を前記第１のチャネル領域内に誘起する一方で前記第１の種類の歪を前記第２のチャネル領域内により明白でないように誘起するように前記歪誘起半導体合金が空間的に前記第１のトランジスタに限定されている、請求項２１の半導体デバイス。
【請求項２４】
第２の種類の歪を前記第２のチャネル領域内に誘起する一方で前記第２の種類の歪を前記第１のチャネル領域内により明白でないように誘起するように前記歪誘起半導体合金が空間的に前記第２のトランジスタに限定されており、前記第２の種類の歪は前記第１の種類の歪と異なる、請求項２２の半導体デバイス。
【請求項２５】
前記第１及び第２のトランジスタはメモリセルのトランジスタを代表し、前記第１のトランジスタは前記第２のトランジスタの第２の駆動電流能力より小さい第１の駆動電流能力を有している、請求項２１の半導体デバイス。
【請求項２６】
前記能動領域は１つ以上の更なるトランジスタを備えている、請求項２５の半導体デバイス。
【請求項２７】
前記１つ以上の更なるトランジスタの１つ目は前記第１のトランジスタと同一の構造を有しており、前記１つ以上の更なるトランジスタの２つ目は前記第２のトランジスタと同一の構造を有している、請求項２６の半導体デバイス。
【請求項１】
半導体デバイスの基板の上方に形成される能動領域の内部及び上方に第１の伝導性タイプを有する第１のトランジスタを形成することと、
前記能動領域の内部及び上方に前記第１の伝導性タイプを有する第２のトランジスタを形成することと、
前記第１のトランジスタの第１のチャネル領域及び前記第２のトランジスタの第２のチャネル領域に異なる歪レベルを誘起するように前記第１及び第２のトランジスタの少なくとも一方の内部に第１の埋め込み半導体合金及び第２の埋め込み半導体合金の少なくとも一方を設けることによって前記第１及び第２のトランジスタの駆動電流能力の比を調節することとを備えた方法。
【請求項２】
前記第１及び第２のトランジスタの駆動電流能力の比を調節することは、前記第１の埋め込み半導体合金を前記第１のトランジスタ内に設けることを備えており、
前記第１の埋め込み半導体合金は前記第１のチャネル領域における電荷キャリア移動度を減少させる、請求項１の方法。
【請求項３】
前記第１の埋め込み半導体合金はシリコン、ゲルマニウム及び錫の少なくとも１つを備えている、請求項２の方法。
【請求項４】
前記第１及び第２のトランジスタは実質的に同一のトランジスタ幅を有している、請求項１の方法。
【請求項５】
前記第２のトランジスタ内に第２の埋め込み半導体合金を設けることを更に備え、
前記第２の埋め込み半導体合金は前記第２のトランジスタの前記第２のチャネル領域内の電荷キャリア移動度を増大させる、請求項２の方法。
【請求項６】
前記第２の半導体合金は炭素を備えている、請求項５の方法。
【請求項７】
前記第１及び第２のトランジスタの駆動電流能力の比を調節することは前記第２の半導体合金を前記第２のチャネル領域内に設けることを備えており、
前記第２の埋め込み半導体合金は前記第２のチャネル領域内の電荷キャリア移動度を増大させる、請求項１の方法。
【請求項８】
前記第２の埋め込み半導体合金は前記能動領域内の唯一の埋め込み半導体合金である、請求項７の方法。
【請求項９】
前記第１の埋め込み半導体合金は前記能動領域内の唯一の埋め込み半導体合金である、請求項２の方法。
【請求項１０】
第１の埋め込み半導体合金及び第２の埋め込み半導体合金の少なくとも一方を設けることは、前記第１及び第２のトランジスタの少なくとも一方のドレイン及びソース区域内にキャビティを形成することと、前記キャビティを前記第１及び第２の埋め込み半導体合金の少なくとも一方で充填することとを備えている、請求項１の方法。
【請求項１１】
前記第１及び第２のチャネル領域内の異なる歪レベルを調節することは、前記キャビティのサイズ、前記第１及び第２のチャネル領域に対する前記キャビティの距離、並びに第１の埋め込み半導体合金及び第２の埋め込み半導体合金の前記少なくとも一方の組成の少なくとも１つを調節することを備えている、請求項１０の方法。
【請求項１２】
前記第１及び第２の埋め込み半導体合金の一方は前記第１及び第２のトランジスタ内に形成され、
前記方法は前記第１及び第２のトランジスタの一方における前記第１及び第２の埋め込み半導体合金の前記一方を緩和させることを更に備えている、請求項１の方法。
【請求項１３】
前記第１及び第２のトランジスタの少なくとも一方の上方に歪誘起誘電体層を形成することを更に備えた、請求項１の方法。
【請求項１４】
圧縮歪誘起誘電体層が前記第１のトランジスタの上方に選択的に形成され且つ前記第１の埋め込み半導体合金は圧縮歪を誘起するように前記第１のトランジスタ内に形成される、請求項１３の方法。
【請求項１５】
引張り歪誘起誘電体層が前記第２のトランジスタの上方に選択的に形成される、請求項１４の方法。
【請求項１６】
半導体デバイスの半導体層内に実質的に一定の幅を有する能動領域を形成することと、
第１のチャネル領域を画定するように前記能動領域の上方に第１のゲート電極構造を形成することと、
第２のチャネル領域を画定するように前記能動領域の上方に第２のゲート電極構造を形成することと、
前記第１及び第２のチャネル領域内に異なる歪レベルを誘起するように前記能動領域内に埋め込み半導体合金を形成することとを備えた方法。
【請求項１７】
前記埋め込み半導体合金を形成することは前記第２のチャネル領域内の減少させられた圧縮歪レベルを維持しつつ前記第１のチャネル領域内に圧縮歪を誘起するように前記第１のゲート電極構造に隣接して圧縮歪誘起半導体合金を選択的に形成することを備えている、請求項１６の方法。
【請求項１８】
前記埋め込み半導体合金を形成することは前記第１のチャネル領域内の減少させられた引張り歪レベルを維持しつつ前記第２のチャネル領域内に引張り歪を誘起するように前記第２のゲート電極構造に隣接して引張り歪誘起半導体合金を選択的に形成することを備えている、請求項１６の方法。
【請求項１９】
前記埋め込み半導体合金を形成することは、前記第１のチャネル領域内に圧縮歪を誘起するように前記第１のゲート電極構造に隣接して圧縮歪誘起半導体合金を選択的に形成することと、前記第２のチャネル領域内に引張り歪を誘起するように前記第２のゲート電極構造に隣接して引張り歪誘起半導体合金を選択的に形成することとを備えている、請求項１６の方法。
【請求項２０】
前記能動領域の上方に１つ以上の更なるゲート電極構造を形成することを更に備えている、請求項１６の方法。
【請求項２１】
基板の上方に形成される能動半導体領域と、
前記能動半導体領域の内部及び上方に形成される第１のトランジスタと、
前記能動半導体領域の内部及び上方に形成される第２のトランジスタとを備えた半導体デバイスであって、
前記第１のトランジスタは第１の歪レベルを有する第１のチャネル領域を備えており、
前記第２のトランジスタは前記第１の歪レベルとは異なる第２の歪レベルを有する第２のチャネル領域を備えており、
前記第１及び第２の歪レベルの少なくとも一方は前記能動半導体領域内に局所的に埋め込まれる歪誘起半導体合金によって影響を受ける半導体デバイス。
【請求項２２】
前記第１及び第２のトランジスタのトランジスタ幅は実質的に同一である、請求項２１の半導体デバイス。
【請求項２３】
第１の種類の歪を前記第１のチャネル領域内に誘起する一方で前記第１の種類の歪を前記第２のチャネル領域内により明白でないように誘起するように前記歪誘起半導体合金が空間的に前記第１のトランジスタに限定されている、請求項２１の半導体デバイス。
【請求項２４】
第２の種類の歪を前記第２のチャネル領域内に誘起する一方で前記第２の種類の歪を前記第１のチャネル領域内により明白でないように誘起するように前記歪誘起半導体合金が空間的に前記第２のトランジスタに限定されており、前記第２の種類の歪は前記第１の種類の歪と異なる、請求項２２の半導体デバイス。
【請求項２５】
前記第１及び第２のトランジスタはメモリセルのトランジスタを代表し、前記第１のトランジスタは前記第２のトランジスタの第２の駆動電流能力より小さい第１の駆動電流能力を有している、請求項２１の半導体デバイス。
【請求項２６】
前記能動領域は１つ以上の更なるトランジスタを備えている、請求項２５の半導体デバイス。
【請求項２７】
前記１つ以上の更なるトランジスタの１つ目は前記第１のトランジスタと同一の構造を有しており、前記１つ以上の更なるトランジスタの２つ目は前記第２のトランジスタと同一の構造を有している、請求項２６の半導体デバイス。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図２ｅ】
【図２ｆ】
【図２ｇ】
【図２ｈ】
【図２ｉ】
【図２ｊ】
【図２ｋ】
【図１ｂ】
【図１ｃ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図２ｅ】
【図２ｆ】
【図２ｇ】
【図２ｈ】
【図２ｉ】
【図２ｊ】
【図２ｋ】
【公表番号】特表２０１２−５１０７１２（Ｐ２０１２−５１０７１２Ａ）
【公表日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願番号】特願２０１１−５２４２６１（Ｐ２０１１−５２４２６１）
【出願日】平成２１年８月２８日（２００９．８．２８）
【国際出願番号】ＰＣＴ／ＥＰ２００９／００６２５９
【国際公開番号】ＷＯ２０１０／０２２９７１
【国際公開日】平成２２年３月４日（２０１０．３．４）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願日】平成２１年８月２８日（２００９．８．２８）
【国際出願番号】ＰＣＴ／ＥＰ２００９／００６２５９
【国際公開番号】ＷＯ２０１０／０２２９７１
【国際公開日】平成２２年３月４日（２０１０．３．４）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
[ Back to top ]