半導体記憶装置
【課題】小型で動作信頼性の高い半導体記憶装置を提供することを目的とする。
【解決手段】第１、第２のインバータをクロスカップル接続させて形成されるインバータ対と、フロントゲートとバックゲートを有し前記バックゲートが前記第１のインバータの出力端子と前記第２のインバータの入力端子が接続する第１のノードに接続される第１のトランスファートランジスタと、前記フロントゲートと前記バックゲートを有し前記バックゲートが前記第２のインバータの出力端子と前記第１のインバータの入力端子が接続する第２のノードに接続される第２のトランスファートランジスタと、前記第２のノードにゲートが接続されるドライバトランジスタと、前記フロントゲートと前記バックゲートを有し前記バックゲートが前記第２のノードに接続され、電流経路の一端を前記ドライバトランジスタの電流経路一端に接続される読み出しトランジスタとを備える。
【解決手段】第１、第２のインバータをクロスカップル接続させて形成されるインバータ対と、フロントゲートとバックゲートを有し前記バックゲートが前記第１のインバータの出力端子と前記第２のインバータの入力端子が接続する第１のノードに接続される第１のトランスファートランジスタと、前記フロントゲートと前記バックゲートを有し前記バックゲートが前記第２のインバータの出力端子と前記第１のインバータの入力端子が接続する第２のノードに接続される第２のトランスファートランジスタと、前記第２のノードにゲートが接続されるドライバトランジスタと、前記フロントゲートと前記バックゲートを有し前記バックゲートが前記第２のノードに接続され、電流経路の一端を前記ドライバトランジスタの電流経路一端に接続される読み出しトランジスタとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にスタティックランダムアクセスメモリ（ＳＲＡＭ）に関するものである。
【背景技術】
【０００２】
近年、半導体記憶装置の集積度向上のためメモリセル等を形成するトランジスタのサイズが小型化されてきている。また、電源電圧の低下に伴いトランジスタの閾値電圧も低下している。これらにより、メモリセルを構成するトランジスタの閾値電圧のばらつきが、メモリセルの動作に大きな影響を与えるようになってきている。
【０００３】
特にＳＲＡＭは、メモリセルを構成するトランジスタの閾値電圧のばらつきにより、メモリセルのスタティックノイズマージン（以下ＳＮＭ）が低下してしまう。ＳＮＭが低いメモリセルは動作が不安定となるため、ノイズ等による微小電圧がビット線から印加されるとその微小電圧によりメモリセルに誤書き込みがされてしまう。そのため、選択されるメモリセルと同じワード線に接続されるメモリセル（以下非選択メモリセル）はデータ転送用のトランジスタ（以下トランスファートランジスタ）が導通するため、ＳＮＭが低いとビット線から転送されるノイズ等で不要な書き込みを起こしてしまっていた。
【０００４】
よって、従来から知られている構成で形成されるＳＲＡＭは、電源電圧の低下化、及びトランジスタのサイズの小型化に対して問題を抱えていた。
【０００５】
その対策として、トランスファートランジスタをＦｉｎＦＥＴで形成し、ゲートをフロントゲートとバックゲートに分け、バックゲートをそれぞれメモリセルの記憶ノードに接続させる方法（非特許文献１）がある。ここで、ＦｉｎＦＥＴとは、チャネル部が半導体基板の絶縁層上に形成され、そのチャネル部の上面及び左右面を絶縁膜を介してゲート電極で挟まれた構造のものである。チャネル部を絶縁膜で覆い、且つチャネル部の複数の面をゲートで制御するため、オフ時のリーク電流を削減することができる。
【０００６】
この方法であると、どちらか一方のトランスファーゲートのバックゲートは“Ｌ”のデータを記憶したノードと接続されているため、バックゲートが“Ｌ”レベルとなる。バックゲートが“Ｌ”レベルになるとトランジスタの閾値電圧が高くなる。これによって、非選択メモリセルのトランスファートランジスタは閾値電圧が高くなり導通状態となりづらくなるため、誤書き込みを減らすことが可能となる。
【０００７】
しかし、選択メモリセルのトランスファーゲートも閾値電圧が高くなるため、読み出しや書き込み速度が遅くなってしまう、という問題があった。
【０００８】
従って、従来の技術では、小型で動作信頼性の高い半導体記憶装置を提供する事が困難であった。
【非特許文献１】Ａ． Ｃａｒｌｓｏｎ， Ｚ． Ｇｕｏ， Ｓ． Ｂａｌａｓｕｂｒａｍａｎｉａｎ， Ｌ．−Ｔ． Ｐａｎｇ， Ｔ．−Ｊ． Ｋｉｎｇ Ｌｉｕ， Ｂ． Ｎｉｋｏｌｉｃ、「ＦｉｎＦＥＴ ＳＲＡＭ ｗｉｔｈ Ｅｎｈａｎｃｅｄ Ｒｅａｄ／Ｗｒｉｔｅ Ｍａｒｇｉｎｓ」、２００６ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ、ｐ．１０５−１０６
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、小型で動作信頼性の高い半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明の一態様による半導体記憶装置は、第１のビット線と第２のビット線からなるビット線対と、メモリセルが選択される際選択電圧が印加されるワード線と、前記ビット線対と前記ワード線との交差部に形成されるメモリセルとを備え、前記メモリセルは、前記第１のビット線と前記第２のビット線の間に介在し第１のインバータと第２のインバータをクロスカップル接続させて形成されるインバータ対と、前記第１のビット線と前記第１のインバータの出力端子との間に介在し第１のフロントゲートと第１のバックゲートを有し前記第１のインバータの出力端子と前記第２のインバータの入力端子とが接続する第１のノードに前記第１のバックゲートが接続され前記第１のフロントゲートが前記ワード線に接続される第１のトランスファートランジスタと、前記第２のビット線と前記第２のインバータの出力端子との間に介在し第２のフロントゲートと第２のバックゲートを有し前記第２のインバータの出力端子と前記第１のインバータの入力端子とが接続する第２のノードに前記第２のバックゲートが接続され前記第２のフロントゲートが前記ワード線に接続される第２のトランスファートランジスタと、前記第２のノードにゲートが接続され電流経路の一端を接地電位に接続されるドライバトランジスタと、第３のフロントゲートと第３のバックゲートを有し、前記第３のフロントゲートが前記ワード線に接続され、電流経路の一端を前記ドライバトランジスタの他端に接続され他端を前記第１のビット線に接続される読み出しトランジスタとを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、小型で動作信頼性の高い半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
次に、本発明の実施の形態に係る半導体記憶装置（以下ＳＲＡＭ）を図面に基づいて説明する。
【００１３】
［第１の実施の形態］
図１Ａは、本発明の第１の実施の形態に係るＳＲＡＭ１０の一部を示した等価回路図である。第１の実施の形態に係るＳＲＡＭ１０を形成するメモリセルＭＣは、第１方向に複数配設されるワード線ＷＬと第２方向に複数配設されるビット線ＢＬの交差部に形成される。図１Ａには説明の都合上、ワード線ＷＬ[ｍ]とビット線ＢＬ[ｎ]、／ＢＬ［ｎ］の交差部に形成されるメモリセルＭＣを示している（但しｍ、ｎは自然数）。
【００１４】
メモリセルＭＣは、ビット線ＢＬ[ｎ]とビット線／ＢＬ［ｎ］からなるビット線対３０の間に形成され、インバータ２０とインバータ２１をクロスカップル接続させて形成されるデータ記憶部１３を有する。なお、インバータ２０、２１は、それぞれｐＭＯＳトランジスタ２０ＡとｎＭＯＳトランジスタ２０Ｂ、ｐＭＯＳトランジスタ２１ＡとｎＭＯＳトランジスタ２１Ｂを直列に接続させて形成される。
【００１５】
また、ビット線ＢＬ[ｎ]とインバータ２０の間にはデータ転送用にトランスファートランジスタ１４が形成され、ビット線／ＢＬ［ｎ］とインバータ２１の間にも同じようにデータ転送用にトランスファートランジスタ１５が形成される。トランスファートランジスタ１４は、ゲートにワード線ＷＬ[ｍ]が接続され、ドレインにビット線ＢＬ[ｎ]が接続され、ソースにインバータ２０の出力端子とインバータ２１の入力端子が接続するノードＮ１０が接続される。トランスファートランジスタ１５は、ゲートにワード線ＷＬ[ｍ]が接続され、ドレインにビット線／ＢＬ［ｎ］が接続され、ソースにインバータ２１の出力端子とインバータ２０の入力端子が接続するノードＮ１１が接続される。
【００１６】
更に、ノードＮ１１にはドライバトランジスタ１６のゲートが接続され、ワード線ＷＬ[ｍ]には読み出しトランジスタ１７のゲートが接続される。ドライバトランジスタ１６、及び読み出しトランジスタ１７は、ソースとドレインの間に電流経路を有している。読み出しトランジスタ１７は、ドレインにビット線ＢＬ[ｎ]が接続され、ソースはドライバトランジスタ１６のドレインと接続される。ドライバトランジスタ１６のソースには接地電位ＶＳＳが供給される。データ記憶部１３と、トランジスタ１４〜１７とにより１つのメモリセルＭＣが構成される。
【００１７】
なお、第１の実施の形態に係るＳＲＡＭ内のメモリセルＭＣを構成するトランジスタはシングルゲート型のＦｉｎＦＥＴで形成され、トランスファートランジスタ１４、１５、ドライバトランジスタ１６、及び読み出しトランジスタ１７のみダブルゲート型のＦｉｎＦＥＴで形成される。但し、ドライバトランジスタ１６は、ダブルゲート型でなくシングルゲート型のＦｉｎＦＥＴでも構わない。
【００１８】
ここでＦｉｎＦＥＴの構成と動作について図２を用いて説明する。なお、第１の実施の形態においてドライバトランジスタ１６及び読み出しトランジスタ１７で使用するダブルゲート型のｎチャネルＦｉｎＦＥＴを例に説明する。
【００１９】
半導体フィン５０は、ｐ型拡散層５１を２つのｎ型拡散層５２で挟みこむように第１方向に沿って形成される。また、ｐ型拡散層５１は、第２方向に沿って形成される２つのゲート５３により挟まれる。なお、説明の都合上、２つのｎ型拡散層５２は、５２Ａをドレイン、５２Ｂをソースと規定し、総称するときは５２と称する。
【００２０】
ゲート５３に正電圧を印加すると、ｐ型拡散層５１のゲート５３と接する面に反転層が形成され、ドレインからソースに電流が流れる。
【００２１】
シングルゲート型のＦｉｎＦＥＴは、一連のゲートがチャネルと接するように形成されチャネル内を流れる電流を制御する構造である。
【００２２】
それに対し、ダブルゲート型のＦｉｎＦＥＴは、図２に示すように二つに分離されたゲートがチャネルと接するように形成される。よって、ダブルゲート型のＦｉｎＦＥＴは、２つのゲート５３でチャネルを流れる電流量（ＦｉｎＦＥＴの動作閾値電圧）を調整可能なため、シングルゲート型に比べＦｉｎＦＥＴの動作閾値電圧を細かく設定することができる。
【００２３】
図１Ａに戻って説明する。
【００２４】
トランスファートランジスタ１４のバックゲートはノードＮ１０に接続され、トランスファートランジスタ１５のバックゲートはノードＮ１１に接続される。
【００２５】
ドライバトランジスタ１６と読み出しトランジスタ１７のバックゲートは、メモリセルＭＣからデータを読み出す際に読み出し電圧が印加されるカラム選択線ＣＯＬ[ｐ]に接続される（但しｐは自然数）。なお、カラム選択線ＣＯＬ[ｐ]は第２方向に沿ってビット線対３０毎に１本ずつ形成される。
【００２６】
また、ドライバトランジスタ１６、読み出しトランジスタ１７、及びカラム選択線ＣＯＬ[ｐ]はビット線／ＢＬ［ｎ］側に形成されてもよく、更に、図１Ｂに示すようにビット線ＢＬ[ｎ]とビット線／ＢＬ［ｎ］の両側に形成されてもよい。すなわち、インバータ２０側だけではなくインバータ２１側にも形成されてもよい。よって、ノードＮ１０には第２のドライバトランジスタ１６のゲートが接続され、ワード線ＷＬ[ｍ]には第２の読み出しトランジスタ１７のゲートが接続される。第２の読み出しトランジスタ１７は、ドレインにビット線／ＢＬ［ｎ］が接続され、ソースは第２のドライバトランジスタ１６のドレインと接続される。第２のドライバトランジスタ１６のソースには接地電位ＶＳＳが供給される。また、第２のドライバトランジスタ１６及び第２の読み出しトランジスタ１７もダブルゲート型で形成され、バックゲートはカラム選択線ＣＯＬ[ｐ´]に接続される。
【００２７】
なお、第１の実施の形態に係るＳＲＡＭを形成するメモリセルＭＣ等は図１Ａに示される数に限定されるものではない。
【００２８】
ここで、図３に示すように、第１の実施の形態の回路構成からドライバトランジスタ１６、読み出しトランジスタ１７、及びカラム選択線ＣＯＬ[ｐ]が除かれた構成とされた場合について説明する。
【００２９】
例えば、ノードＮ１０にデータ“０”が記憶されノードＮ１１にデータ“１”が記憶されている場合、トランスファートランジスタ１４のバックゲートにはデータ“０”の電圧が印加される。データ“０”の電圧を０Ｖと規定し、データ“１”の電圧を１Ｖと規定すると、トランスファートランジスタ１４のバックゲートには０Ｖが印加されるため、トランスファートランジスタ１４の閾値電圧は上がってしまう。そのため、図３に示すような回路では、データ“０”が記憶されているノードＮ１０からビット線ＢＬ[ｎ]へデータを転送するのに時間がかかってしまう。図３の回路ではこのような問題があった。
【００３０】
なお、トランスファートランジスタ１５のバックゲートにはデータ“１”の電圧が印加されるためトランスファートランジスタ１５の閾値電圧は下がる。よって、データの転送速度は低下しない。
【００３１】
以上をまとめると、図３のような回路ではデータ“０”を読み出すのに時間がかかってしまっていた。
【００３２】
それに対し第１の実施の形態に係るＳＲＡＭは、図１Ａに示すようにドライバトランジスタ１６、読み出しトランジスタ１７、及びカラム選択線ＣＯＬ[ｐ]を備えている。
【００３３】
ノードＮ１０にデータ“０”が記憶されている場合、ノードＮ１１にはデータ“１”が記憶されているためドライバトランジスタ１６のフロントゲートにはデータ“１”の電圧が印加されドライバトランジスタ１６は導通する。更に、ワード線ＷＬ[ｍ]には選択電圧ＳＶが印加されているため、読み出しトランジスタ１７のフロントゲートに選択電圧ＳＶが印加され読み出しトランジスタ１７も導通する。
【００３４】
また、カラム選択線ＣＯＬ[ｐ]には読み出し電圧ＲＶが印加されているため、ドライバトランジスタ１６と読み出しトランジスタ１７のバックゲートには読み出し電圧ＲＶが印加される。そのため、ドライバトランジスタ１６と読み出しトランジスタ１７の閾値電圧は下がりドライバトランジスタ１６と読み出しトランジスタ１７は導通しやすい状態となる。なお、選択電圧ＳＶ及び読み出し電圧ＲＶは正電圧であり、例えば１Ｖとする。
【００３５】
第１の実施の形態では、ノードＮ１０に記憶されているデータ“０”を読み出す際、トランスファートランジスタ１４からではなく、ドライバトランジスタ１６のソースに接続される接地電位ＶＳＳがドライバトランジスタ１６、読み出しトランジスタ１７を通じてビット線ＢＬ[ｎ]へ読み出される。それにより、読み出し速度の低下を防ぐことができる。また、読み出し電圧ＲＶは、選択メモリセルＭＣが接続するカラム選択線ＣＯＬ[ｐ]のみに印加される。よって、選択メモリセルＭＣと同じワード線ＷＬに接続される非選択メモリセルＭＣの中でノードＮ１０にデータ“０”が記憶されているメモリセルＭＣは、ドライバトランジスタ１６および読み出しトランジスタ１７の閾値電圧が高いため、これらを流れる不要な読み出し電流を削減することができる。
【００３６】
以上より、第１の実施の形態は、選択メモリセルＭＣの読み出し速度の低下を防ぎ、非選択メモリセルＭＣの不要な読み出し電流を削減することが可能となる。
【００３７】
次に、第１の実施の形態に係るＳＲＡＭを構成するメモリセルＭＣのレイアウトを、図４を用いて説明する。図４は、図１Ａに示されたメモリセルＭＣの平面図である。
【００３８】
メモリセルＭＣは、シリコン基板のウェル１００に、第２方向に沿って形成されたＮ型拡散層１０１Ａ〜１０１ＣとＰ型拡散層１０２Ａ〜１０２Ｂを有する。また、拡散層１０１、１０２と交差するように第１方向に沿ってゲートコンタクトＧＣＡ〜ＧＣＦが形成される。複数あるＮ型拡散層１０１は１０１Ａ、１０１Ｂ…と称し、総称する場合にはＡ、Ｂ…を付けずに１０１と称する。その他の構成要素（１０２〜１０５、ＧＣ、ＣＰ）も同様とする。
【００３９】
ゲートコンタクトＧＣは、例えばポリシリコンで形成される。但し、本実施の形態はそれに限定されるものではない。以下、Ｎ型拡散層１０１及びＰ型拡散層１０２が形成される層をアクティブエリアと称する。なお、上述したように、第１の実施の形態に係るＳＲＡＭを構成するトランジスタはシングルゲート型のＦｉｎＦＥＴで形成され、一部のトランジスタのみダブルゲート型のＦｉｎＦＥＴで形成される。シングルゲート型のＦｉｎＦＥＴは拡散層１０１、１０２を覆うようにゲートコンタクトＧＣが形成され、ダブルゲート型のＦｉｎＦＥＴは図２に示すように拡散層１０１又は１０２を左右から異なるゲートコンタクトＧＣで挟むように形成される。
【００４０】
アクティブエリアの上部の第１配線層には、ワード線ＷＬ[ｍ]、ビット線ＢＬ[ｎ]、／ＢＬ［ｎ］、カラム選択線ＣＯＬ[ｐ]、ＶＤＤ線１０３、ＶＳＳ線１０４、及びノード結合コンタクト１０５が形成される。これら第１配線層は、コンタクトプラグＣＰによってアクティブエリアと接続される。
【００４１】
Ｎ型拡散層１０１ＡにはゲートコンタクトＧＣＡ〜ＧＣＤが接続される。また、Ｎ型拡散層１０１Ａの一端はコンタクトプラグＣＰＡを通じてビット線ＢＬ[ｎ]に接続され、他端はコンタクトプラグＣＰＢを通じてＶＳＳ線１０４Ａに接続される。
【００４２】
ゲートコンタクトＧＣＡとＧＣＢはＮ型拡散層１０１Ａを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＡは読み出しトランジスタ１７のバックゲートとなり、ゲートコンタクトＧＣＢは読み出しトランジスタ１７のフロントゲートとなる。また、ゲートコンタクトＧＣＡはコンタクトプラグＣＰＣを通じてカラム選択線ＣＯＬ[ｐ]に接続され、ゲートコンタクトＧＣＢはコンタクトプラグＣＰＤを通じてワード線ＷＬ[ｍ]に接続される。
【００４３】
ゲートコンタクトＧＣＣとＧＣＤはＮ型拡散層１０１Ａを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＣはドライバトランジスタ１６のバックゲートとなり、ゲートコンタクトＧＣＤはドライバトランジスタ１６のフロントゲートとなる。また、ゲートコンタクトＧＣＣはコンタクトプラグＣＰＥを通じてカラム選択線ＣＯＬ[ｐ]に接続され、ゲートコンタクトＧＣＤはコンタクトプラグＣＰＦを通じてノード結合コンタクト１０５Ａに接続される。なお、ノード結合コンタクト１０５Ａは回路上ではノードＮ１１となる。
【００４４】
なお、Ｎ型拡散層１０１Ａ上には、ビット線ＢＬ[ｎ]からＶＳＳ１０４Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＡ、ゲートコンタクトＧＣＡ、ＧＣＣ、コンタクトプラグＣＰＢの順で接続される。
【００４５】
Ｎ型拡散層１０１ＢにはゲートコンタクトＧＣＢ、ＧＣＤ、及びＧＣＥが接続される。また、Ｎ型拡散層１０１Ｂの一端はコンタクトプラグＣＰＧを通じてビット線ＢＬ[ｎ]に接続され、他端はコンタクトプラグＣＰＨを通じてＶＳＳ線１０４Ａに接続される。更に、一端と他端の間はコンタクトプラグＣＰＩを通じてノード結合コンタクト１０５Ｂが接続される。なお、ノード結合コンタクト１０５Ｂは回路上ではノードＮ１０となる。
【００４６】
ゲートコンタクトＧＣＢとＧＣＥはＮ型拡散層１０１Ｂを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＢはトランスファートランジスタ１４のフロントゲートとなり、ゲートコンタクトＧＣＥはトランスファートランジスタ１４のバックゲートとなる。また、ゲートコンタクトＧＣＥはコンタクトプラグＣＰＪを通じてノード結合コンタクト１０５Ｂに接続される。
【００４７】
ゲートコンタクトＧＣＤはＮ型拡散層１０１Ｂを覆うように第１方向に形成されインバータ２０内のｎＭＯＳトランジスタ２０Ｂのゲートとなる。
【００４８】
なお、Ｎ型拡散層１０１Ｂ上には、ビット線ＢＬ[ｎ]からＶＳＳ１０４Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＧ、ゲートコンタクトＧＣＢ、コンタクトプラグＣＰＩ、ゲートコンタクトＧＣＤ、コンタクトプラグＣＰＨの順で接続される。
【００４９】
Ｐ型拡散層１０２ＡにはゲートコンタクトＧＣＤが接続される。また、Ｐ型拡散層１０２Ａの一端はコンタクトプラグＣＰＫを通じてノード結合コンタクト１０５Ｂに接続され、他端はコンタクトプラグＣＰＬを通じてＶＤＤ線１０３Ａに接続される。
【００５０】
ゲートコンタクトＧＣＤはＰ型拡散層１０２Ａを覆うように第１方向に形成されインバータ２０内のｐＭＯＳトランジスタ２０Ａのゲートとなる。
【００５１】
なお、Ｐ型拡散層１０２Ａ上には、ＶＤＤ線１０３Ａからノード結合コンタクト１０５Ｂまで電流経路が直列になるよう、コンタクトプラグＣＰＬ、ゲートコンタクトＧＣＤ、コンタクトプラグＣＰＫの順で接続される。
【００５２】
Ｐ型拡散層１０２ＢにはゲートコンタクトＧＣＥが接続される。また、Ｐ型拡散層１０２Ｂの一端はコンタクトプラグＣＰＭを通じてノード結合コンタクト１０５Ａに接続され、他端はコンタクトプラグＣＰＮを通じてＶＤＤ線１０３Ｂに接続される。
【００５３】
ゲートコンタクトＧＣＥはＰ型拡散層１０２Ｂを覆うように第１方向に形成されインバータ２１内のｐＭＯＳトランジスタ２１Ａのゲートとなる。
【００５４】
なお、Ｐ型拡散層１０２Ｂ上には、ＶＤＤ線１０３Ｂからノード結合コンタクト１０５Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＮ、ゲートコンタクトＧＣＥ、コンタクトプラグＣＰＭの順で接続される。
【００５５】
Ｎ型拡散層１０１ＣにはゲートコンタクトＧＣＤ〜ＧＣＦが接続される。また、Ｎ型拡散層１０１Ｃの一端はコンタクトプラグＣＰＰを通じてビット線／ＢＬ［ｎ］に接続され、他端はコンタクトプラグＣＰＱを通じてＶＳＳ線１０４Ｂに接続される。更に、一端と他端の間はコンタクトプラグＣＰＲを通じてノード結合コンタクト１０５Ａが接続される。
【００５６】
ゲートコンタクトＧＣＤとＧＣＦはＮ型拡散層１０１Ｃを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＤはトランスファートランジスタ１５のバックゲートとなり、ゲートコンタクトＧＣＦはトランスファートランジスタ１５のフロントゲートとなる。また、ゲートコンタクトＧＣＦはコンタクトプラグＣＰＳを通じてワード線ＷＬ[ｍ]に接続される。
【００５７】
ゲートコンタクトＧＣＥはＮ型拡散層１０１Ｃを覆うように第１方向に形成されインバータ２１内のｎＭＯＳトランジスタ２１Ｂのゲートとなる。
【００５８】
なお、Ｎ型拡散層１０１Ｃ上には、ビット線／ＢＬ［ｎ］からＶＳＳ１０４Ｂまで電流経路が直列になるよう、コンタクトプラグＣＰＰ、ゲートコンタクトＧＣＤ、コンタクトプラグＣＰＲ、ゲートコンタクトＧＣＥ、コンタクトプラグＣＰＱの順で接続される。
【００５９】
次に、第１の実施の形態に係るＳＲＡＭの読み出し動作を図１Ａ、図５Ａ、図５Ｂを用いて説明する。図５Ａは第１の実施の形態の読み出し時のタイミングチャートであり、図５Ｂは図３の回路の読み出し時のタイミングチャートである。
【００６０】
図１Ａに示されるワード線ＷＬ[ｍ]とビット線ＢＬ[ｎ]、／ＢＬ［ｎ］の交差部に接続されるメモリセルＭＣ内のノードＮ１０に“０”データが記憶され、ノードＮ１１に“１”データが記憶されている場合を例に説明する。
【００６１】
図５Ａに示すように、時刻ｔ０に、図示しないプリチャージ回路によりメモリセルＭＣが接続するビット線ＢＬ[ｎ]、／ＢＬ［ｎ］にプリチャージ電圧ＰＲＥが印加される。プリチャージ電圧ＰＲＥは、例えば１Ｖとする。
【００６２】
次に、時刻ｔ１に、メモリセルＭＣが接続するワード線ＷＬ[ｍ]に図示しないロウデコーダより選択電圧ＳＶが印加され、更にカラム選択線ＣＯＬ[ｐ]に図示しないカラムデコーダより読み出し電圧ＲＶが印加される。選択電圧ＳＶ、及び読み出し電圧ＲＶは、例えば１Ｖとする。
【００６３】
すると、フロントゲートにワード線ＷＬ[ｍ]が接続されるトランスファートランジスタ１４、１５と読み出しトランジスタ１７は選択電圧ＳＶにより導通する。なお、ドライバトランジスタ１６のゲートにはノードＮ１１のデータ“１”の電圧が印加されているため、ドライバトランジスタ１６は導通している。以上より、ビット線ＢＬ[ｎ]にはドライバトランジスタ１６のソースに接続される接地電位ＶＳＳが読み出され、ビット線／ＢＬ［ｎ］にはノードＮ１１のデータが読み出される。
【００６４】
第１の実施の形態は、図１Ａに示すようにドライバトランジスタ１６及び読み出しトランジスタ１７を備え、ドライバトランジスタ１６及び読み出しトランジスタ１７のバックゲートはカラム選択線ＣＯＬ[ｐ]に接続されている。
【００６５】
ノードＮ１０に記憶されているデータ“０”を読み出す際、ドライバトランジスタ１６のソースに接続される接地電位ＶＳＳがドライバトランジスタ１６、読み出しトランジスタ１７を通じてビット線ＢＬ[ｎ]へ読み出される。
【００６６】
また、読み出し時は、カラム選択線ＣＯＬ[ｐ]に読み出し電圧ＲＶが印加されているため、ドライバトランジスタ１６及び読み出しトランジスタ１７のバックゲートには読み出し電圧ＲＶが印加される。よって、ドライバトランジスタ１６及び読み出しトランジスタ１７は導通しやすい状態、換言すると、データの読み出し速度が速い状態となる。また、読み出し電圧ＲＶは、選択メモリセルＭＣが接続するカラム選択線ＣＯＬ[ｐ]のみに印加される。よって、選択メモリセルＭＣと同じワード線ＷＬに接続される非選択メモリセルＭＣの中でノードＮ１０にデータ“０”が記憶されているメモリセルＭＣは、図５Ｂに示すようにドライバトランジスタ１６及び読み出しトランジスタ１７の閾値電圧が高いため、これらを流れる不要な読み出し電流を削減することができる。また、図５Ａと図５Ｂを比較した場合、ビット線ＢＬ［ｎ］の電位がデータ読み出しに伴い低下する時刻ｔ２は、図５Ａの方が早くなる。すなわち、読み出し速度が速くなる。
【００６７】
以上より、第１の実施の形態は、選択メモリセルＭＣの読み出し速度の低下を防ぎつつ、非選択メモリセルＭＣの不要な読み出し電流を削減することが可能となる。
【００６８】
［第２の実施の形態］
図６Ａは、本発明の第２の実施の形態に係るＳＲＡＭ１０の一部を示した等価回路図である。第２の実施の形態は、図６Ａに示すように第１の実施の形態のワード線ＷＬ[ｍ]とビット線ＢＬ[ｎ]を書き込み用と読み出し用の２本にした構成となっており、その点のみが第１の実施の形態と異なりその他の点は同様である。なお、図６Ａにおいて第１の実施の形態と同一部分には同一符号を付し、以下ではその詳細な説明は省略する。
【００６９】
第２の実施の形態に係るＳＲＡＭ１０を形成するメモリセルＭＣは、第１方向に沿って配設される書き込み用ワード線ＷＷＬ及び読み出し用ワード線ＲＷＬと、第２方向に沿って配設される書き込み用ビット線ＷＢＬ及び読み出し用ビット線ＲＢＬの交差部に形成される。図６Ａには説明の都合上、書き込み用ワード線ＷＷＬ[ｍ]と書き込み用ビット線ＷＢＬ[ｎ]、／ＷＢＬ［ｎ］の交差部に形成されるメモリセルＭＣを示している（但しｍ、ｎは自然数）。
【００７０】
メモリセルＭＣは、インバータ２０とインバータ２１をクロスカップル接続させて形成されるデータ記憶部１３を有する。なお、インバータ２０、２１は、それぞれｐＭＯＳトランジスタ２０ＡとｎＭＯＳトランジスタ２０Ｂ、ｐＭＯＳトランジスタ２１ＡとｎＭＯＳトランジスタ２１Ｂを直列に接続させて形成される。この点は第１の実施の形態と同様である。
【００７１】
書き込み用ビット線ＷＢＬ[ｎ]とインバータ２０の出力端子との間にはデータ転送用にトランスファートランジスタ１４が形成され、書き込み用ビット線／ＷＢＬ［ｎ］とインバータ２１の出力端子と間にも同じようにデータ転送用にトランスファートランジスタ１５が形成される。
【００７２】
トランスファートランジスタ１４は、ゲートに書き込み用ワード線ＷＷＬ[ｍ]が接続され、ドレインに書き込み用ビット線ＷＢＬ[ｎ]が接続され、ソースにインバータ２０の出力端子とインバータ２１の入力端子が接続するノードＮ１０が接続される。トランスファートランジスタ１５は、ゲートに書き込み用ワード線ＷＷＬ[ｍ]が接続され、ドレインに書き込み用ビット線／ＷＢＬ［ｎ］が接続され、ソースにインバータ２１の出力端子とインバータ２０の入力端子が接続するノードＮ１１が接続される。
【００７３】
更に、ノードＮ１１にはドライバトランジスタ１６のゲートが接続され、読み出し用ワード線ＲＷＬ[ｍ]には読み出しトランジスタ１７のゲートが接続される。読み出しトランジスタ１７は、ドレインに読み出し用ビット線ＲＢＬ[ｎ]が接続され、ソースはドライバトランジスタ１６のドレインと接続される。ドライバトランジスタ１６のソースには接地電位ＶＳＳが供給される。
【００７４】
なお、第２の実施の形態に係るＳＲＡＭ内のメモリセルＭＣを構成するトランジスタはシングルゲート型のＦｉｎＦＥＴで形成され、トランスファートランジスタ１４、１５、ドライバトランジスタ１６、及び読み出しトランジスタ１７のみダブルゲート型のＦｉｎＦＥＴで形成される。但し、ドライバトランジスタ１６は、ダブルゲート型でなくシングルゲート型のＦｉｎＦＥＴでも構わない。
【００７５】
トランスファートランジスタ１４のバックゲートはノードＮ１０に接続され、トランスファートランジスタ１５のバックゲートはノードＮ１１に接続される。
【００７６】
ドライバトランジスタ１６と読み出しトランジスタ１７のバックゲートは、メモリセルＭＣからデータを読み出す際に読み出し電圧が印加されるカラム選択線ＣＯＬ[ｐ]に接続される（但しｐは自然数）。なお、カラム選択線ＣＯＬ[ｐ]は第２方向に沿って書き込み用ビット線対３０毎に１本ずつ形成される。
【００７７】
また、図６Ｂに示すようにビット線ＢＬのみを書き込み用と読み出し用に分けてワード線ＷＬは１本のみ（読み出し／書き込み共通）としてもよいし、図６Ｃに示すようにワード線ＷＬのみを書き込み用と読み出し用に分けてビット線は１本のみ（読み出し／書き込み共通）としても構わない。なお、上記構成毎の効果については動作説明部に記述する。
【００７８】
なお、一対の読み出し用ビット線ＲＢＬ［ｎ］、／ＲＢＬ［ｎ］を１つのメモリセルＭＣに対し設けることも可能である。この場合、ドライバトランジスタ１６、読み出しトランジスタ１７、及びカラム選択線ＣＯＬ[ｐ]は読み出し用ビット線／ＲＢＬ［ｎ］側に形成されてもよく、更に、図１Ｂに示した例と同様に、読み出し用ビット線ＲＢＬ[ｎ]と読み出し用ビット線／ＲＢＬ［ｎ］の両側に第１のドライバトランジスタ１６、第１の読み出しトランジスタ１７、及びカラム選択線ＣＯＬ［ｐ］形成してもよい（読み出し用ビット線ＲＢＬ［ｎ］側に、第１のドライバトランジスタ１６、第１の読み出しトランジスタ１７、及びカラム選択線ＣＯＬ［ｐ］を設けると共に、読み出し用ビット線／ＲＢＬ［ｎ］側に、第２のドライバトランジスタ１６、第２の読み出しトランジスタ１７、及びカラム選択線ＣＯＬ［ｐ’］を設けることもできる）。すなわち、インバータ２０側だけではなくインバータ２１側にも形成されてもよい。この場合、ノードＮ１０には第２のドライバトランジスタ１６のゲートが接続され、ワード線ＷＬ[ｍ]には第２の読み出しトランジスタ１７のゲートが接続される。第２の読み出しトランジスタ１７は、ドレインに読み出し用ビット線／ＲＢＬ［ｎ］が接続され、ソースは第２のドライバトランジスタ１６のドレインと接続される。第２のドライバトランジスタ１６のソースには接地電位ＶＳＳが供給される。また、第２のドライバトランジスタ１６及び第２の読み出しトランジスタ１７もダブルゲート型で形成され、バックゲートは第２のカラム選択線ＣＯＬ[ｐ´]に接続される。
【００７９】
次に、第２の実施の形態に係るＳＲＡＭを構成するメモリセルＭＣのレイアウトを、図７を用いて説明する。図７は、図６Ａに示されたメモリセルＭＣの平面図である。図７において第１の実施の形態と同一部分には同一符号を付し、以下ではその詳細な説明は省略する。
【００８０】
メモリセルＭＣは、シリコン基板のウェル１００に、第２方向に沿って形成されたＮ型拡散層１０１Ａ〜１０１ＣとＰ型拡散層１０２Ａ〜１０２Ｂを有する。また、拡散層１０１、１０２と交差するように第１方向に沿ってゲートコンタクトＧＣＡ〜ＧＣＧが形成される。複数あるＮ型拡散層１０１は１０１Ａ、１０１Ｂ…と称し、総称する場合にはＡ、Ｂ…を付けずに１０１と称する。その他の構成要素（１０２〜１０５、ＧＣ、ＣＰ）も同様とする。
【００８１】
ゲートコンタクトＧＣは、例えばポリシリコンで形成される。但し、本実施の形態はそれに限定されるものではない。以下、Ｎ型拡散層１０１及びＰ型拡散層１０２が形成される層をアクティブエリアと称する。なお、上述したように、第２の実施の形態に係るＳＲＡＭを構成するトランジスタはシングルゲート型のＦｉｎＦＥＴで形成され、一部のトランジスタのみダブルゲート型のＦｉｎＦＥＴで形成される。シングルゲート型のＦｉｎＦＥＴは拡散層１０１、１０２を覆うようにゲートコンタクトＧＣが形成され、ダブルゲート型のＦｉｎＦＥＴは図２に示すように拡散層１０１又は１０２を左右から異なるゲートコンタクトＧＣで挟むように形成される。これらの点は第１の実施の形態と同様である。
【００８２】
アクティブエリアの上部の第１配線層には、書き込み用ワード線ＷＷＬ[ｍ]、読み出し用ワード線ＲＷＬ[ｍ]、書き込み用ビット線ＷＢＬ[ｎ]、／ＷＢＬ［ｎ］、読み出し用ビット線ＲＢＬ[ｎ]、カラム選択線ＣＯＬ[ｐ]、ＶＤＤ線１０３、ＶＳＳ線１０４、及びノード結合コンタクト１０５が形成される。これら第１配線層は、コンタクトプラグＣＰによってアクティブエリアと接続される。
【００８３】
Ｎ型拡散層１０１ＡにはゲートコンタクトＧＣＡ〜ＧＣＤが接続される。また、Ｎ型拡散層１０１Ａの一端はコンタクトプラグＣＰＡを通じて読み出し用ビット線ＲＢＬ[ｎ]に接続され、他端はコンタクトプラグＣＰＢを通じてＶＳＳ線１０４Ａに接続される。
【００８４】
ゲートコンタクトＧＣＡとＧＣＢはＮ型拡散層１０１Ａを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＡは読み出しトランジスタ１７のバックゲートとなり、ゲートコンタクトＧＣＢは読み出しトランジスタ１７のフロントゲートとなる。また、ゲートコンタクトＧＣＡはコンタクトプラグＣＰＣを通じてカラム選択線ＣＯＬ[ｐ]に接続され、ゲートコンタクトＧＣＢはコンタクトプラグＣＰＤを通じて読み出し用ワード線ＲＷＬ[ｍ]に接続される。
【００８５】
ゲートコンタクトＧＣＣとＧＣＤはＮ型拡散層１０１Ａを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＣはドライバトランジスタ１６のバックゲートとなり、ゲートコンタクトＧＣＤはドライバトランジスタ１６のフロントゲートとなる。また、ゲートコンタクトＧＣＣはコンタクトプラグＣＰＥを通じてカラム選択線ＣＯＬ[ｐ]に接続され、ゲートコンタクトＧＣＤはコンタクトプラグＣＰＦを通じてノード結合コンタクト１０５Ａに接続される。なお、ノード結合コンタクト１０５Ａは回路上ではノードＮ１１となる。
【００８６】
なお、Ｎ型拡散層１０１Ａ上には、読み出し用ビット線ＲＢＬ[ｎ]からＶＳＳ１０４Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＡ、ゲートコンタクトＧＣＡ、ＧＣＣ、コンタクトプラグＣＰＢの順で接続される。
【００８７】
Ｎ型拡散層１０１ＢにはゲートコンタクトＧＣＤ〜ＧＣＦが接続される。また、Ｎ型拡散層１０１Ｂの一端はコンタクトプラグＣＰＧを通じて書き込み用ビット線ＷＢＬ[ｎ]に接続され、他端はコンタクトプラグＣＰＨを通じてＶＳＳ線１０４Ａに接続される。更に、一端と他端の間はコンタクトプラグＣＰＩを通じてノード結合コンタクト１０５Ｂが接続される。なお、ノード結合コンタクト１０５Ｂは回路上ではノードＮ１０となる。
【００８８】
ゲートコンタクトＧＣＥとＧＣＦはＮ型拡散層１０１Ｂを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＥはトランスファートランジスタ１４のフロントゲートとなり、ゲートコンタクトＧＣＦはトランスファートランジスタ１４のバックゲートとなる。また、ゲートコンタクトＧＣＥはコンタアクトプラグＣＰＪを通じて書き込み用ワード線ＷＷＬ[ｍ]に接続され、ゲートコンタクトＧＣＦはコンタクトプラグＣＰＫを通じてノード結合コンタクト１０５Ｂに接続される。
【００８９】
ゲートコンタクトＧＣＤはＮ型拡散層１０１Ｂを覆うように第１方向に形成されインバータ２０内のｎＭＯＳトランジスタ２０Ｂのゲートとなる。
【００９０】
なお、Ｎ型拡散層１０１Ｂ上には、書き込み用ビット線ＷＢＬ[ｎ]からＶＳＳ１０４Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＧ、ゲートコンタクトＧＣＥ、コンタクトプラグＣＰＩ、ゲートコンタクトＧＣＤ、コンタクトプラグＣＰＨの順で接続される。
【００９１】
Ｐ型拡散層１０２ＡにはゲートコンタクトＧＣＤが接続される。また、Ｐ型拡散層１０２Ａの一端はコンタクトプラグＣＰＬを通じてノード結合コンタクト１０５Ｂに接続され、他端はコンタクトプラグＣＰＭを通じてＶＤＤ線１０３Ａに接続される。
【００９２】
ゲートコンタクトＧＣＤはＰ型拡散層１０２Ａを覆うように第１方向に形成されインバータ２０内のｐＭＯＳトランジスタ２０Ａのゲートとなる。
【００９３】
なお、Ｐ型拡散層１０２Ａ上には、ＶＤＤ線１０３Ａからノード結合コンタクト１０５Ｂまで電流経路が直列になるよう、コンタクトプラグＣＰＭ、ゲートコンタクトＧＣＤ、コンタクトプラグＣＰＬの順で接続される。
【００９４】
Ｐ型拡散層１０２ＢにはゲートコンタクトＧＣＦが接続される。また、Ｐ型拡散層１０２Ｂの一端はコンタクトプラグＣＰＮを通じてノード結合コンタクト１０５Ａに接続され、他端はコンタクトプラグＣＰＰを通じてＶＤＤ線１０３Ｂに接続される。
【００９５】
ゲートコンタクトＧＣＦはＰ型拡散層１０２Ｂを覆うように第１方向に形成されインバータ２１内のｐＭＯＳトランジスタ２１Ａのゲートとなる。
【００９６】
なお、Ｐ型拡散層１０２Ｂ上には、ＶＤＤ線１０３Ｂからノード結合コンタクト１０５Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＰ、ゲートコンタクトＧＣＦ、コンタクトプラグＣＰＮの順で接続される。
【００９７】
Ｎ型拡散層１０１ＣにはゲートコンタクトＧＣＤ、ＧＣＦ、及びＧＣＧが接続される。また、Ｎ型拡散層１０１Ｃの一端はコンタクトプラグＣＰＱを通じて書き込み用ビット線／ＷＢＬ［ｎ］に接続され、他端はコンタクトプラグＣＰＲを通じてＶＳＳ線１０４Ｂに接続される。更に、一端と他端の間はコンタクトプラグＣＰＳを通じてノード結合コンタクト１０５Ａが接続される。
【００９８】
ゲートコンタクトＧＣＤとＧＣＧはＮ型拡散層１０１Ｃを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＤはトランスファートランジスタ１５のバックゲートとなり、ゲートコンタクトＧＣＧはトランスファートランジスタ１５のフロントゲートとなる。また、ゲートコンタクトＧＣＧはコンタクトプラグＣＰＴを通じて書き込み用ワード線ＷＷＬ[ｍ]に接続される。
【００９９】
ゲートコンタクトＧＣＦはＮ型拡散層１０１Ｃを覆うように第１方向に形成されインバータ２１内のｎＭＯＳトランジスタ２１Ｂのゲートとなる。
【０１００】
なお、Ｎ型拡散層１０１Ｃ上には、書き込み用ビット線／ＷＢＬ［ｎ］からＶＳＳ１０４Ｂまで電流経路が直列になるよう、コンタクトプラグＣＰＱ、ゲートコンタクトＧＣＤ、コンタクトプラグＣＰＳ、ゲートコンタクトＧＣＦ、コンタクトプラグＣＰＲの順で接続される。
【０１０１】
次に、第２の実施の形態に係るＳＲＡＭの読み出し動作を図６Ａ及び図８を用いて説明する。図８は第２の実施の形態の読み出し時のタイミングチャートである。図８では、メモリセルＭＣ内のノードＮ１０に“０”データが記憶され、ノードＮ１１に“１”データが記憶されている場合を図示している。
【０１０２】
図６Ａに示される読み出しワード線ＲＷＬ[ｍ]と読み出しビット線ＲＢＬ[ｎ]の交差部に接続されるメモリセルＭＣのデータを読み出す場合を例に説明する。
【０１０３】
図８に示すように、時刻ｔ０に、図示しないプリチャージ回路によりメモリセルＭＣが接続する読み出し用ビット線ＲＢＬ[ｎ]にプリチャージ電圧ＰＲＥが印加される。プリチャージ電圧ＰＲＥは、例えば１Ｖとする。なお、書き込み用ワード線ＷＷＬ［ｍ］には、図８に示すように０Ｖが印加される。よって、第２の実施の形態では、読み出し時に書き込み用ビット線ＷＢＬ［ｎ］および／ＷＢＬ［ｎ］とデータ記憶部１３は完全に切り離される。
【０１０４】
次に、時刻ｔ１に、メモリセルＭＣが接続する読み出し用ワード線ＲＷＬ[ｍ]に図示しないロウデコーダより選択電圧ＳＶが印加され、更にカラム選択線ＣＯＬ[ｐ]に図示しないカラムデコーダより読み出し電圧ＲＶが印加される。選択電圧ＳＶ、及び読み出し電圧ＲＶは、例えば１Ｖとする。なお、書き込み用ワード線ＷＷＬ[ｍ]には、図８に示すように読み出し電圧は印加されない。よって、第２の実施の形態では、トランスファートランジスタ１４、１５は読み出し時に導通されないため、非選択メモリセルＭＣのリードディスターブを防ぐことができる。
【０１０５】
次に、ゲートに読み出し用ワード線ＲＷＬ[ｍ]が接続される読み出しトランジスタ１７は選択電圧ＳＶにより導通する。ノードＮ１０にデータ“０”が記憶されている場合は、ドライバトランジスタ１６は導通するため、読み出し用ビット線ＲＢＬ[ｎ]はＶＳＳの電位となる。逆に、ノードＮ１０にデータ“１”が記憶されている場合は、ドライバトランジスタ１６は導通しないため、読み出し用ビット線ＲＢＬ[ｎ]はプリチャージ電圧ＰＲＥを保持したままハイインピーダンス状態となる。
【０１０６】
第１の実施の形態と同じように第２の実施の形態もドライバトランジスタ１６、読み出しトランジスタ１７、及びカラム選択線ＣＯＬ[ｐ]を備えている。よって、ノードＮ１０に記憶されているデータ“０”を読み出す際は、ドライバトランジスタ１６のソースに接続される接地電位ＶＳＳがドライバトランジスタ１６、読み出しトランジスタ１７を通じてビット線ＢＬ[ｎ]へ読み出される。それにより、読み出し速度の低下を防ぐことができる。
【０１０７】
以上より、第２の実施の形態は、第１の実施の形態により得る効果に加え非選択メモリセルＭＣのリードディスターブを防ぐことが可能となる。
【０１０８】
なお、図６Ｂに示すようなビット線ＢＬのみを読み出し用と書き込み用に分けた場合は、第１の実施の形態と同様の効果を得ることができる。また、図６Ｃに示すようなワード線ＷＬのみを読み出し用と書き込み用に分ける場合は、図６Ａと同じように第１の実施の形態により得る効果に加え非選択メモリセルＭＣのリードディスターブを防ぐことが可能となる。
【０１０９】
［第３の実施の形態］
図９は、本発明の第３の実施の形態に係るＳＲＡＭ１０の一部を示した等価回路図である。第３の実施の形態は、図９に示すように、カラム選択線ＣＯＬを有していない点で第１の実施の形態と異なっている。また、読み出しトランジスタ１７のバックゲートがノードＮ１１に接続され、ドライバトランジスタ１６がシングルゲート型で形成される構成となっている。これらの点のみが第１の実施の形態と異なりその他の点は同様である。なお、図９において第１の実施の形態と同一部分には同一符号を付し、以下ではその詳細な説明は省略する。
【０１１０】
第３の実施の形態に係るＳＲＡＭ１０を形成するメモリセルＭＣは、第１方向に複数配設されるワード線ＷＬと、第２方向に複数配設されるビット線ＢＬの交差部に形成される。図９には説明の都合上、ワード線ＷＬ[ｍ]とビット線ＢＬ[ｎ]、／ＢＬ［ｎ］の交差部に形成されるメモリセルＭＣを示している（但しｍ、ｎは自然数）。
【０１１１】
メモリセルＭＣは、ビット線ＢＬ[ｎ]とビット線／ＢＬ［ｎ］からなるビット線対３０の間に形成され、インバータ２０とインバータ２１をクロスカップル接続させて形成されるデータ記憶部１３を有する。なお、インバータ２０、２１は、それぞれｐＭＯＳトランジスタ２０ＡとｎＭＯＳトランジスタ２０Ｂ、ｐＭＯＳトランジスタ２１ＡとｎＭＯＳトランジスタ２１Ｂを直列に接続させて形成される。
【０１１２】
ビット線ＢＬ[ｎ]とインバータ２０の出力端子との間にはデータ転送用にトランスファートランジスタ１４が形成され、ビット線／ＢＬ［ｎ］とインバータ２１の出力端子との間にも同じようにデータ転送用にトランスファートランジスタ１５が形成される。トランスファートランジスタ１４は、ゲートにワード線ＷＬ[ｍ]が接続され、ドレインにビット線ＢＬ[ｎ]が接続され、ソースにインバータ２０の出力端子とインバータ２１の入力端子が接続するノードＮ１０が接続される。トランスファートランジスタ１５は、ゲートにワード線ＷＬ[ｍ]が接続され、ドレインにビット線／ＢＬ［ｎ］が接続され、ソースにインバータ２１の出力端子とインバータ２０の入力端子が接続するノードＮ１１が接続される。
【０１１３】
更に、ノードＮ１１にはドライバトランジスタ１６のゲートが接続され、ワード線ＷＬ[ｍ]には読み出しトランジスタ１７のゲートが接続される。読み出しトランジスタ１７は、ドレインにビット線ＢＬ[ｎ]が接続され、ソースはドライバトランジスタ１６のドレインと接続される。ドライバトランジスタ１６のソースには接地電位ＶＳＳが供給される。これらの点は第１の実施の形態と同様である。
【０１１４】
なお、第３の実施の形態に係るＳＲＡＭ内のメモリセルＭＣを構成するトランジスタはシングルゲート型のＦｉｎＦＥＴで形成され、トランスファートランジスタ１４、１５、及び読み出しトランジスタ１７のみダブルゲート型のＦｉｎＦＥＴで形成される。
【０１１５】
トランスファートランジスタ１４のバックゲートはノードＮ１０に接続され、トランスファートランジスタ１５と読み出しトランジスタ１７のバックゲートはノードＮ１１に接続される。
【０１１６】
また、ドライバトランジスタ１６と読み出しトランジスタ１７はビット線／ＢＬ［ｎ］側に形成されてもよく、更に、図１Ｂに示した例と同様に、ビット線ＢＬ[ｎ]とビット線／ＢＬ［ｎ］の両側に形成されてもよい。すなわち、インバータ２０側だけではなくインバータ２１側にもドライバトランジスタ１６と読み出しトランジスタ１７とが形成されてもよい。よって、ノードＮ１０には第２のドライバトランジスタ１６のゲートが接続され、ワード線ＷＬ[ｍ]には第２の読み出しトランジスタ１７のゲートが接続される。第２の読み出しトランジスタ１７は、ドレインにビット線／ＢＬ［ｎ］が接続され、ソースは第２のドライバトランジスタ１６のドレインと接続される。第２のドライバトランジスタ１６のソースには接地電位ＶＳＳが供給される。また、第２のドライバトランジスタ及び第２の読み出しトランジスタもダブルゲート型で形成される。
【０１１７】
なお、第３の実施の形態に係るＳＲＡＭを形成するメモリセルＭＣ等は図１Ａに示される数に限定されるものではない。
【０１１８】
次に、第３の実施の形態に係るＳＲＡＭを構成するメモリセルＭＣのレイアウトを、図１０を用いて説明する。図１０は、図９に示されたメモリセルＭＣの平面図である。図１０において第１の実施の形態と同一部分には同一符号を付し、以下ではその詳細な説明は省略する。
【０１１９】
メモリセルＭＣは、シリコン基板のウェル１００に、第２方向に沿って形成されたＮ型拡散層１０１Ａ〜１０１ＣとＰ型拡散層１０２Ａ〜１０２Ｂを有する。また、拡散層１０１、１０２と交差するように第１方向に沿ってゲートコンタクトＧＣＡ〜ＧＣＥが形成される。複数あるＮ型拡散層１０１は１０１Ａ、１０１Ｂ…と称し、総称する場合にはＡ、Ｂ…を付けずに１０１と称する。その他の構成要素（１０２〜１０５、ＧＣ、ＣＰ）も同様とする。
【０１２０】
ゲートコンタクトＧＣは、例えばポリシリコンで形成される。但し、本実施の形態はそれに限定されるものではない。以下、Ｎ型拡散層１０１及びＰ型拡散層１０２が形成される層をアクティブエリアと称する。なお、上述したように、第３の実施の形態に係るＳＲＡＭを構成するトランジスタはシングルゲート型のＦｉｎＦＥＴで形成され、一部のトランジスタのみダブルゲート型のＦｉｎＦＥＴで形成される。シングルゲート型のＦｉｎＦＥＴは拡散層１０１、１０２を覆うようにゲートコンタクトＧＣが形成され、ダブルゲート型のＦｉｎＦＥＴは図２に示すように拡散層１０１又は１０２を左右から異なるゲートコンタクトＧＣで挟むように形成される。これらの点は第１の実施の形態と同様である。
【０１２１】
アクティブエリアの上部の第１配線層には、ワード線ＷＬ[ｍ]、ビット線ＢＬ[ｎ]、／ＢＬ［ｎ］、ＶＤＤ線１０３、ＶＳＳ線１０４、及びノード結合コンタクト１０５が形成される。これら第１配線層は、コンタクトプラグＣＰによってアクティブエリアと接続される。
【０１２２】
Ｎ型拡散層１０１ＡにはゲートコンタクトＧＣＡ〜ＧＣＣが接続される。また、Ｎ型拡散層１０１Ａの一端はコンタクトプラグＣＰＡを通じてビット線ＢＬ[ｎ]に接続され、他端はコンタクトプラグＣＰＢを通じてＶＳＳ線１０４Ａに接続される。
【０１２３】
ゲートコンタクトＧＣＡとＧＣＢはＮ型拡散層１０１Ａを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＡは読み出しトランジスタ１７のバックゲートとなり、ゲートコンタクトＧＣＢは読み出しトランジスタ１７のフロントゲートとなる。また、ゲートコンタクトＧＣＡはコンタクトプラグＣＰＣを通じてノード結合コンタクト１０５Ａに接続され、ゲートコンタクトＧＣＢはコンタクトプラグＣＰＤを通じてワード線ＷＬ[ｍ]に接続される。なお、ノード結合コンタクト１０５Ａは回路上ではノードＮ１１となる。
【０１２４】
ゲートコンタクトＧＣＣはＮ型拡散層１０１Ａを覆うように第１方向に形成されドライバトランジスタ１６のゲートとなる。また、ゲートコンタクトＧＣＣはコンタクトプラグＣＰＥを通じてノード結合コンタクト１０５Ａに接続される。
【０１２５】
なお、Ｎ型拡散層１０１Ａ上には、ビット線ＢＬ[ｎ]からＶＳＳ１０４Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＡ、ゲートコンタクトＧＣＡ、ＧＣＣ、コンタクトプラグＣＰＢの順で接続される。
【０１２６】
Ｎ型拡散層１０１ＢにはゲートコンタクトＧＣＢ〜ＧＣＤが接続される。また、Ｎ型拡散層１０１Ｂの一端はコンタクトプラグＣＰＧを通じてビット線ＢＬ[ｎ]に接続され、他端はコンタクトプラグＣＰＨを通じてＶＳＳ線１０４Ａに接続される。更に、一端と他端の間はコンタクトプラグＣＰＩを通じてノード結合コンタクト１０５Ｂが接続される。なお、ノード結合コンタクト１０５Ｂは回路上ではノードＮ１０となる。
【０１２７】
ゲートコンタクトＧＣＢとＧＣＤはＮ型拡散層１０１Ｂを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＢはトランスファートランジスタ１４のフロントゲートとなり、ゲートコンタクトＧＣＤはトランスファートランジスタ１４のバックゲートとなる。また、ゲートコンタクトＧＣＤはコンタクトプラグＣＰＪを通じてノード結合コンタクト１０５Ｂに接続される。
【０１２８】
ゲートコンタクトＧＣＣはＮ型拡散層１０１Ｂを覆うように第１方向に形成されインバータ２０内のｎＭＯＳトランジスタ２０Ｂのゲートとなる。
【０１２９】
なお、Ｎ型拡散層１０１Ｂ上には、ビット線ＢＬ[ｎ]からＶＳＳ線１０４Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＧ、ゲートコンタクトＧＣＢ、コンタクトプラグＣＰＩ、ゲートコンタクトＧＣＣ、コンタクトプラグＣＰＨの順で接続される。
【０１３０】
Ｐ型拡散層１０２ＡにはゲートコンタクトＧＣＣが接続される。また、Ｐ型拡散層１０２Ａの一端はコンタクトプラグＣＰＫを通じてノード結合コンタクト１０５Ｂに接続され、他端はコンタクトプラグＣＰＬを通じてＶＤＤ線１０３Ａに接続される。
【０１３１】
ゲートコンタクトＧＣＣはＰ型拡散層１０２Ａを覆うように第１方向に形成されインバータ２０内のｐＭＯＳトランジスタ２０Ａのゲートとなる。
【０１３２】
なお、Ｐ型拡散層１０２Ａ上には、ＶＤＤ線１０３Ａからノード結合コンタクト１０５Ｂまで電流経路が直列になるよう、コンタクトプラグＣＰＬ、ゲートコンタクトＧＣＣ、コンタクトプラグＣＰＫの順で接続される。
【０１３３】
Ｐ型拡散層１０２ＢにはゲートコンタクトＧＣＤが接続される。また、Ｐ型拡散層１０２Ｂの一端はコンタクトプラグＣＰＭを通じてノード結合コンタクト１０５Ａに接続され、他端はコンタクトプラグＣＰＮを通じてＶＤＤ線１０３Ｂに接続される。
【０１３４】
ゲートコンタクトＧＣＤはＰ型拡散層１０２Ｂを覆うように第１方向に形成されインバータ２１内のｐＭＯＳトランジスタ２１Ａのゲートとなる。
【０１３５】
なお、Ｐ型拡散層１０２Ｂ上には、ＶＤＤ線１０３Ｂからノード結合コンタクト１０５Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＮ、ゲートコンタクトＧＣＤ、コンタクトプラグＣＰＭの順で接続される。
【０１３６】
Ｎ型拡散層１０１ＣにはゲートコンタクトＧＣＣ〜ＧＣＥが接続される。また、Ｎ型拡散層１０１Ｃの一端はコンタクトプラグＣＰＰを通じてビット線／ＢＬ［ｎ］に接続され、他端はコンタクトプラグＣＰＱを通じてＶＳＳ線１０４Ｂに接続される。更に、一端と他端の間はコンタクトプラグＣＰＲを通じてノード結合コンタクト１０５Ａが接続される。
【０１３７】
ゲートコンタクトＧＣＣとＧＣＥはＮ型拡散層１０１Ｃを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＣはトランスファートランジスタ１５のバックゲートとなり、ゲートコンタクトＧＣＥはトランスファートランジスタ１５のフロントゲートとなる。また、ゲートコンタクトＧＣＣはコンタクトプラグＣＰＦを通じてノード結合コンタクト１０５Ａに接続され、ゲートコンタクトＧＣＥはコンタクトプラグＣＰＳを通じてワード線ＷＬ[ｍ]に接続される。
【０１３８】
ゲートコンタクトＧＣＤはＮ型拡散層１０１Ｃを覆うように第１方向に形成されインバータ２１内のｎＭＯＳトランジスタ２１Ｂのゲートとなる。
【０１３９】
なお、Ｎ型拡散層１０１Ｃ上には、ビット線／ＢＬ［ｎ］からＶＳＳ１０４Ｂまで電流経路が直列になるよう、コンタクトプラグＣＰＰ、ゲートコンタクトＧＣＣ、コンタクトプラグＣＰＲ、ゲートコンタクトＧＣＤ、コンタクトプラグＣＰＱの順で接続される。
【０１４０】
次に、第３の実施の形態に係るＳＲＡＭの読み出し動作を図９、図１１を用いて説明する。図１１は第３の実施の形態の読み出し時のタイミングチャートである。なお、図９に示されるワード線ＷＬ[ｍ]とビット線ＢＬ[ｎ]、／ＢＬ［ｎ］の交差部に接続されるメモリセルＭＣ内のノードＮ１０に“０”データが記憶され、ノードＮ１１に“１”データが記憶されている場合を例に説明する。
【０１４１】
図１１に示すように、時刻ｔ０に、図示しないプリチャージ回路により、メモリセルＭＣが接続するビット線ＢＬ[ｎ]、／ＢＬ［ｎ］にプリチャージ電圧ＰＲＥが印加される。プリチャージ電圧ＰＲＥは、例えば１Ｖとする。
【０１４２】
次に、時刻ｔ１に、メモリセルＭＣが接続するワード線ＷＬ[ｍ]に図示しないロウデコーダより選択電圧ＳＶが印加される。選択電圧ＳＶは、例えば１Ｖとする。
【０１４３】
すると、ゲートにワード線ＷＬ[ｍ]が接続されるトランスファートランジスタ１４、１５と読み出しトランジスタ１７は選択電圧ＳＶにより導通する。
【０１４４】
第３の実施の形態は、図９に示すようにドライバトランジスタ１６及び読み出しトランジスタ１７を備え、読み出しトランジスタ１７のバックゲートはノードＮ１１に接続されている。
【０１４５】
ノードＮ１０にデータ“０”が記憶されていた場合、ノードＮ１１にはデータ“１”が記憶されているため、ドライバトランジスタ１６のゲート及び読み出しトランジスタ１７のバックゲートにはデータ“１”の電圧が印加される。それによって、ドライバトランジスタ１６は導通する。
【０１４６】
更に、ワード線ＷＬ[ｍ]には選択電圧ＳＶが印加されているため、読み出しトランジスタ１７のゲートにも選択電圧ＳＶが印加され、読み出しトランジスタ１７も導通する。また、読み出しトランジスタ１７のバックゲートはデータ“１”の電圧が印加されているため、読み出しトランジスタ１７の閾値電圧は下がる。よって、読み出しトランジスタ１７は導通しやすい状態、換言すると、データの読み出し速度が速い状態となる。
【０１４７】
第３の実施の形態では、ノードＮ１０に記憶されているデータ“０”を読み出す際、ドライバトランジスタ１６のソースに接続される接地電位ＶＳＳがドライバトランジスタ１６、読み出しトランジスタ１７を通じてビット線ＢＬ[ｎ]へ読み出される。それにより、図１１に示されるように読み出し速度の低下を防ぐことができる。逆に、ノードＮ１０に記憶されているデータ“１”を読み出す際は、読み出しトランジスタ１７のバックゲートはデータ“０”の電圧が印加されているため、読み出しトランジスタ１７の閾値電圧は高くなり、リーク電流を削減することができる。
【０１４８】
第１の実施の形態は、読み出す際にカラム選択線ＣＯＬに読み出し電圧ＲＶが印加されるため、ドライバトランジスタ１６と読み出しトランジスタ１７のバックゲートにはデータ“１”の電圧が印加される。ノードＮ１０にデータ“１”が記憶されていた場合、ドライバトランジスタ１６のフロントゲートにはデータ“０”の電圧が印加されるため、ドライバトランジスタ１６は導通しない。換言すると、ビット線ＢＬ[ｎ]からドライバトランジスタ１６のソースに接続されるＶＳＳまで電流経路は形成されない。しかし、ドライバトランジスタ１６のバックゲートには読み出し電圧ＲＶが印加されているため、ドライバトランジスタ１６にリーク電流が発生する可能性がある。
【０１４９】
それに対し第３の実施の形態は、ノードＮ１０にデータ“１”が記憶されていた場合、読み出しトランジスタ１７のバックゲートにはノードＮ１１に記憶されているデータ“０”の電圧が印加されるため、読み出しトランジスタ１７が導通しづらくなる上、ドライバトランジスタ１６はシングルゲート型で形成されるため、リーク電流の発生を防ぐことが可能となる。
【０１５０】
以上より、第３の実施の形態は第１の実施の形態により得る効果に加え、ノードＮ１０にデータ“１”が記憶されていた場合のメモリセルＭＣに発生するリーク電流を防ぐことが可能となる。
【０１５１】
［第４の実施の形態］
図１２は、本発明の第４の実施の形態に係るＳＲＡＭ１０の一部を示した等価回路図である。第４の実施の形態は、図１２に示すように第３の実施の形態のワード線ＷＬ[ｍ]とビット線ＢＬ[ｎ]を書き込み用と読み出し用の各２本（ワード線ＷＷＬ／ＲＷＬ、ビット線ＷＢＬ／ＲＢＬ）にした構成となっており、その点のみが第３の実施の形態と異なりその他の点は同様である。なお、図１２において第３の実施の形態と同一部分には同一符号を付し、以下ではその詳細な説明は省略する。
【０１５２】
第４の実施の形態に係るＳＲＡＭ１０を形成するメモリセルＭＣは、第１方向に沿って配設される書き込み用ワード線ＷＷＬ及び読み出し用ワード線ＲＷＬと、第２方向に沿って配設される書き込み用ビット線ＷＢＬ及び読み出し用ビット線ＲＢＬの交差部に形成される。図１２には説明の都合上、書き込み用ワード線ＷＷＬ[ｍ]と書き込み用ビット線ＷＢＬ[ｎ]、／ＷＢＬ［ｎ］の交差部に形成されるメモリセルＭＣを示している（但しｍ、ｎは自然数）。
【０１５３】
メモリセルＭＣは、インバータ２０とインバータ２１をクロスカップル接続させて形成されるデータ記憶部１３を有する。なお、インバータ２０、２１は、それぞれｐＭＯＳトランジスタ２０ＡとｎＭＯＳトランジスタ２０Ｂ、ｐＭＯＳトランジスタ２１ＡとｎＭＯＳトランジスタ２１Ｂを直列に接続させて形成される。この点は第３の実施の形態と同様である。
【０１５４】
書き込み用ビット線ＷＢＬ[ｎ]とインバータ２０の出力端子との間にはデータ転送用にトランスファートランジスタ１４が形成され、書き込み用ビット線／ＷＢＬ［ｎ］とインバータ２１の出力端子との間にも同じようにデータ転送用にトランスファートランジスタ１５が形成される。
【０１５５】
トランスファートランジスタ１４は、ゲートに書き込み用ワード線ＷＷＬ[ｍ]が接続され、ドレインに書き込み用ビット線ＷＢＬ[ｎ]が接続され、ソースにインバータ２０の出力端子とインバータ２１の入力端子が接続するノードＮ１０が接続される。トランスファートランジスタ１５は、ゲートに書き込み用ワード線ＷＷＬ[ｍ]が接続され、ドレインに書き込み用ビット線／ＷＢＬ［ｎ］が接続され、ソースにインバータ２１の出力端子とインバータ２０の入力端子が接続するノードＮ１１が接続される。
【０１５６】
更に、ノードＮ１１にはドライバトランジスタ１６のゲートが接続され、読み出し用ワード線ＲＷＬ[ｍ]には読み出しトランジスタ１７のゲートが接続される。読み出しトランジスタ１７は、ドレインに読み出し用ビット線ＲＢＬ[ｎ]が接続され、ソースはドライバトランジスタ１６のドレインと接続される。ドライバトランジスタ１６のソースには接地電位ＶＳＳが供給される。
【０１５７】
なお、第４の実施の形態に係るＳＲＡＭ内のメモリセルＭＣを構成するトランジスタはシングルゲート型のＦｉｎＦＥＴで形成され、トランスファートランジスタ１４、１５、及び読み出しトランジスタ１７のみダブルゲート型のＦｉｎＦＥＴで形成される。
【０１５８】
トランスファートランジスタ１４のバックゲートはノードＮ１０に接続され、トランスファートランジスタ１５と読み出しトランジスタ１７のバックゲートはノードＮ１１に接続される。
【０１５９】
また、図６Ｂに示した例と同様に、ビット線ＢＬのみを書き込み用と読み出し用に分けてもよいし、また、図６Ｃに示した例と同様に、ワード線ＷＬのみを書き込み用と読み出し用に分けても構わない。なお、上記構成毎の効果は第２の実施の形態と同様である。
【０１６０】
なお、一対の読み出し用ビット線ＲＢＬ［ｎ］、／ＲＢＬ［ｎ］を１つのメモリセルＭＣに対し設けることも可能である。この場合、ドライバトランジスタ１６と読み出しトランジスタ１７は読み出し用ビット線／ＲＢＬ［ｎ］側に形成されてもよく、更に、図１Ｂに示した例と同様に、読み出し用ビット線ＲＢＬ[ｎ]と読み出し用ビット線／ＲＢＬ［ｎ］の両側に形成されてもよい。すなわち、インバータ２０側だけではなくインバータ２１側にも形成されてもよい。よって、ノードＮ１０には第２のドライバトランジスタ１６のゲートが接続され、ワード線ＷＬ[ｍ]には第２の読み出しトランジスタ１７のゲートが接続される。第２の読み出しトランジスタ１７は、ドレインに読み出し用ビット線／ＲＢＬ［ｎ］が接続され、ソースは第２のドライバトランジスタ１６のドレインと接続される。第２のドライバトランジスタ１６のソースには接地電位ＶＳＳが供給される。また、第２のドライバトランジスタ及び第２の読み出しトランジスタもダブルゲート型で形成される。
【０１６１】
なお、第４の実施の形態に係るＳＲＡＭを形成するメモリセルＭＣ等は図１２に示される数に限定されるものではない。
【０１６２】
次に、第４の実施の形態に係るＳＲＡＭを構成するメモリセルＭＣのレイアウトを、図１３を用いて説明する。図１３は、図１２に示されたメモリセルＭＣの平面図である。図１３において第１の実施の形態と同一部分には同一符号を付し、以下ではその詳細な説明は省略する。
【０１６３】
メモリセルＭＣは、シリコン基板のウェル１００に、第２方向に沿って形成されたＮ型拡散層１０１Ａ〜１０１ＣとＰ型拡散層１０２Ａ〜１０２Ｂを有する。また、拡散層１０１、１０２と交差するように第１方向に沿ってゲートコンタクトＧＣＡ〜ＧＣＦが形成される。複数あるＮ型拡散層１０１は１０１Ａ、１０１Ｂ…と称し、総称する場合にはＡ、Ｂ…を付けずに１０１と称する。その他の構成要素（１０２〜１０５、ＧＣ、ＣＰ）も同様とする。
【０１６４】
ゲートコンタクトＧＣは、例えばポリシリコンで形成される。但し、本実施の形態はそれに限定されるものではない。以下、Ｎ型拡散層１０１及びＰ型拡散層１０２が形成される層をアクティブエリアと称する。なお、上述したように、第４の実施の形態に係るＳＲＡＭを構成するトランジスタはシングルゲート型のＦｉｎＦＥＴで形成され、一部のトランジスタのみダブルゲート型のＦｉｎＦＥＴで形成される。シングルゲート型のＦｉｎＦＥＴは拡散層１０１、１０２を覆うようにゲートコンタクトＧＣが形成され、ダブルゲート型のＦｉｎＦＥＴは図２に示すように拡散層１０１又は１０２を左右から異なるゲートコンタクトＧＣで挟むように形成される。これらの点は第１の実施の形態と同様である。
【０１６５】
アクティブエリアの上部の第１配線層には、書き込み用ワード線ＷＷＬ[ｍ]、読み出し用ワード線ＲＷＬ[ｍ]、書き込み用ビット線ＷＢＬ[ｎ]、／ＷＢＬ［ｎ］、読み出し用ビット線ＲＢＬ[ｎ]、ＶＤＤ線１０３、ＶＳＳ線１０４、及びノード結合コンタクト１０５が形成される。これら第１配線層は、コンタクトプラグＣＰによってアクティブエリアと接続される。
【０１６６】
Ｎ型拡散層１０１ＡにはゲートコンタクトＧＣＡ〜ＧＣＣが接続される。また、Ｎ型拡散層１０１Ａの一端はコンタクトプラグＣＰＡを通じて読み出し用ビット線ＲＢＬ[ｎ]に接続され、他端はコンタクトプラグＣＰＢを通じてＶＳＳ線１０４Ａに接続される。
【０１６７】
ゲートコンタクトＧＣＡとＧＣＢはＮ型拡散層１０１Ａを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＡは読み出しトランジスタ１７のバックゲートとなり、ゲートコンタクトＧＣＢは読み出しトランジスタ１７のフロントゲートとなる。また、ゲートコンタクトＧＣＡはコンタクトプラグＣＰＣを通じてノード結合コンタクト１０５Ａに接続され、ゲートコンタクトＧＣＢはコンタクトプラグＣＰＤを通じて読み出し用ワード線ＲＷＬ[ｍ]に接続される。
なお、ノード結合コンタクト１０５Ａは回路上ではノードＮ１１となる。
【０１６８】
ゲートコンタクトＧＣＣはＮ型拡散層１０１Ａを覆うように第１方向に形成されドライバトランジスタ１６のゲートとなる。また、ゲートコンタクトＧＣＣはコンタクトプラグＣＰＥを通じてノード結合コンタクト１０５Ａに接続される。
【０１６９】
なお、Ｎ型拡散層１０１Ａ上には、読み出し用ビット線ＲＢＬ[ｎ]からＶＳＳ線１０４Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＡ、ゲートコンタクトＧＣＡ、ＧＣＣ、コンタクトプラグＣＰＢの順で接続される。
【０１７０】
Ｎ型拡散層１０１ＢにはゲートコンタクトＧＣＣ〜ＧＣＥが接続される。また、Ｎ型拡散層１０１Ｂの一端はコンタクトプラグＣＰＧを通じて書き込み用ビット線ＷＢＬ[ｎ]に接続され、他端はコンタクトプラグＣＰＨを通じてＶＳＳ線１０４Ａに接続される。更に、一端と他端の間はコンタクトプラグＣＰＩを通じてノード結合コンタクト１０５Ｂが接続される。なお、ノード結合コンタクト１０５Ｂは回路上ではノードＮ１０となる。
【０１７１】
ゲートコンタクトＧＣＤとＧＣＥはＮ型拡散層１０１Ｂを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＤはトランスファートランジスタ１４のフロントゲートとなり、ゲートコンタクトＧＣＥはトランスファートランジスタ１４のバックゲートとなる。また、ゲートコンタクトＧＣＤはコンタクトプラグＣＰＪを通じて書き込み用ワード線ＷＷＬ[ｍ]に接続され、ゲートコンタクトＧＣＥはコンタクトプラグＣＰＫを通じてノード結合コンタクト１０５Ｂに接続される。
【０１７２】
ゲートコンタクトＧＣＣはＮ型拡散層１０１Ｂを覆うように第１方向に形成されインバータ２０内のｎＭＯＳトランジスタ２０Ｂのゲートとなる。
【０１７３】
なお、Ｎ型拡散層１０１Ｂ上には、書き込み用ビット線ＷＢＬ[ｎ]からＶＳＳ１０４Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＧ、ゲートコンタクトＧＣＤ、コンタクトプラグＣＰＩ、ゲートコンタクトＧＣＣ、コンタクトプラグＣＰＨの順で接続される。
【０１７４】
Ｐ型拡散層１０２ＡにはゲートコンタクトＧＣＣが接続される。また、Ｐ型拡散層１０２Ａの一端はコンタクトプラグＣＰＬを通じてノード結合コンタクト１０５Ｂに接続され、他端はコンタクトプラグＣＰＭを通じてＶＤＤ線１０３Ａに接続される。
【０１７５】
ゲートコンタクトＧＣＣはＰ型拡散層１０２Ａを覆うように第１方向に形成されインバータ２０内のｐＭＯＳトランジスタ２０Ａのゲートとなる。
【０１７６】
なお、Ｐ型拡散層１０２Ａ上には、ＶＤＤ線１０３Ａからノード結合コンタクト１０５Ｂまで電流経路が直列になるよう、コンタクトプラグＣＰＭ、ゲートコンタクトＧＣＣ、コンタクトプラグＣＰＬの順で接続される。
【０１７７】
Ｐ型拡散層１０２ＢにはゲートコンタクトＧＣＥが接続される。また、Ｐ型拡散層１０２Ｂの一端はコンタクトプラグＣＰＮを通じてノード結合コンタクト１０５Ａに接続され、他端はコンタクトプラグＣＰＰを通じてＶＤＤ線１０３Ｂに接続される。
【０１７８】
ゲートコンタクトＧＣＥはＰ型拡散層１０２Ｂを覆うように第１方向に形成されインバータ２１内のｐＭＯＳトランジスタ２１Ａのゲートとなる。
【０１７９】
なお、Ｐ型拡散層１０２Ｂ上には、ＶＤＤ線１０３Ｂからノード結合コンタクト１０５Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＰ、ゲートコンタクトＧＣＥ、コンタクトプラグＣＰＮの順で接続される。
【０１８０】
Ｎ型拡散層１０１ＣにはゲートコンタクトＧＣＣ、ＧＣＥ、及びＧＣＦが接続される。また、Ｎ型拡散層１０１Ｃの一端はコンタクトプラグＣＰＱを通じて書き込み用ビット線／ＷＢＬ［ｎ］に接続され、他端はコンタクトプラグＣＰＲを通じてＶＳＳ線１０４Ｂに接続される。更に、一端と他端の間はコンタクトプラグＣＰＳを通じてノード結合コンタクト１０５Ａが接続される。
【０１８１】
ゲートコンタクトＧＣＣとＧＣＦはＮ型拡散層１０１Ｃを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＣはトランスファートランジスタ１５のバックゲートとなり、ゲートコンタクトＧＣＦはトランスファートランジスタ１５のフロントゲートとなる。また、ゲートコンタクトＧＣＣはコンタクトプラグＣＰＦを通じてノード結合コンタクト１０５Ａに接続され、ゲートコンタクトＧＣＦはコンタクトプラグＣＰＴを通じて書き込み用ワード線ＷＷＬ[ｍ]に接続される。
【０１８２】
ゲートコンタクトＧＣＥはＮ型拡散層１０１Ｃを覆うように第１方向に形成されインバータ２１内のｎＭＯＳトランジスタ２１Ｂのゲートとなる。
【０１８３】
なお、Ｎ型拡散層１０１Ｃ上には、書き込み用ビット線／ＷＢＬ［ｎ］からＶＳＳ線１０４Ｂまで電流経路が直列になるよう、コンタクトプラグＣＰＱ、ゲートコンタクトＧＣＣ、コンタクトプラグＣＰＳ、ゲートコンタクトＧＣＥ、コンタクトプラグＣＰＲの順で接続される。
【０１８４】
次に、第４の実施の形態に係るＳＲＡＭの読み出し動作を図１２、図１４を用いて説明する。図１４は第４の実施の形態の読み出し時のタイミングチャートである。図１２に示される読み出しワード線ＲＷＬ[ｍ]と読み出しビット線ＲＢＬ[ｎ]の交差部に接続されるメモリセルＭＣ内のノードＮ１０に“０”データが記憶され、ノードＮ１１に“１”データが記憶されている場合を例に説明する。
【０１８５】
図１４に示すように、時刻ｔ０に、図示しないプリチャージ回路によりメモリセルＭＣが接続する読み出し用ビット線ＲＢＬ[ｎ]にプリチャージ電圧ＰＲＥが印加される。プリチャージ電圧ＰＲＥは、例えば１Ｖとする。なお、書き込み用 ワード線ＷＷＬ［ｍ］には、図１４に示すように０Ｖが印加される。よって、第４の実施の形態では、読み出し時に書き込み用ビット線ＷＢＬ［ｎ］および／ＷＢＬ［ｎ］とデータ記憶部１３は完全に切り離される。
【０１８６】
次に、時刻ｔ１に、メモリセルＭＣが接続する読み出し用ワード線ＲＷＬ[ｍ]に図示しないロウデコーダより選択電圧ＳＶが印加される。選択電圧ＳＶは、例えば１Ｖとする。なお、書き込み用ワード線ＷＷＬ[ｍ]には、図１４に示すように読み出し電圧は印加されない。よって、第４の実施の形態では、トランスファートランジスタ１４、１５は読み出し時に導通されないため、非選択メモリセルＭＣのリードディスターブを防ぐことができる。
【０１８７】
次に、ゲートに読み出し用ワード線ＲＷＬ[ｍ]が接続される読み出しトランジスタ１７は選択電圧ＳＶにより導通する。
【０１８８】
第４の実施の形態は、図１２に示すようにドライバトランジスタ１６及び読み出しトランジスタ１７を備え、読み出しトランジスタ１７のバックゲートはノードＮ１１に接続されている。
【０１８９】
ノードＮ１０にデータ“０”が記憶されていた場合、ノードＮ１１にはデータ“１”が記憶されているため、ドライバトランジスタ１６のゲート及び読み出しトランジスタ１７のバックゲートにはデータ“１”の電圧が印加される。それによって、ドライバトランジスタ１６は導通する。
【０１９０】
更に、読み出し用ワード線ＲＷＬ[ｍ]には選択電圧ＳＶが印加されているため、読み出しトランジスタ１７のゲートにも選択電圧ＳＶが印加され、読み出しトランジスタ１７も導通する。また、読み出しトランジスタ１７のバックゲートはデータ“１”の電圧が印加されているため、読み出しトランジスタ１７の閾値電圧は下がる。よって、読み出しトランジスタ１７は導通しやすい状態、換言すると、データの読み出し速度が速い状態となる。
【０１９１】
第４の実施の形態では、ノードＮ１０に記憶されているデータ“０”を読み出す際、ドライバトランジスタ１６のソースに接続される接地電位ＶＳＳがドライバトランジスタ１６、読み出しトランジスタ１７を通じて読み出し用ビット線ＲＢＬ[ｎ]へ読み出される。それにより、読み出し速度の低下を防ぐことができる。逆に、ノードＮ１０に記憶されているデータ“１”を読み出す際は、ドライバトランジスタ１６は導通しないため、読み出し用ビット線ＲＢＬ[ｎ]はプリチャージ電圧ＰＲＥを保持したままハイインピーダンス状態となる。
【０１９２】
以上より、第４の実施の形態は第３の実施の形態により得る効果に加え、非選択メモリセルＭＣのリードディスターブを防ぐことが可能となる。
【図面の簡単な説明】
【０１９３】
【図１Ａ】この発明の第１の実施の形態によるＳＲＡＭの一部を示す回路図である。
【図１Ｂ】同ＳＲＡＭのドライバトランジスタ１６、読み出しトランジスタ１７、及びカラム選択線ＣＯＬがビット線ＢＬの両側に形成された形態を示す図である。
【図２】ダブルゲート型のＦｉｎＦＥＴを示す図である。
【図３】図１Ａからドライバトランジスタ１６、読み出しトランジスタ１７、及びカラム選択線ＣＯＬを除いた回路図である。
【図４】第１の実施の形態のＳＲＡＭの一部平面図である。
【図５Ａ】第１の実施の形態のＳＲＡＭの読み出し時のタイミングチャートである。
【図５Ｂ】図３の構成のＳＲＡＭの読み出し時のタイミングチャートである。
【図６Ａ】第２の実施の形態に関するＳＲＡＭの一部を示す回路図である。
【図６Ｂ】同ＳＲＡＭのビット線のみを読み出し用と書き込み用に分けた形態を示す図である。
【図６Ｃ】同ＳＲＡＭのワード線のみを読み出し用と書き込み用に分けた形態を示す図である。
【図７】第２の実施の形態に関するＳＲＡＭの一部平面図である。
【図８】第２の実施の形態に関するＳＲＡＭの読み出し時のタイミングチャートである。
【図９】第３の実施の形態に関するＳＲＡＭの一部を示す回路図である。
【図１０】第３の実施の形態に関するＳＲＡＭの一部平面図である。
【図１１】第３の実施の形態に関するＳＲＡＭの読み出し時のタイミングチャートである。
【図１２】第４の実施の形態に関するＳＲＡＭの一部を示す回路図である。
【図１３】第４の実施の形態に関するＳＲＡＭの一部平面図である。
【図１４】第４の実施の形態に関するＳＲＡＭの読み出し時のタイミングチャートである。
【符号の説明】
【０１９４】
１０…ＳＲＡＭ、２０Ａ、２１Ａ…ｐＭＯＳトランジスタ、２０Ｂ、２１Ｂ…ｎＭＯＳトランジスタ、１３…データ記憶部、１４、１５…トランスファートランジスタ、１６…ドライバトランジスタ、１７…読み出しトランジスタ、２０、２１…インバータ、３０…ビット線対、１００…ウェル、１０１…Ｎ型拡散層、１０２…Ｐ型拡散層、１０３…ＶＤＤ線、１０４…ＶＳＳ線、１０５…ノード結合コンタクト。
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にスタティックランダムアクセスメモリ（ＳＲＡＭ）に関するものである。
【背景技術】
【０００２】
近年、半導体記憶装置の集積度向上のためメモリセル等を形成するトランジスタのサイズが小型化されてきている。また、電源電圧の低下に伴いトランジスタの閾値電圧も低下している。これらにより、メモリセルを構成するトランジスタの閾値電圧のばらつきが、メモリセルの動作に大きな影響を与えるようになってきている。
【０００３】
特にＳＲＡＭは、メモリセルを構成するトランジスタの閾値電圧のばらつきにより、メモリセルのスタティックノイズマージン（以下ＳＮＭ）が低下してしまう。ＳＮＭが低いメモリセルは動作が不安定となるため、ノイズ等による微小電圧がビット線から印加されるとその微小電圧によりメモリセルに誤書き込みがされてしまう。そのため、選択されるメモリセルと同じワード線に接続されるメモリセル（以下非選択メモリセル）はデータ転送用のトランジスタ（以下トランスファートランジスタ）が導通するため、ＳＮＭが低いとビット線から転送されるノイズ等で不要な書き込みを起こしてしまっていた。
【０００４】
よって、従来から知られている構成で形成されるＳＲＡＭは、電源電圧の低下化、及びトランジスタのサイズの小型化に対して問題を抱えていた。
【０００５】
その対策として、トランスファートランジスタをＦｉｎＦＥＴで形成し、ゲートをフロントゲートとバックゲートに分け、バックゲートをそれぞれメモリセルの記憶ノードに接続させる方法（非特許文献１）がある。ここで、ＦｉｎＦＥＴとは、チャネル部が半導体基板の絶縁層上に形成され、そのチャネル部の上面及び左右面を絶縁膜を介してゲート電極で挟まれた構造のものである。チャネル部を絶縁膜で覆い、且つチャネル部の複数の面をゲートで制御するため、オフ時のリーク電流を削減することができる。
【０００６】
この方法であると、どちらか一方のトランスファーゲートのバックゲートは“Ｌ”のデータを記憶したノードと接続されているため、バックゲートが“Ｌ”レベルとなる。バックゲートが“Ｌ”レベルになるとトランジスタの閾値電圧が高くなる。これによって、非選択メモリセルのトランスファートランジスタは閾値電圧が高くなり導通状態となりづらくなるため、誤書き込みを減らすことが可能となる。
【０００７】
しかし、選択メモリセルのトランスファーゲートも閾値電圧が高くなるため、読み出しや書き込み速度が遅くなってしまう、という問題があった。
【０００８】
従って、従来の技術では、小型で動作信頼性の高い半導体記憶装置を提供する事が困難であった。
【非特許文献１】Ａ． Ｃａｒｌｓｏｎ， Ｚ． Ｇｕｏ， Ｓ． Ｂａｌａｓｕｂｒａｍａｎｉａｎ， Ｌ．−Ｔ． Ｐａｎｇ， Ｔ．−Ｊ． Ｋｉｎｇ Ｌｉｕ， Ｂ． Ｎｉｋｏｌｉｃ、「ＦｉｎＦＥＴ ＳＲＡＭ ｗｉｔｈ Ｅｎｈａｎｃｅｄ Ｒｅａｄ／Ｗｒｉｔｅ Ｍａｒｇｉｎｓ」、２００６ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ、ｐ．１０５−１０６
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、小型で動作信頼性の高い半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明の一態様による半導体記憶装置は、第１のビット線と第２のビット線からなるビット線対と、メモリセルが選択される際選択電圧が印加されるワード線と、前記ビット線対と前記ワード線との交差部に形成されるメモリセルとを備え、前記メモリセルは、前記第１のビット線と前記第２のビット線の間に介在し第１のインバータと第２のインバータをクロスカップル接続させて形成されるインバータ対と、前記第１のビット線と前記第１のインバータの出力端子との間に介在し第１のフロントゲートと第１のバックゲートを有し前記第１のインバータの出力端子と前記第２のインバータの入力端子とが接続する第１のノードに前記第１のバックゲートが接続され前記第１のフロントゲートが前記ワード線に接続される第１のトランスファートランジスタと、前記第２のビット線と前記第２のインバータの出力端子との間に介在し第２のフロントゲートと第２のバックゲートを有し前記第２のインバータの出力端子と前記第１のインバータの入力端子とが接続する第２のノードに前記第２のバックゲートが接続され前記第２のフロントゲートが前記ワード線に接続される第２のトランスファートランジスタと、前記第２のノードにゲートが接続され電流経路の一端を接地電位に接続されるドライバトランジスタと、第３のフロントゲートと第３のバックゲートを有し、前記第３のフロントゲートが前記ワード線に接続され、電流経路の一端を前記ドライバトランジスタの他端に接続され他端を前記第１のビット線に接続される読み出しトランジスタとを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、小型で動作信頼性の高い半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
次に、本発明の実施の形態に係る半導体記憶装置（以下ＳＲＡＭ）を図面に基づいて説明する。
【００１３】
［第１の実施の形態］
図１Ａは、本発明の第１の実施の形態に係るＳＲＡＭ１０の一部を示した等価回路図である。第１の実施の形態に係るＳＲＡＭ１０を形成するメモリセルＭＣは、第１方向に複数配設されるワード線ＷＬと第２方向に複数配設されるビット線ＢＬの交差部に形成される。図１Ａには説明の都合上、ワード線ＷＬ[ｍ]とビット線ＢＬ[ｎ]、／ＢＬ［ｎ］の交差部に形成されるメモリセルＭＣを示している（但しｍ、ｎは自然数）。
【００１４】
メモリセルＭＣは、ビット線ＢＬ[ｎ]とビット線／ＢＬ［ｎ］からなるビット線対３０の間に形成され、インバータ２０とインバータ２１をクロスカップル接続させて形成されるデータ記憶部１３を有する。なお、インバータ２０、２１は、それぞれｐＭＯＳトランジスタ２０ＡとｎＭＯＳトランジスタ２０Ｂ、ｐＭＯＳトランジスタ２１ＡとｎＭＯＳトランジスタ２１Ｂを直列に接続させて形成される。
【００１５】
また、ビット線ＢＬ[ｎ]とインバータ２０の間にはデータ転送用にトランスファートランジスタ１４が形成され、ビット線／ＢＬ［ｎ］とインバータ２１の間にも同じようにデータ転送用にトランスファートランジスタ１５が形成される。トランスファートランジスタ１４は、ゲートにワード線ＷＬ[ｍ]が接続され、ドレインにビット線ＢＬ[ｎ]が接続され、ソースにインバータ２０の出力端子とインバータ２１の入力端子が接続するノードＮ１０が接続される。トランスファートランジスタ１５は、ゲートにワード線ＷＬ[ｍ]が接続され、ドレインにビット線／ＢＬ［ｎ］が接続され、ソースにインバータ２１の出力端子とインバータ２０の入力端子が接続するノードＮ１１が接続される。
【００１６】
更に、ノードＮ１１にはドライバトランジスタ１６のゲートが接続され、ワード線ＷＬ[ｍ]には読み出しトランジスタ１７のゲートが接続される。ドライバトランジスタ１６、及び読み出しトランジスタ１７は、ソースとドレインの間に電流経路を有している。読み出しトランジスタ１７は、ドレインにビット線ＢＬ[ｎ]が接続され、ソースはドライバトランジスタ１６のドレインと接続される。ドライバトランジスタ１６のソースには接地電位ＶＳＳが供給される。データ記憶部１３と、トランジスタ１４〜１７とにより１つのメモリセルＭＣが構成される。
【００１７】
なお、第１の実施の形態に係るＳＲＡＭ内のメモリセルＭＣを構成するトランジスタはシングルゲート型のＦｉｎＦＥＴで形成され、トランスファートランジスタ１４、１５、ドライバトランジスタ１６、及び読み出しトランジスタ１７のみダブルゲート型のＦｉｎＦＥＴで形成される。但し、ドライバトランジスタ１６は、ダブルゲート型でなくシングルゲート型のＦｉｎＦＥＴでも構わない。
【００１８】
ここでＦｉｎＦＥＴの構成と動作について図２を用いて説明する。なお、第１の実施の形態においてドライバトランジスタ１６及び読み出しトランジスタ１７で使用するダブルゲート型のｎチャネルＦｉｎＦＥＴを例に説明する。
【００１９】
半導体フィン５０は、ｐ型拡散層５１を２つのｎ型拡散層５２で挟みこむように第１方向に沿って形成される。また、ｐ型拡散層５１は、第２方向に沿って形成される２つのゲート５３により挟まれる。なお、説明の都合上、２つのｎ型拡散層５２は、５２Ａをドレイン、５２Ｂをソースと規定し、総称するときは５２と称する。
【００２０】
ゲート５３に正電圧を印加すると、ｐ型拡散層５１のゲート５３と接する面に反転層が形成され、ドレインからソースに電流が流れる。
【００２１】
シングルゲート型のＦｉｎＦＥＴは、一連のゲートがチャネルと接するように形成されチャネル内を流れる電流を制御する構造である。
【００２２】
それに対し、ダブルゲート型のＦｉｎＦＥＴは、図２に示すように二つに分離されたゲートがチャネルと接するように形成される。よって、ダブルゲート型のＦｉｎＦＥＴは、２つのゲート５３でチャネルを流れる電流量（ＦｉｎＦＥＴの動作閾値電圧）を調整可能なため、シングルゲート型に比べＦｉｎＦＥＴの動作閾値電圧を細かく設定することができる。
【００２３】
図１Ａに戻って説明する。
【００２４】
トランスファートランジスタ１４のバックゲートはノードＮ１０に接続され、トランスファートランジスタ１５のバックゲートはノードＮ１１に接続される。
【００２５】
ドライバトランジスタ１６と読み出しトランジスタ１７のバックゲートは、メモリセルＭＣからデータを読み出す際に読み出し電圧が印加されるカラム選択線ＣＯＬ[ｐ]に接続される（但しｐは自然数）。なお、カラム選択線ＣＯＬ[ｐ]は第２方向に沿ってビット線対３０毎に１本ずつ形成される。
【００２６】
また、ドライバトランジスタ１６、読み出しトランジスタ１７、及びカラム選択線ＣＯＬ[ｐ]はビット線／ＢＬ［ｎ］側に形成されてもよく、更に、図１Ｂに示すようにビット線ＢＬ[ｎ]とビット線／ＢＬ［ｎ］の両側に形成されてもよい。すなわち、インバータ２０側だけではなくインバータ２１側にも形成されてもよい。よって、ノードＮ１０には第２のドライバトランジスタ１６のゲートが接続され、ワード線ＷＬ[ｍ]には第２の読み出しトランジスタ１７のゲートが接続される。第２の読み出しトランジスタ１７は、ドレインにビット線／ＢＬ［ｎ］が接続され、ソースは第２のドライバトランジスタ１６のドレインと接続される。第２のドライバトランジスタ１６のソースには接地電位ＶＳＳが供給される。また、第２のドライバトランジスタ１６及び第２の読み出しトランジスタ１７もダブルゲート型で形成され、バックゲートはカラム選択線ＣＯＬ[ｐ´]に接続される。
【００２７】
なお、第１の実施の形態に係るＳＲＡＭを形成するメモリセルＭＣ等は図１Ａに示される数に限定されるものではない。
【００２８】
ここで、図３に示すように、第１の実施の形態の回路構成からドライバトランジスタ１６、読み出しトランジスタ１７、及びカラム選択線ＣＯＬ[ｐ]が除かれた構成とされた場合について説明する。
【００２９】
例えば、ノードＮ１０にデータ“０”が記憶されノードＮ１１にデータ“１”が記憶されている場合、トランスファートランジスタ１４のバックゲートにはデータ“０”の電圧が印加される。データ“０”の電圧を０Ｖと規定し、データ“１”の電圧を１Ｖと規定すると、トランスファートランジスタ１４のバックゲートには０Ｖが印加されるため、トランスファートランジスタ１４の閾値電圧は上がってしまう。そのため、図３に示すような回路では、データ“０”が記憶されているノードＮ１０からビット線ＢＬ[ｎ]へデータを転送するのに時間がかかってしまう。図３の回路ではこのような問題があった。
【００３０】
なお、トランスファートランジスタ１５のバックゲートにはデータ“１”の電圧が印加されるためトランスファートランジスタ１５の閾値電圧は下がる。よって、データの転送速度は低下しない。
【００３１】
以上をまとめると、図３のような回路ではデータ“０”を読み出すのに時間がかかってしまっていた。
【００３２】
それに対し第１の実施の形態に係るＳＲＡＭは、図１Ａに示すようにドライバトランジスタ１６、読み出しトランジスタ１７、及びカラム選択線ＣＯＬ[ｐ]を備えている。
【００３３】
ノードＮ１０にデータ“０”が記憶されている場合、ノードＮ１１にはデータ“１”が記憶されているためドライバトランジスタ１６のフロントゲートにはデータ“１”の電圧が印加されドライバトランジスタ１６は導通する。更に、ワード線ＷＬ[ｍ]には選択電圧ＳＶが印加されているため、読み出しトランジスタ１７のフロントゲートに選択電圧ＳＶが印加され読み出しトランジスタ１７も導通する。
【００３４】
また、カラム選択線ＣＯＬ[ｐ]には読み出し電圧ＲＶが印加されているため、ドライバトランジスタ１６と読み出しトランジスタ１７のバックゲートには読み出し電圧ＲＶが印加される。そのため、ドライバトランジスタ１６と読み出しトランジスタ１７の閾値電圧は下がりドライバトランジスタ１６と読み出しトランジスタ１７は導通しやすい状態となる。なお、選択電圧ＳＶ及び読み出し電圧ＲＶは正電圧であり、例えば１Ｖとする。
【００３５】
第１の実施の形態では、ノードＮ１０に記憶されているデータ“０”を読み出す際、トランスファートランジスタ１４からではなく、ドライバトランジスタ１６のソースに接続される接地電位ＶＳＳがドライバトランジスタ１６、読み出しトランジスタ１７を通じてビット線ＢＬ[ｎ]へ読み出される。それにより、読み出し速度の低下を防ぐことができる。また、読み出し電圧ＲＶは、選択メモリセルＭＣが接続するカラム選択線ＣＯＬ[ｐ]のみに印加される。よって、選択メモリセルＭＣと同じワード線ＷＬに接続される非選択メモリセルＭＣの中でノードＮ１０にデータ“０”が記憶されているメモリセルＭＣは、ドライバトランジスタ１６および読み出しトランジスタ１７の閾値電圧が高いため、これらを流れる不要な読み出し電流を削減することができる。
【００３６】
以上より、第１の実施の形態は、選択メモリセルＭＣの読み出し速度の低下を防ぎ、非選択メモリセルＭＣの不要な読み出し電流を削減することが可能となる。
【００３７】
次に、第１の実施の形態に係るＳＲＡＭを構成するメモリセルＭＣのレイアウトを、図４を用いて説明する。図４は、図１Ａに示されたメモリセルＭＣの平面図である。
【００３８】
メモリセルＭＣは、シリコン基板のウェル１００に、第２方向に沿って形成されたＮ型拡散層１０１Ａ〜１０１ＣとＰ型拡散層１０２Ａ〜１０２Ｂを有する。また、拡散層１０１、１０２と交差するように第１方向に沿ってゲートコンタクトＧＣＡ〜ＧＣＦが形成される。複数あるＮ型拡散層１０１は１０１Ａ、１０１Ｂ…と称し、総称する場合にはＡ、Ｂ…を付けずに１０１と称する。その他の構成要素（１０２〜１０５、ＧＣ、ＣＰ）も同様とする。
【００３９】
ゲートコンタクトＧＣは、例えばポリシリコンで形成される。但し、本実施の形態はそれに限定されるものではない。以下、Ｎ型拡散層１０１及びＰ型拡散層１０２が形成される層をアクティブエリアと称する。なお、上述したように、第１の実施の形態に係るＳＲＡＭを構成するトランジスタはシングルゲート型のＦｉｎＦＥＴで形成され、一部のトランジスタのみダブルゲート型のＦｉｎＦＥＴで形成される。シングルゲート型のＦｉｎＦＥＴは拡散層１０１、１０２を覆うようにゲートコンタクトＧＣが形成され、ダブルゲート型のＦｉｎＦＥＴは図２に示すように拡散層１０１又は１０２を左右から異なるゲートコンタクトＧＣで挟むように形成される。
【００４０】
アクティブエリアの上部の第１配線層には、ワード線ＷＬ[ｍ]、ビット線ＢＬ[ｎ]、／ＢＬ［ｎ］、カラム選択線ＣＯＬ[ｐ]、ＶＤＤ線１０３、ＶＳＳ線１０４、及びノード結合コンタクト１０５が形成される。これら第１配線層は、コンタクトプラグＣＰによってアクティブエリアと接続される。
【００４１】
Ｎ型拡散層１０１ＡにはゲートコンタクトＧＣＡ〜ＧＣＤが接続される。また、Ｎ型拡散層１０１Ａの一端はコンタクトプラグＣＰＡを通じてビット線ＢＬ[ｎ]に接続され、他端はコンタクトプラグＣＰＢを通じてＶＳＳ線１０４Ａに接続される。
【００４２】
ゲートコンタクトＧＣＡとＧＣＢはＮ型拡散層１０１Ａを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＡは読み出しトランジスタ１７のバックゲートとなり、ゲートコンタクトＧＣＢは読み出しトランジスタ１７のフロントゲートとなる。また、ゲートコンタクトＧＣＡはコンタクトプラグＣＰＣを通じてカラム選択線ＣＯＬ[ｐ]に接続され、ゲートコンタクトＧＣＢはコンタクトプラグＣＰＤを通じてワード線ＷＬ[ｍ]に接続される。
【００４３】
ゲートコンタクトＧＣＣとＧＣＤはＮ型拡散層１０１Ａを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＣはドライバトランジスタ１６のバックゲートとなり、ゲートコンタクトＧＣＤはドライバトランジスタ１６のフロントゲートとなる。また、ゲートコンタクトＧＣＣはコンタクトプラグＣＰＥを通じてカラム選択線ＣＯＬ[ｐ]に接続され、ゲートコンタクトＧＣＤはコンタクトプラグＣＰＦを通じてノード結合コンタクト１０５Ａに接続される。なお、ノード結合コンタクト１０５Ａは回路上ではノードＮ１１となる。
【００４４】
なお、Ｎ型拡散層１０１Ａ上には、ビット線ＢＬ[ｎ]からＶＳＳ１０４Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＡ、ゲートコンタクトＧＣＡ、ＧＣＣ、コンタクトプラグＣＰＢの順で接続される。
【００４５】
Ｎ型拡散層１０１ＢにはゲートコンタクトＧＣＢ、ＧＣＤ、及びＧＣＥが接続される。また、Ｎ型拡散層１０１Ｂの一端はコンタクトプラグＣＰＧを通じてビット線ＢＬ[ｎ]に接続され、他端はコンタクトプラグＣＰＨを通じてＶＳＳ線１０４Ａに接続される。更に、一端と他端の間はコンタクトプラグＣＰＩを通じてノード結合コンタクト１０５Ｂが接続される。なお、ノード結合コンタクト１０５Ｂは回路上ではノードＮ１０となる。
【００４６】
ゲートコンタクトＧＣＢとＧＣＥはＮ型拡散層１０１Ｂを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＢはトランスファートランジスタ１４のフロントゲートとなり、ゲートコンタクトＧＣＥはトランスファートランジスタ１４のバックゲートとなる。また、ゲートコンタクトＧＣＥはコンタクトプラグＣＰＪを通じてノード結合コンタクト１０５Ｂに接続される。
【００４７】
ゲートコンタクトＧＣＤはＮ型拡散層１０１Ｂを覆うように第１方向に形成されインバータ２０内のｎＭＯＳトランジスタ２０Ｂのゲートとなる。
【００４８】
なお、Ｎ型拡散層１０１Ｂ上には、ビット線ＢＬ[ｎ]からＶＳＳ１０４Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＧ、ゲートコンタクトＧＣＢ、コンタクトプラグＣＰＩ、ゲートコンタクトＧＣＤ、コンタクトプラグＣＰＨの順で接続される。
【００４９】
Ｐ型拡散層１０２ＡにはゲートコンタクトＧＣＤが接続される。また、Ｐ型拡散層１０２Ａの一端はコンタクトプラグＣＰＫを通じてノード結合コンタクト１０５Ｂに接続され、他端はコンタクトプラグＣＰＬを通じてＶＤＤ線１０３Ａに接続される。
【００５０】
ゲートコンタクトＧＣＤはＰ型拡散層１０２Ａを覆うように第１方向に形成されインバータ２０内のｐＭＯＳトランジスタ２０Ａのゲートとなる。
【００５１】
なお、Ｐ型拡散層１０２Ａ上には、ＶＤＤ線１０３Ａからノード結合コンタクト１０５Ｂまで電流経路が直列になるよう、コンタクトプラグＣＰＬ、ゲートコンタクトＧＣＤ、コンタクトプラグＣＰＫの順で接続される。
【００５２】
Ｐ型拡散層１０２ＢにはゲートコンタクトＧＣＥが接続される。また、Ｐ型拡散層１０２Ｂの一端はコンタクトプラグＣＰＭを通じてノード結合コンタクト１０５Ａに接続され、他端はコンタクトプラグＣＰＮを通じてＶＤＤ線１０３Ｂに接続される。
【００５３】
ゲートコンタクトＧＣＥはＰ型拡散層１０２Ｂを覆うように第１方向に形成されインバータ２１内のｐＭＯＳトランジスタ２１Ａのゲートとなる。
【００５４】
なお、Ｐ型拡散層１０２Ｂ上には、ＶＤＤ線１０３Ｂからノード結合コンタクト１０５Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＮ、ゲートコンタクトＧＣＥ、コンタクトプラグＣＰＭの順で接続される。
【００５５】
Ｎ型拡散層１０１ＣにはゲートコンタクトＧＣＤ〜ＧＣＦが接続される。また、Ｎ型拡散層１０１Ｃの一端はコンタクトプラグＣＰＰを通じてビット線／ＢＬ［ｎ］に接続され、他端はコンタクトプラグＣＰＱを通じてＶＳＳ線１０４Ｂに接続される。更に、一端と他端の間はコンタクトプラグＣＰＲを通じてノード結合コンタクト１０５Ａが接続される。
【００５６】
ゲートコンタクトＧＣＤとＧＣＦはＮ型拡散層１０１Ｃを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＤはトランスファートランジスタ１５のバックゲートとなり、ゲートコンタクトＧＣＦはトランスファートランジスタ１５のフロントゲートとなる。また、ゲートコンタクトＧＣＦはコンタクトプラグＣＰＳを通じてワード線ＷＬ[ｍ]に接続される。
【００５７】
ゲートコンタクトＧＣＥはＮ型拡散層１０１Ｃを覆うように第１方向に形成されインバータ２１内のｎＭＯＳトランジスタ２１Ｂのゲートとなる。
【００５８】
なお、Ｎ型拡散層１０１Ｃ上には、ビット線／ＢＬ［ｎ］からＶＳＳ１０４Ｂまで電流経路が直列になるよう、コンタクトプラグＣＰＰ、ゲートコンタクトＧＣＤ、コンタクトプラグＣＰＲ、ゲートコンタクトＧＣＥ、コンタクトプラグＣＰＱの順で接続される。
【００５９】
次に、第１の実施の形態に係るＳＲＡＭの読み出し動作を図１Ａ、図５Ａ、図５Ｂを用いて説明する。図５Ａは第１の実施の形態の読み出し時のタイミングチャートであり、図５Ｂは図３の回路の読み出し時のタイミングチャートである。
【００６０】
図１Ａに示されるワード線ＷＬ[ｍ]とビット線ＢＬ[ｎ]、／ＢＬ［ｎ］の交差部に接続されるメモリセルＭＣ内のノードＮ１０に“０”データが記憶され、ノードＮ１１に“１”データが記憶されている場合を例に説明する。
【００６１】
図５Ａに示すように、時刻ｔ０に、図示しないプリチャージ回路によりメモリセルＭＣが接続するビット線ＢＬ[ｎ]、／ＢＬ［ｎ］にプリチャージ電圧ＰＲＥが印加される。プリチャージ電圧ＰＲＥは、例えば１Ｖとする。
【００６２】
次に、時刻ｔ１に、メモリセルＭＣが接続するワード線ＷＬ[ｍ]に図示しないロウデコーダより選択電圧ＳＶが印加され、更にカラム選択線ＣＯＬ[ｐ]に図示しないカラムデコーダより読み出し電圧ＲＶが印加される。選択電圧ＳＶ、及び読み出し電圧ＲＶは、例えば１Ｖとする。
【００６３】
すると、フロントゲートにワード線ＷＬ[ｍ]が接続されるトランスファートランジスタ１４、１５と読み出しトランジスタ１７は選択電圧ＳＶにより導通する。なお、ドライバトランジスタ１６のゲートにはノードＮ１１のデータ“１”の電圧が印加されているため、ドライバトランジスタ１６は導通している。以上より、ビット線ＢＬ[ｎ]にはドライバトランジスタ１６のソースに接続される接地電位ＶＳＳが読み出され、ビット線／ＢＬ［ｎ］にはノードＮ１１のデータが読み出される。
【００６４】
第１の実施の形態は、図１Ａに示すようにドライバトランジスタ１６及び読み出しトランジスタ１７を備え、ドライバトランジスタ１６及び読み出しトランジスタ１７のバックゲートはカラム選択線ＣＯＬ[ｐ]に接続されている。
【００６５】
ノードＮ１０に記憶されているデータ“０”を読み出す際、ドライバトランジスタ１６のソースに接続される接地電位ＶＳＳがドライバトランジスタ１６、読み出しトランジスタ１７を通じてビット線ＢＬ[ｎ]へ読み出される。
【００６６】
また、読み出し時は、カラム選択線ＣＯＬ[ｐ]に読み出し電圧ＲＶが印加されているため、ドライバトランジスタ１６及び読み出しトランジスタ１７のバックゲートには読み出し電圧ＲＶが印加される。よって、ドライバトランジスタ１６及び読み出しトランジスタ１７は導通しやすい状態、換言すると、データの読み出し速度が速い状態となる。また、読み出し電圧ＲＶは、選択メモリセルＭＣが接続するカラム選択線ＣＯＬ[ｐ]のみに印加される。よって、選択メモリセルＭＣと同じワード線ＷＬに接続される非選択メモリセルＭＣの中でノードＮ１０にデータ“０”が記憶されているメモリセルＭＣは、図５Ｂに示すようにドライバトランジスタ１６及び読み出しトランジスタ１７の閾値電圧が高いため、これらを流れる不要な読み出し電流を削減することができる。また、図５Ａと図５Ｂを比較した場合、ビット線ＢＬ［ｎ］の電位がデータ読み出しに伴い低下する時刻ｔ２は、図５Ａの方が早くなる。すなわち、読み出し速度が速くなる。
【００６７】
以上より、第１の実施の形態は、選択メモリセルＭＣの読み出し速度の低下を防ぎつつ、非選択メモリセルＭＣの不要な読み出し電流を削減することが可能となる。
【００６８】
［第２の実施の形態］
図６Ａは、本発明の第２の実施の形態に係るＳＲＡＭ１０の一部を示した等価回路図である。第２の実施の形態は、図６Ａに示すように第１の実施の形態のワード線ＷＬ[ｍ]とビット線ＢＬ[ｎ]を書き込み用と読み出し用の２本にした構成となっており、その点のみが第１の実施の形態と異なりその他の点は同様である。なお、図６Ａにおいて第１の実施の形態と同一部分には同一符号を付し、以下ではその詳細な説明は省略する。
【００６９】
第２の実施の形態に係るＳＲＡＭ１０を形成するメモリセルＭＣは、第１方向に沿って配設される書き込み用ワード線ＷＷＬ及び読み出し用ワード線ＲＷＬと、第２方向に沿って配設される書き込み用ビット線ＷＢＬ及び読み出し用ビット線ＲＢＬの交差部に形成される。図６Ａには説明の都合上、書き込み用ワード線ＷＷＬ[ｍ]と書き込み用ビット線ＷＢＬ[ｎ]、／ＷＢＬ［ｎ］の交差部に形成されるメモリセルＭＣを示している（但しｍ、ｎは自然数）。
【００７０】
メモリセルＭＣは、インバータ２０とインバータ２１をクロスカップル接続させて形成されるデータ記憶部１３を有する。なお、インバータ２０、２１は、それぞれｐＭＯＳトランジスタ２０ＡとｎＭＯＳトランジスタ２０Ｂ、ｐＭＯＳトランジスタ２１ＡとｎＭＯＳトランジスタ２１Ｂを直列に接続させて形成される。この点は第１の実施の形態と同様である。
【００７１】
書き込み用ビット線ＷＢＬ[ｎ]とインバータ２０の出力端子との間にはデータ転送用にトランスファートランジスタ１４が形成され、書き込み用ビット線／ＷＢＬ［ｎ］とインバータ２１の出力端子と間にも同じようにデータ転送用にトランスファートランジスタ１５が形成される。
【００７２】
トランスファートランジスタ１４は、ゲートに書き込み用ワード線ＷＷＬ[ｍ]が接続され、ドレインに書き込み用ビット線ＷＢＬ[ｎ]が接続され、ソースにインバータ２０の出力端子とインバータ２１の入力端子が接続するノードＮ１０が接続される。トランスファートランジスタ１５は、ゲートに書き込み用ワード線ＷＷＬ[ｍ]が接続され、ドレインに書き込み用ビット線／ＷＢＬ［ｎ］が接続され、ソースにインバータ２１の出力端子とインバータ２０の入力端子が接続するノードＮ１１が接続される。
【００７３】
更に、ノードＮ１１にはドライバトランジスタ１６のゲートが接続され、読み出し用ワード線ＲＷＬ[ｍ]には読み出しトランジスタ１７のゲートが接続される。読み出しトランジスタ１７は、ドレインに読み出し用ビット線ＲＢＬ[ｎ]が接続され、ソースはドライバトランジスタ１６のドレインと接続される。ドライバトランジスタ１６のソースには接地電位ＶＳＳが供給される。
【００７４】
なお、第２の実施の形態に係るＳＲＡＭ内のメモリセルＭＣを構成するトランジスタはシングルゲート型のＦｉｎＦＥＴで形成され、トランスファートランジスタ１４、１５、ドライバトランジスタ１６、及び読み出しトランジスタ１７のみダブルゲート型のＦｉｎＦＥＴで形成される。但し、ドライバトランジスタ１６は、ダブルゲート型でなくシングルゲート型のＦｉｎＦＥＴでも構わない。
【００７５】
トランスファートランジスタ１４のバックゲートはノードＮ１０に接続され、トランスファートランジスタ１５のバックゲートはノードＮ１１に接続される。
【００７６】
ドライバトランジスタ１６と読み出しトランジスタ１７のバックゲートは、メモリセルＭＣからデータを読み出す際に読み出し電圧が印加されるカラム選択線ＣＯＬ[ｐ]に接続される（但しｐは自然数）。なお、カラム選択線ＣＯＬ[ｐ]は第２方向に沿って書き込み用ビット線対３０毎に１本ずつ形成される。
【００７７】
また、図６Ｂに示すようにビット線ＢＬのみを書き込み用と読み出し用に分けてワード線ＷＬは１本のみ（読み出し／書き込み共通）としてもよいし、図６Ｃに示すようにワード線ＷＬのみを書き込み用と読み出し用に分けてビット線は１本のみ（読み出し／書き込み共通）としても構わない。なお、上記構成毎の効果については動作説明部に記述する。
【００７８】
なお、一対の読み出し用ビット線ＲＢＬ［ｎ］、／ＲＢＬ［ｎ］を１つのメモリセルＭＣに対し設けることも可能である。この場合、ドライバトランジスタ１６、読み出しトランジスタ１７、及びカラム選択線ＣＯＬ[ｐ]は読み出し用ビット線／ＲＢＬ［ｎ］側に形成されてもよく、更に、図１Ｂに示した例と同様に、読み出し用ビット線ＲＢＬ[ｎ]と読み出し用ビット線／ＲＢＬ［ｎ］の両側に第１のドライバトランジスタ１６、第１の読み出しトランジスタ１７、及びカラム選択線ＣＯＬ［ｐ］形成してもよい（読み出し用ビット線ＲＢＬ［ｎ］側に、第１のドライバトランジスタ１６、第１の読み出しトランジスタ１７、及びカラム選択線ＣＯＬ［ｐ］を設けると共に、読み出し用ビット線／ＲＢＬ［ｎ］側に、第２のドライバトランジスタ１６、第２の読み出しトランジスタ１７、及びカラム選択線ＣＯＬ［ｐ’］を設けることもできる）。すなわち、インバータ２０側だけではなくインバータ２１側にも形成されてもよい。この場合、ノードＮ１０には第２のドライバトランジスタ１６のゲートが接続され、ワード線ＷＬ[ｍ]には第２の読み出しトランジスタ１７のゲートが接続される。第２の読み出しトランジスタ１７は、ドレインに読み出し用ビット線／ＲＢＬ［ｎ］が接続され、ソースは第２のドライバトランジスタ１６のドレインと接続される。第２のドライバトランジスタ１６のソースには接地電位ＶＳＳが供給される。また、第２のドライバトランジスタ１６及び第２の読み出しトランジスタ１７もダブルゲート型で形成され、バックゲートは第２のカラム選択線ＣＯＬ[ｐ´]に接続される。
【００７９】
次に、第２の実施の形態に係るＳＲＡＭを構成するメモリセルＭＣのレイアウトを、図７を用いて説明する。図７は、図６Ａに示されたメモリセルＭＣの平面図である。図７において第１の実施の形態と同一部分には同一符号を付し、以下ではその詳細な説明は省略する。
【００８０】
メモリセルＭＣは、シリコン基板のウェル１００に、第２方向に沿って形成されたＮ型拡散層１０１Ａ〜１０１ＣとＰ型拡散層１０２Ａ〜１０２Ｂを有する。また、拡散層１０１、１０２と交差するように第１方向に沿ってゲートコンタクトＧＣＡ〜ＧＣＧが形成される。複数あるＮ型拡散層１０１は１０１Ａ、１０１Ｂ…と称し、総称する場合にはＡ、Ｂ…を付けずに１０１と称する。その他の構成要素（１０２〜１０５、ＧＣ、ＣＰ）も同様とする。
【００８１】
ゲートコンタクトＧＣは、例えばポリシリコンで形成される。但し、本実施の形態はそれに限定されるものではない。以下、Ｎ型拡散層１０１及びＰ型拡散層１０２が形成される層をアクティブエリアと称する。なお、上述したように、第２の実施の形態に係るＳＲＡＭを構成するトランジスタはシングルゲート型のＦｉｎＦＥＴで形成され、一部のトランジスタのみダブルゲート型のＦｉｎＦＥＴで形成される。シングルゲート型のＦｉｎＦＥＴは拡散層１０１、１０２を覆うようにゲートコンタクトＧＣが形成され、ダブルゲート型のＦｉｎＦＥＴは図２に示すように拡散層１０１又は１０２を左右から異なるゲートコンタクトＧＣで挟むように形成される。これらの点は第１の実施の形態と同様である。
【００８２】
アクティブエリアの上部の第１配線層には、書き込み用ワード線ＷＷＬ[ｍ]、読み出し用ワード線ＲＷＬ[ｍ]、書き込み用ビット線ＷＢＬ[ｎ]、／ＷＢＬ［ｎ］、読み出し用ビット線ＲＢＬ[ｎ]、カラム選択線ＣＯＬ[ｐ]、ＶＤＤ線１０３、ＶＳＳ線１０４、及びノード結合コンタクト１０５が形成される。これら第１配線層は、コンタクトプラグＣＰによってアクティブエリアと接続される。
【００８３】
Ｎ型拡散層１０１ＡにはゲートコンタクトＧＣＡ〜ＧＣＤが接続される。また、Ｎ型拡散層１０１Ａの一端はコンタクトプラグＣＰＡを通じて読み出し用ビット線ＲＢＬ[ｎ]に接続され、他端はコンタクトプラグＣＰＢを通じてＶＳＳ線１０４Ａに接続される。
【００８４】
ゲートコンタクトＧＣＡとＧＣＢはＮ型拡散層１０１Ａを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＡは読み出しトランジスタ１７のバックゲートとなり、ゲートコンタクトＧＣＢは読み出しトランジスタ１７のフロントゲートとなる。また、ゲートコンタクトＧＣＡはコンタクトプラグＣＰＣを通じてカラム選択線ＣＯＬ[ｐ]に接続され、ゲートコンタクトＧＣＢはコンタクトプラグＣＰＤを通じて読み出し用ワード線ＲＷＬ[ｍ]に接続される。
【００８５】
ゲートコンタクトＧＣＣとＧＣＤはＮ型拡散層１０１Ａを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＣはドライバトランジスタ１６のバックゲートとなり、ゲートコンタクトＧＣＤはドライバトランジスタ１６のフロントゲートとなる。また、ゲートコンタクトＧＣＣはコンタクトプラグＣＰＥを通じてカラム選択線ＣＯＬ[ｐ]に接続され、ゲートコンタクトＧＣＤはコンタクトプラグＣＰＦを通じてノード結合コンタクト１０５Ａに接続される。なお、ノード結合コンタクト１０５Ａは回路上ではノードＮ１１となる。
【００８６】
なお、Ｎ型拡散層１０１Ａ上には、読み出し用ビット線ＲＢＬ[ｎ]からＶＳＳ１０４Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＡ、ゲートコンタクトＧＣＡ、ＧＣＣ、コンタクトプラグＣＰＢの順で接続される。
【００８７】
Ｎ型拡散層１０１ＢにはゲートコンタクトＧＣＤ〜ＧＣＦが接続される。また、Ｎ型拡散層１０１Ｂの一端はコンタクトプラグＣＰＧを通じて書き込み用ビット線ＷＢＬ[ｎ]に接続され、他端はコンタクトプラグＣＰＨを通じてＶＳＳ線１０４Ａに接続される。更に、一端と他端の間はコンタクトプラグＣＰＩを通じてノード結合コンタクト１０５Ｂが接続される。なお、ノード結合コンタクト１０５Ｂは回路上ではノードＮ１０となる。
【００８８】
ゲートコンタクトＧＣＥとＧＣＦはＮ型拡散層１０１Ｂを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＥはトランスファートランジスタ１４のフロントゲートとなり、ゲートコンタクトＧＣＦはトランスファートランジスタ１４のバックゲートとなる。また、ゲートコンタクトＧＣＥはコンタアクトプラグＣＰＪを通じて書き込み用ワード線ＷＷＬ[ｍ]に接続され、ゲートコンタクトＧＣＦはコンタクトプラグＣＰＫを通じてノード結合コンタクト１０５Ｂに接続される。
【００８９】
ゲートコンタクトＧＣＤはＮ型拡散層１０１Ｂを覆うように第１方向に形成されインバータ２０内のｎＭＯＳトランジスタ２０Ｂのゲートとなる。
【００９０】
なお、Ｎ型拡散層１０１Ｂ上には、書き込み用ビット線ＷＢＬ[ｎ]からＶＳＳ１０４Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＧ、ゲートコンタクトＧＣＥ、コンタクトプラグＣＰＩ、ゲートコンタクトＧＣＤ、コンタクトプラグＣＰＨの順で接続される。
【００９１】
Ｐ型拡散層１０２ＡにはゲートコンタクトＧＣＤが接続される。また、Ｐ型拡散層１０２Ａの一端はコンタクトプラグＣＰＬを通じてノード結合コンタクト１０５Ｂに接続され、他端はコンタクトプラグＣＰＭを通じてＶＤＤ線１０３Ａに接続される。
【００９２】
ゲートコンタクトＧＣＤはＰ型拡散層１０２Ａを覆うように第１方向に形成されインバータ２０内のｐＭＯＳトランジスタ２０Ａのゲートとなる。
【００９３】
なお、Ｐ型拡散層１０２Ａ上には、ＶＤＤ線１０３Ａからノード結合コンタクト１０５Ｂまで電流経路が直列になるよう、コンタクトプラグＣＰＭ、ゲートコンタクトＧＣＤ、コンタクトプラグＣＰＬの順で接続される。
【００９４】
Ｐ型拡散層１０２ＢにはゲートコンタクトＧＣＦが接続される。また、Ｐ型拡散層１０２Ｂの一端はコンタクトプラグＣＰＮを通じてノード結合コンタクト１０５Ａに接続され、他端はコンタクトプラグＣＰＰを通じてＶＤＤ線１０３Ｂに接続される。
【００９５】
ゲートコンタクトＧＣＦはＰ型拡散層１０２Ｂを覆うように第１方向に形成されインバータ２１内のｐＭＯＳトランジスタ２１Ａのゲートとなる。
【００９６】
なお、Ｐ型拡散層１０２Ｂ上には、ＶＤＤ線１０３Ｂからノード結合コンタクト１０５Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＰ、ゲートコンタクトＧＣＦ、コンタクトプラグＣＰＮの順で接続される。
【００９７】
Ｎ型拡散層１０１ＣにはゲートコンタクトＧＣＤ、ＧＣＦ、及びＧＣＧが接続される。また、Ｎ型拡散層１０１Ｃの一端はコンタクトプラグＣＰＱを通じて書き込み用ビット線／ＷＢＬ［ｎ］に接続され、他端はコンタクトプラグＣＰＲを通じてＶＳＳ線１０４Ｂに接続される。更に、一端と他端の間はコンタクトプラグＣＰＳを通じてノード結合コンタクト１０５Ａが接続される。
【００９８】
ゲートコンタクトＧＣＤとＧＣＧはＮ型拡散層１０１Ｃを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＤはトランスファートランジスタ１５のバックゲートとなり、ゲートコンタクトＧＣＧはトランスファートランジスタ１５のフロントゲートとなる。また、ゲートコンタクトＧＣＧはコンタクトプラグＣＰＴを通じて書き込み用ワード線ＷＷＬ[ｍ]に接続される。
【００９９】
ゲートコンタクトＧＣＦはＮ型拡散層１０１Ｃを覆うように第１方向に形成されインバータ２１内のｎＭＯＳトランジスタ２１Ｂのゲートとなる。
【０１００】
なお、Ｎ型拡散層１０１Ｃ上には、書き込み用ビット線／ＷＢＬ［ｎ］からＶＳＳ１０４Ｂまで電流経路が直列になるよう、コンタクトプラグＣＰＱ、ゲートコンタクトＧＣＤ、コンタクトプラグＣＰＳ、ゲートコンタクトＧＣＦ、コンタクトプラグＣＰＲの順で接続される。
【０１０１】
次に、第２の実施の形態に係るＳＲＡＭの読み出し動作を図６Ａ及び図８を用いて説明する。図８は第２の実施の形態の読み出し時のタイミングチャートである。図８では、メモリセルＭＣ内のノードＮ１０に“０”データが記憶され、ノードＮ１１に“１”データが記憶されている場合を図示している。
【０１０２】
図６Ａに示される読み出しワード線ＲＷＬ[ｍ]と読み出しビット線ＲＢＬ[ｎ]の交差部に接続されるメモリセルＭＣのデータを読み出す場合を例に説明する。
【０１０３】
図８に示すように、時刻ｔ０に、図示しないプリチャージ回路によりメモリセルＭＣが接続する読み出し用ビット線ＲＢＬ[ｎ]にプリチャージ電圧ＰＲＥが印加される。プリチャージ電圧ＰＲＥは、例えば１Ｖとする。なお、書き込み用ワード線ＷＷＬ［ｍ］には、図８に示すように０Ｖが印加される。よって、第２の実施の形態では、読み出し時に書き込み用ビット線ＷＢＬ［ｎ］および／ＷＢＬ［ｎ］とデータ記憶部１３は完全に切り離される。
【０１０４】
次に、時刻ｔ１に、メモリセルＭＣが接続する読み出し用ワード線ＲＷＬ[ｍ]に図示しないロウデコーダより選択電圧ＳＶが印加され、更にカラム選択線ＣＯＬ[ｐ]に図示しないカラムデコーダより読み出し電圧ＲＶが印加される。選択電圧ＳＶ、及び読み出し電圧ＲＶは、例えば１Ｖとする。なお、書き込み用ワード線ＷＷＬ[ｍ]には、図８に示すように読み出し電圧は印加されない。よって、第２の実施の形態では、トランスファートランジスタ１４、１５は読み出し時に導通されないため、非選択メモリセルＭＣのリードディスターブを防ぐことができる。
【０１０５】
次に、ゲートに読み出し用ワード線ＲＷＬ[ｍ]が接続される読み出しトランジスタ１７は選択電圧ＳＶにより導通する。ノードＮ１０にデータ“０”が記憶されている場合は、ドライバトランジスタ１６は導通するため、読み出し用ビット線ＲＢＬ[ｎ]はＶＳＳの電位となる。逆に、ノードＮ１０にデータ“１”が記憶されている場合は、ドライバトランジスタ１６は導通しないため、読み出し用ビット線ＲＢＬ[ｎ]はプリチャージ電圧ＰＲＥを保持したままハイインピーダンス状態となる。
【０１０６】
第１の実施の形態と同じように第２の実施の形態もドライバトランジスタ１６、読み出しトランジスタ１７、及びカラム選択線ＣＯＬ[ｐ]を備えている。よって、ノードＮ１０に記憶されているデータ“０”を読み出す際は、ドライバトランジスタ１６のソースに接続される接地電位ＶＳＳがドライバトランジスタ１６、読み出しトランジスタ１７を通じてビット線ＢＬ[ｎ]へ読み出される。それにより、読み出し速度の低下を防ぐことができる。
【０１０７】
以上より、第２の実施の形態は、第１の実施の形態により得る効果に加え非選択メモリセルＭＣのリードディスターブを防ぐことが可能となる。
【０１０８】
なお、図６Ｂに示すようなビット線ＢＬのみを読み出し用と書き込み用に分けた場合は、第１の実施の形態と同様の効果を得ることができる。また、図６Ｃに示すようなワード線ＷＬのみを読み出し用と書き込み用に分ける場合は、図６Ａと同じように第１の実施の形態により得る効果に加え非選択メモリセルＭＣのリードディスターブを防ぐことが可能となる。
【０１０９】
［第３の実施の形態］
図９は、本発明の第３の実施の形態に係るＳＲＡＭ１０の一部を示した等価回路図である。第３の実施の形態は、図９に示すように、カラム選択線ＣＯＬを有していない点で第１の実施の形態と異なっている。また、読み出しトランジスタ１７のバックゲートがノードＮ１１に接続され、ドライバトランジスタ１６がシングルゲート型で形成される構成となっている。これらの点のみが第１の実施の形態と異なりその他の点は同様である。なお、図９において第１の実施の形態と同一部分には同一符号を付し、以下ではその詳細な説明は省略する。
【０１１０】
第３の実施の形態に係るＳＲＡＭ１０を形成するメモリセルＭＣは、第１方向に複数配設されるワード線ＷＬと、第２方向に複数配設されるビット線ＢＬの交差部に形成される。図９には説明の都合上、ワード線ＷＬ[ｍ]とビット線ＢＬ[ｎ]、／ＢＬ［ｎ］の交差部に形成されるメモリセルＭＣを示している（但しｍ、ｎは自然数）。
【０１１１】
メモリセルＭＣは、ビット線ＢＬ[ｎ]とビット線／ＢＬ［ｎ］からなるビット線対３０の間に形成され、インバータ２０とインバータ２１をクロスカップル接続させて形成されるデータ記憶部１３を有する。なお、インバータ２０、２１は、それぞれｐＭＯＳトランジスタ２０ＡとｎＭＯＳトランジスタ２０Ｂ、ｐＭＯＳトランジスタ２１ＡとｎＭＯＳトランジスタ２１Ｂを直列に接続させて形成される。
【０１１２】
ビット線ＢＬ[ｎ]とインバータ２０の出力端子との間にはデータ転送用にトランスファートランジスタ１４が形成され、ビット線／ＢＬ［ｎ］とインバータ２１の出力端子との間にも同じようにデータ転送用にトランスファートランジスタ１５が形成される。トランスファートランジスタ１４は、ゲートにワード線ＷＬ[ｍ]が接続され、ドレインにビット線ＢＬ[ｎ]が接続され、ソースにインバータ２０の出力端子とインバータ２１の入力端子が接続するノードＮ１０が接続される。トランスファートランジスタ１５は、ゲートにワード線ＷＬ[ｍ]が接続され、ドレインにビット線／ＢＬ［ｎ］が接続され、ソースにインバータ２１の出力端子とインバータ２０の入力端子が接続するノードＮ１１が接続される。
【０１１３】
更に、ノードＮ１１にはドライバトランジスタ１６のゲートが接続され、ワード線ＷＬ[ｍ]には読み出しトランジスタ１７のゲートが接続される。読み出しトランジスタ１７は、ドレインにビット線ＢＬ[ｎ]が接続され、ソースはドライバトランジスタ１６のドレインと接続される。ドライバトランジスタ１６のソースには接地電位ＶＳＳが供給される。これらの点は第１の実施の形態と同様である。
【０１１４】
なお、第３の実施の形態に係るＳＲＡＭ内のメモリセルＭＣを構成するトランジスタはシングルゲート型のＦｉｎＦＥＴで形成され、トランスファートランジスタ１４、１５、及び読み出しトランジスタ１７のみダブルゲート型のＦｉｎＦＥＴで形成される。
【０１１５】
トランスファートランジスタ１４のバックゲートはノードＮ１０に接続され、トランスファートランジスタ１５と読み出しトランジスタ１７のバックゲートはノードＮ１１に接続される。
【０１１６】
また、ドライバトランジスタ１６と読み出しトランジスタ１７はビット線／ＢＬ［ｎ］側に形成されてもよく、更に、図１Ｂに示した例と同様に、ビット線ＢＬ[ｎ]とビット線／ＢＬ［ｎ］の両側に形成されてもよい。すなわち、インバータ２０側だけではなくインバータ２１側にもドライバトランジスタ１６と読み出しトランジスタ１７とが形成されてもよい。よって、ノードＮ１０には第２のドライバトランジスタ１６のゲートが接続され、ワード線ＷＬ[ｍ]には第２の読み出しトランジスタ１７のゲートが接続される。第２の読み出しトランジスタ１７は、ドレインにビット線／ＢＬ［ｎ］が接続され、ソースは第２のドライバトランジスタ１６のドレインと接続される。第２のドライバトランジスタ１６のソースには接地電位ＶＳＳが供給される。また、第２のドライバトランジスタ及び第２の読み出しトランジスタもダブルゲート型で形成される。
【０１１７】
なお、第３の実施の形態に係るＳＲＡＭを形成するメモリセルＭＣ等は図１Ａに示される数に限定されるものではない。
【０１１８】
次に、第３の実施の形態に係るＳＲＡＭを構成するメモリセルＭＣのレイアウトを、図１０を用いて説明する。図１０は、図９に示されたメモリセルＭＣの平面図である。図１０において第１の実施の形態と同一部分には同一符号を付し、以下ではその詳細な説明は省略する。
【０１１９】
メモリセルＭＣは、シリコン基板のウェル１００に、第２方向に沿って形成されたＮ型拡散層１０１Ａ〜１０１ＣとＰ型拡散層１０２Ａ〜１０２Ｂを有する。また、拡散層１０１、１０２と交差するように第１方向に沿ってゲートコンタクトＧＣＡ〜ＧＣＥが形成される。複数あるＮ型拡散層１０１は１０１Ａ、１０１Ｂ…と称し、総称する場合にはＡ、Ｂ…を付けずに１０１と称する。その他の構成要素（１０２〜１０５、ＧＣ、ＣＰ）も同様とする。
【０１２０】
ゲートコンタクトＧＣは、例えばポリシリコンで形成される。但し、本実施の形態はそれに限定されるものではない。以下、Ｎ型拡散層１０１及びＰ型拡散層１０２が形成される層をアクティブエリアと称する。なお、上述したように、第３の実施の形態に係るＳＲＡＭを構成するトランジスタはシングルゲート型のＦｉｎＦＥＴで形成され、一部のトランジスタのみダブルゲート型のＦｉｎＦＥＴで形成される。シングルゲート型のＦｉｎＦＥＴは拡散層１０１、１０２を覆うようにゲートコンタクトＧＣが形成され、ダブルゲート型のＦｉｎＦＥＴは図２に示すように拡散層１０１又は１０２を左右から異なるゲートコンタクトＧＣで挟むように形成される。これらの点は第１の実施の形態と同様である。
【０１２１】
アクティブエリアの上部の第１配線層には、ワード線ＷＬ[ｍ]、ビット線ＢＬ[ｎ]、／ＢＬ［ｎ］、ＶＤＤ線１０３、ＶＳＳ線１０４、及びノード結合コンタクト１０５が形成される。これら第１配線層は、コンタクトプラグＣＰによってアクティブエリアと接続される。
【０１２２】
Ｎ型拡散層１０１ＡにはゲートコンタクトＧＣＡ〜ＧＣＣが接続される。また、Ｎ型拡散層１０１Ａの一端はコンタクトプラグＣＰＡを通じてビット線ＢＬ[ｎ]に接続され、他端はコンタクトプラグＣＰＢを通じてＶＳＳ線１０４Ａに接続される。
【０１２３】
ゲートコンタクトＧＣＡとＧＣＢはＮ型拡散層１０１Ａを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＡは読み出しトランジスタ１７のバックゲートとなり、ゲートコンタクトＧＣＢは読み出しトランジスタ１７のフロントゲートとなる。また、ゲートコンタクトＧＣＡはコンタクトプラグＣＰＣを通じてノード結合コンタクト１０５Ａに接続され、ゲートコンタクトＧＣＢはコンタクトプラグＣＰＤを通じてワード線ＷＬ[ｍ]に接続される。なお、ノード結合コンタクト１０５Ａは回路上ではノードＮ１１となる。
【０１２４】
ゲートコンタクトＧＣＣはＮ型拡散層１０１Ａを覆うように第１方向に形成されドライバトランジスタ１６のゲートとなる。また、ゲートコンタクトＧＣＣはコンタクトプラグＣＰＥを通じてノード結合コンタクト１０５Ａに接続される。
【０１２５】
なお、Ｎ型拡散層１０１Ａ上には、ビット線ＢＬ[ｎ]からＶＳＳ１０４Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＡ、ゲートコンタクトＧＣＡ、ＧＣＣ、コンタクトプラグＣＰＢの順で接続される。
【０１２６】
Ｎ型拡散層１０１ＢにはゲートコンタクトＧＣＢ〜ＧＣＤが接続される。また、Ｎ型拡散層１０１Ｂの一端はコンタクトプラグＣＰＧを通じてビット線ＢＬ[ｎ]に接続され、他端はコンタクトプラグＣＰＨを通じてＶＳＳ線１０４Ａに接続される。更に、一端と他端の間はコンタクトプラグＣＰＩを通じてノード結合コンタクト１０５Ｂが接続される。なお、ノード結合コンタクト１０５Ｂは回路上ではノードＮ１０となる。
【０１２７】
ゲートコンタクトＧＣＢとＧＣＤはＮ型拡散層１０１Ｂを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＢはトランスファートランジスタ１４のフロントゲートとなり、ゲートコンタクトＧＣＤはトランスファートランジスタ１４のバックゲートとなる。また、ゲートコンタクトＧＣＤはコンタクトプラグＣＰＪを通じてノード結合コンタクト１０５Ｂに接続される。
【０１２８】
ゲートコンタクトＧＣＣはＮ型拡散層１０１Ｂを覆うように第１方向に形成されインバータ２０内のｎＭＯＳトランジスタ２０Ｂのゲートとなる。
【０１２９】
なお、Ｎ型拡散層１０１Ｂ上には、ビット線ＢＬ[ｎ]からＶＳＳ線１０４Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＧ、ゲートコンタクトＧＣＢ、コンタクトプラグＣＰＩ、ゲートコンタクトＧＣＣ、コンタクトプラグＣＰＨの順で接続される。
【０１３０】
Ｐ型拡散層１０２ＡにはゲートコンタクトＧＣＣが接続される。また、Ｐ型拡散層１０２Ａの一端はコンタクトプラグＣＰＫを通じてノード結合コンタクト１０５Ｂに接続され、他端はコンタクトプラグＣＰＬを通じてＶＤＤ線１０３Ａに接続される。
【０１３１】
ゲートコンタクトＧＣＣはＰ型拡散層１０２Ａを覆うように第１方向に形成されインバータ２０内のｐＭＯＳトランジスタ２０Ａのゲートとなる。
【０１３２】
なお、Ｐ型拡散層１０２Ａ上には、ＶＤＤ線１０３Ａからノード結合コンタクト１０５Ｂまで電流経路が直列になるよう、コンタクトプラグＣＰＬ、ゲートコンタクトＧＣＣ、コンタクトプラグＣＰＫの順で接続される。
【０１３３】
Ｐ型拡散層１０２ＢにはゲートコンタクトＧＣＤが接続される。また、Ｐ型拡散層１０２Ｂの一端はコンタクトプラグＣＰＭを通じてノード結合コンタクト１０５Ａに接続され、他端はコンタクトプラグＣＰＮを通じてＶＤＤ線１０３Ｂに接続される。
【０１３４】
ゲートコンタクトＧＣＤはＰ型拡散層１０２Ｂを覆うように第１方向に形成されインバータ２１内のｐＭＯＳトランジスタ２１Ａのゲートとなる。
【０１３５】
なお、Ｐ型拡散層１０２Ｂ上には、ＶＤＤ線１０３Ｂからノード結合コンタクト１０５Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＮ、ゲートコンタクトＧＣＤ、コンタクトプラグＣＰＭの順で接続される。
【０１３６】
Ｎ型拡散層１０１ＣにはゲートコンタクトＧＣＣ〜ＧＣＥが接続される。また、Ｎ型拡散層１０１Ｃの一端はコンタクトプラグＣＰＰを通じてビット線／ＢＬ［ｎ］に接続され、他端はコンタクトプラグＣＰＱを通じてＶＳＳ線１０４Ｂに接続される。更に、一端と他端の間はコンタクトプラグＣＰＲを通じてノード結合コンタクト１０５Ａが接続される。
【０１３７】
ゲートコンタクトＧＣＣとＧＣＥはＮ型拡散層１０１Ｃを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＣはトランスファートランジスタ１５のバックゲートとなり、ゲートコンタクトＧＣＥはトランスファートランジスタ１５のフロントゲートとなる。また、ゲートコンタクトＧＣＣはコンタクトプラグＣＰＦを通じてノード結合コンタクト１０５Ａに接続され、ゲートコンタクトＧＣＥはコンタクトプラグＣＰＳを通じてワード線ＷＬ[ｍ]に接続される。
【０１３８】
ゲートコンタクトＧＣＤはＮ型拡散層１０１Ｃを覆うように第１方向に形成されインバータ２１内のｎＭＯＳトランジスタ２１Ｂのゲートとなる。
【０１３９】
なお、Ｎ型拡散層１０１Ｃ上には、ビット線／ＢＬ［ｎ］からＶＳＳ１０４Ｂまで電流経路が直列になるよう、コンタクトプラグＣＰＰ、ゲートコンタクトＧＣＣ、コンタクトプラグＣＰＲ、ゲートコンタクトＧＣＤ、コンタクトプラグＣＰＱの順で接続される。
【０１４０】
次に、第３の実施の形態に係るＳＲＡＭの読み出し動作を図９、図１１を用いて説明する。図１１は第３の実施の形態の読み出し時のタイミングチャートである。なお、図９に示されるワード線ＷＬ[ｍ]とビット線ＢＬ[ｎ]、／ＢＬ［ｎ］の交差部に接続されるメモリセルＭＣ内のノードＮ１０に“０”データが記憶され、ノードＮ１１に“１”データが記憶されている場合を例に説明する。
【０１４１】
図１１に示すように、時刻ｔ０に、図示しないプリチャージ回路により、メモリセルＭＣが接続するビット線ＢＬ[ｎ]、／ＢＬ［ｎ］にプリチャージ電圧ＰＲＥが印加される。プリチャージ電圧ＰＲＥは、例えば１Ｖとする。
【０１４２】
次に、時刻ｔ１に、メモリセルＭＣが接続するワード線ＷＬ[ｍ]に図示しないロウデコーダより選択電圧ＳＶが印加される。選択電圧ＳＶは、例えば１Ｖとする。
【０１４３】
すると、ゲートにワード線ＷＬ[ｍ]が接続されるトランスファートランジスタ１４、１５と読み出しトランジスタ１７は選択電圧ＳＶにより導通する。
【０１４４】
第３の実施の形態は、図９に示すようにドライバトランジスタ１６及び読み出しトランジスタ１７を備え、読み出しトランジスタ１７のバックゲートはノードＮ１１に接続されている。
【０１４５】
ノードＮ１０にデータ“０”が記憶されていた場合、ノードＮ１１にはデータ“１”が記憶されているため、ドライバトランジスタ１６のゲート及び読み出しトランジスタ１７のバックゲートにはデータ“１”の電圧が印加される。それによって、ドライバトランジスタ１６は導通する。
【０１４６】
更に、ワード線ＷＬ[ｍ]には選択電圧ＳＶが印加されているため、読み出しトランジスタ１７のゲートにも選択電圧ＳＶが印加され、読み出しトランジスタ１７も導通する。また、読み出しトランジスタ１７のバックゲートはデータ“１”の電圧が印加されているため、読み出しトランジスタ１７の閾値電圧は下がる。よって、読み出しトランジスタ１７は導通しやすい状態、換言すると、データの読み出し速度が速い状態となる。
【０１４７】
第３の実施の形態では、ノードＮ１０に記憶されているデータ“０”を読み出す際、ドライバトランジスタ１６のソースに接続される接地電位ＶＳＳがドライバトランジスタ１６、読み出しトランジスタ１７を通じてビット線ＢＬ[ｎ]へ読み出される。それにより、図１１に示されるように読み出し速度の低下を防ぐことができる。逆に、ノードＮ１０に記憶されているデータ“１”を読み出す際は、読み出しトランジスタ１７のバックゲートはデータ“０”の電圧が印加されているため、読み出しトランジスタ１７の閾値電圧は高くなり、リーク電流を削減することができる。
【０１４８】
第１の実施の形態は、読み出す際にカラム選択線ＣＯＬに読み出し電圧ＲＶが印加されるため、ドライバトランジスタ１６と読み出しトランジスタ１７のバックゲートにはデータ“１”の電圧が印加される。ノードＮ１０にデータ“１”が記憶されていた場合、ドライバトランジスタ１６のフロントゲートにはデータ“０”の電圧が印加されるため、ドライバトランジスタ１６は導通しない。換言すると、ビット線ＢＬ[ｎ]からドライバトランジスタ１６のソースに接続されるＶＳＳまで電流経路は形成されない。しかし、ドライバトランジスタ１６のバックゲートには読み出し電圧ＲＶが印加されているため、ドライバトランジスタ１６にリーク電流が発生する可能性がある。
【０１４９】
それに対し第３の実施の形態は、ノードＮ１０にデータ“１”が記憶されていた場合、読み出しトランジスタ１７のバックゲートにはノードＮ１１に記憶されているデータ“０”の電圧が印加されるため、読み出しトランジスタ１７が導通しづらくなる上、ドライバトランジスタ１６はシングルゲート型で形成されるため、リーク電流の発生を防ぐことが可能となる。
【０１５０】
以上より、第３の実施の形態は第１の実施の形態により得る効果に加え、ノードＮ１０にデータ“１”が記憶されていた場合のメモリセルＭＣに発生するリーク電流を防ぐことが可能となる。
【０１５１】
［第４の実施の形態］
図１２は、本発明の第４の実施の形態に係るＳＲＡＭ１０の一部を示した等価回路図である。第４の実施の形態は、図１２に示すように第３の実施の形態のワード線ＷＬ[ｍ]とビット線ＢＬ[ｎ]を書き込み用と読み出し用の各２本（ワード線ＷＷＬ／ＲＷＬ、ビット線ＷＢＬ／ＲＢＬ）にした構成となっており、その点のみが第３の実施の形態と異なりその他の点は同様である。なお、図１２において第３の実施の形態と同一部分には同一符号を付し、以下ではその詳細な説明は省略する。
【０１５２】
第４の実施の形態に係るＳＲＡＭ１０を形成するメモリセルＭＣは、第１方向に沿って配設される書き込み用ワード線ＷＷＬ及び読み出し用ワード線ＲＷＬと、第２方向に沿って配設される書き込み用ビット線ＷＢＬ及び読み出し用ビット線ＲＢＬの交差部に形成される。図１２には説明の都合上、書き込み用ワード線ＷＷＬ[ｍ]と書き込み用ビット線ＷＢＬ[ｎ]、／ＷＢＬ［ｎ］の交差部に形成されるメモリセルＭＣを示している（但しｍ、ｎは自然数）。
【０１５３】
メモリセルＭＣは、インバータ２０とインバータ２１をクロスカップル接続させて形成されるデータ記憶部１３を有する。なお、インバータ２０、２１は、それぞれｐＭＯＳトランジスタ２０ＡとｎＭＯＳトランジスタ２０Ｂ、ｐＭＯＳトランジスタ２１ＡとｎＭＯＳトランジスタ２１Ｂを直列に接続させて形成される。この点は第３の実施の形態と同様である。
【０１５４】
書き込み用ビット線ＷＢＬ[ｎ]とインバータ２０の出力端子との間にはデータ転送用にトランスファートランジスタ１４が形成され、書き込み用ビット線／ＷＢＬ［ｎ］とインバータ２１の出力端子との間にも同じようにデータ転送用にトランスファートランジスタ１５が形成される。
【０１５５】
トランスファートランジスタ１４は、ゲートに書き込み用ワード線ＷＷＬ[ｍ]が接続され、ドレインに書き込み用ビット線ＷＢＬ[ｎ]が接続され、ソースにインバータ２０の出力端子とインバータ２１の入力端子が接続するノードＮ１０が接続される。トランスファートランジスタ１５は、ゲートに書き込み用ワード線ＷＷＬ[ｍ]が接続され、ドレインに書き込み用ビット線／ＷＢＬ［ｎ］が接続され、ソースにインバータ２１の出力端子とインバータ２０の入力端子が接続するノードＮ１１が接続される。
【０１５６】
更に、ノードＮ１１にはドライバトランジスタ１６のゲートが接続され、読み出し用ワード線ＲＷＬ[ｍ]には読み出しトランジスタ１７のゲートが接続される。読み出しトランジスタ１７は、ドレインに読み出し用ビット線ＲＢＬ[ｎ]が接続され、ソースはドライバトランジスタ１６のドレインと接続される。ドライバトランジスタ１６のソースには接地電位ＶＳＳが供給される。
【０１５７】
なお、第４の実施の形態に係るＳＲＡＭ内のメモリセルＭＣを構成するトランジスタはシングルゲート型のＦｉｎＦＥＴで形成され、トランスファートランジスタ１４、１５、及び読み出しトランジスタ１７のみダブルゲート型のＦｉｎＦＥＴで形成される。
【０１５８】
トランスファートランジスタ１４のバックゲートはノードＮ１０に接続され、トランスファートランジスタ１５と読み出しトランジスタ１７のバックゲートはノードＮ１１に接続される。
【０１５９】
また、図６Ｂに示した例と同様に、ビット線ＢＬのみを書き込み用と読み出し用に分けてもよいし、また、図６Ｃに示した例と同様に、ワード線ＷＬのみを書き込み用と読み出し用に分けても構わない。なお、上記構成毎の効果は第２の実施の形態と同様である。
【０１６０】
なお、一対の読み出し用ビット線ＲＢＬ［ｎ］、／ＲＢＬ［ｎ］を１つのメモリセルＭＣに対し設けることも可能である。この場合、ドライバトランジスタ１６と読み出しトランジスタ１７は読み出し用ビット線／ＲＢＬ［ｎ］側に形成されてもよく、更に、図１Ｂに示した例と同様に、読み出し用ビット線ＲＢＬ[ｎ]と読み出し用ビット線／ＲＢＬ［ｎ］の両側に形成されてもよい。すなわち、インバータ２０側だけではなくインバータ２１側にも形成されてもよい。よって、ノードＮ１０には第２のドライバトランジスタ１６のゲートが接続され、ワード線ＷＬ[ｍ]には第２の読み出しトランジスタ１７のゲートが接続される。第２の読み出しトランジスタ１７は、ドレインに読み出し用ビット線／ＲＢＬ［ｎ］が接続され、ソースは第２のドライバトランジスタ１６のドレインと接続される。第２のドライバトランジスタ１６のソースには接地電位ＶＳＳが供給される。また、第２のドライバトランジスタ及び第２の読み出しトランジスタもダブルゲート型で形成される。
【０１６１】
なお、第４の実施の形態に係るＳＲＡＭを形成するメモリセルＭＣ等は図１２に示される数に限定されるものではない。
【０１６２】
次に、第４の実施の形態に係るＳＲＡＭを構成するメモリセルＭＣのレイアウトを、図１３を用いて説明する。図１３は、図１２に示されたメモリセルＭＣの平面図である。図１３において第１の実施の形態と同一部分には同一符号を付し、以下ではその詳細な説明は省略する。
【０１６３】
メモリセルＭＣは、シリコン基板のウェル１００に、第２方向に沿って形成されたＮ型拡散層１０１Ａ〜１０１ＣとＰ型拡散層１０２Ａ〜１０２Ｂを有する。また、拡散層１０１、１０２と交差するように第１方向に沿ってゲートコンタクトＧＣＡ〜ＧＣＦが形成される。複数あるＮ型拡散層１０１は１０１Ａ、１０１Ｂ…と称し、総称する場合にはＡ、Ｂ…を付けずに１０１と称する。その他の構成要素（１０２〜１０５、ＧＣ、ＣＰ）も同様とする。
【０１６４】
ゲートコンタクトＧＣは、例えばポリシリコンで形成される。但し、本実施の形態はそれに限定されるものではない。以下、Ｎ型拡散層１０１及びＰ型拡散層１０２が形成される層をアクティブエリアと称する。なお、上述したように、第４の実施の形態に係るＳＲＡＭを構成するトランジスタはシングルゲート型のＦｉｎＦＥＴで形成され、一部のトランジスタのみダブルゲート型のＦｉｎＦＥＴで形成される。シングルゲート型のＦｉｎＦＥＴは拡散層１０１、１０２を覆うようにゲートコンタクトＧＣが形成され、ダブルゲート型のＦｉｎＦＥＴは図２に示すように拡散層１０１又は１０２を左右から異なるゲートコンタクトＧＣで挟むように形成される。これらの点は第１の実施の形態と同様である。
【０１６５】
アクティブエリアの上部の第１配線層には、書き込み用ワード線ＷＷＬ[ｍ]、読み出し用ワード線ＲＷＬ[ｍ]、書き込み用ビット線ＷＢＬ[ｎ]、／ＷＢＬ［ｎ］、読み出し用ビット線ＲＢＬ[ｎ]、ＶＤＤ線１０３、ＶＳＳ線１０４、及びノード結合コンタクト１０５が形成される。これら第１配線層は、コンタクトプラグＣＰによってアクティブエリアと接続される。
【０１６６】
Ｎ型拡散層１０１ＡにはゲートコンタクトＧＣＡ〜ＧＣＣが接続される。また、Ｎ型拡散層１０１Ａの一端はコンタクトプラグＣＰＡを通じて読み出し用ビット線ＲＢＬ[ｎ]に接続され、他端はコンタクトプラグＣＰＢを通じてＶＳＳ線１０４Ａに接続される。
【０１６７】
ゲートコンタクトＧＣＡとＧＣＢはＮ型拡散層１０１Ａを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＡは読み出しトランジスタ１７のバックゲートとなり、ゲートコンタクトＧＣＢは読み出しトランジスタ１７のフロントゲートとなる。また、ゲートコンタクトＧＣＡはコンタクトプラグＣＰＣを通じてノード結合コンタクト１０５Ａに接続され、ゲートコンタクトＧＣＢはコンタクトプラグＣＰＤを通じて読み出し用ワード線ＲＷＬ[ｍ]に接続される。
なお、ノード結合コンタクト１０５Ａは回路上ではノードＮ１１となる。
【０１６８】
ゲートコンタクトＧＣＣはＮ型拡散層１０１Ａを覆うように第１方向に形成されドライバトランジスタ１６のゲートとなる。また、ゲートコンタクトＧＣＣはコンタクトプラグＣＰＥを通じてノード結合コンタクト１０５Ａに接続される。
【０１６９】
なお、Ｎ型拡散層１０１Ａ上には、読み出し用ビット線ＲＢＬ[ｎ]からＶＳＳ線１０４Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＡ、ゲートコンタクトＧＣＡ、ＧＣＣ、コンタクトプラグＣＰＢの順で接続される。
【０１７０】
Ｎ型拡散層１０１ＢにはゲートコンタクトＧＣＣ〜ＧＣＥが接続される。また、Ｎ型拡散層１０１Ｂの一端はコンタクトプラグＣＰＧを通じて書き込み用ビット線ＷＢＬ[ｎ]に接続され、他端はコンタクトプラグＣＰＨを通じてＶＳＳ線１０４Ａに接続される。更に、一端と他端の間はコンタクトプラグＣＰＩを通じてノード結合コンタクト１０５Ｂが接続される。なお、ノード結合コンタクト１０５Ｂは回路上ではノードＮ１０となる。
【０１７１】
ゲートコンタクトＧＣＤとＧＣＥはＮ型拡散層１０１Ｂを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＤはトランスファートランジスタ１４のフロントゲートとなり、ゲートコンタクトＧＣＥはトランスファートランジスタ１４のバックゲートとなる。また、ゲートコンタクトＧＣＤはコンタクトプラグＣＰＪを通じて書き込み用ワード線ＷＷＬ[ｍ]に接続され、ゲートコンタクトＧＣＥはコンタクトプラグＣＰＫを通じてノード結合コンタクト１０５Ｂに接続される。
【０１７２】
ゲートコンタクトＧＣＣはＮ型拡散層１０１Ｂを覆うように第１方向に形成されインバータ２０内のｎＭＯＳトランジスタ２０Ｂのゲートとなる。
【０１７３】
なお、Ｎ型拡散層１０１Ｂ上には、書き込み用ビット線ＷＢＬ[ｎ]からＶＳＳ１０４Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＧ、ゲートコンタクトＧＣＤ、コンタクトプラグＣＰＩ、ゲートコンタクトＧＣＣ、コンタクトプラグＣＰＨの順で接続される。
【０１７４】
Ｐ型拡散層１０２ＡにはゲートコンタクトＧＣＣが接続される。また、Ｐ型拡散層１０２Ａの一端はコンタクトプラグＣＰＬを通じてノード結合コンタクト１０５Ｂに接続され、他端はコンタクトプラグＣＰＭを通じてＶＤＤ線１０３Ａに接続される。
【０１７５】
ゲートコンタクトＧＣＣはＰ型拡散層１０２Ａを覆うように第１方向に形成されインバータ２０内のｐＭＯＳトランジスタ２０Ａのゲートとなる。
【０１７６】
なお、Ｐ型拡散層１０２Ａ上には、ＶＤＤ線１０３Ａからノード結合コンタクト１０５Ｂまで電流経路が直列になるよう、コンタクトプラグＣＰＭ、ゲートコンタクトＧＣＣ、コンタクトプラグＣＰＬの順で接続される。
【０１７７】
Ｐ型拡散層１０２ＢにはゲートコンタクトＧＣＥが接続される。また、Ｐ型拡散層１０２Ｂの一端はコンタクトプラグＣＰＮを通じてノード結合コンタクト１０５Ａに接続され、他端はコンタクトプラグＣＰＰを通じてＶＤＤ線１０３Ｂに接続される。
【０１７８】
ゲートコンタクトＧＣＥはＰ型拡散層１０２Ｂを覆うように第１方向に形成されインバータ２１内のｐＭＯＳトランジスタ２１Ａのゲートとなる。
【０１７９】
なお、Ｐ型拡散層１０２Ｂ上には、ＶＤＤ線１０３Ｂからノード結合コンタクト１０５Ａまで電流経路が直列になるよう、コンタクトプラグＣＰＰ、ゲートコンタクトＧＣＥ、コンタクトプラグＣＰＮの順で接続される。
【０１８０】
Ｎ型拡散層１０１ＣにはゲートコンタクトＧＣＣ、ＧＣＥ、及びＧＣＦが接続される。また、Ｎ型拡散層１０１Ｃの一端はコンタクトプラグＣＰＱを通じて書き込み用ビット線／ＷＢＬ［ｎ］に接続され、他端はコンタクトプラグＣＰＲを通じてＶＳＳ線１０４Ｂに接続される。更に、一端と他端の間はコンタクトプラグＣＰＳを通じてノード結合コンタクト１０５Ａが接続される。
【０１８１】
ゲートコンタクトＧＣＣとＧＣＦはＮ型拡散層１０１Ｃを挟むように第１方向の同一線上に形成される。ゲートコンタクトＧＣＣはトランスファートランジスタ１５のバックゲートとなり、ゲートコンタクトＧＣＦはトランスファートランジスタ１５のフロントゲートとなる。また、ゲートコンタクトＧＣＣはコンタクトプラグＣＰＦを通じてノード結合コンタクト１０５Ａに接続され、ゲートコンタクトＧＣＦはコンタクトプラグＣＰＴを通じて書き込み用ワード線ＷＷＬ[ｍ]に接続される。
【０１８２】
ゲートコンタクトＧＣＥはＮ型拡散層１０１Ｃを覆うように第１方向に形成されインバータ２１内のｎＭＯＳトランジスタ２１Ｂのゲートとなる。
【０１８３】
なお、Ｎ型拡散層１０１Ｃ上には、書き込み用ビット線／ＷＢＬ［ｎ］からＶＳＳ線１０４Ｂまで電流経路が直列になるよう、コンタクトプラグＣＰＱ、ゲートコンタクトＧＣＣ、コンタクトプラグＣＰＳ、ゲートコンタクトＧＣＥ、コンタクトプラグＣＰＲの順で接続される。
【０１８４】
次に、第４の実施の形態に係るＳＲＡＭの読み出し動作を図１２、図１４を用いて説明する。図１４は第４の実施の形態の読み出し時のタイミングチャートである。図１２に示される読み出しワード線ＲＷＬ[ｍ]と読み出しビット線ＲＢＬ[ｎ]の交差部に接続されるメモリセルＭＣ内のノードＮ１０に“０”データが記憶され、ノードＮ１１に“１”データが記憶されている場合を例に説明する。
【０１８５】
図１４に示すように、時刻ｔ０に、図示しないプリチャージ回路によりメモリセルＭＣが接続する読み出し用ビット線ＲＢＬ[ｎ]にプリチャージ電圧ＰＲＥが印加される。プリチャージ電圧ＰＲＥは、例えば１Ｖとする。なお、書き込み用 ワード線ＷＷＬ［ｍ］には、図１４に示すように０Ｖが印加される。よって、第４の実施の形態では、読み出し時に書き込み用ビット線ＷＢＬ［ｎ］および／ＷＢＬ［ｎ］とデータ記憶部１３は完全に切り離される。
【０１８６】
次に、時刻ｔ１に、メモリセルＭＣが接続する読み出し用ワード線ＲＷＬ[ｍ]に図示しないロウデコーダより選択電圧ＳＶが印加される。選択電圧ＳＶは、例えば１Ｖとする。なお、書き込み用ワード線ＷＷＬ[ｍ]には、図１４に示すように読み出し電圧は印加されない。よって、第４の実施の形態では、トランスファートランジスタ１４、１５は読み出し時に導通されないため、非選択メモリセルＭＣのリードディスターブを防ぐことができる。
【０１８７】
次に、ゲートに読み出し用ワード線ＲＷＬ[ｍ]が接続される読み出しトランジスタ１７は選択電圧ＳＶにより導通する。
【０１８８】
第４の実施の形態は、図１２に示すようにドライバトランジスタ１６及び読み出しトランジスタ１７を備え、読み出しトランジスタ１７のバックゲートはノードＮ１１に接続されている。
【０１８９】
ノードＮ１０にデータ“０”が記憶されていた場合、ノードＮ１１にはデータ“１”が記憶されているため、ドライバトランジスタ１６のゲート及び読み出しトランジスタ１７のバックゲートにはデータ“１”の電圧が印加される。それによって、ドライバトランジスタ１６は導通する。
【０１９０】
更に、読み出し用ワード線ＲＷＬ[ｍ]には選択電圧ＳＶが印加されているため、読み出しトランジスタ１７のゲートにも選択電圧ＳＶが印加され、読み出しトランジスタ１７も導通する。また、読み出しトランジスタ１７のバックゲートはデータ“１”の電圧が印加されているため、読み出しトランジスタ１７の閾値電圧は下がる。よって、読み出しトランジスタ１７は導通しやすい状態、換言すると、データの読み出し速度が速い状態となる。
【０１９１】
第４の実施の形態では、ノードＮ１０に記憶されているデータ“０”を読み出す際、ドライバトランジスタ１６のソースに接続される接地電位ＶＳＳがドライバトランジスタ１６、読み出しトランジスタ１７を通じて読み出し用ビット線ＲＢＬ[ｎ]へ読み出される。それにより、読み出し速度の低下を防ぐことができる。逆に、ノードＮ１０に記憶されているデータ“１”を読み出す際は、ドライバトランジスタ１６は導通しないため、読み出し用ビット線ＲＢＬ[ｎ]はプリチャージ電圧ＰＲＥを保持したままハイインピーダンス状態となる。
【０１９２】
以上より、第４の実施の形態は第３の実施の形態により得る効果に加え、非選択メモリセルＭＣのリードディスターブを防ぐことが可能となる。
【図面の簡単な説明】
【０１９３】
【図１Ａ】この発明の第１の実施の形態によるＳＲＡＭの一部を示す回路図である。
【図１Ｂ】同ＳＲＡＭのドライバトランジスタ１６、読み出しトランジスタ１７、及びカラム選択線ＣＯＬがビット線ＢＬの両側に形成された形態を示す図である。
【図２】ダブルゲート型のＦｉｎＦＥＴを示す図である。
【図３】図１Ａからドライバトランジスタ１６、読み出しトランジスタ１７、及びカラム選択線ＣＯＬを除いた回路図である。
【図４】第１の実施の形態のＳＲＡＭの一部平面図である。
【図５Ａ】第１の実施の形態のＳＲＡＭの読み出し時のタイミングチャートである。
【図５Ｂ】図３の構成のＳＲＡＭの読み出し時のタイミングチャートである。
【図６Ａ】第２の実施の形態に関するＳＲＡＭの一部を示す回路図である。
【図６Ｂ】同ＳＲＡＭのビット線のみを読み出し用と書き込み用に分けた形態を示す図である。
【図６Ｃ】同ＳＲＡＭのワード線のみを読み出し用と書き込み用に分けた形態を示す図である。
【図７】第２の実施の形態に関するＳＲＡＭの一部平面図である。
【図８】第２の実施の形態に関するＳＲＡＭの読み出し時のタイミングチャートである。
【図９】第３の実施の形態に関するＳＲＡＭの一部を示す回路図である。
【図１０】第３の実施の形態に関するＳＲＡＭの一部平面図である。
【図１１】第３の実施の形態に関するＳＲＡＭの読み出し時のタイミングチャートである。
【図１２】第４の実施の形態に関するＳＲＡＭの一部を示す回路図である。
【図１３】第４の実施の形態に関するＳＲＡＭの一部平面図である。
【図１４】第４の実施の形態に関するＳＲＡＭの読み出し時のタイミングチャートである。
【符号の説明】
【０１９４】
１０…ＳＲＡＭ、２０Ａ、２１Ａ…ｐＭＯＳトランジスタ、２０Ｂ、２１Ｂ…ｎＭＯＳトランジスタ、１３…データ記憶部、１４、１５…トランスファートランジスタ、１６…ドライバトランジスタ、１７…読み出しトランジスタ、２０、２１…インバータ、３０…ビット線対、１００…ウェル、１０１…Ｎ型拡散層、１０２…Ｐ型拡散層、１０３…ＶＤＤ線、１０４…ＶＳＳ線、１０５…ノード結合コンタクト。
【特許請求の範囲】
【請求項１】
第１のビット線と第２のビット線からなるビット線対と、
メモリセルが選択される際選択電圧が印加されるワード線と、
前記ビット線対と前記ワード線との交差部に形成されるメモリセルと
を備え、
前記メモリセルは、
前記第１のビット線と前記第２のビット線の間に介在し第１のインバータと第２のインバータをクロスカップル接続させて形成されるインバータ対と、
前記第１のビット線と前記第１のインバータの出力端子との間に介在し第１のフロントゲートと第１のバックゲートを有し前記第１のインバータの出力端子と前記第２のインバータの入力端子とが接続する第１のノードに前記第１のバックゲートが接続され前記第１のフロントゲートが前記ワード線に接続される第１のトランスファートランジスタと、
前記第２のビット線と前記第２のインバータの出力端子との間に介在し第２のフロントゲートと第２のバックゲートを有し前記第２のインバータの出力端子と前記第１のインバータの入力端子とが接続する第２のノードに前記第２のバックゲートが接続され前記第２のフロントゲートが前記ワード線に接続される第２のトランスファートランジスタと、
前記第２のノードにゲートが接続され電流経路の一端を接地電位に接続されるドライバトランジスタと、
第３のフロントゲートと第３のバックゲートを有し、前記第３のフロントゲートが前記ワード線に接続され、電流経路の一端を前記ドライバトランジスタの他端に接続され他端を前記第１のビット線に接続される読み出しトランジスタと
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記読み出しトランジスタの前記第３のバックゲートは、
前記メモリセルからデータを読み出す際に読み出し電圧が印加されるカラム選択線に接続される
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ドライバトランジスタの前記第２のバックゲートは、前記読み出しトランジスタの前記第３のバックゲートが接続されるノードに共通に接続される
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記ドライバトランジスタは、
前記第２のノードにゲートが接続される第１のドライバトランジスタと、
前記第１のノードにゲートが接続される第２のドライバトランジスタと
を備え、
前記読み出しトランジスタは、
前記第３のバックゲートが前記第２のノードに接続され、電流経路の一端を第１のドライバトランジスタの電流経路の一端に接続され他端を前記第１のビット線に接続される第１の読み出しトランジスタと、
前記第３のバックゲートが前記第１のノードに接続され、電流経路の一端を第２のドライバトランジスタの電流経路の一端に接続され他端を前記第２のビット線に接続される第２の読み出しトランジスタと
を備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記ワード線は、
読み出し時に前記選択電圧が印加され前記読み出しトランジスタのゲートに接続される読み出しワード線と、
書き込み時に前記選択電圧が印加され前記第１、第２のトランスファートランジスタのゲートに接続される書き込みワード線と
を備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項１】
第１のビット線と第２のビット線からなるビット線対と、
メモリセルが選択される際選択電圧が印加されるワード線と、
前記ビット線対と前記ワード線との交差部に形成されるメモリセルと
を備え、
前記メモリセルは、
前記第１のビット線と前記第２のビット線の間に介在し第１のインバータと第２のインバータをクロスカップル接続させて形成されるインバータ対と、
前記第１のビット線と前記第１のインバータの出力端子との間に介在し第１のフロントゲートと第１のバックゲートを有し前記第１のインバータの出力端子と前記第２のインバータの入力端子とが接続する第１のノードに前記第１のバックゲートが接続され前記第１のフロントゲートが前記ワード線に接続される第１のトランスファートランジスタと、
前記第２のビット線と前記第２のインバータの出力端子との間に介在し第２のフロントゲートと第２のバックゲートを有し前記第２のインバータの出力端子と前記第１のインバータの入力端子とが接続する第２のノードに前記第２のバックゲートが接続され前記第２のフロントゲートが前記ワード線に接続される第２のトランスファートランジスタと、
前記第２のノードにゲートが接続され電流経路の一端を接地電位に接続されるドライバトランジスタと、
第３のフロントゲートと第３のバックゲートを有し、前記第３のフロントゲートが前記ワード線に接続され、電流経路の一端を前記ドライバトランジスタの他端に接続され他端を前記第１のビット線に接続される読み出しトランジスタと
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記読み出しトランジスタの前記第３のバックゲートは、
前記メモリセルからデータを読み出す際に読み出し電圧が印加されるカラム選択線に接続される
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ドライバトランジスタの前記第２のバックゲートは、前記読み出しトランジスタの前記第３のバックゲートが接続されるノードに共通に接続される
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記ドライバトランジスタは、
前記第２のノードにゲートが接続される第１のドライバトランジスタと、
前記第１のノードにゲートが接続される第２のドライバトランジスタと
を備え、
前記読み出しトランジスタは、
前記第３のバックゲートが前記第２のノードに接続され、電流経路の一端を第１のドライバトランジスタの電流経路の一端に接続され他端を前記第１のビット線に接続される第１の読み出しトランジスタと、
前記第３のバックゲートが前記第１のノードに接続され、電流経路の一端を第２のドライバトランジスタの電流経路の一端に接続され他端を前記第２のビット線に接続される第２の読み出しトランジスタと
を備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記ワード線は、
読み出し時に前記選択電圧が印加され前記読み出しトランジスタのゲートに接続される読み出しワード線と、
書き込み時に前記選択電圧が印加され前記第１、第２のトランスファートランジスタのゲートに接続される書き込みワード線と
を備えることを特徴とする請求項１記載の半導体記憶装置。
【図１Ａ】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１０−１６１００（Ｐ２０１０−１６１００Ａ）
【公開日】平成２２年１月２１日（２０１０．１．２１）
【国際特許分類】
【出願番号】特願２００８−１７３４１９（Ｐ２００８−１７３４１９）
【出願日】平成２０年７月２日（２００８．７．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１月２１日（２０１０．１．２１）
【国際特許分類】
【出願日】平成２０年７月２日（２００８．７．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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