半導体装置及びその製造方法
【課題】読み出しマージンの大きなＳＲＡＭセルを提供する。
【解決手段】第１インバータ回路と、出力ノードが前記第１インバータ回路の入力ノードに接続され、入力ノードが前記第１インバータ回路の出力ノードに接続された、第２インバータ回路と、ソース及びドレインの一方が前記第１インバータ回路の出力ノードに接続され、他方がビット線に接続された、第１アクセストランジスタとを具備する。前記第１インバータ回路は、第１トランジスタを含む。前記第１アクセストランジスタ及び前記第１トランジスタのそれぞれは、基板上に形成され、前記基板面に対して垂直に延びる半導体柱と、前記半導体柱を前記基板面に平行な方向で取り囲むように形成され、前記半導体柱にチャネル領域を形成させる、ゲート電極と、前記半導体柱の下端部又は上端部にそれぞれ接続されるソース及びドレインとを備える。前記第１トランジスタの電流駆動力は、前記第１アクセストランジスタのそれよりも高い。
【解決手段】第１インバータ回路と、出力ノードが前記第１インバータ回路の入力ノードに接続され、入力ノードが前記第１インバータ回路の出力ノードに接続された、第２インバータ回路と、ソース及びドレインの一方が前記第１インバータ回路の出力ノードに接続され、他方がビット線に接続された、第１アクセストランジスタとを具備する。前記第１インバータ回路は、第１トランジスタを含む。前記第１アクセストランジスタ及び前記第１トランジスタのそれぞれは、基板上に形成され、前記基板面に対して垂直に延びる半導体柱と、前記半導体柱を前記基板面に平行な方向で取り囲むように形成され、前記半導体柱にチャネル領域を形成させる、ゲート電極と、前記半導体柱の下端部又は上端部にそれぞれ接続されるソース及びドレインとを備える。前記第１トランジスタの電流駆動力は、前記第１アクセストランジスタのそれよりも高い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
大容量半導体メモリとして、スタティックランダムアクセスメモリ（ＳＲＡＭ）が知られている。ＳＲＡＭのメモリセル（以下、ＳＲＡＭセルと称す）の一例として、一対のインバータ回路と一対のアクセストランジスタとを含むセルが挙げられる。その一対のインバータ回路の各々として、ドライバトランジスタとロードトランジスタとを含む回路が挙げられる。各インバータ回路が２つのトランジスタを含む場合、ＳＲＡＭセルは、合計６つのトランジスタにより構成される。そのようなＳＲＡＭセルは、例えば、特許文献１（特開２００８−１３５１６９号公報）に記載されている。
【０００３】
ＳＲＡＭセルに含まれる各トランジスタとして、主に、平面型の電界効果トランジスタが用いられている（例えば、特許文献２（特開２００１−２８４０１号公報）参照）。
【０００４】
これに対して、特許文献３（ＷＯ２００５−１１９７６３）及び非特許文献１（Ｈ． Ｋａｗａｓａｋｉ ｅｔ ａｌ．， ”Ｅｍｂｅｄｄｅｄ Ｂｕｌｋ ＦｉｎＦＥＴ ＳＲＡＭ Ｃｅｌｌ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｐｌａｎａｒ ＦＥＴ Ｐｅｒｉｐｈｅｒａｌ Ｃｉｒｃｕｉｔ ｆｏｒ ｈｐ３２ ｎｍ ｎｏｄｅ ａｎｄ ｂｅｙｏｎｄ，” ２００６ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ ｔｅｃｈｎｏｌｏｇｙ， ｐｐ． ７０−７１， ２００６）には、ＳＲＡＭセルとして、フィン型電界効果トランジスタを用いることが記載されている。フィン型電界効果トランジスタを用いることにより、ＳＲＡＭセルの面積を縮小することができる。それにより、ＳＲＡＭセルを高集積化させることができ、大容量化や低コスト化が可能となる。加えて、特許文献３には、駆動トランジスタのチャネル幅を、アクセストランジスタのチャネル幅よりも広くすることが記載されている。これにより、ノイズマージンを拡大することができ、ノイズ耐性に優れた半導体装置が提供される旨が記載されている。
【０００５】
しかし、フィン型電界効果トランジスタを用いた場合であっても、リーク電流や特性ばらつきの増大に伴い、セル面積の縮小が困難となりつつある。
【０００６】
そこで、ＳＲＡＭセルを構成するトランジスタとして、柱状電界効果トランジスタを用いることが提案されている。柱状電界効果トランジスタを用いたＳＲＡＭセルに関連して、特許文献４（特許第２７０３９７０号公報）が挙げられる。特許文献４に記載の半導体装置では、半導体基板上に溝により分離された複数の柱状半導体層が配列形成され、各柱状半導体層の外周面にゲート絶縁膜が形成される。そして、これら複数の柱状半導体層を取り囲むように溝内に連続的にゲート電極が配設される。各柱状半導体層の上面及び各半導体層を取り囲む溝底部にそれぞれソース、ドレイン拡散層が形成される。このような構成によれば、複数の柱状半導体層の周囲を取り囲むようにチャネル領域が設けられるため、大きいゲート幅を小さいチップ占有面積で実現できる。また、柱状半導体層の側壁がチャネル領域となり、チャネル領域が通常の平面構造のＭＯＳトランジスタのようにフィールド領域に接する部分がない。従って、フィールド端の高電界のチャネル領域への影響がなく、ホット・キャリア効果が抑制される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１３５１６９号公報
【特許文献２】特開２００１−２８４０１号公報
【特許文献３】ＷＯ２００５−１１９７６３
【特許文献４】特許第２７０３９７０号公報
【非特許文献】
【０００８】
【非特許文献１】Ｈ． Ｋａｗａｓａｋｉ ｅｔ ａｌ．， ”Ｅｍｂｅｄｄｅｄ Ｂｕｌｋ ＦｉｎＦＥＴ ＳＲＡＭ Ｃｅｌｌ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｐｌａｎａｒ ＦＥＴ Ｐｅｒｉｐｈｅｒａｌ Ｃｉｒｃｕｉｔ ｆｏｒ ｈｐ３２ ｎｍ ｎｏｄｅ ａｎｄ ｂｅｙｏｎｄ，” ２００６ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ ｔｅｃｈｎｏｌｏｇｙ， ｐｐ． ７０−７１， ２００６
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献４に記載されるように、柱状電界効果トランジスタをＳＲＡＭセルに用いることにより、省スペース化が実現される。柱状電界効果トランジスタを用いれば、ゲート長を短くすることなく、セル面積を縮小することが可能である。ゲート長を短くすると、リーク電流やオンオフ特性がばらつき易い。従って、ゲート長としては、ある程度の長さが必要である。平面型やフィン型トランジスタでは、ゲート長方向が、基板面と平行な方向になる。そのため、ゲート長としてある程度の長さを確保するためには、ある程度のセル面積が必要となる。これに対して、柱状電界効果トランジスタでは、ゲート長方向は、基板面と垂直な方向（厚さ方向）になる。従って、セル面積を増加させずに、ゲート長を確保することができる。従って、柱の径や間隔を小さくすることにより、ゲート長を短くすることなく、セル面積を縮小することが可能である。
【００１０】
しかし、ＳＲＡＭセルの読み出し動作において十分な動作マージンを確保するためには、ＳＲＡＭセルを構成する各トランジスタの電流駆動力がバランスよく設定されている必要がある。特許文献４では、各トランジスタの電流駆動力については考慮されていない。仮に、ドライバトランジスタに含まれる柱状半導体層とアクセストランジスタに含まれる柱状半導体層とが同一サイズであるとすると、読み出し時における十分な動作マージンを確保し難くなる、という問題点がある。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、入力ノード及び出力ノードを有する第１インバータ回路と、入力ノード及び出力ノードを有し、出力ノードが前記第１インバータ回路の入力ノードに接続され、入力ノードが前記第１インバータ回路の出力ノードに接続された、第２インバータ回路と、ソース及びドレインの一方が前記第１インバータ回路の出力ノードに接続された、第１アクセストランジスタと、
を具備する。前記第１インバータ回路は、第１トランジスタを含む。前記第１アクセストランジスタ及び前記第１トランジスタのそれぞれは、基板上に形成され、前記基板面に対して垂直に延びる半導体柱と、前記半導体柱を前記基板面に平行な方向で取り囲むように形成され、前記半導体柱にチャネル領域を形成させる、ゲート電極と、前記半導体柱の下端部及び上端部にそれぞれ接続されるソース及びドレインとを備える。前記第１トランジスタの電流駆動力は、前記第１アクセストランジスタのそれよりも高い。
【００１２】
本発明に係る半導体装置の製造方法は、第１トランジスタを有する第１インバータ回路と、出力ノードが前記第１インバータ回路の入力ノードに接続され、入力ノードが前記第１インバータ回路の出力ノードに接続された、第２インバータ回路と、ソース及びドレインの一方が前記第１インバータ回路の出力ノードに接続された第１アクセストランジスタとを備える半導体装置の製造方法である。この製造方法は、基板上に、前記第１トランジスタ及び前記第１アクセストランジスタそれぞれのチャネル領域として、前記基板面に対して垂直に延びる複数の半導体柱を形成する工程と、前記複数の半導体柱それぞれの下端部に接続される、下部ソース・ドレイン領域を形成する工程と、前記複数の半導体柱それぞれの上端部に接続される、上部ソース・ドレイン領域を形成する工程と、前記複数の半導体柱それぞれを、前記基板面に対して平行な方向で取り囲むゲート電極を形成する工程とを具備する。前記複数の半導体柱を形成する工程は、前記複数の半導体柱を、前記第１トランジスタの電流駆動力が前記第１アクセストランジスタのそれよりも高くなるように、形成する工程を備える。
【発明の効果】
【００１３】
本発明によれば、柱状電界効果トランジスタを用いたＳＲＡＭセルにおいて、読み出し動作において十分な動作マージンを確保することができる、半導体装置及び半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係るＳＲＡＭセルを示す等価回路図である。
【図２Ａ】本実施形態に係るＳＲＡＭセルに用いられる各トランジスタを概略的に示す斜視図である。
【図２Ｂ】トランジスタの上面図である。
【図２Ｃ】トランジスタの断面図である。
【図３】ＳＲＡＭセルの上面図である。
【図４】図３のＡＡ’に沿う垂直断面図である。
【図５】バタフライカーブを示すグラフである。
【図６】変形例に係るＳＲＡＭセルを示す上面図である。
【図７】図６に示されるＡＡ’に沿う断面図である。
【図８】他の変形例に係るＳＲＡＭセルを示す上面図である。
【図９】実施例にかかるＳＲＡＭセルを示す上面図である。
【図１０Ａ】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図１０Ｂ】実施例に係るＳＲＡＭセルの製造方法を示す断面図である。
【図１１Ａ】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図１１Ｂ】実施例に係るＳＲＡＭセルの製造方法を示す断面図である。
【図１２Ａ】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図１２Ｂ】実施例に係るＳＲＡＭセルの製造方法を示す断面図である。
【図１３Ａ】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図１３Ｂ】実施例に係るＳＲＡＭセルの製造方法を示す断面図である。
【図１４】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図１５Ａ】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図１５Ｂ】実施例に係るＳＲＡＭセルの製造方法を示す断面図である。
【図１６Ａ】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図１６Ｂ】実施例に係るＳＲＡＭセルの製造方法を示す断面図である。
【図１７Ａ】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図１７Ｂ】実施例に係るＳＲＡＭセルの製造方法を示す断面図である。
【図１８Ａ】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図１８Ｂ】実施例に係るＳＲＡＭセルの製造方法を示す断面図である。
【図１９Ａ】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図１９Ｂ】実施例に係るＳＲＡＭセルの製造方法を示す断面図である。
【図２０Ａ】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図２０Ｂ】実施例に係るＳＲＡＭセルの製造方法を示す断面図である。
【図２１Ａ】半導体柱の断面形状の一例を示す図である。
【図２１Ｂ】半導体柱の断面形状の一例を示す図である。
【図２１Ｃ】半導体柱の断面形状の一例を示す図である。
【図２１Ｄ】半導体柱の断面形状の一例を示す図である。
【図２１Ｅ】半導体柱の断面形状の一例を示す図である。
【発明を実施するための形態】
【００１５】
以下に、図面を参照して、本発明の実施形態について詳細に説明する。
【００１６】
図１は、本実施形態に係るＳＲＡＭセル（半導体装置）を示す等価回路図である。図１に示されるように、ＳＲＡＭセルは、一対のインバータ（第１インバータ６ａおよび第２インバータ６ｂ）と、一対のアクセストランジスタ（第１アクセストランジスタ３２ａ及び第２アクセストランジスタ３２ｂ）とを含んでいる。
【００１７】
第１インバータ６ａは、２つのトランジスタ（３１ａおよび３３ａ）を含んでいる。２つのトランジスタ３１ａ及び３３ａは、導電型が逆である。第２インバータ６ｂも、２つのトランジスタ（３１ｂおよび３３ｂ）を含んでいる。２つのトランジスタ３１ａ及び３３ｂは、導電型が逆である。トランジスタ３１ａおよび３１ｂは、それぞれ、ソース・ドレイン端子のうちの一方がグラウンド線４２に接続されている。トランジスタ３３ａおよび３３ｂは、それぞれ、ソース・ドレイン端子のうち一方が電源線４１に接続されている。トランジスタ３１ａのソース・ドレイン端子のうちの他方は、ノード４０ａ（出力ノード）を介して、トランジスタ３３ａのソース・ドレイン端子のうちの他方に接続されている。同様に、トランジスタ３１ｂのソース・ドレイン端子のうちの他方は、ノード４０ｂ（出力ノード）を介して、トランジスタ３３ｂのソース・ドレイン端子のうちの他方に接続されている。更に、出力ノード４０ａは、第２インバータ６ｂの入力ノード（トランジスタ３１ｂおよび３３ｂのゲート）に接続されている。同様に、出力ノード４０ｂは、第１インバータ６ａの入力ノード（トランジスタ３１ａおよび３３ａのゲート）に接続されている。
【００１８】
第１アクセストランジスタ３２ａは、ソース・ドレイン端子のうちの一方が、出力ノード４０ａに接続されており、他方がビット線４４ａに接続されている。同様に、第２アクセストランジスタ３２ｂは、ソース・ドレイン端子のうちの一方が出力ノード４０ｂに接続されており、他方がビット線４４ｂに接続されている。第１アクセストランジスタ３２ａ及び第２アクセストランジスタ３２ｂそれぞれのゲートは、ワード線４３に接続されている。
【００１９】
上述のような回路構成を有するＳＲＡＭセルでは、出力ノード４０ａおよび４０ｂが、記憶ノードとして機能する。すなわち、一方の記憶ノード（４０ａ又は４０ｂ）の電位が高ければ、他方の記憶ノードの電位は必ず低くなる。どちらの記憶ノードの電位が高いかを区別することにより、１または０の値を区別することができる。第１アクセストランジスタ３２ａ及び第２アクセストランジスタ３２ｂがオフ状態の場合には、ノード４０ａおよび４０ｂのそれぞれにおいて、電位レベルが保持される。アクセストランジスタ３２ａ及び３２ｂをオンにすることにより、ノード４０ａ及び４０ｂの電位レベルが、それぞれビット線４４ａ及び４４ｂを介して読み出される。書き込み時には、ビット線４４ａ及び４４ｂのうちの一方を高電位に、他方を低電位に設定する。そして、アクセストランジスタ３２ａ及び３２ｂをオンにする。これにより、ノード４０ａ及び４０ｂの電位レベルが所望のレベルになる。すなわち、値が書き込まれる。
【００２０】
各インバータ（６ａ、６ｂ）に含まれる２つのトランジスタのうち、一方はドライバトランジスタとして機能し、他方はロードトランジスタとして機能する。ドライバトランジスタは、読み出し時に、電荷の引き抜きまたは流し込みが行われるトランジスタである。すなわち、ドライバトランジスタは、読出し時に電流が流れるトランジスタである。このＳＲＡＭセルにおけるデータの読出し方法としては、二通りの方法が考えられる。一つの方法は、ビット線４４ａ及び４４ｂを高電位にプリチャージしておく方法である。この方法の場合、アクセストランジスタ３２ａ及び３２ｂをオンにする。すると、低電位が保持されていたノード（４０ａ又は４０ｂ）側において、ビット線（４４ａ又は４４ｂ）の電荷が、アクセストランジスタ（３２ａ又は３２ｂ）及びトランジスタ（３１ａ又は３１ｂ）を介して、グラウンド線４２に引き抜かれる。これにより、データの読み出しが行われる。この方法の場合には、トランジスタ３１ａ及び３１ｂがドライバトランジスタとして機能し、トランジスタ３３ａ及び３３ｂがロードトランジスタとして機能する。他の方法として、ビット線４４ａ及び４４ｂを低電位にプリチャージしておく方法がある。この方法の場合でも、アクセストランジスタ３２ａ及び３２ｂをオンにする。すると、高電位が保持されていたノード（４０ａ又は４０ｂ）側において、電源線４１から、トランジスタ（３３ａまたは３３ｂ）及びアクセストランジスタ（３２ａまたは３２ｂ）を介して、ビット線（４４ａ又は４４ｂ）へ電荷が流し込まれる。これにより、データの読み出しが行われる。この方法の場合には、トランジスタ３３ａおよび３３ｂがドライバトランジスタとして機能し、トランジスタ３１ａおよび３１ｂがロードトランジスタとして機能する。いずれの方法を用いる場合も、ドライバトランジスタとしては、ロードトランジスタよりも電流駆動力の大きいトランジスタを用いることが望ましい。
【００２１】
本実施形態では、以下の説明において、トランジスタ３１ａ及び３１ｂがドライバトランジスタとして機能する場合について説明する。また、ドライバトランジスタ３１ａおよび３１ｂがＮチャネル素子であり、ロードトランジスタ３３ａおよび３３ｂがＰチャネル素子である場合について説明する。また、アクセストランジスタ３２ａおよび３２ｂが、Ｎチャネル素子である場合について説明する。但し、これらはあくまで一例であり、各トランジスタの導電型を逆にしても本発明を適用することは可能である。また、ドライバトランジスタとロードトランジスタとを逆にしても本発明を適用することは可能である。
【００２２】
本実施形態に係るＳＲＡＭセルに含まれる各トランジスタ（３１ａ，３１ｂ，３３ａ，３３ｂ，３２ａ，３２ｂ）の構成について説明する。これらのトランジスタとしては、柱状電界効果トランジスタが用いられる。本実施形態では、各トランジスタに含まれるチャネル材料として、シリコンが用いられるものとする。図２Ａは、本実施形態に係るＳＲＡＭセルに用いられる各トランジスタを概略的に示す斜視図である。図２Ｂは、図２Ａに示される各トランジスタの上面図である。図２Ｃは、図２Ａに示される各トランジスタの断面図である。
【００２３】
各トランジスタは、図示しないシリコン半導体基板上に形成される。図２Ａ乃至図２Ｃに示されるように、各トランジスタは、半導体柱１と、下部ソース・ドレイン領域２と、上部ソース・ドレイン領域３と、ゲート電極４とを有している。半導体柱１は、基板面に対して垂直な方向に延びている。下部ソース・ドレイン領域２は、半導体柱１の基部（下端部）に接続されている。上部ソース・ドレイン領域３は、半導体柱１の頂部（上端部）に形成されている。半導体柱１の側面には、図示しないゲート絶縁膜が形成されている。ゲート電極４は、半導体柱１をゲート絶縁膜を介して基板面に平行な方向で取り囲むように、形成されている。各トランジスタでは、オン状態である場合に、半導体柱１の側面表層部にチャネル領域が形成される。これにより、基板面に垂直な方向に、電流が流れる。尚、各トランジスタがＮチャネル素子である場合には、下部ソース・ドレイン領域２および上部ソース・ドレイン領域３は、高濃度のＮ型不純物によりドープされる。一方、各トランジスタがＰチャネル素子である場合には、下部ソース・ドレイン領域２および上部ソース・ドレイン領域３は、高濃度のＰ型不純物によりドープされる。また、チャネル領域は、半導体柱１のうちの、下部ソース・ドレイン２と上部ソース・ドレイン３との間の部分に形成される。下部ソース・ドレイン領域２及び上部ソース・ドレイン領域３のうちの少なくとも一方の領域は、部分的に金属により形成されていてもよい。あるいは、下部ソース・ドレイン領域２及び上部ソース・ドレイン領域３のうちの少なくとも一方の領域は、金属により形成されていてもよい。
【００２４】
続いて、ＳＲＡＭセルの詳細な構成について説明する。図３は、ＳＲＡＭセルの上面図である。図３において、基板面と平行な平面内に、第１方向と第２方向とが定義されている。第１方向と第２方向とは、直交している。また、図３に示されるように、第２方向に平行な直線として、第１直線と第２直線とが定義されている。
【００２５】
図３に示されるように、第１直線に沿って、第１アクセストランジスタ３２ａと、第２ロードトランジスタ３３ｂと、第２ドライバトランジスタ３１ｂとが配置されている。また、第２直線に沿って、第１ドライバトランジスタ３１ａと、第１ロードトランジスタ３３ａと、第２アクセストランジスタ３２ｂとが配置されている。
【００２６】
図４は、図３のＡＡ’に沿う垂直断面図である。すなわち、図４は、第２直線を通る平面による断面図である。図４に示されるように、第１ドライバトランジスタ３１ａは、下部ソース・ドレイン領域１２ａと、上部ソース・ドレイン領域１３ａと、半導体柱１１ａと、ゲート電極４ａとを含んでいる。第１ロードトランジスタ３３ａは、下部ソース・ドレイン領域２２ａと、上部ソース・ドレイン領域２３ａと、半導体柱２１ａと、ゲート電極４ａとを含んでいる。第２アクセストランジスタ３２ｂは、下部ソース・ドレイン領域１２ｂと、半導体柱１１ｄと、上部ソース・ドレイン領域１３ｄと、ゲート電極４ｄとを含んでいる。
【００２７】
図３に示されるように、第１ドライバトランジスタ３１ａと、第１ロードトランジスタ３３ａと、第２アクセストランジスタ３２ｂとは、上部ソース・ドレイン領域（１３ａ，２３ａ，１３ｄ）が第２直線に沿って並ぶように、配置されている。これらのトランジスタにおいて、上部ソース・ドレイン領域（１３ａ，２３ａ，１３ｄ）は、半導体柱（１１ａ，２１ａ，１１ｄ）の上端部に形成されている。従って、図３には半導体柱そのものは示されていないが、第１ドライバトランジスタ３１ａと、第１ロードトランジスタ３３ａと、第２アクセストランジスタ３２ｂとは、半導体柱（１１ａ，２１ａ，１１ｄ）が第２直線に沿って並ぶように、配置されている。各トランジスタに含まれる半導体柱（１１ａ，２１ａ，１１ｄ）は、単一である。
【００２８】
同様に、第１アクセストランジスタ３２ａと、第２ロードトランジスタ３３ｂと、第２ドライバトランジスタ３１ｂとは、半導体柱が第１直線に沿って並ぶように、配置されている。尚、図３には、第１アクセストランジスタ３２ａに関して、上部ソース・ドレイン領域１３ｂと、下部ソース・ドレイン領域１２ａと、ゲート電極４ｂとが示されている。また、第２ロードトランジスタ３３ｂに関して、上部ソース・ドレイン領域２３ｂと、下部ソース・ドレイン領域２２ｂと、ゲート電極４ｃとが示されている。また、第２ドライバトランジスタ３１ｂに関して、上部ソース・ドレイン領域１３ｃと、下部ソース・ドレイン領域１２ｂと、ゲート電極４ｃとが示されている。図示していないが、これらの各トランジスタに含まれる半導体柱は、単一である。
【００２９】
図３に示されるように、下部ソース・ドレイン領域１２ａ、下部ソース・ドレイン領域２２ａ、下部ソース・ドレイン領域２２ｂ、及び下部ソース・ドレイン領域１２ｂは、それぞれ、第１方向に沿って延びている。下部ソース・ドレイン領域１２ａは、第１アクセストランジスタ３２ａと第１ドライバトランジスタ３１ａとで共通である。下部ソース・ドレイン領域１２ｂは、第２ドライバトランジスタ３１ｂと第２アクセストランジスタ３２ｂとで共通である。
【００３０】
また、各トランジスタを形成するゲート電極（４ａ〜４ｃ)は、第２方向に沿って延びている。ゲート電極４ａは、第１ドライバトランジスタ３１ａと第１ロードトランジスタ３３ａとで共通である。同様に、ゲート電極４ｃは、第２ドライバトランジスタ３１ｂと第２ロードトランジスタ３３ｂとで共通である。
【００３１】
図３及び図４に示されるように、ゲート電極４ａは、その一端で、局所配線５ｂに接続されている。局所配線５ｂは、下部ソース・ドレイン領域２２ｂと、下部ソース・ドレイン領域１２ｂとを接続している。また、ゲート電極４ｃは、その一端で、局所配線５ａに接続されている。局所配線５ａは、下部ソース・ドレイン領域２２ａと下部ソース・ドレイン領域１２ａとを接続している。
【００３２】
図４に示されるように、上部ソース・ドレイン領域２３ａには、電源線４１が接続されている（図４参照）。図４には示されていないが、上部ソース・ドレイン領域２３ｂにも、同様に、電源線４１が接続されている。また、上部ソース・ドレイン領域１３ａ及び１３ｃには、グラウンド線４２が接続されている。ゲート電極４ｂ及び４ｄには、ワード線４３が接続されている。上部ソース・ドレイン領域１３ｂ及び１３ｄには、それぞれ、ビット線４４ａ及び４４ｂが接続されている。電源線４１、グランド線４２、ビット線４４a及び４４ｂのそれぞれは、例えば、図示しないコンタクトプラグを介して、各トランジスタの上部ソース・ドレイン領域と接続される。
【００３３】
上述のような構成により、図１に示した等価回路を有するＳＲＡＭセルが実現される。尚、図３に示されるように、記憶ノード４０ａは、局所配線５aが形成された部分により実現される。記憶ノード４０ｂは、局所配線５ｂが形成された部分により実現される。
【００３４】
ここで、本実施形態では、図３に示されるように、各トランジスタの上部ソース・ドレイン領域（１３a〜１３ｃ、２３a〜２３ｃ）は、第２方向が長軸方向となるような楕円状に形成されている。すなわち、各トランジスタの半導体柱は、基板面に平行な平面による断面の形状が、楕円である。また、第１ドライバトランジスタ３１ａの半導体柱の外周長は、第１アクセストランジスタ３２ａのそれよりも長い。同様に、第２ドライバトランジスタ３１ｂの半導体柱の外周長は、第２アクセストランジスタ３２ｂのそれよりも長い。
【００３５】
各トランジスタにおいて、チャネル領域は、半導体柱の側面に形成される。従って、半導体柱の外周長が長いほど、トランジスタの電流駆動力が増加する。上述のように、第１ドライバトランジスタ３１ａにおける半導体柱の外周長が、第１アクセストランジスタ３２ａのそれよりも長い場合、第１ドライバトランジスタ３１ａの電流駆動力が、第２アクセストランジスタ３２ａのそれよりも大きくなる。同様に、第２ドライバトランジスタ３１ｂの電流駆動力も、第２アクセストランジスタ３２ｂのそれよりも大きくなる。各ドライバトランジスタの電流駆動力が対応するアクセストランジスタのそれよりも大きいため、データ読出し時における動作マージンを向上させることができる。この点について、図５を参照して説明する。
【００３６】
図５は、バタフライカーブを示すグラフである。バタフライカーブは、読み出し動作の安定性の指標として用いられる曲線である。図５において、横軸は、ノード４０ａの電圧を示し、縦軸は、ノード４０ｂの電圧を示している。図５には、カーブＡ１と、カーブＢ１と、カーブＡ２と、カーブＢ２とが示されている。これらのカーブは、ＳＲＡＭセルの特性を示しており、電源線４１、ワード線４３、ビット線４４ａ、及び４４ｂのそれぞれに一定の電圧を印加したときの特性を示している。カーブＡ１およびカーブＡ２は、ノード４０ａの電圧を変化させた場合のノード４０ｂの電圧を示している。カーブＢ１およびカーブＢ２は、ノード４０ｂの電圧を変化させた場合のノード４０ａの電圧を示している。カーブＡ１およびカーブＢ１は、ドライバトランジスタの半導体柱の外周長とアクセストランジスタの半導体柱の外周長との比が１である場合の特性を示している。また、カーブＡ２およびカーブＢ２は、ドライバトランジスタの半導体柱の外周長のほうが、アクセストランジスタの半導体柱の外周長よりも長い場合の特性を示している。カーブＡ１とカーブＢ１とにより囲まれる領域に内接する正方形が描かれる。また、カーブＡ２とカーブＢ２とにより囲まれる領域に内接する正方形が描かれる。描かれた正方形の大きさが大きいほど、読出し動作が安定である。図５を参照すると、カーブＡ２とカーブＢ２との間に描かれる正方形は、カーブＡ１とカーブＢ１との間に描かれる正方形よりも大きい。すなわち、ドライバトランジスタの半導体柱の外周長がアクセストランジスタのそれよりも長ければ、読出し動作が安定することが理解される。
【００３７】
また、本実施形態では、各トランジスタとして、柱状電界効果トランジスタが用いられている。柱状電界効果トランジスタを用いることにより、チャネル領域の不純物濃度を高くしなくても、短チャネル効果を抑制できる。不純物濃度を高くした場合には、不純物濃度のばらつきに起因する特性ばらつきが生じやすい。これに対して、本実施形態によれば、不純物濃度を高くする必要がないため、そのような特性ばらつきを抑制することが可能である。
【００３８】
また、本実施形態では、柱状電界効果トランジスタを用いているため、ゲート長方向が基板面に対して垂直な方向に設定される。そのため、ゲート長を縮小しなくても、基板面上において各トランジスタに要する面積を低減することが可能である。その結果、面積を低減した上で、リーク電流を抑制できる。
【００３９】
尚、本実施形態では、電源線４１、グラウンド線４２、ビット線４４ａ及び４４ｂが、それぞれ上部ソース・ドレイン領域に接続されている場合について説明した。但し、これらが、下部ソース・ドレイン領域に接続されていてもよい。この場合、記憶ノード４０ａ及び４０ｂは、上部ソース・ドレイン領域に形成されることになる。但し、この場合には、下部ソース・ドレイン領域からセル外部の配線までを電気的に接続するために、長いコンタクトプラグが必要となる。本実施形態のように、電源線４１などが上部ソース・ドレイン領域に接続される場合には、コンタクトプラグの長さを短くすることができ、寄生抵抗を低減できる。また、電源線４１、グラウンド線４２、ビット線４４ａ及び４４ｂのうちの一部が上部ソース・ドレイン領域に接続され、他の一部が下部ソース・ドレイン領域に接続されてもよい。しかしこの場合には、高さ（長さ）の異なるコンタクトプラグが必要となる。これに対して、電源線４１、グラウンド線４２、ビット線４４ａ及び４４ｂの全てが上部ソース・ドレイン領域に接続される場合には、異なる長さのコンタクトプラグを形成する必要がなくなる。これにより、容易にコンタクトプラグを形成することができる。
【００４０】
また、図３に示される図では、第１ドライバトランジスタ３１ａと第２ドライバトランジスタ３１ｂとにおいて、半導体柱の形状が等しいように描かれている。ただし、これらの形状は必ずしも等しい必要はなく、半導体柱の外周長が異なっていてもよい。同様に、第１アクセストランジスタ３２ａと第２アクセストランジスタ３２ｂとにおいて、必ずしも半導体柱の形状及び外周長が同じである必要はない。第１ロードトランジスタ３３ａと第２ロードトランジスタ３３ｂとの間の関係も同様である。また、各トランジスタの位置も、図３に示される位置に限定されるものではない。
【００４１】
続いて、本実施形態の変形例に係るＳＲＡＭセルについて説明する。図６は、本変形例に係るＳＲＡＭセルを示す上面図である。また、図７は、図６に示されるＡＡ’に沿う断面図である。図１に示したＳＲＡＭセルでは、各トランジスタに含まれる半導体柱は、単一である。これに対して、図６及び図７に示されるように、本変形例に係るＳＲＡＭセルでは、第１ドライバトランジスタ３１ａが、複数（２つ）の半導体柱を有している。第２ドライバトランジスタ３１ｂも、同様に、２つの半導体柱を有している。一方、第１アクセストランジスタ３２ａ及び第２アクセストランジスタ３２ｂそれぞれの半導体柱は、単一である。第１ドライバトランジスタ３１ａに含まれる個々の半導体柱の外周長は、第１アクセストランジスタ３２ａに含まれる半導体柱の外周長と等しい。従って、第１ドライバトランジスタ３１ａに含まれる半導体柱の外周長の総和は、第１アクセストランジスタ３２ａのそれの２倍になっている。第２ドライバトランジスタ３１ｂと第２アクセストランジスタ３２ｂとの関係も、同様である。尚、各ドライバトランジスタ（３１ａ，３１ｂ）に含まれる半導体柱の本数は、２本に限定されるものではなく、３本以上であってもよい。
【００４２】
本変形例のように、ドライバトランジスタに含まれる半導体柱の本数を複数とすることによっても、図１に示したＳＲＡＭセルと同様に、データ読出し時における動作マージンを確保することができる。また、本変形例では、複数のトランジスタに含まれる半導体柱の形状を揃えることができる。これにより、半導体柱を容易に形成できる。但し、本変形例では、ドライバトランジスタに要する面積が増加してしまう。そのため、ＳＲＡＭセルの省スペース化の観点からは、図１に示したＳＲＡＭセルの方が有利である。また、本変形例に係るＳＲＡＭセルでは、ドライバトランジスタとアクセストランジスタとにおける電流駆動力の比が、簡単な整数比（たとえば、２：１や３：２）に限定されてしまう。これに対し、図１に示したＳＲＡＭセルでは、半導体柱の太さ（外周長）を変更することにより、電流駆動力の比を任意に設定することができる。そのため、設計自由度の観点からも、図１に示したＳＲＡＭセルの方が有利である。
【００４３】
続いて、本実施形態の他の変形例について説明する。図８は、他の変形例に係るＳＲＡＭセルを示す上面図である。このＳＲＡＭセルは、（１００）面を主面とするシリコン基板上に形成されている。このようなシリコン基板を用いた場合、基板面に平行な平面内において、（１００）面に沿う方向（以下、１００方向）と、（１１０）面に沿う方向（以下、１１０方向）とが形成される。
【００４４】
図８に示されるように、他の変形例に係るＳＲＡＭセルでは、各トランジスタに含まれる半導体柱が、角柱状に形成されている。ここで、第１ドライバトランジスタ３１ａの半導体柱は、側面が１００方向に沿うように、形成されている。第２ドライバトランジスタ３１ｂも、第１ドライバトランジスタ３１aと同様に、半導体柱の側面が１００方向に沿うように形成されている。一方、アクセストランジスタ（３２ａおよび３２ｂ）及びロードトランジスタ（３３ａおよび３３ｂ）では、半導体柱の側面が１１０方向に沿っている。ドライバトランジスタ（３１ａ及び３１ｂ）、アクセストランジスタ（３２ａ，及び３２ｂ）、及びロードトランジスタ（３３ａ及３３ｂ）において、半導体柱の外周長は、同じであるものとする。
【００４５】
シリコン層にチャネル領域が形成される場合、チャネル領域が（１００）面に形成される方が、（１１０）面に形成される場合よりも、電子移動度が高くなる。そのため、本変形例では、半導体柱の外周長は同じであるにもかかわらず、ドライバトランジスタ（３１ａおよび３１ｂ）の電流駆動力の方が、対応するアクセストランジスタ（３２ａおよび３２ｂ）のそれよりも、大きくなる。その結果、図１に示したＳＲＡＭセルと同様に、読出し時の動作マージンを確保することができる。また、本変形例によれば、ドライバトランジスタの占有面積を拡大することなく、ドライバトランジスタの電流駆動力を、アクセストランジスタのそれよりも大きくすることができる。
【００４６】
以上、本発明に係る実施形態とその変形例とについて説明した。尚、上述の例では、相補型のインバータとＮチャネルのアクセストランジスタとを含む、６トランジスタ型のＳＲＡＭセルを例に挙げて説明した。しかし、本発明はこれに限定されるものではない。例えば、２対以上のアクセストランジスタを含む多ポートＳＲＡＭセルに対して、本発明を適用することも可能である。また、インバータとして、ロードトランジスタの代わりに抵抗素子を用いた抵抗負荷型インバータが採用されてもよい。また、アクセストランジスタ（３２ａおよび３２ｂ）がＰチャネルトランジスタであってもよい。ドライバトランジスタが、Ｐチャネルトランジスタであってもよい。この場合には、電源線４１側に接続されたＰチャネルトランジスタ（３３ａおよび３３ｂ）がドライバトランジスタとして機能することになる。
【００４７】
（実施例）
続いて、本発明をより詳細に説明するため、実施例について説明する。図９は、本実施例にかかるＳＲＡＭセルを示す上面図である。図９には、ＳＲＡＭセルの周辺セルまでもが描かれている。
【００４８】
既述の実施形態と同様に、本実施形態のＳＲＡＭセルは、一対のドライバトランジスタ（１３１ａおよび１３１ｂ）、一対のロードトランジスタ（１３３ａ、１３３ｂ）、及び一対のアクセストランジスタ（１３２ａ、１３２ｂ）を備えている。ＳＲＭＡセルにおいて、各トランジスタに含まれる半導体柱の形状以外の構成は、既述の実施形態と同様である。既述の実施形態と同様の構成については、詳細な説明を省略する。
【００４９】
図９に示されるように、第１ドライバトランジスタ１３１ａ、第１ロードトランジスタ１３３ａ、及び第２アクセストランジスタ１３２ｂは、半導体柱が第２直線に沿って並ぶように、配置されている。第１アクセストランジスタ１３２ａ、第２ロードトランジスタ１３３ｂ、及び第２ドライバトランジスタ１３１ｂは、半導体柱が第１直線に沿って並ぶように、配置されている。第１直線と第２直線とは平行であり、共に第２方向に沿って延びている。また、第１ドライバトランジスタ１３１ａと第１アクセストランジスタ１３２ａとは、第１方向で並んでいる。第２ドライバトランジスタ１３１ｂと第２アクセストランジスタ１３２ｂとも、第１方向で並んでいる。各トランジスタのゲート電極は、第２方向に沿って延びている。
【００５０】
各トランジスタに含まれる半導体柱は、基板面と平行な面による断面形状が、概ね長方形である。但し、その断面形状における角部は、電界集中を防ぐために、丸められている。また、各トランジスタの半導体柱は、その断面の長辺が第２方向に沿い、短辺が第１方向に沿うように形成されている。ここで、第１ドライバトランジスタ１３１ａの半導体柱の短辺の長さは、第１アクセストランジスタ１３２ａ及び第１ロードトランジスタ１３３ａそれぞれに含まれる半導体柱の短辺の長さに等しい。一方、第１ドライバトランジスタ１３１ａに含まれる半導体柱の長辺の長さは、第１アクセストランジスタ１３２ａのそれよりも、長い。これにより、第１ドライバトランジスタ１３１ａに含まれる半導体柱の外周長は、第１アクセストランジスタ１３２ａのそれよりも、長くなっている。第２ドライバトランジスタ１３１ｂと第２アクセストランジスタ１３２ｂとの関係も、同様である。
【００５１】
続いて、本実施例に係るＳＲＡＭセルの製造方法について説明する。但し、以下に説明する製造方法は、あくまで一例であり、以下に例示される製造方法以外の方法を用いることも可能である。また、説明を簡単にするため、以下の説明では、図９に示される領域Ｘについての製造方法を説明する。
【００５２】
図１０Ａ乃至図２０Ｂは、本実施例に係るＳＲＡＭセルの製造方法を示す平面図又は断面図である。
【００５３】
まず、シリコン基板１００を用意する。そして、各トランジスタを形成する予定の領域に、対応する導電型の不純物を注入し、ウェル層を形成する。
【００５４】
更に、このシリコン基板１００の主面上に、シリコン窒化膜やシリコン酸化膜などのマスク材料１７１を堆積させる。そして、図１０Ａ及び図１０Ｂに示されるように、マスク材料１７１上に、第１のマスク１６３を形成する。第１のマスク１６３は、第２方向に沿って延びる開口１６１を有している。第１のマスク１６３は、フォトリソグラフィーなどの方法により、形成される。その後、第１のマスク１６３をエッチングマスクとして、マスク材料１７１をエッチングする。これにより、図１１Ａに示されるように、マスク材料１７１が、第２の方向に沿って延びるように、パターニングされる。尚、図１１Ｂは、図１１ＡのＢＢ’断面を示す断面図である。
【００５５】
次に、図１２Ａ及び図１２Ｂに示すように、シリコン基板１００上に、第２のマスク１６４を形成する。第２のマスク１６４は、第１方向に沿って伸びる開口１６２を有している。次いで、第２のマスク１６４をエッチングマスクとして、マスク材料１７１をエッチングする。これにより、図１３Ａに示されるように、マスク材料１７１が、矩形状になるように、パターニングされる。尚、図１３Ｂは、図１３ＡのＣＣ’断面を示す断面図である。
【００５６】
更に、マスク材料１７１をエッチングマスクとして用い、シリコン基板１００をエッチングする。これにより、図１４に示されるように、シリコンの柱状構造（１１１ａ、１２１）が形成される。この際、図１４には描かれていないが、柱状構造１１１ｂも形成される。これら柱状構造（１１１ａ、１１１ｂ、及び１２１）は、それぞれ、第１ドライバトランジスタ１３１ａ、第１アクセストランジスタ１３２ａ、及び第１ロードトランジスタ１３３ａの半導体柱に対応する。各柱状構造の第１方向における長さは、第１のマスクパターンの開口幅１５１（図１０Ａ参照）によって決定される。また、各柱状構造の第２方向における長さは、第２のマスクパターンの開口幅１５２（図１２Ａ参照）によって決定される。
【００５７】
続いて、柱状構造の角部を丸める。具体的には、熱酸化処理により柱状構造の表面に熱酸化膜を形成する。そして、この熱酸化膜をエッチングすることにより、角部が丸められる。水素雰囲気中でアニールすることにより、角部が丸められてもよい。
【００５８】
その後、マスク材料１７１が除去される。
【００５９】
次いで、図１５Ａに示されるように、素子分離領域１７２を形成する。尚、図１５Ｂは、図１５ＡのＣＣ’断面を示す断面図である。具体的には、下部ソース・ドレイン領域に対応する形状のマスクを形成する。そして、このマスクをエッチングマスクとして用い、シリコン基板１００をエッチングする。これにより、素子分離領域１７２となる予定の領域が掘り込まれる。更に、シリコン基板１００の主面の全面に、絶縁膜（例えばシリコン酸化膜）を堆積させる。この絶縁体は、柱状構造が埋まる厚みよりも更に厚く、堆積される。その後、化学機械研磨（ＣＭＰ）によって絶縁膜を平坦化する。更に、絶縁膜を選択的にエッチバックすることにより、素子分離領域１７２が形成される。
【００６０】
尚、ウェル形成工程、柱状構造物の形成工程、柱状構造物の角部を丸める工程、マスク材料１７１を除去する工程、及び素子分離領域１７２の形成工程は、必ずしも上述の順番で行われる必要はない。
【００６１】
次いで、図１６Ａ及び図１６Ｂに示されるように、Ｎ型の下部ソース・ドレイン領域１１２、Ｎ型の上部ソース・ドレイン領域（１１３ａ及び１１３ｂ）、Ｐ型の下部ソース・ドレイン領域１２２、及びＰ型の上部ソース・ドレイン領域１２３を形成する。具体的には、まず、Ｐチャネル素子領域をレジストなどで覆う。そして、基板の上方から垂直にＮ型不純物を注入する。これにより、Ｎ型の下部ソース・ドレイン領域１１２、およびＮ型の上部ソース・ドレイン領域（１１３ａおよび１１３ｂ）が形成される。次いで、Ｎチャネル素子領域をレジスト等で覆う。そして、基板の上方から垂直にＰ型不純物を注入する。これにより、Ｐ型の下部ソース・ドレイン領域１２２およびＰ型の上部ソース・ドレイン領域１２３が形成される。上部ソース・ドレイン領域（１１３ａ、１１３ｂ、１２３）は、それぞれ、第１ドライバトランジスタ１３１ａ、第１アクセストランジスタ１３２ａ、及び第１ロードトランジスタ１３３ａに対応している。
【００６２】
さらに、熱処理を行い、ソース・ドレイン領域の不純物を活性化させる。
【００６３】
次いで、図１７Ａ及び図１７Ｂに示されるように、ゲート電極１０４を形成する。具体的には、まず、絶縁体を、柱状構造よりも高い厚さとなるよう堆積する。そして、ＣＭＰにより、絶縁体の表面を平坦化する。更に、絶縁体を選択的にエッチバックすることにより、絶縁膜１７３を形成する。絶縁膜１７３は、ゲート電極１０４と基板１００とを絶縁するために形成される。絶縁膜１７３は、基板の主面上に、柱状構造以外の領域の全面を覆うように、形成される。続いて、熱酸化または絶縁膜堆積、もしくは熱酸化と絶縁膜堆積の組み合わせにより、柱状構造の側面に、ゲート絶縁膜（図示しない）を形成する。続いて、ゲート電極となる金属層を、柱状構造よりも高い厚さとなるよう堆積する。さらに、ＣＭＰによって金属層の表面を平坦化する。その後、金属層を選択的にエッチバックする。これにより、基板の主面上に、柱状構造以外の領域全面を覆うように、金属膜が形成される。さらに、所望領域をレジスト等で保護した状態で金属膜をエッチングする。これにより、ゲート電極１０４が形成される。ゲート電極１０４は、柱状構造の側面の全面を覆羽陽に形成される。ゲート電極１０４は、第２方向に沿って延びるように、形成される。なお、図１７Ａにおいて、点線で示した構造は、絶縁膜１７３の下に埋もれている構造である。
【００６４】
次いで、図１８Ａ及び図１８Ｂに示されるように、局所配線を埋め込むための溝１７５を形成する。具体的には、まず、絶縁体を、柱状構造よりも高い厚さとなるように、堆積させる。その後、ＣＭＰによって、絶縁体の表面が平坦化される。これにより、基板の主面全面を覆う絶縁膜１７４が形成される。さらに、レジスト等を用いて所望領域を保護し、絶縁膜の一部をエッチングする。これにより、溝１７５が形成される。溝１７５は、ゲート電極１０４と、下部ソース・ドレイン領域１１２と、下部ソース・ドレイン領域１２２とを露出させるように、形成される。
【００６５】
その後、図１９Ａ及び図１９Ｂに示されるように、溝１７５に導体１０５を埋め込む。具体的には、導体を、絶縁体１７４よりも厚く堆積させる。そして、ＣＭＰによって導体の表面を平坦化する。更に、導体を、所望の高さになるように、選択的にエッチングする。これにより、溝１７５に埋め込まれた導体１０５が形成される。この導体１０５は、下部ソース・ドレイン領域１１２、下部ソースドレイン領域１２２、及びゲート電極１０４を接続する局所配線になる。
【００６６】
その後、図２０Ａ及び図２０Ｂに示されるように、コンタクトホール１７７群を形成する。具体的には、絶縁体を、柱状構造よりも高い厚さになるよう堆積させる。そして、ＣＭＰによって絶縁体の表面を平坦化する。これにより、基板の主面全面を覆う層間絶縁膜１７６が形成される。さらに、レジスト等によって所望領域を保護し、絶縁膜１７６の一部をエッチングする。これにより、上部ソース・ドレイン領域に達するコンタクトホール１７７、およびアクセストランジスタのゲート電極に達するコンタクトホール１７７が形成される。なお、図２０Ａにおいて点線で囲まれている構造は、層間絶縁膜１７６の下に埋もれていることを示している。また、図２０Ｂにおいて、絶縁膜１７４は層間絶縁膜１７６と区別されず、層間絶縁膜１７６として記載されている。
【００６７】
その後、コンタクトプラグとなる導体を、コンタクトホール１７７群を埋めるように堆積させる。そして、層間絶縁膜１７６上に形成された導体をＣＭＰによって除去する。これにより、各コンタクトホール１７７に埋め込まれたコンタクトプラグが形成される。その後、電源線、グラウンド線、ワード線、及びビット線を、それぞれ所望のコンタクトプラグに接続されるように、形成する。
【００６８】
以上説明した製造方法により、本実施例に係るＳＲＡＭセルが得られる。
【００６９】
続いて、ドライバトランジスタに含まれる半導体柱の断面形状について説明する。図２１Ａ乃至図２１Ｅは、それぞれ、ドライバトランジスタに含まれる半導体柱の断面形状の一例を示している。図２１Ａは、断面形状が楕円形である場合の例である。図２１Ｂは、断面形状が、長円形である場合の例である。図２１Ｃは、断面形状が長方形である場合の例である。図２１Ｄは，断面形状が角部の丸められた概ね長方形である場合の例である。図２１Ｅは、断面形状が不定形である場合の例である。図２１Ａ乃至図２１Ｅに示されるように、断面形状としては、縦横比（第２方向に沿う長さと第１方向に沿う長さとの比）が１でなければ、任意の形状を採用することができる。
【００７０】
一方、アクセストランジスタに含まれる半導体柱の断面形状としては、特に制限はない。また、その断面形状の縦横比は、１であってもよい。アクセストランジスタにおける半導体柱の断面形状としては、図２１Ａ乃至図２１Ｅに示した形状の他にも、円形、正方形、及び角の丸まった正方形などの形状を採用することも可能である。
【００７１】
また、ドライバトランジスタに含まれる半導体柱の短辺の長さ（第１方向に沿う長さ）は、対応するアクセストランジスタのそれ以下であることが好ましい。ドライバトランジスタの半導体柱として、長辺だけでなく短辺についてもアクセストランジスタのそれよりも長い柱を用いると、ドライバトランジスタの短チャネル効果がアクセストランジスタのそれよりも悪化してしまう。これは、柱状電界効果トランジスタでは、短チャネル効果に対する耐性が、短辺の長さによって決まるからである。すなわち、短辺が長いほど、短チャネル効果に弱くなるためである。ドライバトランジスタの短辺を長くすると、しきい値電圧などの特性において、アクセストランジスタとの差が大きくなる。また、ゲート長が設計値からずれたときのトランジスタ特性の感度の差も、大きくなる。ドライバトランジスタの半導体柱の短辺の長さをアクセストランジスタのそれ以下とすることにより、これら特性差の影響を低減できる。
【００７２】
また、既述の実施例では、ドライバトランジスタとアクセストランジスタとで、半導体柱の短辺の長さが同じである。また、複数の半導体柱が、長辺方向（第２方向）に沿って並べられている。このような構成により、以下のような製造工程上の利点が得られる。すなわち、複数の半導体柱のレイアウトの規則性が高いために、加工精度を高めることができる。加えて、既述の実施例で説明したように、第２方向に沿う開口パターンを有するマスクパターンを用いてパターニングする工程と、第１方向に沿う開口パターンを有するマスクパターンを用いてパターニングする工程とによって、半導体柱を形成することができる。このような製造方法によれば、一回目のマスクパターンは単純で規則的な直線パターンでよく、二回目のマスクパターンも実際の半導体柱と比べ大きなパターンでよい。半導体柱を、一回のパターニングで作成する製法と比べ、低解像度なフォトリソグラフィー法を用いても製造可能である。加えて、同等の解像度であれば加工精度が向上し、柱の形状ばらつきを小さくすることができる。
【００７３】
更に、既述の実施形態及び実施例では、ゲート電極が延びる方向と、各トランジスタに含まれる半導体柱の長辺方向とが一致している。このような構成により、ゲート電極の幅を最小化できる。したがって、ＳＲＡＭセルの面積を縮小できる。
【００７４】
本発明は、高密度の半導体集積メモリといった用途に好適に適用できる。
【符号の説明】
【００７５】
１ 半導体柱
２ 下部ソース・ドレイン領域
３ 上部ソース・ドレイン領域
４ ゲート電極
４ａ、４ｂ、４ｃ、４ｄ ゲート電極
５ａ、５ｂ 局所配線
６ａ、６ｂ インバータ
１１ａ 半導体柱
１１ｄ 半導体柱
１２ａ、１２ｂ 下部ソース・ドレイン領域
１３ａ、１３ｃ 上部ソース・ドレイン領域
１３ｂ、１３ｄ 上部ソース・ドレイン領域
２１ 半導体柱
２２ａ、２２ｂ 下部ソース・ドレイン領域
２３ａ、２３ｂ 上部ソース・ドレイン領域
３１ａ、３１ｂ ドライバトランジスタ
３２ａ、３２ｂ アクセストランジスタ
３３ａ、３３ｂ ロードトランジスタ
４０ａ、４０ｂ 記憶ノード
４１ 電源線
４２ グラウンド線
４３ ワード線
４４ａ、４４ｂ ビット線
１００ シリコン基板
１０４ ゲート電極
１０５ 導体
１１１ａ 柱状構造
１１１ｂ 柱状構造
１１２ 下部ソース・ドレイン領域
１１３ａ 上部ソース・ドレイン領域
１１３ｂ 上部ソース・ドレイン領域
１２１ 柱状構造
１２２ 下部ソース・ドレイン領域
１２３ 上部ソース・ドレイン領域
１３１ａ、１３１ｂ ドライバトランジスタ
１３２ａ、１３２ｂ アクセストランジスタ
１３３ａ、１３３ｂ ロードトランジスタ
１４０ａ、１４０ｂ 記憶ノード
１５１ 第１のマスクの開口幅
１５２ 第２のマスクの開口幅
１６１ 第１のマスクの開口部
１６２ 第２のマスクの開口部
１６３ 第１のマスク
１６４ 第２のマスク
１７１ マスク材料
１７２ 素子分離領域
１７３ 絶縁膜
１７４ 絶縁膜
１７５ 溝
１７６ 層間絶縁膜
１７７ コンタクトホール
【技術分野】
【０００１】
本発明は半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
大容量半導体メモリとして、スタティックランダムアクセスメモリ（ＳＲＡＭ）が知られている。ＳＲＡＭのメモリセル（以下、ＳＲＡＭセルと称す）の一例として、一対のインバータ回路と一対のアクセストランジスタとを含むセルが挙げられる。その一対のインバータ回路の各々として、ドライバトランジスタとロードトランジスタとを含む回路が挙げられる。各インバータ回路が２つのトランジスタを含む場合、ＳＲＡＭセルは、合計６つのトランジスタにより構成される。そのようなＳＲＡＭセルは、例えば、特許文献１（特開２００８−１３５１６９号公報）に記載されている。
【０００３】
ＳＲＡＭセルに含まれる各トランジスタとして、主に、平面型の電界効果トランジスタが用いられている（例えば、特許文献２（特開２００１−２８４０１号公報）参照）。
【０００４】
これに対して、特許文献３（ＷＯ２００５−１１９７６３）及び非特許文献１（Ｈ． Ｋａｗａｓａｋｉ ｅｔ ａｌ．， ”Ｅｍｂｅｄｄｅｄ Ｂｕｌｋ ＦｉｎＦＥＴ ＳＲＡＭ Ｃｅｌｌ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｐｌａｎａｒ ＦＥＴ Ｐｅｒｉｐｈｅｒａｌ Ｃｉｒｃｕｉｔ ｆｏｒ ｈｐ３２ ｎｍ ｎｏｄｅ ａｎｄ ｂｅｙｏｎｄ，” ２００６ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ ｔｅｃｈｎｏｌｏｇｙ， ｐｐ． ７０−７１， ２００６）には、ＳＲＡＭセルとして、フィン型電界効果トランジスタを用いることが記載されている。フィン型電界効果トランジスタを用いることにより、ＳＲＡＭセルの面積を縮小することができる。それにより、ＳＲＡＭセルを高集積化させることができ、大容量化や低コスト化が可能となる。加えて、特許文献３には、駆動トランジスタのチャネル幅を、アクセストランジスタのチャネル幅よりも広くすることが記載されている。これにより、ノイズマージンを拡大することができ、ノイズ耐性に優れた半導体装置が提供される旨が記載されている。
【０００５】
しかし、フィン型電界効果トランジスタを用いた場合であっても、リーク電流や特性ばらつきの増大に伴い、セル面積の縮小が困難となりつつある。
【０００６】
そこで、ＳＲＡＭセルを構成するトランジスタとして、柱状電界効果トランジスタを用いることが提案されている。柱状電界効果トランジスタを用いたＳＲＡＭセルに関連して、特許文献４（特許第２７０３９７０号公報）が挙げられる。特許文献４に記載の半導体装置では、半導体基板上に溝により分離された複数の柱状半導体層が配列形成され、各柱状半導体層の外周面にゲート絶縁膜が形成される。そして、これら複数の柱状半導体層を取り囲むように溝内に連続的にゲート電極が配設される。各柱状半導体層の上面及び各半導体層を取り囲む溝底部にそれぞれソース、ドレイン拡散層が形成される。このような構成によれば、複数の柱状半導体層の周囲を取り囲むようにチャネル領域が設けられるため、大きいゲート幅を小さいチップ占有面積で実現できる。また、柱状半導体層の側壁がチャネル領域となり、チャネル領域が通常の平面構造のＭＯＳトランジスタのようにフィールド領域に接する部分がない。従って、フィールド端の高電界のチャネル領域への影響がなく、ホット・キャリア効果が抑制される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１３５１６９号公報
【特許文献２】特開２００１−２８４０１号公報
【特許文献３】ＷＯ２００５−１１９７６３
【特許文献４】特許第２７０３９７０号公報
【非特許文献】
【０００８】
【非特許文献１】Ｈ． Ｋａｗａｓａｋｉ ｅｔ ａｌ．， ”Ｅｍｂｅｄｄｅｄ Ｂｕｌｋ ＦｉｎＦＥＴ ＳＲＡＭ Ｃｅｌｌ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｐｌａｎａｒ ＦＥＴ Ｐｅｒｉｐｈｅｒａｌ Ｃｉｒｃｕｉｔ ｆｏｒ ｈｐ３２ ｎｍ ｎｏｄｅ ａｎｄ ｂｅｙｏｎｄ，” ２００６ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ ｔｅｃｈｎｏｌｏｇｙ， ｐｐ． ７０−７１， ２００６
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献４に記載されるように、柱状電界効果トランジスタをＳＲＡＭセルに用いることにより、省スペース化が実現される。柱状電界効果トランジスタを用いれば、ゲート長を短くすることなく、セル面積を縮小することが可能である。ゲート長を短くすると、リーク電流やオンオフ特性がばらつき易い。従って、ゲート長としては、ある程度の長さが必要である。平面型やフィン型トランジスタでは、ゲート長方向が、基板面と平行な方向になる。そのため、ゲート長としてある程度の長さを確保するためには、ある程度のセル面積が必要となる。これに対して、柱状電界効果トランジスタでは、ゲート長方向は、基板面と垂直な方向（厚さ方向）になる。従って、セル面積を増加させずに、ゲート長を確保することができる。従って、柱の径や間隔を小さくすることにより、ゲート長を短くすることなく、セル面積を縮小することが可能である。
【００１０】
しかし、ＳＲＡＭセルの読み出し動作において十分な動作マージンを確保するためには、ＳＲＡＭセルを構成する各トランジスタの電流駆動力がバランスよく設定されている必要がある。特許文献４では、各トランジスタの電流駆動力については考慮されていない。仮に、ドライバトランジスタに含まれる柱状半導体層とアクセストランジスタに含まれる柱状半導体層とが同一サイズであるとすると、読み出し時における十分な動作マージンを確保し難くなる、という問題点がある。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、入力ノード及び出力ノードを有する第１インバータ回路と、入力ノード及び出力ノードを有し、出力ノードが前記第１インバータ回路の入力ノードに接続され、入力ノードが前記第１インバータ回路の出力ノードに接続された、第２インバータ回路と、ソース及びドレインの一方が前記第１インバータ回路の出力ノードに接続された、第１アクセストランジスタと、
を具備する。前記第１インバータ回路は、第１トランジスタを含む。前記第１アクセストランジスタ及び前記第１トランジスタのそれぞれは、基板上に形成され、前記基板面に対して垂直に延びる半導体柱と、前記半導体柱を前記基板面に平行な方向で取り囲むように形成され、前記半導体柱にチャネル領域を形成させる、ゲート電極と、前記半導体柱の下端部及び上端部にそれぞれ接続されるソース及びドレインとを備える。前記第１トランジスタの電流駆動力は、前記第１アクセストランジスタのそれよりも高い。
【００１２】
本発明に係る半導体装置の製造方法は、第１トランジスタを有する第１インバータ回路と、出力ノードが前記第１インバータ回路の入力ノードに接続され、入力ノードが前記第１インバータ回路の出力ノードに接続された、第２インバータ回路と、ソース及びドレインの一方が前記第１インバータ回路の出力ノードに接続された第１アクセストランジスタとを備える半導体装置の製造方法である。この製造方法は、基板上に、前記第１トランジスタ及び前記第１アクセストランジスタそれぞれのチャネル領域として、前記基板面に対して垂直に延びる複数の半導体柱を形成する工程と、前記複数の半導体柱それぞれの下端部に接続される、下部ソース・ドレイン領域を形成する工程と、前記複数の半導体柱それぞれの上端部に接続される、上部ソース・ドレイン領域を形成する工程と、前記複数の半導体柱それぞれを、前記基板面に対して平行な方向で取り囲むゲート電極を形成する工程とを具備する。前記複数の半導体柱を形成する工程は、前記複数の半導体柱を、前記第１トランジスタの電流駆動力が前記第１アクセストランジスタのそれよりも高くなるように、形成する工程を備える。
【発明の効果】
【００１３】
本発明によれば、柱状電界効果トランジスタを用いたＳＲＡＭセルにおいて、読み出し動作において十分な動作マージンを確保することができる、半導体装置及び半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係るＳＲＡＭセルを示す等価回路図である。
【図２Ａ】本実施形態に係るＳＲＡＭセルに用いられる各トランジスタを概略的に示す斜視図である。
【図２Ｂ】トランジスタの上面図である。
【図２Ｃ】トランジスタの断面図である。
【図３】ＳＲＡＭセルの上面図である。
【図４】図３のＡＡ’に沿う垂直断面図である。
【図５】バタフライカーブを示すグラフである。
【図６】変形例に係るＳＲＡＭセルを示す上面図である。
【図７】図６に示されるＡＡ’に沿う断面図である。
【図８】他の変形例に係るＳＲＡＭセルを示す上面図である。
【図９】実施例にかかるＳＲＡＭセルを示す上面図である。
【図１０Ａ】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図１０Ｂ】実施例に係るＳＲＡＭセルの製造方法を示す断面図である。
【図１１Ａ】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図１１Ｂ】実施例に係るＳＲＡＭセルの製造方法を示す断面図である。
【図１２Ａ】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図１２Ｂ】実施例に係るＳＲＡＭセルの製造方法を示す断面図である。
【図１３Ａ】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図１３Ｂ】実施例に係るＳＲＡＭセルの製造方法を示す断面図である。
【図１４】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図１５Ａ】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図１５Ｂ】実施例に係るＳＲＡＭセルの製造方法を示す断面図である。
【図１６Ａ】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図１６Ｂ】実施例に係るＳＲＡＭセルの製造方法を示す断面図である。
【図１７Ａ】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図１７Ｂ】実施例に係るＳＲＡＭセルの製造方法を示す断面図である。
【図１８Ａ】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図１８Ｂ】実施例に係るＳＲＡＭセルの製造方法を示す断面図である。
【図１９Ａ】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図１９Ｂ】実施例に係るＳＲＡＭセルの製造方法を示す断面図である。
【図２０Ａ】実施例に係るＳＲＡＭセルの製造方法を示す平面図である。
【図２０Ｂ】実施例に係るＳＲＡＭセルの製造方法を示す断面図である。
【図２１Ａ】半導体柱の断面形状の一例を示す図である。
【図２１Ｂ】半導体柱の断面形状の一例を示す図である。
【図２１Ｃ】半導体柱の断面形状の一例を示す図である。
【図２１Ｄ】半導体柱の断面形状の一例を示す図である。
【図２１Ｅ】半導体柱の断面形状の一例を示す図である。
【発明を実施するための形態】
【００１５】
以下に、図面を参照して、本発明の実施形態について詳細に説明する。
【００１６】
図１は、本実施形態に係るＳＲＡＭセル（半導体装置）を示す等価回路図である。図１に示されるように、ＳＲＡＭセルは、一対のインバータ（第１インバータ６ａおよび第２インバータ６ｂ）と、一対のアクセストランジスタ（第１アクセストランジスタ３２ａ及び第２アクセストランジスタ３２ｂ）とを含んでいる。
【００１７】
第１インバータ６ａは、２つのトランジスタ（３１ａおよび３３ａ）を含んでいる。２つのトランジスタ３１ａ及び３３ａは、導電型が逆である。第２インバータ６ｂも、２つのトランジスタ（３１ｂおよび３３ｂ）を含んでいる。２つのトランジスタ３１ａ及び３３ｂは、導電型が逆である。トランジスタ３１ａおよび３１ｂは、それぞれ、ソース・ドレイン端子のうちの一方がグラウンド線４２に接続されている。トランジスタ３３ａおよび３３ｂは、それぞれ、ソース・ドレイン端子のうち一方が電源線４１に接続されている。トランジスタ３１ａのソース・ドレイン端子のうちの他方は、ノード４０ａ（出力ノード）を介して、トランジスタ３３ａのソース・ドレイン端子のうちの他方に接続されている。同様に、トランジスタ３１ｂのソース・ドレイン端子のうちの他方は、ノード４０ｂ（出力ノード）を介して、トランジスタ３３ｂのソース・ドレイン端子のうちの他方に接続されている。更に、出力ノード４０ａは、第２インバータ６ｂの入力ノード（トランジスタ３１ｂおよび３３ｂのゲート）に接続されている。同様に、出力ノード４０ｂは、第１インバータ６ａの入力ノード（トランジスタ３１ａおよび３３ａのゲート）に接続されている。
【００１８】
第１アクセストランジスタ３２ａは、ソース・ドレイン端子のうちの一方が、出力ノード４０ａに接続されており、他方がビット線４４ａに接続されている。同様に、第２アクセストランジスタ３２ｂは、ソース・ドレイン端子のうちの一方が出力ノード４０ｂに接続されており、他方がビット線４４ｂに接続されている。第１アクセストランジスタ３２ａ及び第２アクセストランジスタ３２ｂそれぞれのゲートは、ワード線４３に接続されている。
【００１９】
上述のような回路構成を有するＳＲＡＭセルでは、出力ノード４０ａおよび４０ｂが、記憶ノードとして機能する。すなわち、一方の記憶ノード（４０ａ又は４０ｂ）の電位が高ければ、他方の記憶ノードの電位は必ず低くなる。どちらの記憶ノードの電位が高いかを区別することにより、１または０の値を区別することができる。第１アクセストランジスタ３２ａ及び第２アクセストランジスタ３２ｂがオフ状態の場合には、ノード４０ａおよび４０ｂのそれぞれにおいて、電位レベルが保持される。アクセストランジスタ３２ａ及び３２ｂをオンにすることにより、ノード４０ａ及び４０ｂの電位レベルが、それぞれビット線４４ａ及び４４ｂを介して読み出される。書き込み時には、ビット線４４ａ及び４４ｂのうちの一方を高電位に、他方を低電位に設定する。そして、アクセストランジスタ３２ａ及び３２ｂをオンにする。これにより、ノード４０ａ及び４０ｂの電位レベルが所望のレベルになる。すなわち、値が書き込まれる。
【００２０】
各インバータ（６ａ、６ｂ）に含まれる２つのトランジスタのうち、一方はドライバトランジスタとして機能し、他方はロードトランジスタとして機能する。ドライバトランジスタは、読み出し時に、電荷の引き抜きまたは流し込みが行われるトランジスタである。すなわち、ドライバトランジスタは、読出し時に電流が流れるトランジスタである。このＳＲＡＭセルにおけるデータの読出し方法としては、二通りの方法が考えられる。一つの方法は、ビット線４４ａ及び４４ｂを高電位にプリチャージしておく方法である。この方法の場合、アクセストランジスタ３２ａ及び３２ｂをオンにする。すると、低電位が保持されていたノード（４０ａ又は４０ｂ）側において、ビット線（４４ａ又は４４ｂ）の電荷が、アクセストランジスタ（３２ａ又は３２ｂ）及びトランジスタ（３１ａ又は３１ｂ）を介して、グラウンド線４２に引き抜かれる。これにより、データの読み出しが行われる。この方法の場合には、トランジスタ３１ａ及び３１ｂがドライバトランジスタとして機能し、トランジスタ３３ａ及び３３ｂがロードトランジスタとして機能する。他の方法として、ビット線４４ａ及び４４ｂを低電位にプリチャージしておく方法がある。この方法の場合でも、アクセストランジスタ３２ａ及び３２ｂをオンにする。すると、高電位が保持されていたノード（４０ａ又は４０ｂ）側において、電源線４１から、トランジスタ（３３ａまたは３３ｂ）及びアクセストランジスタ（３２ａまたは３２ｂ）を介して、ビット線（４４ａ又は４４ｂ）へ電荷が流し込まれる。これにより、データの読み出しが行われる。この方法の場合には、トランジスタ３３ａおよび３３ｂがドライバトランジスタとして機能し、トランジスタ３１ａおよび３１ｂがロードトランジスタとして機能する。いずれの方法を用いる場合も、ドライバトランジスタとしては、ロードトランジスタよりも電流駆動力の大きいトランジスタを用いることが望ましい。
【００２１】
本実施形態では、以下の説明において、トランジスタ３１ａ及び３１ｂがドライバトランジスタとして機能する場合について説明する。また、ドライバトランジスタ３１ａおよび３１ｂがＮチャネル素子であり、ロードトランジスタ３３ａおよび３３ｂがＰチャネル素子である場合について説明する。また、アクセストランジスタ３２ａおよび３２ｂが、Ｎチャネル素子である場合について説明する。但し、これらはあくまで一例であり、各トランジスタの導電型を逆にしても本発明を適用することは可能である。また、ドライバトランジスタとロードトランジスタとを逆にしても本発明を適用することは可能である。
【００２２】
本実施形態に係るＳＲＡＭセルに含まれる各トランジスタ（３１ａ，３１ｂ，３３ａ，３３ｂ，３２ａ，３２ｂ）の構成について説明する。これらのトランジスタとしては、柱状電界効果トランジスタが用いられる。本実施形態では、各トランジスタに含まれるチャネル材料として、シリコンが用いられるものとする。図２Ａは、本実施形態に係るＳＲＡＭセルに用いられる各トランジスタを概略的に示す斜視図である。図２Ｂは、図２Ａに示される各トランジスタの上面図である。図２Ｃは、図２Ａに示される各トランジスタの断面図である。
【００２３】
各トランジスタは、図示しないシリコン半導体基板上に形成される。図２Ａ乃至図２Ｃに示されるように、各トランジスタは、半導体柱１と、下部ソース・ドレイン領域２と、上部ソース・ドレイン領域３と、ゲート電極４とを有している。半導体柱１は、基板面に対して垂直な方向に延びている。下部ソース・ドレイン領域２は、半導体柱１の基部（下端部）に接続されている。上部ソース・ドレイン領域３は、半導体柱１の頂部（上端部）に形成されている。半導体柱１の側面には、図示しないゲート絶縁膜が形成されている。ゲート電極４は、半導体柱１をゲート絶縁膜を介して基板面に平行な方向で取り囲むように、形成されている。各トランジスタでは、オン状態である場合に、半導体柱１の側面表層部にチャネル領域が形成される。これにより、基板面に垂直な方向に、電流が流れる。尚、各トランジスタがＮチャネル素子である場合には、下部ソース・ドレイン領域２および上部ソース・ドレイン領域３は、高濃度のＮ型不純物によりドープされる。一方、各トランジスタがＰチャネル素子である場合には、下部ソース・ドレイン領域２および上部ソース・ドレイン領域３は、高濃度のＰ型不純物によりドープされる。また、チャネル領域は、半導体柱１のうちの、下部ソース・ドレイン２と上部ソース・ドレイン３との間の部分に形成される。下部ソース・ドレイン領域２及び上部ソース・ドレイン領域３のうちの少なくとも一方の領域は、部分的に金属により形成されていてもよい。あるいは、下部ソース・ドレイン領域２及び上部ソース・ドレイン領域３のうちの少なくとも一方の領域は、金属により形成されていてもよい。
【００２４】
続いて、ＳＲＡＭセルの詳細な構成について説明する。図３は、ＳＲＡＭセルの上面図である。図３において、基板面と平行な平面内に、第１方向と第２方向とが定義されている。第１方向と第２方向とは、直交している。また、図３に示されるように、第２方向に平行な直線として、第１直線と第２直線とが定義されている。
【００２５】
図３に示されるように、第１直線に沿って、第１アクセストランジスタ３２ａと、第２ロードトランジスタ３３ｂと、第２ドライバトランジスタ３１ｂとが配置されている。また、第２直線に沿って、第１ドライバトランジスタ３１ａと、第１ロードトランジスタ３３ａと、第２アクセストランジスタ３２ｂとが配置されている。
【００２６】
図４は、図３のＡＡ’に沿う垂直断面図である。すなわち、図４は、第２直線を通る平面による断面図である。図４に示されるように、第１ドライバトランジスタ３１ａは、下部ソース・ドレイン領域１２ａと、上部ソース・ドレイン領域１３ａと、半導体柱１１ａと、ゲート電極４ａとを含んでいる。第１ロードトランジスタ３３ａは、下部ソース・ドレイン領域２２ａと、上部ソース・ドレイン領域２３ａと、半導体柱２１ａと、ゲート電極４ａとを含んでいる。第２アクセストランジスタ３２ｂは、下部ソース・ドレイン領域１２ｂと、半導体柱１１ｄと、上部ソース・ドレイン領域１３ｄと、ゲート電極４ｄとを含んでいる。
【００２７】
図３に示されるように、第１ドライバトランジスタ３１ａと、第１ロードトランジスタ３３ａと、第２アクセストランジスタ３２ｂとは、上部ソース・ドレイン領域（１３ａ，２３ａ，１３ｄ）が第２直線に沿って並ぶように、配置されている。これらのトランジスタにおいて、上部ソース・ドレイン領域（１３ａ，２３ａ，１３ｄ）は、半導体柱（１１ａ，２１ａ，１１ｄ）の上端部に形成されている。従って、図３には半導体柱そのものは示されていないが、第１ドライバトランジスタ３１ａと、第１ロードトランジスタ３３ａと、第２アクセストランジスタ３２ｂとは、半導体柱（１１ａ，２１ａ，１１ｄ）が第２直線に沿って並ぶように、配置されている。各トランジスタに含まれる半導体柱（１１ａ，２１ａ，１１ｄ）は、単一である。
【００２８】
同様に、第１アクセストランジスタ３２ａと、第２ロードトランジスタ３３ｂと、第２ドライバトランジスタ３１ｂとは、半導体柱が第１直線に沿って並ぶように、配置されている。尚、図３には、第１アクセストランジスタ３２ａに関して、上部ソース・ドレイン領域１３ｂと、下部ソース・ドレイン領域１２ａと、ゲート電極４ｂとが示されている。また、第２ロードトランジスタ３３ｂに関して、上部ソース・ドレイン領域２３ｂと、下部ソース・ドレイン領域２２ｂと、ゲート電極４ｃとが示されている。また、第２ドライバトランジスタ３１ｂに関して、上部ソース・ドレイン領域１３ｃと、下部ソース・ドレイン領域１２ｂと、ゲート電極４ｃとが示されている。図示していないが、これらの各トランジスタに含まれる半導体柱は、単一である。
【００２９】
図３に示されるように、下部ソース・ドレイン領域１２ａ、下部ソース・ドレイン領域２２ａ、下部ソース・ドレイン領域２２ｂ、及び下部ソース・ドレイン領域１２ｂは、それぞれ、第１方向に沿って延びている。下部ソース・ドレイン領域１２ａは、第１アクセストランジスタ３２ａと第１ドライバトランジスタ３１ａとで共通である。下部ソース・ドレイン領域１２ｂは、第２ドライバトランジスタ３１ｂと第２アクセストランジスタ３２ｂとで共通である。
【００３０】
また、各トランジスタを形成するゲート電極（４ａ〜４ｃ)は、第２方向に沿って延びている。ゲート電極４ａは、第１ドライバトランジスタ３１ａと第１ロードトランジスタ３３ａとで共通である。同様に、ゲート電極４ｃは、第２ドライバトランジスタ３１ｂと第２ロードトランジスタ３３ｂとで共通である。
【００３１】
図３及び図４に示されるように、ゲート電極４ａは、その一端で、局所配線５ｂに接続されている。局所配線５ｂは、下部ソース・ドレイン領域２２ｂと、下部ソース・ドレイン領域１２ｂとを接続している。また、ゲート電極４ｃは、その一端で、局所配線５ａに接続されている。局所配線５ａは、下部ソース・ドレイン領域２２ａと下部ソース・ドレイン領域１２ａとを接続している。
【００３２】
図４に示されるように、上部ソース・ドレイン領域２３ａには、電源線４１が接続されている（図４参照）。図４には示されていないが、上部ソース・ドレイン領域２３ｂにも、同様に、電源線４１が接続されている。また、上部ソース・ドレイン領域１３ａ及び１３ｃには、グラウンド線４２が接続されている。ゲート電極４ｂ及び４ｄには、ワード線４３が接続されている。上部ソース・ドレイン領域１３ｂ及び１３ｄには、それぞれ、ビット線４４ａ及び４４ｂが接続されている。電源線４１、グランド線４２、ビット線４４a及び４４ｂのそれぞれは、例えば、図示しないコンタクトプラグを介して、各トランジスタの上部ソース・ドレイン領域と接続される。
【００３３】
上述のような構成により、図１に示した等価回路を有するＳＲＡＭセルが実現される。尚、図３に示されるように、記憶ノード４０ａは、局所配線５aが形成された部分により実現される。記憶ノード４０ｂは、局所配線５ｂが形成された部分により実現される。
【００３４】
ここで、本実施形態では、図３に示されるように、各トランジスタの上部ソース・ドレイン領域（１３a〜１３ｃ、２３a〜２３ｃ）は、第２方向が長軸方向となるような楕円状に形成されている。すなわち、各トランジスタの半導体柱は、基板面に平行な平面による断面の形状が、楕円である。また、第１ドライバトランジスタ３１ａの半導体柱の外周長は、第１アクセストランジスタ３２ａのそれよりも長い。同様に、第２ドライバトランジスタ３１ｂの半導体柱の外周長は、第２アクセストランジスタ３２ｂのそれよりも長い。
【００３５】
各トランジスタにおいて、チャネル領域は、半導体柱の側面に形成される。従って、半導体柱の外周長が長いほど、トランジスタの電流駆動力が増加する。上述のように、第１ドライバトランジスタ３１ａにおける半導体柱の外周長が、第１アクセストランジスタ３２ａのそれよりも長い場合、第１ドライバトランジスタ３１ａの電流駆動力が、第２アクセストランジスタ３２ａのそれよりも大きくなる。同様に、第２ドライバトランジスタ３１ｂの電流駆動力も、第２アクセストランジスタ３２ｂのそれよりも大きくなる。各ドライバトランジスタの電流駆動力が対応するアクセストランジスタのそれよりも大きいため、データ読出し時における動作マージンを向上させることができる。この点について、図５を参照して説明する。
【００３６】
図５は、バタフライカーブを示すグラフである。バタフライカーブは、読み出し動作の安定性の指標として用いられる曲線である。図５において、横軸は、ノード４０ａの電圧を示し、縦軸は、ノード４０ｂの電圧を示している。図５には、カーブＡ１と、カーブＢ１と、カーブＡ２と、カーブＢ２とが示されている。これらのカーブは、ＳＲＡＭセルの特性を示しており、電源線４１、ワード線４３、ビット線４４ａ、及び４４ｂのそれぞれに一定の電圧を印加したときの特性を示している。カーブＡ１およびカーブＡ２は、ノード４０ａの電圧を変化させた場合のノード４０ｂの電圧を示している。カーブＢ１およびカーブＢ２は、ノード４０ｂの電圧を変化させた場合のノード４０ａの電圧を示している。カーブＡ１およびカーブＢ１は、ドライバトランジスタの半導体柱の外周長とアクセストランジスタの半導体柱の外周長との比が１である場合の特性を示している。また、カーブＡ２およびカーブＢ２は、ドライバトランジスタの半導体柱の外周長のほうが、アクセストランジスタの半導体柱の外周長よりも長い場合の特性を示している。カーブＡ１とカーブＢ１とにより囲まれる領域に内接する正方形が描かれる。また、カーブＡ２とカーブＢ２とにより囲まれる領域に内接する正方形が描かれる。描かれた正方形の大きさが大きいほど、読出し動作が安定である。図５を参照すると、カーブＡ２とカーブＢ２との間に描かれる正方形は、カーブＡ１とカーブＢ１との間に描かれる正方形よりも大きい。すなわち、ドライバトランジスタの半導体柱の外周長がアクセストランジスタのそれよりも長ければ、読出し動作が安定することが理解される。
【００３７】
また、本実施形態では、各トランジスタとして、柱状電界効果トランジスタが用いられている。柱状電界効果トランジスタを用いることにより、チャネル領域の不純物濃度を高くしなくても、短チャネル効果を抑制できる。不純物濃度を高くした場合には、不純物濃度のばらつきに起因する特性ばらつきが生じやすい。これに対して、本実施形態によれば、不純物濃度を高くする必要がないため、そのような特性ばらつきを抑制することが可能である。
【００３８】
また、本実施形態では、柱状電界効果トランジスタを用いているため、ゲート長方向が基板面に対して垂直な方向に設定される。そのため、ゲート長を縮小しなくても、基板面上において各トランジスタに要する面積を低減することが可能である。その結果、面積を低減した上で、リーク電流を抑制できる。
【００３９】
尚、本実施形態では、電源線４１、グラウンド線４２、ビット線４４ａ及び４４ｂが、それぞれ上部ソース・ドレイン領域に接続されている場合について説明した。但し、これらが、下部ソース・ドレイン領域に接続されていてもよい。この場合、記憶ノード４０ａ及び４０ｂは、上部ソース・ドレイン領域に形成されることになる。但し、この場合には、下部ソース・ドレイン領域からセル外部の配線までを電気的に接続するために、長いコンタクトプラグが必要となる。本実施形態のように、電源線４１などが上部ソース・ドレイン領域に接続される場合には、コンタクトプラグの長さを短くすることができ、寄生抵抗を低減できる。また、電源線４１、グラウンド線４２、ビット線４４ａ及び４４ｂのうちの一部が上部ソース・ドレイン領域に接続され、他の一部が下部ソース・ドレイン領域に接続されてもよい。しかしこの場合には、高さ（長さ）の異なるコンタクトプラグが必要となる。これに対して、電源線４１、グラウンド線４２、ビット線４４ａ及び４４ｂの全てが上部ソース・ドレイン領域に接続される場合には、異なる長さのコンタクトプラグを形成する必要がなくなる。これにより、容易にコンタクトプラグを形成することができる。
【００４０】
また、図３に示される図では、第１ドライバトランジスタ３１ａと第２ドライバトランジスタ３１ｂとにおいて、半導体柱の形状が等しいように描かれている。ただし、これらの形状は必ずしも等しい必要はなく、半導体柱の外周長が異なっていてもよい。同様に、第１アクセストランジスタ３２ａと第２アクセストランジスタ３２ｂとにおいて、必ずしも半導体柱の形状及び外周長が同じである必要はない。第１ロードトランジスタ３３ａと第２ロードトランジスタ３３ｂとの間の関係も同様である。また、各トランジスタの位置も、図３に示される位置に限定されるものではない。
【００４１】
続いて、本実施形態の変形例に係るＳＲＡＭセルについて説明する。図６は、本変形例に係るＳＲＡＭセルを示す上面図である。また、図７は、図６に示されるＡＡ’に沿う断面図である。図１に示したＳＲＡＭセルでは、各トランジスタに含まれる半導体柱は、単一である。これに対して、図６及び図７に示されるように、本変形例に係るＳＲＡＭセルでは、第１ドライバトランジスタ３１ａが、複数（２つ）の半導体柱を有している。第２ドライバトランジスタ３１ｂも、同様に、２つの半導体柱を有している。一方、第１アクセストランジスタ３２ａ及び第２アクセストランジスタ３２ｂそれぞれの半導体柱は、単一である。第１ドライバトランジスタ３１ａに含まれる個々の半導体柱の外周長は、第１アクセストランジスタ３２ａに含まれる半導体柱の外周長と等しい。従って、第１ドライバトランジスタ３１ａに含まれる半導体柱の外周長の総和は、第１アクセストランジスタ３２ａのそれの２倍になっている。第２ドライバトランジスタ３１ｂと第２アクセストランジスタ３２ｂとの関係も、同様である。尚、各ドライバトランジスタ（３１ａ，３１ｂ）に含まれる半導体柱の本数は、２本に限定されるものではなく、３本以上であってもよい。
【００４２】
本変形例のように、ドライバトランジスタに含まれる半導体柱の本数を複数とすることによっても、図１に示したＳＲＡＭセルと同様に、データ読出し時における動作マージンを確保することができる。また、本変形例では、複数のトランジスタに含まれる半導体柱の形状を揃えることができる。これにより、半導体柱を容易に形成できる。但し、本変形例では、ドライバトランジスタに要する面積が増加してしまう。そのため、ＳＲＡＭセルの省スペース化の観点からは、図１に示したＳＲＡＭセルの方が有利である。また、本変形例に係るＳＲＡＭセルでは、ドライバトランジスタとアクセストランジスタとにおける電流駆動力の比が、簡単な整数比（たとえば、２：１や３：２）に限定されてしまう。これに対し、図１に示したＳＲＡＭセルでは、半導体柱の太さ（外周長）を変更することにより、電流駆動力の比を任意に設定することができる。そのため、設計自由度の観点からも、図１に示したＳＲＡＭセルの方が有利である。
【００４３】
続いて、本実施形態の他の変形例について説明する。図８は、他の変形例に係るＳＲＡＭセルを示す上面図である。このＳＲＡＭセルは、（１００）面を主面とするシリコン基板上に形成されている。このようなシリコン基板を用いた場合、基板面に平行な平面内において、（１００）面に沿う方向（以下、１００方向）と、（１１０）面に沿う方向（以下、１１０方向）とが形成される。
【００４４】
図８に示されるように、他の変形例に係るＳＲＡＭセルでは、各トランジスタに含まれる半導体柱が、角柱状に形成されている。ここで、第１ドライバトランジスタ３１ａの半導体柱は、側面が１００方向に沿うように、形成されている。第２ドライバトランジスタ３１ｂも、第１ドライバトランジスタ３１aと同様に、半導体柱の側面が１００方向に沿うように形成されている。一方、アクセストランジスタ（３２ａおよび３２ｂ）及びロードトランジスタ（３３ａおよび３３ｂ）では、半導体柱の側面が１１０方向に沿っている。ドライバトランジスタ（３１ａ及び３１ｂ）、アクセストランジスタ（３２ａ，及び３２ｂ）、及びロードトランジスタ（３３ａ及３３ｂ）において、半導体柱の外周長は、同じであるものとする。
【００４５】
シリコン層にチャネル領域が形成される場合、チャネル領域が（１００）面に形成される方が、（１１０）面に形成される場合よりも、電子移動度が高くなる。そのため、本変形例では、半導体柱の外周長は同じであるにもかかわらず、ドライバトランジスタ（３１ａおよび３１ｂ）の電流駆動力の方が、対応するアクセストランジスタ（３２ａおよび３２ｂ）のそれよりも、大きくなる。その結果、図１に示したＳＲＡＭセルと同様に、読出し時の動作マージンを確保することができる。また、本変形例によれば、ドライバトランジスタの占有面積を拡大することなく、ドライバトランジスタの電流駆動力を、アクセストランジスタのそれよりも大きくすることができる。
【００４６】
以上、本発明に係る実施形態とその変形例とについて説明した。尚、上述の例では、相補型のインバータとＮチャネルのアクセストランジスタとを含む、６トランジスタ型のＳＲＡＭセルを例に挙げて説明した。しかし、本発明はこれに限定されるものではない。例えば、２対以上のアクセストランジスタを含む多ポートＳＲＡＭセルに対して、本発明を適用することも可能である。また、インバータとして、ロードトランジスタの代わりに抵抗素子を用いた抵抗負荷型インバータが採用されてもよい。また、アクセストランジスタ（３２ａおよび３２ｂ）がＰチャネルトランジスタであってもよい。ドライバトランジスタが、Ｐチャネルトランジスタであってもよい。この場合には、電源線４１側に接続されたＰチャネルトランジスタ（３３ａおよび３３ｂ）がドライバトランジスタとして機能することになる。
【００４７】
（実施例）
続いて、本発明をより詳細に説明するため、実施例について説明する。図９は、本実施例にかかるＳＲＡＭセルを示す上面図である。図９には、ＳＲＡＭセルの周辺セルまでもが描かれている。
【００４８】
既述の実施形態と同様に、本実施形態のＳＲＡＭセルは、一対のドライバトランジスタ（１３１ａおよび１３１ｂ）、一対のロードトランジスタ（１３３ａ、１３３ｂ）、及び一対のアクセストランジスタ（１３２ａ、１３２ｂ）を備えている。ＳＲＭＡセルにおいて、各トランジスタに含まれる半導体柱の形状以外の構成は、既述の実施形態と同様である。既述の実施形態と同様の構成については、詳細な説明を省略する。
【００４９】
図９に示されるように、第１ドライバトランジスタ１３１ａ、第１ロードトランジスタ１３３ａ、及び第２アクセストランジスタ１３２ｂは、半導体柱が第２直線に沿って並ぶように、配置されている。第１アクセストランジスタ１３２ａ、第２ロードトランジスタ１３３ｂ、及び第２ドライバトランジスタ１３１ｂは、半導体柱が第１直線に沿って並ぶように、配置されている。第１直線と第２直線とは平行であり、共に第２方向に沿って延びている。また、第１ドライバトランジスタ１３１ａと第１アクセストランジスタ１３２ａとは、第１方向で並んでいる。第２ドライバトランジスタ１３１ｂと第２アクセストランジスタ１３２ｂとも、第１方向で並んでいる。各トランジスタのゲート電極は、第２方向に沿って延びている。
【００５０】
各トランジスタに含まれる半導体柱は、基板面と平行な面による断面形状が、概ね長方形である。但し、その断面形状における角部は、電界集中を防ぐために、丸められている。また、各トランジスタの半導体柱は、その断面の長辺が第２方向に沿い、短辺が第１方向に沿うように形成されている。ここで、第１ドライバトランジスタ１３１ａの半導体柱の短辺の長さは、第１アクセストランジスタ１３２ａ及び第１ロードトランジスタ１３３ａそれぞれに含まれる半導体柱の短辺の長さに等しい。一方、第１ドライバトランジスタ１３１ａに含まれる半導体柱の長辺の長さは、第１アクセストランジスタ１３２ａのそれよりも、長い。これにより、第１ドライバトランジスタ１３１ａに含まれる半導体柱の外周長は、第１アクセストランジスタ１３２ａのそれよりも、長くなっている。第２ドライバトランジスタ１３１ｂと第２アクセストランジスタ１３２ｂとの関係も、同様である。
【００５１】
続いて、本実施例に係るＳＲＡＭセルの製造方法について説明する。但し、以下に説明する製造方法は、あくまで一例であり、以下に例示される製造方法以外の方法を用いることも可能である。また、説明を簡単にするため、以下の説明では、図９に示される領域Ｘについての製造方法を説明する。
【００５２】
図１０Ａ乃至図２０Ｂは、本実施例に係るＳＲＡＭセルの製造方法を示す平面図又は断面図である。
【００５３】
まず、シリコン基板１００を用意する。そして、各トランジスタを形成する予定の領域に、対応する導電型の不純物を注入し、ウェル層を形成する。
【００５４】
更に、このシリコン基板１００の主面上に、シリコン窒化膜やシリコン酸化膜などのマスク材料１７１を堆積させる。そして、図１０Ａ及び図１０Ｂに示されるように、マスク材料１７１上に、第１のマスク１６３を形成する。第１のマスク１６３は、第２方向に沿って延びる開口１６１を有している。第１のマスク１６３は、フォトリソグラフィーなどの方法により、形成される。その後、第１のマスク１６３をエッチングマスクとして、マスク材料１７１をエッチングする。これにより、図１１Ａに示されるように、マスク材料１７１が、第２の方向に沿って延びるように、パターニングされる。尚、図１１Ｂは、図１１ＡのＢＢ’断面を示す断面図である。
【００５５】
次に、図１２Ａ及び図１２Ｂに示すように、シリコン基板１００上に、第２のマスク１６４を形成する。第２のマスク１６４は、第１方向に沿って伸びる開口１６２を有している。次いで、第２のマスク１６４をエッチングマスクとして、マスク材料１７１をエッチングする。これにより、図１３Ａに示されるように、マスク材料１７１が、矩形状になるように、パターニングされる。尚、図１３Ｂは、図１３ＡのＣＣ’断面を示す断面図である。
【００５６】
更に、マスク材料１７１をエッチングマスクとして用い、シリコン基板１００をエッチングする。これにより、図１４に示されるように、シリコンの柱状構造（１１１ａ、１２１）が形成される。この際、図１４には描かれていないが、柱状構造１１１ｂも形成される。これら柱状構造（１１１ａ、１１１ｂ、及び１２１）は、それぞれ、第１ドライバトランジスタ１３１ａ、第１アクセストランジスタ１３２ａ、及び第１ロードトランジスタ１３３ａの半導体柱に対応する。各柱状構造の第１方向における長さは、第１のマスクパターンの開口幅１５１（図１０Ａ参照）によって決定される。また、各柱状構造の第２方向における長さは、第２のマスクパターンの開口幅１５２（図１２Ａ参照）によって決定される。
【００５７】
続いて、柱状構造の角部を丸める。具体的には、熱酸化処理により柱状構造の表面に熱酸化膜を形成する。そして、この熱酸化膜をエッチングすることにより、角部が丸められる。水素雰囲気中でアニールすることにより、角部が丸められてもよい。
【００５８】
その後、マスク材料１７１が除去される。
【００５９】
次いで、図１５Ａに示されるように、素子分離領域１７２を形成する。尚、図１５Ｂは、図１５ＡのＣＣ’断面を示す断面図である。具体的には、下部ソース・ドレイン領域に対応する形状のマスクを形成する。そして、このマスクをエッチングマスクとして用い、シリコン基板１００をエッチングする。これにより、素子分離領域１７２となる予定の領域が掘り込まれる。更に、シリコン基板１００の主面の全面に、絶縁膜（例えばシリコン酸化膜）を堆積させる。この絶縁体は、柱状構造が埋まる厚みよりも更に厚く、堆積される。その後、化学機械研磨（ＣＭＰ）によって絶縁膜を平坦化する。更に、絶縁膜を選択的にエッチバックすることにより、素子分離領域１７２が形成される。
【００６０】
尚、ウェル形成工程、柱状構造物の形成工程、柱状構造物の角部を丸める工程、マスク材料１７１を除去する工程、及び素子分離領域１７２の形成工程は、必ずしも上述の順番で行われる必要はない。
【００６１】
次いで、図１６Ａ及び図１６Ｂに示されるように、Ｎ型の下部ソース・ドレイン領域１１２、Ｎ型の上部ソース・ドレイン領域（１１３ａ及び１１３ｂ）、Ｐ型の下部ソース・ドレイン領域１２２、及びＰ型の上部ソース・ドレイン領域１２３を形成する。具体的には、まず、Ｐチャネル素子領域をレジストなどで覆う。そして、基板の上方から垂直にＮ型不純物を注入する。これにより、Ｎ型の下部ソース・ドレイン領域１１２、およびＮ型の上部ソース・ドレイン領域（１１３ａおよび１１３ｂ）が形成される。次いで、Ｎチャネル素子領域をレジスト等で覆う。そして、基板の上方から垂直にＰ型不純物を注入する。これにより、Ｐ型の下部ソース・ドレイン領域１２２およびＰ型の上部ソース・ドレイン領域１２３が形成される。上部ソース・ドレイン領域（１１３ａ、１１３ｂ、１２３）は、それぞれ、第１ドライバトランジスタ１３１ａ、第１アクセストランジスタ１３２ａ、及び第１ロードトランジスタ１３３ａに対応している。
【００６２】
さらに、熱処理を行い、ソース・ドレイン領域の不純物を活性化させる。
【００６３】
次いで、図１７Ａ及び図１７Ｂに示されるように、ゲート電極１０４を形成する。具体的には、まず、絶縁体を、柱状構造よりも高い厚さとなるよう堆積する。そして、ＣＭＰにより、絶縁体の表面を平坦化する。更に、絶縁体を選択的にエッチバックすることにより、絶縁膜１７３を形成する。絶縁膜１７３は、ゲート電極１０４と基板１００とを絶縁するために形成される。絶縁膜１７３は、基板の主面上に、柱状構造以外の領域の全面を覆うように、形成される。続いて、熱酸化または絶縁膜堆積、もしくは熱酸化と絶縁膜堆積の組み合わせにより、柱状構造の側面に、ゲート絶縁膜（図示しない）を形成する。続いて、ゲート電極となる金属層を、柱状構造よりも高い厚さとなるよう堆積する。さらに、ＣＭＰによって金属層の表面を平坦化する。その後、金属層を選択的にエッチバックする。これにより、基板の主面上に、柱状構造以外の領域全面を覆うように、金属膜が形成される。さらに、所望領域をレジスト等で保護した状態で金属膜をエッチングする。これにより、ゲート電極１０４が形成される。ゲート電極１０４は、柱状構造の側面の全面を覆羽陽に形成される。ゲート電極１０４は、第２方向に沿って延びるように、形成される。なお、図１７Ａにおいて、点線で示した構造は、絶縁膜１７３の下に埋もれている構造である。
【００６４】
次いで、図１８Ａ及び図１８Ｂに示されるように、局所配線を埋め込むための溝１７５を形成する。具体的には、まず、絶縁体を、柱状構造よりも高い厚さとなるように、堆積させる。その後、ＣＭＰによって、絶縁体の表面が平坦化される。これにより、基板の主面全面を覆う絶縁膜１７４が形成される。さらに、レジスト等を用いて所望領域を保護し、絶縁膜の一部をエッチングする。これにより、溝１７５が形成される。溝１７５は、ゲート電極１０４と、下部ソース・ドレイン領域１１２と、下部ソース・ドレイン領域１２２とを露出させるように、形成される。
【００６５】
その後、図１９Ａ及び図１９Ｂに示されるように、溝１７５に導体１０５を埋め込む。具体的には、導体を、絶縁体１７４よりも厚く堆積させる。そして、ＣＭＰによって導体の表面を平坦化する。更に、導体を、所望の高さになるように、選択的にエッチングする。これにより、溝１７５に埋め込まれた導体１０５が形成される。この導体１０５は、下部ソース・ドレイン領域１１２、下部ソースドレイン領域１２２、及びゲート電極１０４を接続する局所配線になる。
【００６６】
その後、図２０Ａ及び図２０Ｂに示されるように、コンタクトホール１７７群を形成する。具体的には、絶縁体を、柱状構造よりも高い厚さになるよう堆積させる。そして、ＣＭＰによって絶縁体の表面を平坦化する。これにより、基板の主面全面を覆う層間絶縁膜１７６が形成される。さらに、レジスト等によって所望領域を保護し、絶縁膜１７６の一部をエッチングする。これにより、上部ソース・ドレイン領域に達するコンタクトホール１７７、およびアクセストランジスタのゲート電極に達するコンタクトホール１７７が形成される。なお、図２０Ａにおいて点線で囲まれている構造は、層間絶縁膜１７６の下に埋もれていることを示している。また、図２０Ｂにおいて、絶縁膜１７４は層間絶縁膜１７６と区別されず、層間絶縁膜１７６として記載されている。
【００６７】
その後、コンタクトプラグとなる導体を、コンタクトホール１７７群を埋めるように堆積させる。そして、層間絶縁膜１７６上に形成された導体をＣＭＰによって除去する。これにより、各コンタクトホール１７７に埋め込まれたコンタクトプラグが形成される。その後、電源線、グラウンド線、ワード線、及びビット線を、それぞれ所望のコンタクトプラグに接続されるように、形成する。
【００６８】
以上説明した製造方法により、本実施例に係るＳＲＡＭセルが得られる。
【００６９】
続いて、ドライバトランジスタに含まれる半導体柱の断面形状について説明する。図２１Ａ乃至図２１Ｅは、それぞれ、ドライバトランジスタに含まれる半導体柱の断面形状の一例を示している。図２１Ａは、断面形状が楕円形である場合の例である。図２１Ｂは、断面形状が、長円形である場合の例である。図２１Ｃは、断面形状が長方形である場合の例である。図２１Ｄは，断面形状が角部の丸められた概ね長方形である場合の例である。図２１Ｅは、断面形状が不定形である場合の例である。図２１Ａ乃至図２１Ｅに示されるように、断面形状としては、縦横比（第２方向に沿う長さと第１方向に沿う長さとの比）が１でなければ、任意の形状を採用することができる。
【００７０】
一方、アクセストランジスタに含まれる半導体柱の断面形状としては、特に制限はない。また、その断面形状の縦横比は、１であってもよい。アクセストランジスタにおける半導体柱の断面形状としては、図２１Ａ乃至図２１Ｅに示した形状の他にも、円形、正方形、及び角の丸まった正方形などの形状を採用することも可能である。
【００７１】
また、ドライバトランジスタに含まれる半導体柱の短辺の長さ（第１方向に沿う長さ）は、対応するアクセストランジスタのそれ以下であることが好ましい。ドライバトランジスタの半導体柱として、長辺だけでなく短辺についてもアクセストランジスタのそれよりも長い柱を用いると、ドライバトランジスタの短チャネル効果がアクセストランジスタのそれよりも悪化してしまう。これは、柱状電界効果トランジスタでは、短チャネル効果に対する耐性が、短辺の長さによって決まるからである。すなわち、短辺が長いほど、短チャネル効果に弱くなるためである。ドライバトランジスタの短辺を長くすると、しきい値電圧などの特性において、アクセストランジスタとの差が大きくなる。また、ゲート長が設計値からずれたときのトランジスタ特性の感度の差も、大きくなる。ドライバトランジスタの半導体柱の短辺の長さをアクセストランジスタのそれ以下とすることにより、これら特性差の影響を低減できる。
【００７２】
また、既述の実施例では、ドライバトランジスタとアクセストランジスタとで、半導体柱の短辺の長さが同じである。また、複数の半導体柱が、長辺方向（第２方向）に沿って並べられている。このような構成により、以下のような製造工程上の利点が得られる。すなわち、複数の半導体柱のレイアウトの規則性が高いために、加工精度を高めることができる。加えて、既述の実施例で説明したように、第２方向に沿う開口パターンを有するマスクパターンを用いてパターニングする工程と、第１方向に沿う開口パターンを有するマスクパターンを用いてパターニングする工程とによって、半導体柱を形成することができる。このような製造方法によれば、一回目のマスクパターンは単純で規則的な直線パターンでよく、二回目のマスクパターンも実際の半導体柱と比べ大きなパターンでよい。半導体柱を、一回のパターニングで作成する製法と比べ、低解像度なフォトリソグラフィー法を用いても製造可能である。加えて、同等の解像度であれば加工精度が向上し、柱の形状ばらつきを小さくすることができる。
【００７３】
更に、既述の実施形態及び実施例では、ゲート電極が延びる方向と、各トランジスタに含まれる半導体柱の長辺方向とが一致している。このような構成により、ゲート電極の幅を最小化できる。したがって、ＳＲＡＭセルの面積を縮小できる。
【００７４】
本発明は、高密度の半導体集積メモリといった用途に好適に適用できる。
【符号の説明】
【００７５】
１ 半導体柱
２ 下部ソース・ドレイン領域
３ 上部ソース・ドレイン領域
４ ゲート電極
４ａ、４ｂ、４ｃ、４ｄ ゲート電極
５ａ、５ｂ 局所配線
６ａ、６ｂ インバータ
１１ａ 半導体柱
１１ｄ 半導体柱
１２ａ、１２ｂ 下部ソース・ドレイン領域
１３ａ、１３ｃ 上部ソース・ドレイン領域
１３ｂ、１３ｄ 上部ソース・ドレイン領域
２１ 半導体柱
２２ａ、２２ｂ 下部ソース・ドレイン領域
２３ａ、２３ｂ 上部ソース・ドレイン領域
３１ａ、３１ｂ ドライバトランジスタ
３２ａ、３２ｂ アクセストランジスタ
３３ａ、３３ｂ ロードトランジスタ
４０ａ、４０ｂ 記憶ノード
４１ 電源線
４２ グラウンド線
４３ ワード線
４４ａ、４４ｂ ビット線
１００ シリコン基板
１０４ ゲート電極
１０５ 導体
１１１ａ 柱状構造
１１１ｂ 柱状構造
１１２ 下部ソース・ドレイン領域
１１３ａ 上部ソース・ドレイン領域
１１３ｂ 上部ソース・ドレイン領域
１２１ 柱状構造
１２２ 下部ソース・ドレイン領域
１２３ 上部ソース・ドレイン領域
１３１ａ、１３１ｂ ドライバトランジスタ
１３２ａ、１３２ｂ アクセストランジスタ
１３３ａ、１３３ｂ ロードトランジスタ
１４０ａ、１４０ｂ 記憶ノード
１５１ 第１のマスクの開口幅
１５２ 第２のマスクの開口幅
１６１ 第１のマスクの開口部
１６２ 第２のマスクの開口部
１６３ 第１のマスク
１６４ 第２のマスク
１７１ マスク材料
１７２ 素子分離領域
１７３ 絶縁膜
１７４ 絶縁膜
１７５ 溝
１７６ 層間絶縁膜
１７７ コンタクトホール
【特許請求の範囲】
【請求項１】
第１インバータ回路と、
出力ノードが前記第１インバータ回路の入力ノードに接続され、入力ノードが前記第１インバータ回路の出力ノードに接続された、第２インバータ回路と、
ソース及びドレインの一方が前記第１インバータ回路の出力ノードに接続され、他方がビット線に接続された、第１アクセストランジスタと、
を具備し、
前記第１インバータ回路は、第１トランジスタを含み、
前記第１アクセストランジスタ及び前記第１トランジスタのそれぞれは、
基板上に形成され、前記基板面に対して垂直に延びる半導体柱と、
前記半導体柱を前記基板面に平行な方向で取り囲むように形成され、前記半導体柱にチャネル領域を形成させる、ゲート電極と、
前記半導体柱の下端部又は上端部にそれぞれ接続されるソース及びドレインとを備え、
前記第１トランジスタの電流駆動力は、前記第１アクセストランジスタのそれよりも高い
半導体装置。
【請求項２】
請求項１に記載された半導体装置であって、
前記第１トランジスタに含まれる半導体柱の外周長の総和は、前記第１アクセストランジスタのそれよりも長い
半導体装置。
【請求項３】
請求項１又は２に記載された半導体装置であって、
前記第１トランジスタに含まれる半導体柱は、単一である
半導体装置。
【請求項４】
請求項１又は２に記載された半導体装置であって、
前記第１トランジスタに含まれる半導体柱は、複数である
半導体装置。
【請求項５】
請求項１乃至４の何れかに記載された半導体装置であって、
更に、
ソース及びドレインの一方が前記第２インバータ回路の出力ノードに接続され、他方がビット線に接続された、第２アクセストランジスタ、
を具備し、
前記第２インバータ回路は、第２トランジスタを含み、
前記第２トランジスタにおける前記半導体柱の外周長は、前記第２アクセストランジスタのそれよりも長い
半導体装置。
【請求項６】
請求項５に記載された半導体装置であって、
前記基板面に平行な第１方向と、前記基板面に平行な平面内で前記第１方向に直交する第２方向とが定義された場合に、前記第１トランジスタ及び前記第１アクセストランジスタそれぞれにおける半導体柱は、前記第１方向における長さが前記第２方向における長さよりも短く、前記第１トランジスタの半導体柱における前記第１方向に沿う長さは、前記第１アクセストランジスタの半導体柱における前記第１方向に沿う長さ以下である
半導体装置。
【請求項７】
請求項６に記載された半導体装置であって、
前記第１アクセストランジスタ、前記第２アクセストランジスタ、前記第１トランジスタ、及び前記第２トランジスタに含まれる半導体柱のうち、少なくとも２つの半導体柱は、前記基板面に平行な第１直線に沿って配置され、他の少なくとも２つの半導体柱は、前記基板面と平行な方向で前記第１直線とは別の第２直線に沿って配置され、前記第１直線と前記第２直線とは平行であり、前記第２方向は、前記第１直線及び前記第２直線に平行な方向である
半導体装置。
【請求項８】
請求項６又は７に記載された半導体装置であって、
前記第１トランジスタのゲート電極は、前記第２方向に沿って延びている
半導体装置。
【請求項９】
請求項１乃至８の何れかに記載された半導体装置であって、
前記第１トランジスタは、Ｎチャネルトランジスタである
半導体装置。
【請求項１０】
請求項１乃至８の何れかに記載された半導体装置であって、
前記第１トランジスタは、Ｐチャネルトランジスタである
半導体装置。
【請求項１１】
請求項１乃至１０の何れかに記載された半導体装置であって、
前記第１トランジスタは、前記第１インバータ回路の出力ノードに保持された信号を前記第１アクセストランジスタを介して読み出す際に電流が流される、ドライバトランジスタである
半導体装置。
【請求項１２】
請求項１に記載された半導体装置であって、
前記第１アクセストランジスタ及び前記第１トランジスタのそれぞれに含まれる半導体柱は、シリコン層により形成され、
前記第１トランジスタは、半導体柱の側面がシリコンの「１００」面に沿うように形成されており、
前記第１アクセストランジスタは、半導体柱の側面がシリコンの「１１０」面に沿うように形成されている
半導体装置。
【請求項１３】
請求項１乃至１２の何れかに記載された半導体装置であって、
前記第１トランジスタ及び前記第１アクセストランジスタのそれぞれは、前記半導体柱の下端部に接続される下側ソース又はドレイン領域を備え、
前記第１インバータ回路の出力ノードは、前記第１トランジスタ及び前記第１アクセストランジスタそれぞれの下側ソース又はドレイン領域に接続されている
半導体装置。
【請求項１４】
第１トランジスタを有する第１インバータ回路と、出力ノードが前記第１インバータ回路の入力ノードに接続され、入力ノードが前記第１インバータ回路の出力ノードに接続された、第２インバータ回路と、ソース及びドレインの一方が前記第１インバータ回路の出力ノードに接続され、他方がビット線に接続された第１アクセストランジスタとを備える半導体装置の製造方法であって、
基板上に、前記第１トランジスタ及び前記第１アクセストランジスタそれぞれのチャネル形成領域として、前記基板面に対して垂直に延びる複数の半導体柱を形成する工程と、
前記複数の半導体柱それぞれの下端部に接続される、下部ソース・ドレイン領域を形成する工程と、
前記複数の半導体柱それぞれの上端部に接続される、上部ソース・ドレイン領域を形成する工程と、
前記複数の半導体柱それぞれを、前記基板面に対して平行な方向で取り囲むゲート電極を形成する工程と、
を具備し、
前記複数の半導体柱を形成する工程は、前記複数の半導体柱を、前記第１トランジスタの電流駆動力が前記第１アクセストランジスタのそれよりも高くなるように、形成する工程を備える
半導体装置の製造方法。
【請求項１５】
請求項１４に記載された半導体装置の製造方法であって、
前記複数の半導体柱を形成する工程は、前記第１トランジスタの半導体柱の外周長が、前記第１アクセストランジスタのそれよりも長くなるように、形成する工程を備える
半導体装置の製造方法。
【請求項１６】
請求項１５に記載された半導体装置の製造方法であって、
前記複数の半導体柱を形成する工程は、更に、前記基板面に平行な第１方向と、前記基板面に平行な平面内で前記第１方向に直交する第２方向とが定義された場合に、前記第１トランジスタ及び前記第１アクセストランジスタそれぞれにおける前記半導体柱が、前記第１方向における長さが前記第２方向における長さよりも短く、前記第１トランジスタの前記半導体柱における前記第１方向に沿う長さが、前記第１アクセストランジスタの前記半導体柱における前記第１方向に沿う長さ以下になるように、形成する工程を含んでいる
半導体装置の製造方法。
【請求項１７】
請求項１６に記載された半導体装置の製造方法であって、
前記複数の半導体柱を形成する工程は、更に、前記基板を前記第２方向に沿う開口パターンを有するマスクを用いてパターニングする工程と、前記基板を前記第１方向に沿う開口パターンを有するマスクを用いてパターニングする工程とを備える
半導体装置の製造方法。
【請求項１】
第１インバータ回路と、
出力ノードが前記第１インバータ回路の入力ノードに接続され、入力ノードが前記第１インバータ回路の出力ノードに接続された、第２インバータ回路と、
ソース及びドレインの一方が前記第１インバータ回路の出力ノードに接続され、他方がビット線に接続された、第１アクセストランジスタと、
を具備し、
前記第１インバータ回路は、第１トランジスタを含み、
前記第１アクセストランジスタ及び前記第１トランジスタのそれぞれは、
基板上に形成され、前記基板面に対して垂直に延びる半導体柱と、
前記半導体柱を前記基板面に平行な方向で取り囲むように形成され、前記半導体柱にチャネル領域を形成させる、ゲート電極と、
前記半導体柱の下端部又は上端部にそれぞれ接続されるソース及びドレインとを備え、
前記第１トランジスタの電流駆動力は、前記第１アクセストランジスタのそれよりも高い
半導体装置。
【請求項２】
請求項１に記載された半導体装置であって、
前記第１トランジスタに含まれる半導体柱の外周長の総和は、前記第１アクセストランジスタのそれよりも長い
半導体装置。
【請求項３】
請求項１又は２に記載された半導体装置であって、
前記第１トランジスタに含まれる半導体柱は、単一である
半導体装置。
【請求項４】
請求項１又は２に記載された半導体装置であって、
前記第１トランジスタに含まれる半導体柱は、複数である
半導体装置。
【請求項５】
請求項１乃至４の何れかに記載された半導体装置であって、
更に、
ソース及びドレインの一方が前記第２インバータ回路の出力ノードに接続され、他方がビット線に接続された、第２アクセストランジスタ、
を具備し、
前記第２インバータ回路は、第２トランジスタを含み、
前記第２トランジスタにおける前記半導体柱の外周長は、前記第２アクセストランジスタのそれよりも長い
半導体装置。
【請求項６】
請求項５に記載された半導体装置であって、
前記基板面に平行な第１方向と、前記基板面に平行な平面内で前記第１方向に直交する第２方向とが定義された場合に、前記第１トランジスタ及び前記第１アクセストランジスタそれぞれにおける半導体柱は、前記第１方向における長さが前記第２方向における長さよりも短く、前記第１トランジスタの半導体柱における前記第１方向に沿う長さは、前記第１アクセストランジスタの半導体柱における前記第１方向に沿う長さ以下である
半導体装置。
【請求項７】
請求項６に記載された半導体装置であって、
前記第１アクセストランジスタ、前記第２アクセストランジスタ、前記第１トランジスタ、及び前記第２トランジスタに含まれる半導体柱のうち、少なくとも２つの半導体柱は、前記基板面に平行な第１直線に沿って配置され、他の少なくとも２つの半導体柱は、前記基板面と平行な方向で前記第１直線とは別の第２直線に沿って配置され、前記第１直線と前記第２直線とは平行であり、前記第２方向は、前記第１直線及び前記第２直線に平行な方向である
半導体装置。
【請求項８】
請求項６又は７に記載された半導体装置であって、
前記第１トランジスタのゲート電極は、前記第２方向に沿って延びている
半導体装置。
【請求項９】
請求項１乃至８の何れかに記載された半導体装置であって、
前記第１トランジスタは、Ｎチャネルトランジスタである
半導体装置。
【請求項１０】
請求項１乃至８の何れかに記載された半導体装置であって、
前記第１トランジスタは、Ｐチャネルトランジスタである
半導体装置。
【請求項１１】
請求項１乃至１０の何れかに記載された半導体装置であって、
前記第１トランジスタは、前記第１インバータ回路の出力ノードに保持された信号を前記第１アクセストランジスタを介して読み出す際に電流が流される、ドライバトランジスタである
半導体装置。
【請求項１２】
請求項１に記載された半導体装置であって、
前記第１アクセストランジスタ及び前記第１トランジスタのそれぞれに含まれる半導体柱は、シリコン層により形成され、
前記第１トランジスタは、半導体柱の側面がシリコンの「１００」面に沿うように形成されており、
前記第１アクセストランジスタは、半導体柱の側面がシリコンの「１１０」面に沿うように形成されている
半導体装置。
【請求項１３】
請求項１乃至１２の何れかに記載された半導体装置であって、
前記第１トランジスタ及び前記第１アクセストランジスタのそれぞれは、前記半導体柱の下端部に接続される下側ソース又はドレイン領域を備え、
前記第１インバータ回路の出力ノードは、前記第１トランジスタ及び前記第１アクセストランジスタそれぞれの下側ソース又はドレイン領域に接続されている
半導体装置。
【請求項１４】
第１トランジスタを有する第１インバータ回路と、出力ノードが前記第１インバータ回路の入力ノードに接続され、入力ノードが前記第１インバータ回路の出力ノードに接続された、第２インバータ回路と、ソース及びドレインの一方が前記第１インバータ回路の出力ノードに接続され、他方がビット線に接続された第１アクセストランジスタとを備える半導体装置の製造方法であって、
基板上に、前記第１トランジスタ及び前記第１アクセストランジスタそれぞれのチャネル形成領域として、前記基板面に対して垂直に延びる複数の半導体柱を形成する工程と、
前記複数の半導体柱それぞれの下端部に接続される、下部ソース・ドレイン領域を形成する工程と、
前記複数の半導体柱それぞれの上端部に接続される、上部ソース・ドレイン領域を形成する工程と、
前記複数の半導体柱それぞれを、前記基板面に対して平行な方向で取り囲むゲート電極を形成する工程と、
を具備し、
前記複数の半導体柱を形成する工程は、前記複数の半導体柱を、前記第１トランジスタの電流駆動力が前記第１アクセストランジスタのそれよりも高くなるように、形成する工程を備える
半導体装置の製造方法。
【請求項１５】
請求項１４に記載された半導体装置の製造方法であって、
前記複数の半導体柱を形成する工程は、前記第１トランジスタの半導体柱の外周長が、前記第１アクセストランジスタのそれよりも長くなるように、形成する工程を備える
半導体装置の製造方法。
【請求項１６】
請求項１５に記載された半導体装置の製造方法であって、
前記複数の半導体柱を形成する工程は、更に、前記基板面に平行な第１方向と、前記基板面に平行な平面内で前記第１方向に直交する第２方向とが定義された場合に、前記第１トランジスタ及び前記第１アクセストランジスタそれぞれにおける前記半導体柱が、前記第１方向における長さが前記第２方向における長さよりも短く、前記第１トランジスタの前記半導体柱における前記第１方向に沿う長さが、前記第１アクセストランジスタの前記半導体柱における前記第１方向に沿う長さ以下になるように、形成する工程を含んでいる
半導体装置の製造方法。
【請求項１７】
請求項１６に記載された半導体装置の製造方法であって、
前記複数の半導体柱を形成する工程は、更に、前記基板を前記第２方向に沿う開口パターンを有するマスクを用いてパターニングする工程と、前記基板を前記第１方向に沿う開口パターンを有するマスクを用いてパターニングする工程とを備える
半導体装置の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１９Ａ】
【図１９Ｂ】
【図２０Ａ】
【図２０Ｂ】
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【図２１Ｄ】
【図２１Ｅ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１９Ａ】
【図１９Ｂ】
【図２０Ａ】
【図２０Ｂ】
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【図２１Ｄ】
【図２１Ｅ】
【公開番号】特開２０１０−２４５２９３（Ｐ２０１０−２４５２９３Ａ）
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願番号】特願２００９−９２３７２（Ｐ２００９−９２３７２）
【出願日】平成２１年４月６日（２００９．４．６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願日】平成２１年４月６日（２００９．４．６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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