【課題】メモリセルトランジスタにおけるトランジスタ特性の劣化と、周辺回路用トランジスタにおけるゲートエッジの電界集中とをともに回避し得る半導体装置及びその製造方法を得る。
【解決手段】フローティングゲート３の底面端部及び上面端部には、熱酸化膜４のバーズビーク形状５がそれぞれ形成されている。また、コントロールゲートの底面端部には、熱酸化膜１０のバーズビーク形状１１が形成されている。ゲート長方向に関する熱酸化膜４の寸法は、ゲート長方向に関する熱酸化膜１０の寸法よりも小さい。バーズビーク形状５は、バーズビーク形状１１よりも小さい。また、バーズビーク形状５は、周辺回路用トランジスタのゲート電極（ポリシリコン膜３６）の底面端部に形成される熱酸化膜３７のバーズビーク形状３８（図１２）よりも小さい。 （もっと読む）

【課題】ＳＴＩ工程を適用する素子分離膜の形成に関し、トレンチの上部コーナー部位でトンネル酸化膜が薄く形成される現象を防いだフラッシュメモリ素子製造方法の提供。
【解決手段】半導体基板１０上に形成したスクリーン酸化膜１１とパッド窒化膜１２をパターニングし、２層の膜の側壁にスペーサ1４ａを形成する。その後、前記半導体基板１０に対して酸化工程を行い、露出する前記半導体基板１０の上部と前記スペーサ1４ａの下部に表面酸化膜１５を形成してトレンチエッチング工程を行い、前記半導体基板１０にトレンチを形成する。前記トレンチが埋められるように素子分離膜用絶縁膜を形成し、前記パッド窒化膜１２を除去し、前記スペーサ１４ａおよび前記スクリーン酸化膜１１を除去すると共に、前記素子分離膜用絶縁膜の一部をエッチングして素子分離膜を形成した後、前記素子分離膜を含む全体の構造の上部に酸化工程を行い、トンネル酸化膜を形成する。 （もっと読む）

【課題】 浮遊ゲート電極とシリコン基板との間の絶縁膜の膜厚が、中央部より端部で増加するようにする場合に、この増加度の自由度を大きくすることができ、その増加度を容易に制御することができる半導体装置およびその製造方法を提供する。
【解決手段】 浮遊ゲート電極９の下方に設けられた絶縁膜は、浮遊ゲート電極の下方の両端部に位置する第１の絶縁膜６と、第１の絶縁膜に挟まれ浮遊ゲート電極の下方の中間部に位置する第２の絶縁膜８とからなる。第１の絶縁膜と第２の絶縁膜とは別工程で形成されたものであり、第１の絶縁膜の膜厚は、第２の絶縁膜の膜厚より大きい。また、第１の絶縁膜の、第１の絶縁膜の上面から第２の絶縁膜の上面に接続する部分は、丸みを帯びている。 （もっと読む）

【課題】半導体素子のキャパシタの形成方法を提供する。
【解決手段】この方法は、フッ素および酸素を含む環境で金属窒化膜をエッチングしてキャパシタ電極を形成する段階を含む。そして、前記金属窒化膜はフッ素プラズマを含む環境でプラズマエッチングされるようにしてもよい。また、前記フッ素はＣＦ_４及びＣＨＦ_３のうちで少なくとも一つであるようにしてもよい。さらに、前記金属窒化膜はチタン、タンタル及びタングステンのうちで少なくとも一つを含むようにしてもよい。また、前記金属窒化膜は６００Ｗ以下のパワーが供給された環境でプラズマエッチングされるようにしてもよい。 （もっと読む）

【課題】トンネル絶縁膜中の電荷トラップ発生量またはリーク電流発生量を低減できる不揮発性メモリセルの製造方法を実現すること。
【解決手段】不揮発性メモリセルの製造方法は、シリコン基板１と、シリコン基板１の表面に設けられ、素子分離溝２を含む素子分離領域と、シリコン基板１上に設けられた不揮発性メモリセルであって、トンネル絶縁膜４と、浮遊ゲート電極５と、制御ゲート電極７と、電極間絶縁膜８とを含む不揮発性メモリセルとを具備してなる半導体装置の製造方法であって、シリコン基板１上にトンネル絶縁膜４となる絶縁膜、浮遊ゲート電極５となる半導体膜を順次形成する工程と、前記半導体膜、前記絶縁膜およびシリコン基板１をエッチングして、素子分離溝２を形成する工程と、水蒸気雰囲気中で、浮遊ゲート電極５、トンネル絶縁膜４およびシリコン基板１をアニールする工程とを有する。 （もっと読む）

【課題】 ＳＲＡＭを含み、さらにフラッシュメモリを混載される半導体集積回路装置において、ＳＲＡＭを構成するトランジスタにフラッシュメモリの素子領域形成に伴って生じる実効的なゲート幅の減少を補償する。
【解決手段】 ＳＲＡＭを構成する第１および第２のトランスファトランジスタが形成される、互いに平行に延在する第１および第２の素子領域の幅が、それぞれのビットコンタクト領域が形成される部分において、互いに相反する側に向かって、局所的に拡張される。 （もっと読む）

【課題】大容量でリーク電流が少なく、経時的絶縁破壊（ＴＤＤＢ）寿命の長いキャパシタおよびその製造方法の提供。
【解決手段】本キャパシタは、半導体基板１上の層間絶縁膜３に開口部４ａが形成され、開口部４ａの内壁に、表面凹凸部を有する多結晶シリコンからなる下部電極５が形成され、下部電極５の表面凹凸部の上にケミカル酸化膜７が形成され、ケミカル酸化膜７を窒化処理により改質した酸窒化シリコン膜８が形成され、酸窒化シリコン膜８上に金属酸化膜からなる容量絶縁膜９が形成され、容量絶縁膜９上に上部電極１０が形成されている。 （もっと読む）

【課題】 半導体メモリにおいて、外部電源電圧が低下しても、半導体メモリ内部では、高速動作を可能にすると共に、小型化をも可能にする昇圧電位発生回路を提供する。
【解決手段】 容量ＭＯＳトランジスタとトランスファＭＯＳトランジスタとを備え、メモリセルを含むＤＲＡＭに使用される昇圧電位発生回路において、容量ＭＯＳトランジスタのゲート絶縁膜を、メモリセルを構成するＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄い膜厚にすることにより、小面積で大容量の昇圧電位発生回路を実現する。この場合、トランスファＭＯＳトランジスタのゲート絶縁膜の厚さを容量ＭＯＳトランジスタのゲート絶縁膜の厚さを同等以上に厚くすることが好ましい。 （もっと読む）