【課題】圧電体の上部電極端面の近傍部分における電荷集中と応力集中が緩和され、耐久性に優れた圧電素子を提供する。
【解決手段】本発明の圧電素子１は、圧電体３０と、圧電体３０に電界を印加する下部電極２０及び上部電極５０とを備えた素子であり、上部電極５０はパターン形成されており、上部電極５０の端部５０Ｅの領域は、圧電体３０への電界印加時に、圧電体３０の中心側から外周面側に向けて圧電体３０にかかる電界強度が徐々に低下する構造を有している。 （もっと読む）

【課題】最適化された電荷蓄積層を有する特性が優れた半導体装置を提供する。
【解決手段】半導体基板１０に設けられた素子形成領域と、素子形成領域上に形成されたトンネル絶縁膜１１と、トンネル絶縁膜上に形成された電荷蓄積絶縁膜１２と、電荷蓄積絶縁膜上に形成されたブロック絶縁膜１４と、ブロック絶縁膜上に形成された制御ゲート電極１５と、をそれぞれ備えた第１及び第２のメモリセルトランジスタと、第１のメモリセルトランジスタと第２のメモリセルトランジスタとの間に形成された素子分離領域１３と、を具備し、第１及び第２のメモリセルトランジスタのチャネル幅方向の断面において、素子分離領域の上面は、電荷蓄積絶縁膜の上面の中央部よりも高く、チャネル幅方向の断面において、電荷蓄積絶縁膜の端部の膜厚は、電荷蓄積絶縁膜の中央部の膜厚よりも薄い。 （もっと読む）

【課題】メモリウィンドウが広い半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置１において、半導体基板１１上にトンネル絶縁膜１２及びブロック絶縁膜１３を設け、その上に制御ゲート電極１８を設ける。そして、トンネル絶縁膜１２とブロック絶縁膜１３との間に、電荷蓄積粒１５を分散させる。電荷蓄積粒１５は、シリコン窒化物からなる窒化部１６と、窒化部１６に接し、シリコンからなるシリコン部１７とにより構成する。電荷蓄積粒１５は、シリコン窒化膜の表面上にシリコンを堆積させることにより、複数のシリコン粒子を形成した後、シリコン窒化膜をシリコン粒子毎に分断することによって形成されたものである。 （もっと読む）

【課題】 浮遊ゲート電極を含んでおり、メモリセルトランジスタの電気的特性劣化を防ぐことができる不揮発性半導体記憶装置を提供する。
【解決手段】 本発明では、半導体基板１上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された第１の浮遊ゲート電極と第１の浮遊ゲート電極上に形成された非縮退状態の半導体からなる第２の浮遊ゲート電極とを有する浮遊ゲート電極と、浮遊ゲート電極上に形成された電極間絶縁膜と、電極間絶縁膜上に形成された制御ゲート電極とを有する不揮発性半導体記憶装置が得られる。 （もっと読む）

【課題】微細化に伴うメモリセルの素子特性の劣化を抑制できるＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】不揮発性半導体メモリは、素子分離絶縁膜１０によって区画された素子領域１と、２つの拡散層間の素子領域１表面上に設けられるトンネル絶縁膜２Ａと、フローティングゲート電極３Ａの上面上に設けられる絶縁体４Ａと、フローティングゲート電極３Ａの側面上に設けられた電極間絶縁膜５Ａと、フローティングゲート電極３Ａの上面上に設けられる第１の絶縁体４Ａと、絶縁体４Ａ及び電極間絶縁膜５Ａを介して、フローティングゲート電極３Ａ上に設けられるコントロールゲート電極５Ａとを具備し、絶縁体４Ａの膜厚Ｔ１は電極間絶縁膜５Ａの膜厚Ｔ２よりも厚く、電極間絶縁膜５Ａは絶縁体４Ａ上又は素子分離絶縁膜１０上のうち少なくともいずれか一方に、スリットを有している。 （もっと読む）

【課題】動作信頼性が高い不揮発性半導体記憶装置を提供する。
【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜及び電極膜１４が交互に積層された積層体を設ける。電極膜１４は、Ｘ方向に延びる複数本の制御ゲート電極ＣＧに分断する。また、積層体内に、選択ゲート電極ＳＧｂ、ＳＧｓ、制御ゲート電極ＣＧ１〜ＣＧ４を貫き、一端がソース線ＳＬに接続され、他端がビット線ＢＬに接続されたＵ字ピラー３０を設ける。そして、最上層の制御ゲート電極ＣＧ４に、他の制御ゲート電極ＣＧ１〜ＣＧ３とは異なる電位を印加する。 （もっと読む）

【課題】ゲート電極に金属を用いた場合におけるメモリセルトランジスタ特性の劣化を防止する。
【解決手段】半導体基板上に形成された複数のメモリセルトランジスタを有する不揮発性半導体記憶装置であって、メモリセルトランジスタは、基板１１上に順に形成されたトンネル絶縁膜１２，電荷蓄積層１３，ブロック絶縁膜１５，及びゲート電極１６を有し、ゲート電極１６は、ブロック絶縁膜１５に接する第１ゲート電極層１６−１と、第１ゲート電極層１６−１上に設けられた第１ゲート電極層１６−１とは異なる材料からなる第２ゲート電極層１６−２との、少なくとも２層が積層された構造であり、第１ゲート電極層１６−１の上面及び下面のゲート長方向の長さは、第２ゲート電極層１６−２の下面のゲート長方向の長さよりも長い。 （もっと読む）

【課題】ＦＮトンネル電流の劣化が抑制された良好な書き込み消去特性を有する半導体装置を提供すること。
【解決手段】半導体基板１に離間して形成された第１および第２の拡散層２と、前記第１および第２の拡散層２の間に設けられたチャネル領域３と、前記チャネル領域３の表面に設けられた第１の絶縁膜１１、前記第１の絶縁膜１１上に設けられた電荷蓄積膜１２、前記電荷蓄積膜１２上に設けられた第２の絶縁膜１３、前記第２の絶縁膜１３上に設けられた制御ゲート電極１４、を備えるゲート電極部１０と、を有して電気的に情報を書き込み消去可能なメモリセルトランジスタが前記半導体基板１に複数配置され、前記ゲート電極部１０のゲート長方向における側壁部にシリコン窒化膜よりも高い誘電率を有する第３の絶縁膜３０が設けられている。 （もっと読む）

【課題】半導体層と絶縁膜との間の界面の特性を改善した不揮発性半導体記憶装置及びその駆動方法を提供する。
【解決手段】不揮発性半導体記憶装置１０１は、チャネル１ａとチャネル１ａの両側に設けられたソース領域及びドレイン領域２とを有する半導体層１と、チャネル１ａの上に設けられた第１絶縁膜３Ａと、第１絶縁膜３Ａの上に設けられた電荷保持層３Ｂと、電荷保持層３Ｂの上に設けられた第２絶縁膜３Ｃと、第２絶縁膜３Ｃの上に設けられたゲート電極４と、を有するメモリセルと、ゲート電極４と半導体層１との間に、一定の振幅と一定の周波数とを有するバースト信号を印加し、電荷保持層に電荷の書き込み及び消去の少なくともいずれかの処理を行う駆動部２０と、を備える。 （もっと読む）

【課題】セルトランジスタのオン／オフ特性と書込・消去のストレスに対する耐性とを両立させることができる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置において、シリコン基板上にそれぞれ複数の素子分離絶縁膜１４及び電極膜ＷＬが交互に積層して積層体を形成し、この積層体に積層方向に延びる貫通ホール１７を形成し、貫通ホール１７の内面上にブロック層２５、チャージ層２６、トンネル層２７をこの順に積層してメモリ膜２４を形成し、貫通ホール１７の内部にシリコンピラーＳＰを埋設する。このとき、貫通ホール１７の内面において、電極膜ＷＬを素子分離絶縁膜１４よりもシリコンピラーＳＰに向けて突出させ、素子分離絶縁膜１４の端面を、電極膜ＷＬに近づくにつれてシリコンピラーＳＰ側に変位するように湾曲させる。 （もっと読む）

【課題】メモリセル間の短絡を防ぐことで、リーク電流を低減する、抵抗変化型不揮発性メモリセルを備えた不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１の絶縁層１１上に設けられ、かつ第１の方向に延在する第１の配線層１３と、第１の配線層１３上に柱状に設けられ、かつ直列に接続された非オーミック素子１８と可変抵抗素子１４とを含む不揮発性メモリセルＭＣと、メモリセルＭＣ上に設けられ、かつ面内方向に単一の層で構成されたバリア層２１と、バリア層２１上に設けられ、かつ面内方向に単一の層で構成された導電層３０と、第１の絶縁層１１上に設けられ、かつメモリセルＭＣ、バリア層２１及び導電層３０の側面を覆う第２の絶縁層２０と、導電層３０上に設けられ、かつ第２の方向に延在する第２の配線層２２とを含む。 （もっと読む）

【課題】ゲート間絶縁膜に対する電界集中を緩和できるようにする。
【解決手段】メモリセル領域Ｍ内において、浮遊ゲート電極を構成する多結晶シリコン層の直脇の半導体基板２の表層に不純物が導入されておりソース／ドレイン領域としての拡散層２ａが形成されているものの、ダミー領域ＲＤ１およびＲＤ２の境界領域において、ダミー積層ゲート電極を構成する多結晶シリコン層の直脇に位置する半導体基板２の表層にはＮ型の不純物イオンが導入されていない（領域２ｂ）。 （もっと読む）

【課題】電荷蓄積層における蓄積電荷の拡散を防ぐ半導体記憶装置及びその製造方法を提供する。
【解決手段】本発明の半導体記憶装置は、半導体基板と、半導体基板上に設けられ、複数の電極層ＷＬと複数の絶縁層１４とが交互に積層された積層体と、この積層体を貫通して形成されたホールの内部に設けられ、電極層ＷＬと絶縁層１４との積層方向に延びる半導体層ＳＰと、電極層ＷＬと半導体層１４との間にのみ設けられ、電極層ＷＬと絶縁層１４との積層方向に分断された電荷蓄積層２６とを備える。 （もっと読む）

【課題】優れた電気的特性を有する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】分離酸化膜５ａ、５ｂおよび他の分離酸化膜５ｃを形成した後、半導体基板１の主表面上にトンネル絶縁膜６ｂを形成する。２つの分離酸化膜５ａ、５ｂの間に位置する領域上から分離酸化膜５ａ、５ｂ上にまで延在するように導電体膜を形成する。導電体膜の上部表面層を、分離酸化膜５ａ、５ｂの上部が露出するまで除去することにより、導電体膜からなり、平坦な上部表面を有するとともに、分離酸化膜５ａ、５ｂの間に位置する浮遊電極７ｂを形成する。浮遊電極７ｂに隣接する分離酸化膜５ａ、５ｂの上部をエッチングにより除去することにより、浮遊電極７ｂの側面を露出させる。浮遊電極７ｂの側面を露出させる工程では、他の分離酸化膜５ｃ上にレジスト膜２４を形成した状態で、分離酸化膜５ａ、５ｂの上部をエッチングにより除去する。 （もっと読む）

不揮発性記憶素子の組を含むメモリシステムが開示される。所与のメモリセルは、フローティングゲートの上に誘電体キャップを有している。一実施形態では、誘電体キャップがフローティングゲートと共形ＩＰＤ層との間にある。誘電体キャップは、フローティングゲートと制御ゲートとの間の漏れ電流を削減する。誘電体キャップは、狭いステムを有するフローティングゲートのための誘電体キャップが無い場合に電界が最も強くなる場所であるフローティングゲートの上部での電界の強さを低減させることによりこの削減を実現する。 （もっと読む）

【課題】電荷蓄積膜の中央部と端部における電子及び正孔の注入効率の違いを低減し、信頼性の高い不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０１と、半導体基板１０１上に第１の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜１０２と、複数のトンネル絶縁膜１０２上に形成された複数の電荷蓄積膜１０３と、複数のトンネル絶縁膜１０２の間の半導体基板表面部に形成された溝を埋め込み、上面が半導体基板１０１の上面より高く形成された素子分離領域１０４と、電荷蓄積膜１０３及び素子分離領域１０４上に第１の方向に沿って帯状に形成され、第１の方向に直交する第２の方向の端部の膜厚が中央部の膜厚より小さいブロック絶縁膜１０５と、ブロック絶縁膜１０５上に形成されたポリシリコン膜１０６及びシリサイド層１０７を含むゲート電極ＧＥと、を備える。 （もっと読む）

【課題】高いカップリング比を有するセルトランジスタを備えた不揮発性半導体記憶装置およびその製造方を提供する。
【解決手段】半導体基板１１の第１領域１１ａにおいて、第１ゲート電極１５の上面１５ｂおよび第１絶縁分離層１２の側面１２ａを露出させる工程と、第１絶縁分離層１２の側面１２ａに第１側壁膜３５ａを形成する工程と、第１側壁膜３５ａをマスクとして、第１ゲート電極１５の上部をエッチングし、第１ゲート電極１５の上部に第１凹部１５ａを形成する工程と、第１ゲート電極１５の上部を露出させる工程と、第１ゲート電極１５の上部を含む第１絶縁分離層１２上にコンフォーマルに第２ゲート絶縁膜１６を形成する工程と、第１凹部１５ａを埋め込むように、第２ゲート絶縁膜１６上に第２ゲート電極材料膜を形成する工程と、を具備する。 （もっと読む）

【課題】高耐圧のトランジスタの数を少なくすることで、チップサイズの増大を抑えた半導体記憶装置を提供する。
【解決手段】ワード線ＷＬ１とデコーダ回路１０−１の間には、Ｎチャネル型の第２のトランジスタＭ２−１が接続されている。第２のトランジスタＭ２−１のゲートには、制御回路３０からの制御信号Ｖ２が印加されている。デコーダ回路１０−１の出力がロウの時は、ワード線ＷＬ１は非選択状態であり、スイッチング回路２０−１からの高電圧Veeはワード線ＷＬ１に出力されない。その代わり、デコーダ回路１０−１から第２のトランジスタＭ２−１を通してワード線ＷＬ１に接地電圧Ｖss（＝非消去電圧）が供給される。 （もっと読む）

【課題】電界集中を避けるためのフローティングゲート電極の上面の丸め加工で、ゲート高さのバラツキを低減する、積層ゲート構造を有する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】シリコン基板１にゲート絶縁膜５、多結晶シリコン膜６、加工用絶縁膜を積層して、ＲＩＥ法によりエッチングをして溝１ａ、１ｂを形成し、溝内にシリコン酸化膜を埋め込んでＣＭＰ処理をする。メモリセル領域のみシリコン酸化膜をエッチングして落とし込み、この後、下層レジストを塗布してメモリセル領域のエッチングをする。下層レジストがエッチングされて多結晶シリコン膜６が露出すると上面端部６ａが丸み加工される。これにより、多結晶シリコン膜６の上部のみを露出させて丸み加工ができ、高さのバラツキを低減できる。 （もっと読む）

【課題】 パンチスルー現象を改善し、ボディーの体積を増加させることのできる半導体素子およびその製造方法を提供する。
【解決手段】 半導体素子は、シリコン基板、埋め込み酸化膜およびシリコン層の積層構造からなり、前記シリコン層におけるゲート形成領域に、チャンネル幅方向に上端部よりも下端部の方が幅が広いフィンパターンが形成されたＳＯＩ基板と、前記フィンパターンを取り囲むように形成されたゲートと、前記ゲートの両側のシリコン層内に形成された接合領域とを含む。 （もっと読む）