【課題】ダミーセルのゲート間絶縁膜に印加される電界を緩和して、不良が発生することを回避することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１導電型のウェル１０２と、ウェル内に形成された第１の素子分離膜１２１と、第１の素子分離膜と平行に形成され、第１の素子分離膜との間の基板表面の幅が広く設定された第２の素子分離膜１２２と、第１の素子分離膜間に順に形成されたゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜、及び制御ゲートを含むメモリセル２０１と、第１の素子分離膜と第２の素子分離膜との間に順に形成されたゲート絶縁膜、浮遊ゲート、ゲート間絶縁膜、及び制御ゲートを含むダミーセル３０１と、ダミーセルの下方に、第１の素子分離膜と第２の素子分離膜との間のウェル内に形成され、素子分離膜の底面よりも高い位置に上面を有する第２導電型の拡散層１０３とを備える。 （もっと読む）

【課題】トランジスタ特性に優れ、ゲート絶縁膜のゲート電極の近傍の領域中で電荷や電界の集中が起こらない半導体装置を提供する。
【解決手段】半導体装置は、トランジスタを備える。トランジスタのゲート絶縁膜は窒素原子及び酸素原子を含有する。ゲート絶縁膜は、半導体層に接する第１の面及びゲート電極に接する第２の面において窒素原子を含有せず、第1の面と第２の面の間に窒素原子濃度のピークを有する。 （もっと読む）

半導体層（１２）に半導体デバイス（１０）を形成する方法が提供される。方法は、半導体層（１２）の上方に選択ゲート誘電体層（１４）を形成すること、選択ゲート誘電体層（１４）の上方に選択ゲート層（１６）を形成すること、選択ゲート層の少なくとも一部分を除去することによって、選択ゲート層（１６）の側壁を形成することを含む。方法は、選択ゲート層（１６）の側壁の少なくとも一部分に、および選択ゲート層（１６）の少なくとも一部分の下に、犠牲層（２２）を成長させること、犠牲層（２２）を除去して、選択ゲート層の側壁の少なくとも一部分の表面および選択ゲート層の下の半導体層の表面を露出させることをさらに含む。方法は、制御ゲート誘電体層（２８）、電荷蓄積層（３２）、および制御ゲート層（３４）を形成することをさらに含む。 （もっと読む）

【課題】電荷蓄積膜を用いる不揮発性記憶用ＭＯＳ型トランジスタと、これを選択するＭＯＳ型トランジスタが隣接するスプリットゲート構造を有する不揮発性メモリセルにおいて、電荷保持特性を向上し、ゲート電極を低抵抗化する。
【解決手段】電荷蓄積膜のコーナー部の薄膜化を抑制して電荷保持特性を向上するために、選択ゲート電極１５の側壁にテーパーを設ける。また、自己整合で形成するゲート電極を低抵抗化するシリサイドを安定に行うため、選択ゲート電極１５の側壁をリセスさせる。もしくは、自己整合ゲート電極上部１８と選択ゲート電極上部６５の間に段差を設ける。 （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成する手段を提供する。
【解決手段】第１の拡散層１６、第２の拡散層１７、前記第１および第２の拡散層間に配置された第３の拡散層、および第４の拡散層２１と、前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極１３と、前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線３１と、前記第２の拡散層に、第２の電位を与える第２の制御線３７と、前記第４の拡散層に、第３の電位を与える第３の制御線３３と、を備え、前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記第２の拡散層とオーバーラップした面積よりも大きく、前記第１および第３の拡散層とオーバーラップした合計の面積よりも小さい。 （もっと読む）

【課題】制御ゲート電極の角部近傍に形成されたトンネル絶縁膜に掛かる電界を緩和する。
【解決手段】本発明の例に係わる３次元積層不揮発性半導体メモリは、半導体層と、半導体層上に形成され、半導体層に対して垂直な柱状の半導体領域１０１と、半導体領域１０１の側面に形成された第１の絶縁膜１０２と、第１の絶縁膜１０２の側面に形成される電荷蓄積膜１０３と、電荷蓄積膜１０３の側面に形成される第２の絶縁膜１０４と、第２の絶縁膜１０４の側面に接し、半導体層に対して平行で平板状に形成された複数の制御ゲート電極１０５と、第２の絶縁膜１０４及び制御ゲート電極１０５それぞれの表面に形成された第３の絶縁膜１０６とを具備し、半導体領域１０１を介して対向する第３の絶縁膜１０６の距離は、半導体領域１０１を介して対向する制御ゲート電極１０５の距離より長く、制御ゲート電極１０５の角部は曲率を有している。 （もっと読む）

【課題】ＦＩＮＦＥＴにおいて、寄生抵抗の改善を図ることができる技術を提供する。
【解決手段】本発明におけるＦＩＮＦＥＴでは、サイドウォールＳＷを積層膜から形成している。具体的に、サイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から構成されている。一方、フィンＦＩＮ１の側壁には、サイドウォールＳＷが形成されていない。このように本発明では、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しない。 （もっと読む）

【課題】浮遊ゲート電極を有するメモリセルの高集積化を実現する半導体装置の製造方法を提供する。
【解決手段】半導体層１１の表面にトンネル絶縁膜１２を介してシリコンを含む第１の導電体層を形成する工程と、第１の導電体層の表面から半導体層１１に至る分離溝９を形成し、第１の導電体層が所定幅で分離された、浮遊ゲート電極となる複数の導電板１３ｂを形成する工程と、導電板１３ｂ側面の中間部まで、分離溝９を素子間絶縁膜１５で埋め込む工程と、複数の導電板１３ｂの間隔を所定幅と同等以上の幅に維持しながら、導電板１３ｂの露出面にシリコン窒化膜１６ａを形成する工程と、制御ゲート電極１９ａとなる第２の導電体層を形成して分離溝９の上部を埋め込む工程と、を備え、シリコン窒化膜１６ａは、窒素元素を含む原料ガスを励起させて生成する窒素ラジカルによって、導電板１３ｂに含まれるシリコンを窒化して形成される。 （もっと読む）

【課題】電荷蓄積膜を用いる不揮発性記憶用ＭＯＳ型トランジスタと、これを選択するＭＯＳ型トランジスタが隣接するスプリットゲート構造を有する不揮発性メモリセルにおいて、電荷保持特性を向上し、ゲート電極を低抵抗化する。
【解決手段】電荷蓄積膜のコーナー部２０の薄膜化を抑制して電荷保持特性を向上するために、選択ゲート電極１５の側壁にテーパーを設ける。また、自己整合で形成するゲート電極を低抵抗化するシリサイドを安定に行うため、選択ゲート電極１５の側壁をリセスさせる。もしくは、自己整合ゲート電極上部１８と選択ゲート電極上部６５の間に段差を設ける。 （もっと読む）

【課題】リーク電流の増加が抑制されたキャパシタを形成可能な半導体装置の製造方法を提供する。
【解決手段】基板上に第１絶縁膜と第２絶縁膜とを順次形成する工程と、第２絶縁膜を貫いて第１絶縁膜内に達する孔部を形成する工程と、孔部の底部及び側面を覆うとともに断面視で凹字型の形状を有する電極を形成する工程と、電極上及び第２絶縁膜上に、電極の上面の一部から第２絶縁膜の上面の一部にかけて開口を有するマスクを形成する工程と、マスクを用いてドライエッチングを行い、開口から露出する第２絶縁膜を除去して第２絶縁膜に開口部を形成すると共に、開口から露出する電極の上部の一部を掘削して電極の上部に切り欠き部を形成する工程と、切り欠き部の端部の少なくとも一部を等方性エッチングにより削る工程とを備える半導体装置の製造方法を採用する。 （もっと読む）

【課題】高カップリング比を維持しつつ、浮遊ゲートの頂部のリーク電流を低減する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】トランジスタＴＲは、半導体層１０に設けられた、ソース領域１０ｓと、ドレイン領域１０ｄと、ソース領域１０ｓとドレイン領域１０ｄとの間のチャネル領域１０ｃと、チャネル領域１０ｃの上に設けられたゲート絶縁膜３０と、ゲート絶縁膜３０の上に設けられ、側部４０ｂと頂部４０ａとを有する電荷保持層（浮遊ゲート４０）と、側部４０ｂ及び頂部４０ａを覆う電極間絶縁膜５０と、電極間絶縁膜５０の上に設けられた制御ゲート６０と、を有する。制御ゲート６０は、側部４０ｂに対向する側部導電層６０ｂと、頂部４０ａに対向し、仕事関数が、電荷保持層よりも高く、側部導電層６０ｂよりも高い頂部導電層６０ａと、を有する。 （もっと読む）

不揮発性メモリ装置が複数の柱（１）を備え、複数の柱のそれぞれは、ステアリング素子（１１０）および記憶素子（１１８）を含む不揮発性メモリセルを備え、複数の柱のそれぞれのトップコーナーまたはボトムコーナーの少なくとも一方が丸くされる。不揮発性メモリ装置を製作する方法が、装置層のスタックを形成すること、およびこのスタックをパターン形成して複数の柱を形成することを含み、複数の柱のそれぞれは、ステアリング素子および記憶素子を含む不揮発性メモリセルを備え、複数の柱のそれぞれのトップコーナーまたはボトムコーナーの少なくとも一方が丸くされる。
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【課題】コントロールゲートとフローティングゲートとの間の電極間絶縁膜に発生するリーク電流を低減させ、メモリセルの微細化に伴うリーク耐性の劣化を抑制する半導体不揮発性記憶装置を提供する。
【解決手段】半導体基板１上に複数の不揮発性メモリセルを集積した不揮発性半導体記憶装置であって、メモリセルは、半導体基板１上に形成されたトンネル絶縁膜２ａと、トンネル絶縁膜２ａ上に形成されたフローティングゲート電極３ａと、フローティングゲート電極３ａの上面に形成された第１の電極間絶縁膜４ａと、フローティングゲート電極３ａの側面及び第１の電極間絶縁膜４ａを覆うように形成された第２の電極間絶縁膜５ａと、電極間絶縁膜５ａ上に形成されたコントロール電極６ａとを備えている。 （もっと読む）

【課題】第１導電型の半導体層とトンネルウィンドウが対向する第２導電型の不純物拡散領域との高い接合耐圧を得ることができる、半導体装置を提供する。
【解決手段】各メモリセルにおいて、半導体基板２の表層部には、Ｎ型の第１不純物拡散領域３が形成されている。また、半導体基板２の表層部には、第１不純物拡散領域３に対して所定方向の一方側に、第１不純物拡散領域３と間隔を空けて、Ｎ型の第２不純物拡散領域４が形成されている。半導体基板２上には、第１絶縁膜６が形成されている。第１絶縁膜６には、第１厚膜部８が形成されており、第２不純物拡散領域４の全周縁は、第１厚膜部８の直下に位置している。 （もっと読む）

【課題】浮遊ゲート電極膜と制御ゲート電極膜との間に設ける電極間絶縁膜の絶縁特性をより一層改善することができる半導体装置およびその製造方法を提供する。
【解決手段】素子分離絶縁膜４の上面、浮遊ゲート電極膜６の側面及び浮遊ゲート電極膜６の上面に、シリコン窒化膜と同等以上の誘電率を有する高誘電率膜を含む複数層構造で構成された電極間絶縁膜７を形成し、この電極間絶縁膜７上に制御ゲート電極膜９を形成した半導体装置であって、浮遊ゲート電極膜６の上面と電極間絶縁膜７との間にシリコン酸化膜８を形成し、浮遊ゲート電極膜６の側面に電極間絶縁膜７の高誘電率膜を直接接触させるように構成した。 （もっと読む）

【課題】コントロールゲート電極とメモリゲート電極間に発生する電界強度を緩和してリーク電流を低減できる、コントロールゲート電極とメモリゲート電極が近接するスプリットゲート型不揮発性メモリを提供する。
【解決手段】半導体基板１Ｓ上にゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸ上にコントロールゲート電極ＣＧが形成されている。そして、コントロールゲート電極ＣＧの右側の側壁には、積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。このとき、コントロールゲート電極ＣＧの上端部にバーズビークＢＶが形成されている。この結果、コントロールゲート電極ＣＧの上端部と、メモリゲート電極ＭＧの上端部が、バーズビークＢＶ分だけ離れるので電界強度の緩和を図ることができ、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ間を流れるリーク電流を低減できる。 （もっと読む）

【課題】抵抗変化層に接触する下部電極の部分の全域に均一に電界を集中させることで、特性ばらつきをなくすことを可能にする記憶素子とその製造方法および半導体記憶装置を提供する。
【解決手段】第１電極２１と、第１電極２１に対向した位置に形成された第２電極２３と、第１電極２１と前記第２電極２３との間に挟まれて形成された抵抗変化層２２とを有し、第１電極２１は、筒状体でかつ前記抵抗変化層２２側より抵抗変化層２２とは反対側の方が厚く形成されている。 （もっと読む）

【課題】メモリセルのしきい値電圧の分布幅の拡大を抑制することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリは、第１の絶縁膜、電荷保持層、第２の絶縁膜、および、制御ゲートを含み、電荷保持層に保持された電荷量に応じた情報を記憶するメモリセルが直列に複数接続されたＮＡＮＤストリングと、制御ゲートおよび半導体ウェルに印加する電圧を制御する制御回路とを備え、書き込み動作後、選択メモリセルにデータが書き込まれたか否かを検証するベリファイリード動作を行う前に、制御回路は、選択メモリセルの制御ゲートに、半導体ウェルの電位と同電位または書き込み電圧と同極性である第１の電圧を印加し、書き込み対象ではない非選択メモリセルの制御ゲートには、書き込み電圧と同極性であり第１の電圧よりも絶対値として大きい第２の電圧を印加するデトラップ動作を行う。 （もっと読む）

【課題】ブロック絶縁膜をゲート幅方向に連続するように構成しながら、シリコン基板の上面部のうちのワード線方向の端部とゲート電極との間の絶縁破壊の発生を抑制する。
【解決手段】素子分離領域２によって区画された活性領域３を有する半導体基板１と、活性領域３上に形成されたトンネル絶縁膜７と、トンネル絶縁膜７上に形成された電荷蓄積膜８と、電荷蓄積膜８上に形成されたブロック絶縁膜９と、ブロック絶縁膜９上に形成されたゲート電極１０、１１とを有してなるメモリセルトランジスタを備え、ブロック絶縁膜９をゲート幅方向に連続するように形成し、更に、電荷蓄積膜８のうちのゲート幅方向の端部８ａの膜厚を厚くするように構成した。 （もっと読む）

【課題】クラウン型キャパシタの電極保護膜を新たなフォトリソグラフィー工程を追加することなく形成でき、また、該電極保護膜により下部電極への応力集中を抑制し、下部電極にき裂や断裂が発生することを防止した電極保護膜の形成方法を提供する。
【解決手段】半導体基板上に複数の絶縁膜（１５，１６，１００，１０１）を有する多層膜を形成する工程と、前記多層膜に少なくとも一つのシリンダ孔３１を形成する工程と、前記シリンダ孔の内壁に凹部３２を形成する工程と、前記凹部の少なくとも一部に電極保護膜３０を形成する工程と、前記シリンダ孔の内壁に下部電極１８を形成する工程とを、この順で有するキャパシタの製造方法。 （もっと読む）