【課題】一方は高速動作が可能で駆動電圧の低い薄膜トランジスタ、他方は電圧に対して高耐圧で信頼性の高い薄膜トランジスタの両方を有する半導体装置を提供することを目的とする。従って、低消費電力かつ高信頼性を付与された半導体装置を提供することを目的とする。
【解決手段】絶縁表面を有する同一基板上に半導体層の膜厚の異なる複数種の薄膜トランジスタを有する。高速動作を求められる薄膜トランジスタの半導体層を、電圧に対して高い耐圧性を求められる薄膜トランジスタの半導体層より薄膜化し、半導体層の膜厚を薄くする。また、ゲート絶縁層においても、高速動作を求められる薄膜トランジスタは、電圧に対して高い耐圧性を求められる薄膜トランジスタより膜厚が薄くてもよい。 （もっと読む）

【課題】３次元チャネル構造トランジスタのゲート長とゲート幅を拡大した集積回路及びその製造方法を提供する。
【解決手段】ソース領域１６１、ドレイン領域１６２、上記ソース領域と上記ドレイン領域との間に配置されるチャネル領域１６３、ゲート電極１６５と、上記チャネル領域と上記ゲート電極との間に配置されるゲート誘電体１６４と、上記ゲート電極と上記ソース領域の少なくとも一部との間に配置される第１絶縁体構造物１４６と、上記ゲート電極と上記ドレイン領域の少なくとも一部との間に配置される第２絶縁体構造物１４７とを含み、上記ゲート電極の下端部は、上記ソース領域および上記ドレイン領域の少なくとも１つの領域の下端部よりも下に形成され、上記第１絶縁体構造物および上記第２絶縁体構造物の少なくとも１つは、上記ゲート誘電体よりも大きな層厚を有し、上記第１絶縁体構造物および上記第２絶縁体構造物は、互いに非対称である。 （もっと読む）

【課題】動作が安定であって信頼性が良好である抵抗変化メモリ素子を備えた半導体装置を提供する。
【解決手段】電圧の印加によって抵抗値が変化する抵抗変化層４１が下部電極４２と上部電極４３に挟まれてなる構造を有する抵抗変化メモリ素子４０を備えた半導体装置であって、前記２つの電極のうちの少なくともいずれか一方の電極の前記抵抗変化層に面する側に凸部４３Ａが形成され、抵抗変化層４１には凸部４３Ａに対応する凹部４１Ａが形成され、凹部４１Ａに相当する部分では抵抗変化層４１（遷移金属酸化物、例えばニッケル酸化膜）の厚さが薄くなって、凹部４１Ａの周囲に対して大幅に抵抗値が小さくなるため、抵抗変化層４１のうち、メモリの動作に実質的に寄与する面積は凸部４３Ａに対応した面積となる。 （もっと読む）

【課題】カップリング比の低下を抑制できる不揮発性メモリセルを備えた半導体装置を提供すること。
【解決手段】 半導体装置は、基板１と、基板１上に設けられ、複数の不揮発性のメモリセルとを備え、前記メモリセルは、トンネル絶縁膜２、浮遊ゲート電極３、制御ゲート電極５、電極間絶縁膜４、電極側壁絶縁膜８とを備え、電極間絶縁膜４は、浮遊ゲート電極３と制御ゲート電極５との対向領域のうち両端領域を除いた中央領域に設けられ、第１の誘電率を有する第１の絶縁膜４₁ と、浮遊ゲート電極３と制御ゲート電極５との対向領域のうち前記両端領域に設けられ、かつ、前記両端領域の外に突出している第２の誘電率を有する第２の絶縁膜４₂ とを含み、第１の誘電率は第２の誘電率よりも高く、第２の誘電率はシリコン窒化膜の誘電率よりも高い。 （もっと読む）

【課題】本発明は、ホットキャリア耐性を向上させた半導体装置を提供することを目的とする。
【解決手段】本発明は、半導体基板に形成されたソース領域とドレイン領域をそれぞれ選択エピタキシャル成長技術を用い成長させて形成したソース部とドレイン部とそれらの間に設けられたチャネル領域を備えたＭＯＳトランジスタを備え、前記選択エピタキシャル成長によって形成されたソース部とドレイン部の前記チャネル領域からの高さが異なることを特徴とする。 （もっと読む）

【課題】信頼性の高い半導体装置を歩留まり良く製造する技術を提供する。
【解決手段】基板上に設けられ、一対の不純物領域の間に設けられたチャネル形成領域を含む島状の半導体層と、半導体層の側面に接して設けられた第１絶縁層と、チャネル形成領域上に設けられ、半導体層を横断するように設けられたゲート電極と、チャネル形成領域及びゲート電極の間に設けられた第２絶縁層と、半導体層及び前記ゲート電極上に形成された第３絶縁層と、第３絶縁層を介して、不純物領域と電気的に接続される導電層と、を有する。不純物領域はチャネル形成領域と比較して膜厚が大きい領域を有し、且つ該膜厚が大きい領域で導電層が接続されている。第２絶縁層は、少なくともゲート電極が重畳する領域の半導体層の側面に設けられた第１絶縁層を覆う。 （もっと読む）

【課題】浮遊電極間での干渉効果を抑え、電極間絶縁膜に流れるリーク電流を低減し、さらに素子の劣化を防ぐことが可能な不揮発性半導体記憶装置を提供すること。
【解決手段】不揮発性半導体記憶装置は、基板の主表面に形成された第1絶縁層2とその上に形成された第1導電層3と、第1絶縁層のゲート幅方向の両側面及び、第1導電層のゲート幅方向の両側面の少なくとも一部を埋め込んで上面が第1導電層の上面と底面の間の高さに位置するように形成された素子分離用の絶縁層7と、第1導電層及び素子分離用の絶縁層の上に形成されたシリコン酸化膜81とシリコン酸窒化膜82とシリコン酸化膜83とからなる3層絶縁膜を含んだ第2絶縁層8と、その上に形成された第2導電層9とを備え、シリコン酸窒化膜に含まれる水素原子及び塩素原子の濃度がそれぞれ1.0×10^１９atoms/cm^３以下で且つ中間絶縁膜に含まれる酸素原子の割合が総原子数の10％以上である。 （もっと読む）

【課題】セル部の素子特性を劣化させずに、周辺回路部の電解集中を緩和することが可能なフラッシュメモリを提供すること。
【解決手段】フラッシュメモリは、半導体基板101の主表面上に形成された第１のゲート絶縁膜102と、前記第１のゲート絶縁膜102の上に形成された浮遊ゲート電極層103とを有するメモリセル部と、前記半導体基板101の主表面上に形成された第２のゲート絶縁膜102と、前記第２のゲート絶縁膜102上に形成されたゲート電極層103とを有する周辺回路部とを具備し、前記第１のゲート絶縁膜102の上面及び底面に接して形成されたバーズビークの侵入深さよりも、前記第２のゲート絶縁膜102の上面及び底面に接して形成されたバーズビークの侵入深さが深い。 （もっと読む）

【課題】ゲート絶縁層の膜厚が薄くなった部分、すなわち段差部による半導体素子特性への影響を低減し、半導体素子の信頼性を向上させることを目的とする。
【解決手段】絶縁表面上に半導体層を形成し、半導体層の端部をウェット酸化して第１の絶縁層を形成し、半導体層上および第１の絶縁層上に第２の絶縁層を形成し、第２の絶縁層を介して、半導体層上および第１の絶縁層上にゲート電極を形成する。 （もっと読む）

【課題】熱電子の速度オーバーシュートを抑制することにより、書き込み効率を向上させることのできるＮＯＲ型不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】第1導電型の半導体基板１と、半導体基板表面に対峙して形成された第２導電型の不純物拡散領域である一対のソース拡散領域２及びドレイン拡散領域３と、ソース拡散領域２とドレイン拡散領域３に挟まれた半導体基板表面のチャネル領域上に順次形成された、ゲート絶縁膜４、電荷蓄積層５、層間絶縁膜６、制御ゲート７を備える積層構造とを具備し、ソース拡散領域２に溝状の段差部が形成されている。 （もっと読む）

【課題】バルブ型リセスパターンを形成するための側壁保護膜として熱酸化膜を形成するとき処理時間が増加し、厚さ調整が難しいことと、バルブ型リセスパターンにおいて第１リセス領域と第２リセス領域とのＣＤの差が大きい場合、シームが生じ、熱処理によってシームが移動して素子のリフレッシュ特性を低下させることとを防止可能な半導体素子の製造方法を提供する。
【解決手段】半導体基板５１Ｂをエッチングして第１リセス領域５５を形成するステップと、第１リセス領域５５を備える半導体基板５１Ｂの全面にプラズマ酸化膜を形成するステップと、プラズマ酸化膜をエッチングして第１リセス領域５５の側壁に側壁保護膜５６Ａを形成するステップと、第１リセス領域５５の底部を等方性エッチングして、第１リセス領域５５よりも広い幅で、かつ、ラウンド形状の第２リセス領域５７を形成するステップとを含む。 （もっと読む）

【課題】メモリセルトランジスタのチャネル端に寄生素子が発生するのを抑制できる。
【解決手段】本発明の例の不揮発性半導体メモリは、半導体基板１と、半導体基板１内に形成されるＳＴＩ構造の素子分離絶縁層と、素子分離絶縁層間のチャネル領域と、チャネル領域上のゲート絶縁膜２と、ゲート絶縁膜２上の浮遊ゲート電極３と、浮遊ゲート電極３上の中間絶縁膜５と、中間絶縁膜５上の制御ゲート電極６とを具備し、素子分離絶縁層は、半導体基板の凹部の底面及び側面に形成される熱酸化膜７と、熱酸化膜７上に形成され、凹部を満たすＳＴＩ絶縁膜８とから構成され、浮遊ゲート電極３のチャネル幅方向の寸法Ｗ１は、チャネル幅の寸法Ｗ２よりも広いことを備える。 （もっと読む）

【課題】電気的特性や信頼性等に優れたスタック型ＤＲＡＭのキャパシタを提供する。
【解決手段】ＭＩＳトランジスタのソース又はドレインの一方にプラグを介して接続された下部電極と、下部電極上に形成されたキャパシタ絶縁膜と、キャパシタ絶縁膜上に形成された上部電極とからなる電荷保持用のキャパシタを有する半導体装置であって、下部電極とプラグとの間に、チタンナイトライド（ＴｉＮ）膜、チタンアルミナイトライド（ＴｉＡｌＮ）膜、チタンシリコンナイトライド（ＴｉＳｉＮ）膜、タンタルシリコンナイトライド（ＴａＳｉＮ）膜、ルテニウム（Ｒｕ）膜、イリジウム（Ｉｒ）膜、ルテニウム膜とルテニウム酸化膜との積層膜、イリジウム膜とイリジウム酸化膜との積層膜、及びこれらの膜の任意の組み合わせからなる積層膜のなかから選択されたいずれかの導電膜が、プラグに対して自己整合的に形成されている。 （もっと読む）

【課題】フローティングゲートの端部付近でのバーズビークが抑制できると共に、製造コストを安くすることができる不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供する。
【解決手段】シリコン基板１に分離部２を形成する分離工程と、シリコン基板１の主表面にゲート絶縁膜３を形成する絶縁膜形成工程と、ゲート絶縁膜３の表面にフローティングゲート４をなすポリシリコンを形成するポリシリコン形成工程と、そのポリシリコンの表面に第１酸化膜５を形成する第１酸化膜形成工程と、第１酸化膜の表面に窒化膜６を形成する窒化膜形成工程と、不揮発性メモリ部における窒化膜６の表面にレジスト３０を形成し、ポリシリコン、第１酸化膜５、窒化膜６、ゲート絶縁膜３をエッチングするエッチング工程と、レジストを除去し、全面にゲート間絶縁膜及び、ＣＭＯＳのゲート酸化膜をなす第２酸化膜７を形成する第２酸化膜形成工程とを備える。 （もっと読む）

【課題】書き込み電圧ストレスによるダミーセルのＩＰＤ膜及びゲート絶縁膜の絶縁破壊を低減できる。
【解決手段】本発明は、積層構造のゲート電極を有するメモリセルトランジスタＭＴ１〜ｎが形成される第１の領域（メモリセルアレイ部）と、メモリセルトランジスタＭＴ１〜ｎのゲート電極と同一構造のゲート電極を有するダミーセルＤＣ１〜ｎが形成され、第１の領域と隣接する第２の領域（メモリセルアレイ隣接領域）とを具備し、メモリセルトランジスタＭＴ１〜ｎはソース／ドレイン領域となる拡散層６を有し、ダミーセルＤＣ１〜ｎはソース／ドレイン領域となる拡散層を有しないことを備える。 （もっと読む）

【課題】 電気的特性や信頼性等に優れたスタック型ＤＲＡＭのキャパシタを得る。
【解決手段】 ＭＩＳトランジスタのソース又はドレインの一方にプラグを介して接続された下部電極と、前記下部電極上に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された上部電極とからなる電荷保持用のキャパシタを有する半導体装置であって、前記下部電極は、前記プラグが埋め込まれた穴内に埋め込まれ、前記プラグに対して自己整合的に形成された第１の構成部と、前記第１の構成部上及び第１の構成部の外側の領域上に形成され、断面の面積が前記第１の構成部の断面の面積よりも広い第２の構成部とからなり、前記第１の構成部及び第２の構成部は連続膜によって一体に形成されている。 （もっと読む）

【課題】 高信頼性・高集積性の半導体記憶装置を実現すること。
【解決手段】 本発明によれば、直列に接続された電気的に書き換え可能な複数のメモリセルからなるメモリストリングスを複数有するメモリセル領域と、ゲート配線よりも上層に形成された複数の第１の配線層と、前記第１の配線層の上層に形成された複数の第２の配線層と、前記メモリセル領域のワード線方向の一端側に配置されたブロックデコーダと、前記メモリセル領域を中心として前記ブロックデコーダが配置された前記一端側とは反対側に形成された複数の拡散層領域と、前記複数のメモリセルに接続された複数のワード線と、を有する半導体記憶装置において、前記複数のワード線のうち前記ゲート配線、前記第１の配線層及び前記第２の配線層の三層配線からなる複数のワード線を介して前記ブロックデコーダと前記拡散層領域とが接続される。 （もっと読む）

【課題】第１および第２の電極と当該各電極に狭持された抵抗変化層とを含み、当該各電極間の電気抵抗値が異なる２以上の状態が存在し、抵抗変化層に当該各電極を介して駆動電圧または電流を印加することにより、上記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、駆動電圧または電流の印加時に抵抗変化層への部分的な電流の集中を緩和でき、抵抗変化層の劣化を抑制できる素子を提供する。
【解決手段】抵抗変化層における第１の電極との接合面の形状が長方形であり、該接合面に垂直な方向から見たときに、第１の電極における上記接合面と重複しない部分に該電極に駆動電圧または電流を印加する印加面があり、かつ、上記接合面は、駆動電圧または電流の印加時に印加面から接合面へと第１の電極を流れる電流の方向に実質的に垂直な方向に長辺を有する素子とする。 （もっと読む）

【課題】高電圧が印加される不揮発性メモリセルのゲート絶縁膜の信頼性を確保しつつ、低電圧で駆動するトランジスタの電流駆動能力の低下を回避し、更に半導体装置の高集積化を達成できる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０のメモリセル形成部にパッド酸化膜２２ａを厚く形成し、周辺回路形成部にパッド酸化膜２２ｂを薄く形成する。その後、パッド酸化膜２２ａ，２２ｂの上に窒化シリコン膜２３をする。そして、パッド酸化膜２２ａ，２２ｂをパターニングし、更に半導体基板１０をエッチングして溝２４ａ，２４ｂを形成する。その後、熱処理を施し、溝２４ａ，２４ｂの壁面を酸化させて、溝２４ａの上部の曲率を溝２４ｂの曲率よりも大きくする。次いで、溝２４ａ，２４ｂ内に絶縁物を埋め込んで素子分離膜とし、メモリセル及びＭＯＳトランジスタを形成する。 （もっと読む）

フォトリソグラフィーの解像限界以下のケイ素フィーチャを成形するための新たなエッチング技術が提供される。Fin-FETデバイスは、少なくともチャネル領域において、酸化物（102）を埋め込み、ケイ素の突起（124）を等方性エッチングに晒すことによって画定される。一実施例では、突起（124）は、ダウンストリームマイクロ波プラズマエッチングを用いて、優れた選択性を持つ乾式等方性エッチングによって輪郭形成される。
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