【課題】ワードライン同士のショート発生しにくいメモリセルを備えた半導体装置を安定して実現できるようにする。
【解決手段】半導体装置は、基板１１に列方向に延びるように互いに間隔をおいて形成された複数のビット線１６と、行方向に延びるように互いに間隔をおいて形成されたワード線１５と、基板１１におけるビット線１６同士の間の領域の上に形成されたトラップ膜１２と、ビット線１６の上にそれぞれ形成されたビット線絶縁膜１７と、基板１１の上に形成されたワード線形成絶縁膜１４とを備えている。ワード線１５は、ワード線形成絶縁膜１４に形成された開口部を埋めるように形成されている。 （もっと読む）

【課題】素子分離領域の深さを抑制しながら耐圧の低下を抑制できるＮＡＮＤ型フラッシュメモリ等の半導体装置を提供する。
【解決手段】ゲート電極ＰＧが、隣り合う素子分離膜間のアクティブエリアＡＡ上にゲート絶縁膜１１を介してゲート長方向に離間して並設されている。ゲート電極ＰＧを構成する多結晶シリコン層１４は、アクティブエリアＡＡの片脇に位置する素子分離膜の上面上に張り出す一端部１４ａと、アクティブエリアＡＡの逆脇に位置する素子分離膜の上面上に張り出す他端部１４ｂとを備えており、一端部１４ａの長さＬ１と一端部１４ｂの長さＬ２が互いに異なっている。 （もっと読む）

【課題】データの書き込み時および消去時における絶縁耐圧を向上させることが可能な不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【解決手段】トンネル絶縁膜、第１の導電膜、ストッパ膜を堆積し、ストッパ膜、第１の導電膜、トンネル絶縁膜、半導体基板の所定深さまで素子分離溝を形成し、第１の絶縁膜を堆積し平坦化し、第１の導電膜をスリット状に加工し、第１の導電膜の側壁より半導体基板を選択的に異方性酸化を行い、電極間絶縁膜を形成し、第２の導電膜を形成し、第２の導電膜を所定量除去し電極間絶縁膜の表面を一部露出させ、第２の導電膜上に第３の導電膜を形成する。 （もっと読む）

【課題】ビット線及びワード線の抵抗の低い半導体装置、及びその製造方法を提供する。
【解決手段】第１のシリサイド層及び第１のポリシリコン層６を含むビット線ＢＬと、ビット線ＢＬ上に形成された基部１４ａ及び基部１４ａに立設された柱状のボディ部１４ｃを有する第２のシリコン層１４と、基部１４ａに形成されたソースドレイン領域ＳＤ_１と、ビット線ＢＬの一部を貫通して基板１と第２のシリコン層１４を連結する第１のシリコン層１３と、ボディ部１４ｃを覆うゲート絶縁膜１７を介してボディ部１４ｃを覆うゲート電極１８と、ボディ部１４ｃ上に形成されてゲート電極１８に接続される第２のシリサイド層及び第２のポリシリコン層２３を含むワード線ＷＬと、ワード線ＷＬを貫通してボディ部１４ｃの上方に接続されるソースドレイン領域ＳＤ_２を有する第３のシリコン層３４とを具備してなる。 （もっと読む）

【課題】溝部に埋め込まれている絶縁膜とフローティングゲートによる段差部の発生を抑制することにより信頼性の低下を抑制できる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置は、シリコン基板１上に形成されたＬＯＣＯＳ酸化膜２と、ＬＯＣＯＳ酸化膜の相互間に位置するシリコン基板上に形成されたトンネル酸化膜３と、トンネル酸化膜及びＬＯＣＯＳ酸化膜上に形成されたフローティングゲート４と、ＬＯＣＯＳ酸化膜上に形成され、フローティングゲートの相互間に位置する溝部８と、溝部内に埋め込まれ、溝部上に形成された層間絶縁膜５と、層間絶縁膜及びフローティングゲートの上に形成された誘電体膜６と、誘電体膜上に形成されたコントロールゲート７と、を具備し、層間絶縁膜５の表面はフローティングゲート４の上面より高く形成され、層間絶縁膜の表面にテーパー形状が形成されていることを特徴とする。 （もっと読む）

【課題】従来に比べて小さいチップ面積で、信頼性の高いメモリセルを実現することができる半導体記憶装置の製造方法および半導体記憶装置を提供する。
【解決手段】ロジック領域２００の半導体基板１表面に基板コンタクト用不純物層３が形成される。ＤＲＡＭ領域１００の層間絶縁膜９にメモリセルキャパシタの下部電極１１ａが形成される。ロジック領域２００の層間絶縁膜９には不純物層３に接続する第１の導電体パターン１１ｂが形成される。下部電極１１ａおよび第１の導電体パターン１１ｂ上に絶縁膜１２が形成され、絶縁膜１２を加工することにより下部電極１１ａ上に容量絶縁膜１２ａが形成される。そして、当該容量絶縁膜１２ａが形成された半導体基板１上に導電膜１４が形成され、導電膜１４を加工することにより、メモリセルキャパタの上部電極１４ａおよび第１の導電体パターン１１ｂ上に配置された第２の導電体パターン１４ｂが形成される。 （もっと読む）

【課題】半導体基板上に積層された電極のうち、シリコン基板に形成される第１の電極まわりの配線が簡略化された容量素子を提供することである。
【解決手段】本容量素子では、Ｐ型のシリコン基板１１に第１の電極２６ａが形成され、その上部に第２の電極３０ａおよび第３の電極３５ａがそれぞれ第１の絶縁膜２９および第２の絶縁膜３０を介して順次積層されている。第１の電極２６ａに高い電圧が印加されてもブレークダウンしないように、第１の電極２６ａは、不純物濃度の高いＮ拡散層２６からなり、その周囲にＮ拡散層よりも不純物濃度が低いＮウエル２５が形成されている。このため、Ｎウエル２５に金属配線４５を接続しなくても、Ｎウエル２５はＮ拡散層２６と常に同電位となる。 （もっと読む）

【課題】書込み速度の向上と、かつ読出しディスターブの抑制を両立させることが可能な半導体記憶装置を提供する。
【解決手段】半導体層上に電荷蓄積膜とゲート電極１０５を形成し、ゲート電極１０５の下部に形成されたチャネル領域の両側の半導体層に２つの第１導電型の拡散領域Ａ及びＢを形成する。チャネル領域は、一方の拡散領域Ａが接する側のチャネル幅Ｗａよりも他方の拡散領域Ｂが接する側のチャネル幅Ｗｂの方が大きく形成される。記憶動作時には一方の拡散領域Ａへ他方の拡散領域Ｂよりも高い電圧を印加し、読出し時には他方の拡散領域Ｂへ一方の拡散領域Ａよりも高い電圧を印加する。 （もっと読む）

【課題】短チャネル効果を抑制し、かつオン／オフ判別電流間の電圧差を低減できる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１０１上に第１の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜１０３と、前記トンネル絶縁膜上に形成された第１の部分１０４ａ、及び前記第１の部分上に形成され前記第１の方向の長さが前記第１の部分より短い第２の部分１０４ｂをそれぞれ有する複数の浮遊ゲート電極１０４と、前記浮遊ゲート電極を覆うように形成されたゲート間絶縁膜１０６と、前記複数の浮遊ゲート電極の各々について前記第２の部分の前記第１の方向側壁部に前記ゲート間絶縁膜を介してそれぞれ形成された第１の制御ゲート電極１０７及び第２の制御ゲート電極１０７と、を備える。 （もっと読む）

【課題】デバイス間バラツキや誤動作が起こりにくく信頼性の高い、かつ消費電力が抑えられた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、絶縁体上に形成された第１導電型の半導体層１００と、半導体層１００上に形成された電荷蓄積機能を有する電荷蓄積膜１０３及び電荷蓄積膜１０３上に形成されたゲート電極１０５ａと、ゲート電極１０５ａの下方の半導体層１００に形成されたチャネル領域１０８と、チャネル領域１０８の両側に、半導体層１００内に形成された第２導電型の拡散領域１０６，１０７と、半導体層１００を延長して形成した第１導電型のボディコンタクト領域１０９と、延長した半導体層１００上にゲート電極１０５ａを延長し、ボディコンタクト領域１０９と、チャネル領域１０８の両側の拡散領域１０６，１０７を分離するゲート電極引き出し部１０５ｂとを備える。 （もっと読む）

【課題】逆ナローチャネル効果を抑制でき、トランジスタ特性の劣化を防止できる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板中に埋め込まれた素子分離絶縁膜12と、前記半導体基板上に設けられたゲート絶縁膜13と、前記ゲート絶縁膜上に設けられゲート電極14と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられたソース領域Sまたはドレイン領域Dと、前記ソース領域またはドレイン領域の両端部上をチャネル長方向に沿って覆うように設けられた第１，第２ゲート電極延設部15-1,15-2とを具備し、前記ソース領域またはドレイン領域両端部は、チャネル幅方向に沿って前記素子分離絶縁膜から所定の距離d1,d2をもってオフセットする。 （もっと読む）

【課題】絶縁膜の改質により電荷捕獲・放出特性を改善し、電界緩和、電荷書込み／消去／保持、電荷の過消去、それぞれに対応することのできる半導体記憶装置及びその製造方法を提供すること。
【解決手段】ソース・ドレイン拡散層と、前記ソース・ドレイン拡散層の間のチャネル領域上に順次形成された第１のゲート絶縁層、第１の電荷蓄積層、第２のゲート絶縁層、及び制御電極とを具備する、電気的に情報を書込み・消去・読み出し・保持することが可能なＭＯＮＯＳ型不揮発性半導体記憶装置において、前記第１の電荷蓄積層は、主要元素としてＡｌ及びＯを含む絶縁膜を有し、該絶縁膜は、格子間Ｏ原子とＡｌ原子を置換した４価カチオン原子との複合体からなる欠陥対、又は酸素欠損とＯ原子を置換したＮ原子との複合体からなる欠陥対を有することにより、Ａｌ_２Ｏ_３の価電子帯端から２ｅＶないし６ｅＶの範囲内に電子非占有準位を有することを特徴とするＭＯＮＯＳ型不揮発性半導体記憶装置。 （もっと読む）

【課題】高速な書込み及び消去動作を比較的低電圧で行い、かつ書換え劣化を抑えることで、メモリウインドウが大きく信頼性の高いメモリ素子を、低コストで提供する。
【解決手段】メモリ素子は、絶縁基板上に設けられた半導体層と、Ｐ型の導電型を有する第１の拡散層領域及び第２の拡散層領域と、第１の拡散層領域と第２の拡散層領域との間のチャネル領域を覆い、チャネル領域より電荷を注入され得る電荷蓄積膜と、電荷蓄積膜をはさんでチャネル領域とは反対側に位置するゲート電極とを有する。 （もっと読む）

【課題】電荷蓄積層を具備しかつ高い電流効率を有する半導体不揮発性メモリセルと、その半導体不揮発性メモリセルと周辺素子との集積化を容易にした、歩留り及び信頼性の高い半導体不揮発性メモリを提供する。
【解決手段】ストライプ状に設けたリッジ形状の活性化領域12を有するSi又はSOI基板10と、活性化領域の両側を埋め込んで活性化領域の上端側をリッジ部12aとして突出させて設けた素子分離領域14と、リッジ部の長手方向に対して直交しその上面12aaを跨ぎその両側面12ab及び素子分離領域の上面14aの少なくとも一部を覆うゲート絶縁膜16を介して形成したゲート電極18と、リッジ部の表層領域であってかつゲート電極と対向する位置に形成したチャネル形成領域と、チャネル形成領域のリッジ部の長手方向の両側に形成したエクステンション領域と、エクステンション領域上及びゲート電極のリッジ部の長手方向に対向する側面に順次形成した電荷蓄積層26及びサイドウォール28とを備えている。 （もっと読む）

【課題】チャネル部の基板面を湾曲させたセルを有する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板面から突出する凸部１８が形成され、この凸部１８の上端部は湾曲し、凸部１８の根元は第１の幅Ｗ１を有する半導体基板１１と、凸部１８の根元の基板面上に形成され、凸部１８の上面Ｄよりも低い上面Ｃを有し、第２の幅Ｗ２を有する第１の素子分離絶縁膜ＳＴＩ１と、凸部１８内に形成され、第１及び第２の幅よりも狭い第３の幅Ｗ３を有する第２の素子分離絶縁膜ＳＴＩ２と、電荷蓄積層２６を含むゲート絶縁膜４０と、ゲート絶縁膜上に形成されたゲート電極２８とを具備し、第１の素子分離絶縁膜ＳＴＩ１の上面の上方においてゲート電極２８とゲート絶縁膜４０とが接する第１の部分Ａの高さは、第２の素子分離絶縁膜ＳＴＩ２の上面の上方においてゲート電極２８とゲート絶縁膜とが接する第２の部分Ｂの高さより低い。 （もっと読む）

【課題】キャパシタの形成に際して、水分や有機物といったキャパシタのリーク電流を増大させる物質が容量絶縁膜に含まれることを抑制する。
【解決手段】半導体装置の製造方法は、シリコン基板の上部にキャパシタ収容絶縁膜１４を形成するステップと、キャパシタ収容絶縁膜１４の表面に下部電極１６、金属酸化物からなる容量絶縁膜１７、及び、アモルファス状態の上部電極１８を順次に成膜するステップと、酸化性ガス雰囲気中で上部電極１８及び容量絶縁膜１７をアニール処理するステップと、を有する。 （もっと読む）

【課題】 フローティングゲート電極の膜厚を厚くすることなく高いカップリング比の実現が可能で、且つ、データ保持特性に優れ、高集積化に適した半導体装置の製造方法を提供する。
【解決手段】 半導体基板１上の一部領域に第１絶縁膜６を形成し、第１絶縁膜６の形成領域と非形成領域の間で上面の高さ位置を異ならせた後、ゲート酸化膜７と第１ゲート電極膜８を、第１絶縁膜６の成膜表面の高さ位置より低くなるように前記非形成領域に形成する。そして第２絶縁膜９を堆積後、第１ゲート電極膜８の一部上面が露出するように第２絶縁膜９に対してエッチバックを施す。その後露出された第１ゲート電極膜８に対してエッチバックを施し、第１ゲート電極膜の一部領域に凹部領域１５を形成する。その後、第２絶縁膜９及び第１絶縁膜６をエッチングし、凹部領域１５を完全には充填しない範囲内の膜厚で全面に第３絶縁膜１０を堆積し、第２ゲート電極膜１１を堆積する。 （もっと読む）

【課題】第１及び第２のゲート絶縁膜と第１及び第２のゲート電極とを具備する半導体装置に関し、第１のゲート電極と第２のゲート電極との間のリーク電流を抑制する。
【解決手段】第１及び第２のゲート絶縁膜と第１及び第２のゲート電極とを具備する半導体装置であって、前記第２のゲート絶縁膜の膜厚は、前記第１のゲート電極のワード線方向の第１エッジ部上における膜厚と、前記第１のゲート電極のワード線方向の第２エッジ部上における膜厚とがそれぞれ、前記第１のゲート電極の上面上における膜厚、前記第１のゲート電極のワード線方向の第１側面上における膜厚、前記第１のゲート電極のワード線方向の第２側面上における膜厚、前記第１のゲート電極のビット線方向の第１エッジ部上における膜厚、及び前記第１のゲート電極のビット線方向の第２エッジ部上における膜厚よりも厚い半導体装置。 （もっと読む）

【課題】６Ｆ^２レイアウトの半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、基板１１０と、基板１１０内に第１方向に延長され形成された単位アクティブ領域１１４と、基板１１０上に第１方向と鋭角を成す第２方向に延長され単位アクティブ領域１１４を横切るように形成された第１および第２ゲートライン１３０と、第１および第２ゲートライン１３０の間の基板１１０内に形成された第１ジャンクション領域１１６と、第１および第２ゲートライン１３０の反対側に形成された第２ジャンクション領域１１７を含む第１および第２アクセストランジスタＴＲ１，ＴＲ２と、基板１１０上に第１方向と鋭角を成す第３方向に延長され形成されたビットライン１７０と、第１ジャンクション領域１１６とビットライン１７０とを直接連結するビットラインコンタクト１６０と、ストレージ電極と連結されたストレージロードコンタクト１８０とを含む。 （もっと読む）

【課題】周辺回路部における電荷蓄積膜への電荷の注入量を減らすことで、周辺回路のホットキャリアによる劣化を防止する。
【解決手段】半導体基板２０に設定された第１領域２３及び第２領域２６に、それぞれ第１電界効果トランジスタ３０及び第２電界効果トランジスタ６０が形成されて構成される。第１電界効果トランジスタは、第１ゲート電極３４に隣接して設けられていて、順次に積層して形成された第１下部絶縁膜５２及び第１電荷蓄積膜５４を有する第１側壁部５０を備えている。第２電界効果トランジスタは、第２ゲート電極６４に隣接して設けられていて、順次に積層して形成された第２下部絶縁膜８２及び第２電荷蓄積膜８４を有する第２側壁部８０を備えている。第２下部絶縁膜は、ノンドープトシリケートガラスを含んでいる。さらに、第２側壁部の幅が第１側壁部の幅よりも大きく、第２下部絶縁膜の厚みが第１下部絶縁膜の厚みよりも大きい。 （もっと読む）