【課題】立体的なキャパシタ構造を有するとともに、ゲート電極の角部付近において電界集中やリーク電流が生じ難く、かつ、微細化が図られた半導体装置を提供する。
【解決手段】半導体装置１９を、ゲート絶縁膜２、第１のゲート電極３、電極間絶縁膜８、および第２のゲート電極９などから構成する。ゲート絶縁膜２は半導体基板１の表面上に設けられている。第１のゲート電極３はゲート絶縁膜２上に設けられている。電極間絶縁膜８は第１のゲート電極３の表面を覆って設けられている。また、電極間絶縁膜８は、第１のゲート電極３が有する角部３ｃ，３ｄのうちゲート絶縁膜２と接触していない角部３ｃ以外を覆っている部分の少なくとも一部の膜厚が、角部３ｃを覆っている部分の少なくとも一部の膜厚よりも薄く形成されている。第２のゲート電極９は電極間絶縁膜８の表面を覆って設けられている。 （もっと読む）

【課題】シリコン酸化膜に印加される電圧を緩和することによって、長期間にわたって確実な動作を保証することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、アンチヒューズ素子と読み出し手段とを備え、アンチヒューズ素子は、シリコン基板（ウェル）２上に順次形成した、シリコン酸化膜３１及びそれ自体の中で空乏化が起こらない程度の高い不純物濃度を持つｐ型ポリシリコン層３２からなり、データ読み出しは、シリコン基板（ウェル）２に第１の電圧を印加し、ｐ型ポリシリコン層３２には前記第１の電圧よりも高い第２の電圧を印加して、読み出し手段によりポリシリコン層３２にかかる電圧変動を検出する一方、シリコン酸化膜３１が絶縁破壊状態であるデータ書き込みは、シリコン基板（ウェル）２は基準電圧０Ｖに印加し、ポリシリコン層３２には前記第１の電圧よりも高い正の電圧を第２の電圧として印加して行うものである。 （もっと読む）

【課題】誘電率が可及的に高くかつ製造コストが安価である半導体装置およびその製造方法を提供することを可能にする。
【解決手段】半導体基板上に、（Ｈｆ_ｚＺｒ_１−ｚ）_ｘＳｉ_１−ｘＯ_２−ｙ（０．８１≦ｘ≦０．９９、０．０４≦ｙ≦０．２５、０≦ｚ≦１）を含むアモルファス膜を形成するステップと、酸素を含む雰囲気下において前記アモルファス膜に７５０℃以上のアニール処理を施し、正方晶である（Ｈｆ_ｚＺｒ_１−ｚ）_ｘＳｉ_１−ｘＯ_２を含む絶縁膜にするステップと、を備えている。 （もっと読む）

【課題】電極間絶縁膜、特に上下界面にシリコン窒化膜を有する電極間絶縁膜に流れるリーク電流を低減した不揮発性半導体記憶装置を提供すること。
【解決手段】不揮発性半導体記憶装置は、半導体基板の主表面に形成された第１の絶縁層2と、前記第１絶縁層2の上に形成された浮遊ゲート電極層3と、前記浮遊ゲート電極層3の上にシリコンと窒素を主成分とする下層絶縁膜81、中間絶縁膜82、及びシリコンと窒素を主成分とする上層絶縁膜83が順に形成された第２の絶縁層8と、前記第２の絶縁層8の上に形成された制御ゲート電極層9と、前記各層からなる積層構造のゲート幅方向の両側面を埋め込んで形成された埋め込み絶縁層12と、前記浮遊ゲート電極層3と前記下層絶縁膜81との界面の前記埋め込み絶縁層12の近傍に形成されたシリコン酸化膜11とを具備する。 （もっと読む）

【課題】従来の薄膜キャパシタでは、開口部のアスペクト比が大きくなると、底部コーナで誘電体膜が薄くなりカバレッジ不良による絶縁耐圧低下の原因となった。
【解決手段】本発明の薄膜キャパシタ１００は、誘電体膜（シリコン窒化膜）１５がキャパシタ下部電極（アルミニウム）１２上の第１の絶縁膜（シリコン酸化膜）１３に設けられた開口部１４内面に沿って形成され、開口部１４の底部コーナ１４ａは、底部コーナ１４ａだけを部分的に覆う第２の絶縁膜（無機ＳＯＧ膜）１０１で被覆されている。 （もっと読む）

【課題】 素子特性の劣化を可及的に防止する。
【解決手段】 本願発明は、一導電型半導体基板に形成されたトレンチの表面を水素熱処
理することを特徴とする。また、本願発明は、一導電型半導体基板の不純物濃度を通常よ
りも低くしておくことを特徴とする。また、本願発明は、トレンチから一導電型半導体基
板にむけて反対導電型不純物を拡散させることを特徴とする。また、本願発明は、水素熱
処理により、トレンチ付近から一導電型不純物を外方拡散させることを特徴とする。また
、本願発明は、ｐ型シリコン基板１０１上に絶縁膜１０３、１０５を形成した後、この絶
縁膜およびシリコン基板をエッチングすることによりトレンチ１０９を形成する工程と、
所定の還元雰囲気でアニールする工程と、を備えていることを特徴とする。 （もっと読む）

【課題】素子分離溝の形状を最適化してＭＩＳＦＥＴの微細化を推進する。
【解決手段】素子分離溝２に囲まれた活性領域Ｌの基板１の表面は、活性領域Ｌの中央部では平坦な水平面となっているが、活性領域Ｌの肩部では、素子分離溝２の側壁に向かって下降する傾斜面となっている。この傾斜面は、傾斜角度の異なる２つの傾斜面（Ｓ_１、Ｓ_２）を含んでいる。活性領域Ｌの中央部に近い第１の傾斜面（Ｓ_１）は、比較的急峻な傾斜面であり、素子分離溝２の側壁に近い第２の傾斜面（Ｓ_２）は、第１の傾斜面（Ｓ_１）よりも緩やかな傾斜面である。また、上記活性領域Ｌの肩部における基板１の表面は、全体的に丸みが付けられており、角張った領域が存在しない。 （もっと読む）

【課題】
本発明の目的は、特別な工程を追加することなくＤＲＡＭキャパシタの下部電極の上端部における形状を制御して、リーク電流を低減し、ひいては信頼性を向上したキャパシタを有する半導体記憶装置及びその製造方法を提供することにある。
【解決手段】
層間絶縁膜に円筒状に開口したシリンダ孔内壁に形成する下部電極を、第１の窒化チタン膜と前記第１の窒化チタン膜よりも窒素含有比が高い第２の窒化チタン膜から成る積層構造の導電膜で形成する。次に、第２の窒化チタン膜のエッチング速度が第１の窒化チタン膜のエッチング速度よりも大きい条件の反応性イオンエッチング法により前記導電膜をエッチングして、孔の内面にのみ残存させ、孔の内面にのみ残存させた導電膜の上端面と孔の内側面の成す角度が４５°以下のコップ形状の下部電極を形成する。その状態で、下部電極上に容量絶縁膜、及び上部電極を順次形成してキャパシタを構成する。 （もっと読む）

【課題】不揮発性記憶装置を提供する。
【解決手段】この記憶装置は半導体基板に活性領域を限定する素子分離膜と、前記活性領域に形成されたトンネル絶縁膜と、前記活性領域の縁部上に形成された絶縁膜パターンを含む。本発明で前記絶縁膜パターンは前記浮遊ゲートの下部面縁部だけではなく前記浮遊ゲートの側壁にも接触されて浮遊ゲートの角部分が絶縁膜で囲まれることが特徴である。記入または消去動作で制御ゲート電極に電圧が印加される時、活性領域の中央部分と浮遊ゲートとの間の電界に比べて相対的に弱い電界が活性領域の縁部と浮遊ゲートの間に形成される。従って、活性領域の角と浮遊ゲートの角の間に電界の集中が抑制される。 （もっと読む）

【課題】浮遊ゲート上端部近傍での電荷抜けを防止する。
【解決手段】半導体基板１２に素子分離構造部１３を形成し、素子分離ゲート酸化膜を成膜し、浮遊ゲート膜を成膜し、スペーサ酸化膜を成膜し、スペーサ酸化膜上に耐エッチングマスクパターン２０を形成し、耐エッチングマスクパターンをマスクとして用いる等方性エッチングを行って、前記耐エッチングマスクパターンの端縁部２０ｃから耐エッチングマスクパターンの下面２０ｂまで至る、耐エッチングマスクパターンから露出する領域より広い領域のスペーサ酸化膜を除去してスペーサ酸化膜パターン１８を形成し、耐エッチングマスクパターンをマスクとして用いる異方性エッチングを行い、浮遊ゲート膜を耐エッチングマスクパターンの輪郭に沿って除去して、上端部１６ｄに、露出端面１６ｃに対して鈍角をなす上端面部１６ｅを有する浮遊ゲート１６を形成する。 （もっと読む）

【課題】トレンチの形成に際して、ファセットを抑制し、且つ、トレンチの上端部をなだらかな形状に形成できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、シリコン基板１１の表面にマスク１４を形成する工程と、マスク１４を用いて第１の異方性エッチングを行い、シリコン基板１１の表面にトレンチ１５を形成する工程と、基板温度が１０００℃以上の熱酸化によって、トレンチ１５の表面に第１の内壁酸化膜１６を形成する工程と、第１の内壁酸化膜１６を除去する工程と、マスク１４を用いて第２の異方性エッチングを行い、トレンチ１５の底部及びその近傍を拡張する工程とを有する。 （もっと読む）

【課題】 本発明は、フラッシュメモリ素子及びその製造方法に関するものであり、フローティングゲートを下部より上部が狭くなるように構成し、コントロールゲートとフローティングゲート間のオーバーラップ面積は維持させながらフローティングゲートの面積を減少させてプログラムスピード(program speed)の低下なしにセル間の干渉(interference)を減らすことを目的としている。
【解決手段】 フィールド領域及びアクティブ領域が定義された半導体基板と、前記フィールド領域の半導体基板に浅いトレンチ分離構造で形成される素子分離膜と、前記アクティブ領域の半導体基板上のトンネル酸化膜と、前記トンネル酸化膜上に形成され、上部より下部の幅が広いフローティングゲートと、前記フローティングゲートを含む半導体基板の表面段差に沿って形成された層間誘電膜と、前記層間誘電膜上に形成されるコントロールゲートとを含んで構成されるフラッシュメモリ素子であることを特徴とする。 （もっと読む）

【課題】集積回路の信頼性を損なうことなく、微細化を促進できる絶縁ゲート型電界効果トランジスタを備えた半導体集積装置およびその製造方法を提供できる。
【解決手段】半導体集積装置は、半導体基板２１内から半導体基板上面に突出して設けられた、前記半導体基板に素子領域を区画する素子分離絶縁膜ＳＴＩと、前記素子領域上に設けられたゲート絶縁膜３１と、前記ゲート絶縁膜上に設けられたゲート電極３２と、前記ゲート電極の両側に位置する前記半導体基板内に設けられたソース／ドレイン領域Ｓ／Ｄと、前記ゲート電極上に設けられた絶縁膜３４と、前記絶縁膜を貫通し、前記ゲート電極に接触するコンタクト配線３５とを備え、前記ゲート電極が有する側壁のうちの２つの相対した側壁が前記素子分離絶縁膜に接し、前記ゲート電極のゲート幅が前記素子分離絶縁膜によって規定されている絶縁ゲート型電界効果トランジスタＴＲを複数具備する。 （もっと読む）

【課題】高信頼性のNAND型フラッシュメモリを実現すること。
【解決手段】本発明は、ゲート配線よりも上層に、順に、少なくとも第１及び第２の配線層を有し、前記メモリセルへ電気的にデータを書き込むことができる半導体記憶装置であって、前記メモリセルは、ワード線及びビット線を有し、前記メモリセルに接続された前記ワード線は、前記ゲート配線によって形成され、前記ワード線は、第１のトランジスタのソース又はドレインに接続される際に、前記ゲート配線、前記第１の配線層及び前記第２の配線層の三層配線を用いて接続され、該接続領域において、前記ゲート配線同士間の最大電位差は、書き込み電圧以下であり、前記第１の配線同士間の最大電位差は、書き込み電圧以下、又は前記書き込み電圧を前記第１のトランジスタにより転送するための第１の電圧以下であり、前記第２の配線層同士間の最大電位差は、前記書き込み電圧以下又は消去電圧以下である。 （もっと読む）

【課題】工程数を増加させることなく、浮遊ゲート電極に尖端形状が形成され難い半導体記憶装置を製造する。
【解決手段】素子分離溝１０３内に堆積された絶縁材料１０４をエッチングする際に、埋込酸化膜１０５の表面高さを、素子形成領域１０６の表面高さよりも低くなるようにする。これにより、第１トンネル膜１０７上に浮遊ゲート電極用ポリシリコン膜１０８を形成する際に、このポリシリコン膜１０８が埋込酸化膜１０５上で下方に湾曲した形状になる。したがって、浮遊ゲート電極１０９の両端部には、尖端形状が形成されない。尖端形状の無い浮遊ゲートを形成することにより、半導体記憶装置のデータ保存特性を向上させることができる。 （もっと読む）

【課題】 コンタクトプラグとのコンタクト抵抗を低減したトランジスタを有する半導体装置を提供する。
【解決手段】 トランジスタとコンタクトプラグとを有する半導体装置であって、トランジスタのドレイン電極は、ゲート電極側に設けられ、導電性不純物が拡散された第１の不純物拡散層３と、第１の不純物拡散層よりもゲート電極から離れて配置され、コンタクトプラグと接触し、第１の不純物拡散層よりも濃度の高い第２の不純物拡散層４と、第２の不純物拡散層よりもゲート電極から離れて配置され、コンタクトプラグと接触し、第２の不純物拡散層よりも濃度の高い第３の不純物拡散層５とを有する構成である。 （もっと読む）

【課題】チャネル長を長くし、リフレッシュ特性を向上させるとともに、ストレージノードの抵抗特性を向上させることのできる半導体素子及びその製造方法を提供すること。
【解決手段】ストレージノード接合領域、チャネル領域及びビットライン接合領域が画定された活性領域３３を有する半導体基板３１と、半導体基板３１に形成され、活性領域３３と、隣接した活性領域とを相互に電気的に分離する素子分離膜３２と、ストレージノード接合領域及びチャネル領域を含む位置に形成されたホール状のリセス部３５と、リセス部３５の一部に埋め込まれ、チャネル領域上に、活性領域３３の長軸と交差する方向に形成されたライン状のゲートパターンと、ストレージノード接合領域に形成されたストレージノード接合部とを含む。 （もっと読む）

【課題】スプリットゲート型のＥＥＰＲＯＭ型メモリセルにおいて、データ書き込みの際の動作品質を安定させ、メモリセルの特性及び信頼性を向上させる。
【解決手段】スペーサ膜５をマスクとして、リンイオンをＰ型半導体基板１中にイオン注入することで、低濃度のソース領域７ａを形成する。次に、ポリシリコン膜３の側面をサイドキャップ膜６で被覆する。次に、このサイドキャップ膜６をマスクとして、ヒ素イオンをイオン注入することで、高濃度のソース領域７ｂを形成する。サイドキャップ膜６の幅の分、低濃度のソース領域７aを熱拡散前に確保するため、熱拡散後も低濃度のソース領域７ａの幅を広く維持することができる。このため、低濃度のソース領域７ａで耐圧を確保すると共に短チャネル効果を防止することができる。 （もっと読む）

【課題】 埋め込みビット線構造を備えたＭＯＮＯＳ型不揮発性半導体のＯＮＯ膜等の電荷蓄積膜のエッジ付近にかかる電界集中を抑制して電荷蓄積膜の信頼性を確保する。
【解決手段】 半導体基板１中に形成された埋め込みビット線と、埋め込みビット線に対して交差方向の半導体基板１上に形成されたワード線と、埋め込みビット線上に形成されたビット線酸化膜８と、埋め込みビット線８の領域が開口するように半導体基板表面に形成された電荷蓄積保持するＯＮＯ膜とを有し、半導体基板表面よりも下側に位置するビット線酸化膜８の膜厚に対する半導体基板表面よりも上側に位置するビット線酸化膜８の膜厚の比が１より小さくしてある。これにより、ＯＮＯ膜はビット線酸化膜８のエッジ付近においても実質的に平坦となるように構成されるため、ＯＮＯ膜にかかる電界集中が緩和され、ＯＮＯ膜のＴＤＤＢ特性が改善される。 （もっと読む）

【課題】 不純物拡散領域に注入された不純物がトンネル酸化膜（第１のゲート絶縁膜）近傍まで拡散するのを防ぐことができる半導体記憶装置を得る。
【解決手段】 半導体基板と、半導体基板上に第１のゲート絶縁膜を介して形成されたフローティングゲートと、フローティングゲート上に第２のゲート絶縁膜を介して形成されたコントロールゲートと、半導体基板の表面に形成された不純物拡散領域とを有し、不純物拡散領域の上面を、第１のゲート絶縁膜と半導体基板の界面よりも４０ｎｍ以上低くしている。 （もっと読む）