不揮発性半導体記憶装置およびその製造方法
【課題】ゲート間絶縁膜に対する電界集中を緩和できるようにする。
【解決手段】メモリセル領域Ｍ内において、浮遊ゲート電極を構成する多結晶シリコン層の直脇の半導体基板２の表層に不純物が導入されておりソース／ドレイン領域としての拡散層２ａが形成されているものの、ダミー領域ＲＤ１およびＲＤ２の境界領域において、ダミー積層ゲート電極を構成する多結晶シリコン層の直脇に位置する半導体基板２の表層にはＮ型の不純物イオンが導入されていない（領域２ｂ）。
【解決手段】メモリセル領域Ｍ内において、浮遊ゲート電極を構成する多結晶シリコン層の直脇の半導体基板２の表層に不純物が導入されておりソース／ドレイン領域としての拡散層２ａが形成されているものの、ダミー領域ＲＤ１およびＲＤ２の境界領域において、ダミー積層ゲート電極を構成する多結晶シリコン層の直脇に位置する半導体基板２の表層にはＮ型の不純物イオンが導入されていない（領域２ｂ）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセル領域と周辺回路領域とを備えた不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
この種の不揮発性半導体記憶装置においては、メモリセル領域と周辺回路領域とが設けられている。メモリセル領域内においては、半導体基板上にゲート絶縁膜を介してゲート電極、ゲート間絶縁膜、ゲート電極を積層した積層ゲート電極が形成されており、周辺回路領域内においても、これらの積層ゲート電極とほぼ同様の構造が構成されている（例えば、特許文献１参照）。特許文献１に開示されている技術思想では、浮遊ゲート、制御ゲート間の電界集中を緩和するため、浮遊ゲートが、側壁面の延長面が上面端部の延長面に対して鈍角をなすように順テーパ状の側壁面を有しており、浮遊ゲートの上角部が丸められた形状に構成されており、これにより電界集中を緩和するように構成されている。
【０００３】
他方、浮遊ゲート、制御ゲートが構成されるメモリセル領域の脇にはリソグラフィ処理の制約からダミー領域が設けられている。このダミー領域内では周期性を有して配設された浮遊ゲート構造と同様のダミー電極が設けられており、これにより周期性が保持されている。これらのダミー電極の上にはゲート間絶縁膜が形成されていると共に、当該ゲート間絶縁膜上にはワード線が形成されており、当該ワード線が制御ゲートを結合している。
【０００４】
しかしながら、メモリセルを構成する浮遊ゲートの上角部を丸めると電界集中を緩和できるものの、リソグラフィ処理の制約上、ダミー領域のダミー電極の上角部を丸められない領域が生じる懸念がある。当該領域内においてはゲート間絶縁膜に電界集中を生じてしまい、ゲート間絶縁膜破壊が生じやすくなったり、耐圧の劣化を招き、メモリセル領域内の特性にまで悪影響を引き起こしてしまうという不具合を生じる虞がある。
【特許文献１】特開平１０−１２５８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ゲート間絶縁膜に対する電界集中を緩和できるようにした不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、所定方向に沿ってそれぞれ形成され当該所定方向に交差した交差方向に第１幅で複数の第１アクティブエリアが周期的に形成された第１領域と当該第１領域の交差方向脇に前記第１アクティブエリアの第１幅よりも幅広な第２幅の第２アクティブエリアが形成された第２領域とを具備した半導体基板と、前記第１領域では、前記第１アクティブエリア上に第１膜厚で形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極が積層形成された積層ゲート電極とを備え、前記第２領域では、前記第２アクティブエリア上に前記第１膜厚と同一の第２膜厚で形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜上にダミー電極、前記ゲート間絶縁膜、前記制御ゲート電極を結合したワード線が積層形成されたダミー積層ゲート電極とを備え、前記半導体基板は、前記積層ゲート電極の所定方向脇に位置して前記第１領域の第１アクティブエリア内にソース／ドレイン領域形成用の不純物が導入されていると共に前記ダミー積層ゲート電極の所定方向脇に位置して前記第２領域の第２アクティブエリア内に前記ソース／ドレイン領域形成用の不純物が導入されていないことを特徴としている。
【０００７】
本発明の別の態様は、請求項１記載の不揮発性半導体記憶装置を製造する方法であって、前記半導体基板の第１領域に第１のゲート絶縁膜を形成すると共に前記第２領域に第２のゲート絶縁膜を同一膜厚で形成する工程と、前記第１領域の第１のゲート絶縁膜上に浮遊ゲート電極の材料を積層すると共に、前記第２領域の第２のゲート絶縁膜上にダミー電極の材料を積層する工程と、前記第１領域の浮遊ゲート電極の材料、第１のゲート絶縁膜、半導体基板の上部を所定方向に沿って分断して当該所定方向の交差方向に周期的に分断することでそれぞれ所定方向に沿って複数の第１アクティブエリアを形成する工程であって当該所定方向に交差した交差方向に第１幅で複数の第１アクティブエリアを周期的に形成すると共に、前記第２領域のダミー電極の材料、第２のゲート絶縁膜、半導体基板の上部を所定方向に沿って分断して前記第１アクティブエリアの第１幅よりも幅広な第２幅の第２アクティブエリアを形成する工程と、前記第１領域および第２領域に前記ゲート間絶縁膜、前記制御ゲート電極および当該制御ゲート電極を結合するワード線の材料を積層する工程と、前記第１領域の制御ゲート電極、ゲート間絶縁膜、浮遊ゲート電極の材料を交差方向に沿って分断することで前記浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極を形成すると共に、前記第２領域の制御ゲート電極、ゲート間絶縁膜、ダミー電極の材料を交差方向に沿って分断することで前記ダミー電極、ゲート間絶縁膜、ワード線を複数形成する工程と、前記第２領域のダミー電極の所定方向脇の前記第２アクティブエリア内に対する不純物導入を避けながら、前記第１領域の浮遊ゲート電極の所定方向脇の前記第１アクティブエリア内にソース／ドレイン領域形成用の不純物を導入する工程とを備えたことを特徴としている。
【発明の効果】
【０００８】
本発明の一態様によれば、ゲート間絶縁膜に対する電界集中を緩和できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の一実施形態についてＮＡＮＤ型のフラッシュメモリ装置に適用した第１の実施形態について図面を参照しながら説明する。ＮＡＮＤ型のフラッシュメモリ装置１は、多数のメモリセルがマトリクス状に配設されたメモリセルアレイＡｒの構成領域となるメモリセル領域Ｍと、メモリセルアレイＡｒ内のメモリセルを駆動するための周辺回路が構成された周辺回路領域Ｐとを含んで区画されている。
【００１０】
図１は、ＮＡＮＤ型のフラッシュメモリ装置におけるメモリセルアレイの一部の等価回路、図２は、メモリセル領域と周辺回路領域との境界領域付近の平面図を模式的に示している。
【００１１】
図１に示すように、ＮＡＮＤ型のフラッシュメモリ装置１は、そのメモリセル領域Ｍ内のメモリセルアレイＡｒには、２個の選択ゲートトランジスタＴｒｓと、当該２個の選択ゲートトランジスタＴｒｓ間に隣接するもの同士でソース／ドレイン領域を共用して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＵＣが行列状に形成されている。
【００１２】
図１中、Ｘ方向に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬで共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、共通の選択ゲート線ＳＧＬ１で共通接続されている。さらに、選択ゲートトランジスタＴｒｓ２は、共通の選択ゲート線ＳＧＬ２で共通接続されている。
図１に示すように、選択ゲートトランジスタＴｒｓ１は、ビット線コンタクトＣＢａ、ＣＢｂ（図２参照）を介してＸ方向に直交するＹ方向（ビット線方向）に延設されるビット線ＢＬに接続されている。図２のメモリセル領域Ｍ内の構造に示すように、ビット線コンタクトＣＢａ，ＣＢｂは、Ｘ方向に渡りそれぞれのアクティブエリアＳａ上にジグザグ、千鳥足状に配設されている。
【００１３】
図２に示すように、複数のＮＡＮＤセルユニットＵＣは、Ｙ方向に延びるＳＴＩ（Shallow Trench Isolation）構造の素子分離領域Ｓｂにより互いに分断されたアクティブエリアＳａ上に形成されている。尚、図２には、ソース線ＳＬ側の構造は省略している。
【００１４】
メモリセルトランジスタＴｒｍのゲート電極ＭＧは、Ｙ方向に延びるアクティブエリアＳａと、所定間隔をもって形成されるＸ方向に延びるワード線ＷＬとの交差領域に位置して形成されている。選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧは、Ｙ方向に延びるアクティブエリアＳａと、Ｘ方向に延びる選択ゲート線ＳＧＬ１との交差領域に位置して形成されている。
【００１５】
図２に示すように、周辺回路領域Ｐは、メモリセル領域Ｍの端部からＸ方向に離間して設けられており、当該周辺回路領域Ｐとメモリセル領域Ｍとの間にはダミー領域ＲＤ（ＲＤ１、ＲＤ２）が設けられている。このダミー領域ＲＤは、メモリセル領域Ｍと周辺回路領域Ｐとの間の境界に位置してパターンの周期性を確保するために設けられている。
【００１６】
ダミー領域ＲＤ内においては、メモリセル領域Ｍのパターンとほぼ同様のパターンが構成されており、メモリセル領域Ｍのゲート電極ＭＧとほぼ同様の構造となるダミー積層ゲート電極ＤＧ１〜ＤＧ４を備えると共に、メモリセル領域Ｍの選択ゲート電極ＳＧとほぼ同様の構造となるダミー選択ゲート電極ＤＳＧを備えている。
【００１７】
ワード線ＷＬは、ダミー積層ゲート電極ＤＧ１とゲート電極ＭＧとを構造的にＸ方向に連結して領域ＭおよびＲＤの全体に渡って形成されている。選択ゲート線ＳＧＬ１は、選択ゲート電極ＳＧとダミー選択ゲート電極ＤＳＧとを構造的にＸ方向に連結して領域Ｍおよび領域ＲＤの全体に渡って形成されている。
【００１８】
ダミー領域ＲＤは、２つの領域ＲＤ１、ＲＤ２を含んでおり、領域ＲＤ１には、ビット線コンタクトＣＢａ、ＣＢｂの構造と同様にダミーコンタクトＤＣａ、ＤＣｂが構成されている。これらのダミーコンタクトＤＣａ、ＤＣｂは、Ｘ方向にジグザグ、千鳥足状に複数のアクティブエリアＳａ上にそれぞれ構成されている。ダミー領域ＲＤ１の端部には、アクティブエリアＳａのＸ方向の第１幅よりも幅広な第２幅のアクティブエリアＳｄが設けられている。
【００１９】
なお、このアクティブエリアＳｄ上には、ダミーコンタクトＤＣａ、ＤＣｂまたはビット線コンタクトＣＢａ、ＣＢｂなどのコンタクトは設けられていない。ダミー領域ＲＤの一部領域ＲＤ２の端部には、メモリセル領域Ｍの素子分離領域Ｓｂの幅よりも幅広な素子分離領域Ｓｃが構成されており、当該素子分離領域Ｓｃの両脇に幅広のアクティブエリアＳｄ、Ｓｅがそれぞれ構成されている。また、ダミー領域ＲＤ２の端部以外のダミー領域ＲＤ２の中央付近には、メモリセル領域ＭのアクティブエリアＳａおよび素子分離領域Ｓｂとほぼ同様の構造が、それぞれアクティブエリアＳｆ、素子分離領域Ｓｂとして構成されている。
【００２０】
図３は、図２のＡ−Ａ線に沿う断面を模式的に示しており、図４は、図２のＢ−Ｂ線に沿う断面を模式的に示している。すなわち、図４は、図３に示すゲート電極のＹ方向直脇のゲート電極間の断面を示している。
【００２１】
図３に示すように、半導体基板（例えばｐ型のシリコン基板）２の表層には、素子分離溝３がＸ方向に離間して複数形成されている。メモリセル領域Ｍ内においては、半導体基板２の表層には素子分離溝３がそれぞれＸ方向に所定間隔だけ離間して形成されており、これにより複数のアクティブエリアＳａが互いに分断されている。複数のアクティブエリアＳａ上にはそれぞれゲート絶縁膜５、浮遊ゲート電極ＦＧが積層されている。ゲート絶縁膜５は例えばシリコン酸化膜により形成されている。浮遊ゲート電極ＦＧは多結晶シリコン層６により構成されている。図３に示す断面内において、多結晶シリコン層６の上角部６ａは両角共に丸く湾曲して形成されている。
【００２２】
また、それぞれの素子分離溝３内には素子分離絶縁膜４が埋込み形成されている。この素子分離絶縁膜４は例えばシリコン酸化膜により形成されるものでその上面がゲート絶縁膜５の上面よりも上方に突出すると共に浮遊ゲート電極ＦＧの上面よりも下方に位置して構成されている。素子分離絶縁膜４は、多結晶シリコン層６の下側面、ゲート絶縁膜５の側面に沿って形成されている。多結晶シリコン層６の側面、ゲート絶縁膜５の側面、および素子分離絶縁膜４の側面は面一に形成されている。
【００２３】
ゲート間絶縁膜７が、素子分離絶縁膜４の上面、浮遊ゲート電極ＦＧの上側面および上面に沿って形成されており、Ｘ方向に離間した複数の浮遊ゲート電極ＦＧ上を渡り形成されている。このゲート間絶縁膜７は、例えばＯＮＯ（Oxide-Nitride-Oxide）膜により形成されている。尚、ゲート間絶縁膜７の材料としては、ＯＮＯ膜に代えてＮＯＮＯＮ膜、またはアルミナを含有した膜により形成されていても良い。
【００２４】
ワード線ＷＬがゲート間絶縁膜７の上面上を沿って構成されている。このワード線ＷＬは、例えば多結晶シリコンおよびその上部が金属によりシリサイド化された導電層８により構成されメモリセルゲート電極ＭＧを構成する制御ゲート電極ＣＧを連結している。
【００２５】
これにより、メモリセル領域Ｍ内には、アクティブエリアＳａ上にゲート絶縁膜５を介して浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御ゲート電極ＣＧが積層されており、メモリセルゲート電極ＭＧは当該積層構造ＦＧ、７、ＣＧによって構成されている。
【００２６】
メモリセル領域ＭのＸ方向直脇に位置したダミー領域ＲＤ１内においては、ダミー積層ゲート電極ＤＧ１が構成されている。このダミー積層ゲート電極ＤＧ１は、アクティブエリアＳａ上にゲート絶縁膜５を介して多結晶シリコン層６、ゲート間絶縁膜７、導電層８（ワード線ＷＬ）を積層して構成されている。したがって、ダミー領域ＲＤ１内においては、ダミー浮遊ゲート電極ＤＦＧが、メモリセル領域Ｍ内のゲート電極ＭＧを構成する多結晶シリコン層６と同一材料により半導体基板２上にゲート絶縁膜５を介して形成されている。
【００２７】
このダミー積層ゲート電極ＤＧ１は、メモリセルゲート電極ＭＧの並設方向であるＸ方向に並設されており、ダミー積層ゲート電極ＤＧ１のアクティブエリアＳａのＸ方向幅は、メモリセルゲート電極ＭＧのアクティブエリアＳａの幅と同一の第１幅Ｗ１により形成されている。また、隣り合うダミー浮遊ゲート電極ＤＦＧ−ＤＦＧ間には、素子分離絶縁膜４が埋め込まれており、この素子分離絶縁膜４の幅もメモリセル領域Ｍ内の素子分離絶縁膜４の幅とほぼ同様の幅に構成されている。これにより、メモリセル領域Ｍ内の構造とダミー領域ＲＤ１内の構造との間のパターンの周期性が確保されている。
【００２８】
ダミー領域ＲＤ１、ＲＤ２との境界領域にはアクティブエリアＳｄが設けられている。このアクティブエリアＳｄは、アクティブエリアＳａの第１幅Ｗ１よりも広い第２幅Ｗ２で形成されており、当該アクティブエリアＳｄ上には、ダミー領域ＲＤ１のゲート絶縁膜５と同一膜厚のゲート絶縁膜５が形成されており、このゲート絶縁膜５の上にはダミー積層ゲート電極ＤＧ２が構成されている。ダミー積層ゲート電極ＤＧ２は、半導体基板２上にゲート絶縁膜５を介して多結晶シリコン層６をダミーゲート電極ＤＦＧとして形成すると共に、さらにダミーゲート電極ＤＦＧの上にゲート間絶縁膜７、導電層８を積層して構成されている。
【００２９】
ダミー積層ゲート電極ＤＧ２を構成する多結晶シリコン層６のＸ方向片側脇（図３では右側）の素子分離絶縁膜４は、その上面がゲート絶縁膜５の上面より上方で且つ多結晶シリコン層６の上面より下方に位置して形成されている。また、ダミー積層ゲート電極ＤＧ２のメモリセル領域Ｍ側の一方の上肩部６ａは、その上面から側面にかけて湾曲形成されており、ゲート間絶縁膜７は当該湾曲面に沿って形成されており、このゲート間絶縁膜７を覆うように導電層８が構成されている。
【００３０】
他方、ダミー積層ゲート電極ＤＧ２を構成する多結晶シリコン層６のＸ方向逆側片側脇（図３では左側）の素子分離絶縁膜４は、その上面がゲート絶縁膜５の上面より上方で且つ多結晶シリコン層６の上面とほぼ一致して形成されている。また、このダミー積層ゲート電極ＤＧ２の周辺回路領域Ｐ側の他方の上肩部６ｂは、その上面と側面とがほぼ垂直に形成されており、その上面から側面にかけて湾曲形成されていない。
【００３１】
ゲート間絶縁膜７は、多結晶シリコン層６の上肩部６ａおよび６ｂを含む上面および素子分離絶縁膜４の上面に沿って平面的に構成されており、導電層８はゲート間絶縁膜７を覆うように形成されている。
【００３２】
ダミー領域ＲＤ２内においては、半導体基板２の表層に素子分離溝３がＸ方向に離間して複数形成されており、これらの素子分離溝３内に素子分離絶縁膜４がそれぞれ形成されている。これによりアクティブエリアＳｅ、Ｓｆが形成されている。ダミー領域ＲＤ２内において、アクティブエリアＳｅ、Ｓｆは、素子分離溝３によって互いに分断して構成されている。尚、アクティブエリアＳｅは、アクティブエリアＳａの第１幅Ｗ１よりも広い第３幅Ｗ３で形成されている。アクティブエリアＳｆは、アクティブエリアＳｅの第３幅Ｗ３よりも狭い第４幅Ｗ４で形成されている。
【００３３】
素子分離溝３に分断されたアクティブエリアＳｅ、Ｓｆ上には、それぞれゲート絶縁膜１５が形成されている。このゲート絶縁膜１５は、例えばシリコン酸化膜により形成されており、ゲート絶縁膜５よりも厚い膜厚で形成されている。隣り合う素子分離絶縁膜４間のゲート絶縁膜１５上には多結晶シリコン層６が構成され、素子分離絶縁膜４の上面は多結晶シリコン層６の上面とほぼ一致するように構成されている。
【００３４】
ダミー領域ＲＤ２内においては、ゲート間絶縁膜７が多結晶シリコン層６の上面上、素子分離絶縁膜４の上面上に沿って平面状に形成されている。このゲート間絶縁膜７上にワード線ＷＬが形成されている。このようにして、アクティブエリアＳｅ上にはゲート絶縁膜１５を介して多結晶シリコン層６、ゲート間絶縁膜７、ワード線ＷＬが積層されることによってダミー積層ゲート電極ＤＧ３が構成されている。また、ダミー領域ＲＤ２内のアクティブエリアＳｆ上にはゲート絶縁膜１５を介して多結晶シリコン層６、ゲート間絶縁膜７、ワード線ＷＬが積層されることによってダミー積層ゲート電極ＤＧ４が構成されている。
【００３５】
次に、図４を参照してＹ方向に隣り合うゲート電極間の構造について説明する。図４は、図２のＢ−Ｂ線に沿う縦断面を模式的に示している。この図４に示す構造断面において、図３の構造と異なるところは導電層８（ワード線ＷＬ）、ゲート間絶縁膜７、多結晶シリコン層６が除去処理されている点、および、メモリセル領域Ｍ内のアクティブエリアＳａの表層およびダミー領域ＲＤ１の一部のアクティブエリアＳａの表層にＮ型の拡散層２ａが形成されている点にある。
【００３６】
ダミー領域ＲＤ１のメモリセル領域Ｍ側のアクティブエリアＳａの表層には拡散層２ａが構成されている。この拡散層２ａは、メモリセル領域Ｍ内においては、メモリセルトランジスタＴｒｍのソース／ドレイン領域として機能するものであり、この拡散層２ａはダミー領域ＲＤ１内のアクティブエリアＳａの一部にも形成されている。尚、図４中、点線にて図示しているが、周辺回路領域Ｐ側のダミー領域ＲＤ１のアクティブエリアＳａの一部並びにダミー領域ＲＤ２のアクティブエリアＳｄ〜Ｓｆにおいては、半導体基板２の表層にソース／ドレイン領域としての拡散層２ａが形成されていない（符号２ｂにて図示）。素子分離絶縁膜４およびゲート絶縁膜５上には、不純物などの不要物通過抑制用のバリア膜や上層配線との間の層間絶縁膜が形成されているが、図４には図示していない。
【００３７】
上記構造の製造方法について説明する。
まず、図５に示すように、シリコン基板２に、ウェル、チャネル領域形成のためのイオン注入を行った後、シリコン基板２上にゲート絶縁膜５、１５について膜厚を変えて作り分ける。次に、ゲート絶縁膜５、１５の上に浮遊ゲート電極ＦＧとして多結晶シリコン層６を所定膜厚ＣＶＤ（Chemical Vapor Deposition）法により堆積した後、シリコン窒化膜９、シリコン酸化膜１０をＣＶＤ法により順にさらに堆積する。
【００３８】
次に、図６に示すように、周知のリソグラフィ法および異方性エッチング（例えばＲＩＥ（Reactive Ion Etching）法）により素子分離溝３を形成する。次に、素子分離溝３内にシリコン酸化膜により素子分離絶縁膜４を埋込む。
次に、図７に示すように、シリコン窒化膜９をストッパとして素子分離溝３内に埋め込まれた素子分離絶縁膜４をＣＭＰ（Chemical Mechanical Polishing）法により平坦化処理する。
【００３９】
次に、図８に示すように、素子分離絶縁膜４の上部をＲＩＥ法により一旦全面エッチバックして落とし込み、シリコン窒化膜９をウェットエッチング処理により除去処理する。次に、ダミー領域ＲＤ１およびメモリセル領域Ｍ内において、素子分離絶縁膜４の上部をＲＩＥ法によりエッチバック処理する。このとき、素子分離絶縁膜４の上面が多結晶シリコン層６の上面とゲート絶縁膜５の上面との間に位置するようにエッチバックする。
【００４０】
これは、ワード線ＷＬと浮遊ゲート電極ＦＧとの間の対向領域を増し、カップリング比を増加させるためである。このとき、このエッチバック処理が行われる領域ＲＤ１およびＭ内においては、多結晶シリコン層６の上肩部６ａがわずかにエッチング処理されることで上肩部６ａが丸められるようになる。すると、多結晶シリコン層６による浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間に大きな電界が印加されたとしても上肩部６ａにおける電界集中を避けることができ、ゲート間絶縁膜７の絶縁破壊または劣化を防ぐことができる。
【００４１】
次に、図９に示すように、素子分離絶縁膜４の上面上および多結晶シリコン層６の露出面上に例えばＯＮＯ膜によってゲート間絶縁膜７をＣＶＤ法により堆積する。尚、ＯＮＯ膜成膜の前後にラジカル窒化技術を用いてＮＯＮＯＮ膜とする場合もある。また、アルミナを含有する膜を用いて形成してもよい。
【００４２】
次に、図１０に示すように、ゲート間絶縁膜７上に導電層８（ワード線ＷＬ）を構成する例えば多結晶シリコン層をＣＶＤ法により所定膜厚で堆積する。次に、フォトリソグラフィ法およびＲＩＥ法を用いてメモリセル領域Ｍ内のゲート電極ＭＧ、ダミー領域ＲＤ１内のゲート電極ＤＧ１、ダミー領域ＲＤ１およびＲＤ２内のダミー積層ゲート電極ＤＧ２、ダミー領域ＲＤ２内のダミー積層ゲート電極ＤＧ３およびＤＧ４をパターンニングしＹ方向に互いに分断する。
【００４３】
次に、図１１に平面図を示すように、ダミー領域ＲＤ２の全体とダミー領域ＲＤ１の一部についてレジストによるマスクパターン１２を覆ってパターンニングする。この図１１に示すように、このマスクパターン１２を覆う領域は、少なくともダミー領域ＲＤ２の全体とダミー領域ＲＤ１の周辺回路領域Ｐ側の一部を覆う領域を示している。
【００４４】
図１２Ａは、マスクパターンの成膜後における図２のＡ−Ａ線に沿う断面を示しており、図１２Ｂは、マスクパターンの成膜後における図２のＢ−Ｂ線に沿う断面を示している。
【００４５】
この図１２Ａおよび図１２Ｂに示すように、マスクパターン１２をマスクとしてソース／ドレイン領域形成用の例えばＮ型の不純物をイオン注入する。すると、マスクパターン１２がマスクとなっているため、当該マスクパターン１２によって覆われた領域には不純物イオンが注入されることはない。すなわち図１２Ｂに示すように、ダミー電極ＤＧ１の一部とメモリセルゲート電極ＭＧのＹ方向直脇にＮ型不純物がイオン注入されるものの、少なくともダミー積層ゲート電極ＤＧ２〜ＤＧ４のＹ方向直脇の半導体基板２の表層にＮ型不純物は注入されない。
【００４６】
次に、アッシング処理等を用いてマスクパターン１２を除去処理する。その後、ダミー積層ゲート電極ＤＧ１〜ＤＧ４のＹ方向脇に酸化膜により層間絶縁膜を形成する工程、ワード線ＷＬを構成する多結晶シリコン層６の上部の金属シリサイド化工程、ビット線コンタクトＣＢ等の形成工程、さらに、それらの上層の配線層の形成工程などが行われるが、それらの工程については本実施形態の特徴とは関係しないためその説明を省略する。
【００４７】
まとめると、本実施形態は、次に示す特徴的な構造を備えている。メモリセル領域Ｍ内においてはアクティブエリアＳａがＸ方向に幅Ｗ１で形成されており、ダミー領域ＲＤ１内においてはアクティブエリアＳａが幅Ｗ１で形成されており、ダミー領域ＲＤ１およびＲＤ２間の境界領域付近においてはアクティブエリアＳｄが幅Ｗ１よりも広い幅Ｗ２で形成されている。メモリセル領域Ｍ内では、アクティブエリアＳａ上にゲート絶縁膜５を介して、浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、ワード線ＷＬ（制御ゲート電極ＣＧ）が順に積層されており、これによりメモリセルゲート電極ＭＧが構成されている。
【００４８】
他方、ダミー領域ＲＤ１およびＲＤ２間の境界領域付近においては、アクティブエリアＳｄ上にゲート絶縁膜５を介して、多結晶シリコン層６、ゲート間絶縁膜７、ワード線ＷＬが順に積層されており、これによりダミー積層ゲート電極ＤＧ２が構成されている。さらに、ダミー領域ＲＤ２内においては、アクティブエリアＳｅ上にゲート絶縁膜１５を介して、多結晶シリコン層６、ゲート間絶縁膜７、ワード線ＷＬが順に積層されており、これによりダミー積層ゲート電極ＤＧ３が構成されている。さらに、ダミー領域ＲＤ２内においては、アクティブエリアＳｆ上にゲート絶縁膜１５を介して、多結晶シリコン層６、ゲート間絶縁膜７、ワード線ＷＬが順に積層されており、これによりダミー積層ゲート電極ＤＧ４が構成されている。そして、メモリセル領域Ｍ内においては、ゲート電極ＭＧのＹ方向脇におけるシリコン基板２の表層にソース／ドレイン領域形成用のＮ型の不純物イオンが注入されることによってＮＡＮＤセルユニットＵＣを構成できるものの、このときダミー積層ゲート電極ＤＧ２〜ＤＧ４のＹ方向脇にはソース／ドレイン領域形成用のＮ型の不純物イオンは注入されない（図４の領域２ｂ参照）。
【００４９】
この場合、書込時において書込選択ワード線ＷＬと半導体基板２との間に高電圧（例えば＋２０Ｖ）を印加すると、ビット線コンタクトＣＢａ、ＣＢｂから電位が与えられないため、ダミー積層ゲート電極ＤＧ２〜ＤＧ４下方のアクティブエリアＳｄの電位が容量結合によって浮き上がる。ダミー領域ＲＤ１の一部およびダミー領域ＲＤ２内においてダミー積層ゲート電極ＤＧ２〜ＤＧ４のＹ方向脇にはＮ型不純物をイオン注入していないため、書込用高電圧をワード線ＷＬ−半導体基板２間に印加したときには、ダミー積層ゲート電極ＤＧ２を構成する多結晶シリコン層６内には電子が注入されにくくなり、たとえ上肩部６ｂが丸まっていない構成であったとしても当該上肩部６ｂに対する電界集中を防ぐことができる。これにより、ゲート間絶縁膜７の破壊や耐圧の劣化を防ぐことができる。ソース／ドレイン形成のためのイオン注入領域が限定されるため、メモリセルへの誤書込の抑制、メモリセル領域Ｍの端部におけるゲート間絶縁膜７の耐圧を向上することができる。
【００５０】
また、製造工程上では次に示す特徴点を備えている。半導体基板２のメモリセル領域Ｍにゲート絶縁膜５を形成すると共にダミー領域ＲＤ１およびＲＤ２にゲート絶縁膜５を同一膜厚で形成する。次に、メモリセル領域Ｍのゲート絶縁膜５上に浮遊ゲート電極ＦＧを構成する多結晶シリコン層６を積層すると共にダミー領域ＲＤ１およびＲＤ２のゲート絶縁膜５上に多結晶シリコン層６を積層する。次に、メモリセル領域Ｍの多結晶シリコン層６、ゲート絶縁膜５、半導体基板２の上部をＹ方向に沿って分断してＸ方向に周期的に分断することでそれぞれＹ方向に沿ってＸ方向に幅Ｗ１で複数のアクティブエリアＳａを周期的に形成すると共に、ダミー領域ＲＤ１およびＲＤ２の多結晶シリコン層６、ゲート絶縁膜５、半導体基板２の上部をＹ方向に沿って分断してアクティブエリアＳａの幅Ｗ１よりも幅広な幅Ｗ２のアクティブエリアＳｄを形成する。メモリセル領域Ｍおよびダミー領域ＲＤ１およびＲＤ２にゲート間絶縁膜７、導電層８の構成材料を積層する。メモリセル領域Ｍおよびダミー領域ＲＤ１およびＲＤ２の導電層８、ゲート間絶縁膜７、多結晶シリコン層６をＸ方向に沿ってＹ方向に対して複数に分断する。分断されたダミー領域ＲＤ１およびＲＤ２のダミー積層ゲート電極ＤＧ２〜ＤＧ４のＹ方向直脇のアクティブエリアＳｄ、Ｓｅ、Ｓｆに対する不純物イオンの導入を避けながら、メモリセル領域Ｍ内の浮遊ゲート電極ＦＧのＹ方向直脇のアクティブエリアＳａ内にソース／ドレイン領域形成用の不純物イオンを導入している。すると、上述説明した作用と同様の作用によって上肩部６ｂに対する電界集中を防ぐことができる。これにより、ゲート間絶縁膜の破壊や耐圧の劣化を防ぐことができる。
【００５１】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。半導体基板２、ゲート絶縁膜５、ダミー電極ＤＦＧ、ダミー電極ＤＧ１〜ＤＧ４、浮遊ゲート電極ＦＧ、制御ゲート電極ＣＧ、ゲート間絶縁膜７の材料は、必要に応じて変更しても良い。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施形態についてメモリセル領域の一部を示す電気的構成図
【図２】メモリセル領域と周辺回路領域との間の境界付近の構造を模式的に示す平面図
【図３】ゲート電極の縦断面図（図２のＡ−Ａ線に沿って示す縦断面図）
【図４】ゲート電極の所定方向直脇に位置するゲート電極間の縦断面図（図２のＢ−Ｂ線に沿って示す縦断面図）
【図５】一製造段階における断面を図３に対応して模式的に示す縦断面図（その１）
【図６】一製造段階における断面を図３に対応して模式的に示す縦断面図（その２）
【図７】一製造段階における断面を図３に対応して模式的に示す縦断面図（その３）
【図８】一製造段階における断面を図３に対応して模式的に示す縦断面図（その４）
【図９】一製造段階における断面を図３に対応して模式的に示す縦断面図（その５）
【図１０】一製造段階における断面を図３に対応して模式的に示す縦断面図（その６）
【図１１】一製造段階における平面図
【図１２Ａ】一製造工程における断面を図３に対応して模式的に示す縦断面図（その７）
【図１２Ｂ】一製造工程における断面を図４に対応して模式的に示す縦断面図
【符号の説明】
【００５３】
図面中、１は不揮発性半導体記憶装置、２は半導体基板、Ｓａ、Ｓｄ、Ｓｅ、Ｓｆはアクティブエリア、５、１５はゲート絶縁膜、６は多結晶シリコン層（浮遊ゲート電極の材料）、ＦＧは浮遊ゲート電極、ＤＦＧはダミー浮遊ゲート電極（ダミー電極）、７はゲート間絶縁膜、８は導電層、ＣＧは制御ゲート電極、ＤＧ１〜ＤＧ４はダミー積層ゲート電極、ＷＬはワード線、ＲＤ１、ＲＤ２はダミー領域（第２領域）、Ｍはメモリセル領域（第１領域）を示す。
【技術分野】
【０００１】
本発明は、メモリセル領域と周辺回路領域とを備えた不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
この種の不揮発性半導体記憶装置においては、メモリセル領域と周辺回路領域とが設けられている。メモリセル領域内においては、半導体基板上にゲート絶縁膜を介してゲート電極、ゲート間絶縁膜、ゲート電極を積層した積層ゲート電極が形成されており、周辺回路領域内においても、これらの積層ゲート電極とほぼ同様の構造が構成されている（例えば、特許文献１参照）。特許文献１に開示されている技術思想では、浮遊ゲート、制御ゲート間の電界集中を緩和するため、浮遊ゲートが、側壁面の延長面が上面端部の延長面に対して鈍角をなすように順テーパ状の側壁面を有しており、浮遊ゲートの上角部が丸められた形状に構成されており、これにより電界集中を緩和するように構成されている。
【０００３】
他方、浮遊ゲート、制御ゲートが構成されるメモリセル領域の脇にはリソグラフィ処理の制約からダミー領域が設けられている。このダミー領域内では周期性を有して配設された浮遊ゲート構造と同様のダミー電極が設けられており、これにより周期性が保持されている。これらのダミー電極の上にはゲート間絶縁膜が形成されていると共に、当該ゲート間絶縁膜上にはワード線が形成されており、当該ワード線が制御ゲートを結合している。
【０００４】
しかしながら、メモリセルを構成する浮遊ゲートの上角部を丸めると電界集中を緩和できるものの、リソグラフィ処理の制約上、ダミー領域のダミー電極の上角部を丸められない領域が生じる懸念がある。当該領域内においてはゲート間絶縁膜に電界集中を生じてしまい、ゲート間絶縁膜破壊が生じやすくなったり、耐圧の劣化を招き、メモリセル領域内の特性にまで悪影響を引き起こしてしまうという不具合を生じる虞がある。
【特許文献１】特開平１０−１２５８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ゲート間絶縁膜に対する電界集中を緩和できるようにした不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、所定方向に沿ってそれぞれ形成され当該所定方向に交差した交差方向に第１幅で複数の第１アクティブエリアが周期的に形成された第１領域と当該第１領域の交差方向脇に前記第１アクティブエリアの第１幅よりも幅広な第２幅の第２アクティブエリアが形成された第２領域とを具備した半導体基板と、前記第１領域では、前記第１アクティブエリア上に第１膜厚で形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極が積層形成された積層ゲート電極とを備え、前記第２領域では、前記第２アクティブエリア上に前記第１膜厚と同一の第２膜厚で形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜上にダミー電極、前記ゲート間絶縁膜、前記制御ゲート電極を結合したワード線が積層形成されたダミー積層ゲート電極とを備え、前記半導体基板は、前記積層ゲート電極の所定方向脇に位置して前記第１領域の第１アクティブエリア内にソース／ドレイン領域形成用の不純物が導入されていると共に前記ダミー積層ゲート電極の所定方向脇に位置して前記第２領域の第２アクティブエリア内に前記ソース／ドレイン領域形成用の不純物が導入されていないことを特徴としている。
【０００７】
本発明の別の態様は、請求項１記載の不揮発性半導体記憶装置を製造する方法であって、前記半導体基板の第１領域に第１のゲート絶縁膜を形成すると共に前記第２領域に第２のゲート絶縁膜を同一膜厚で形成する工程と、前記第１領域の第１のゲート絶縁膜上に浮遊ゲート電極の材料を積層すると共に、前記第２領域の第２のゲート絶縁膜上にダミー電極の材料を積層する工程と、前記第１領域の浮遊ゲート電極の材料、第１のゲート絶縁膜、半導体基板の上部を所定方向に沿って分断して当該所定方向の交差方向に周期的に分断することでそれぞれ所定方向に沿って複数の第１アクティブエリアを形成する工程であって当該所定方向に交差した交差方向に第１幅で複数の第１アクティブエリアを周期的に形成すると共に、前記第２領域のダミー電極の材料、第２のゲート絶縁膜、半導体基板の上部を所定方向に沿って分断して前記第１アクティブエリアの第１幅よりも幅広な第２幅の第２アクティブエリアを形成する工程と、前記第１領域および第２領域に前記ゲート間絶縁膜、前記制御ゲート電極および当該制御ゲート電極を結合するワード線の材料を積層する工程と、前記第１領域の制御ゲート電極、ゲート間絶縁膜、浮遊ゲート電極の材料を交差方向に沿って分断することで前記浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極を形成すると共に、前記第２領域の制御ゲート電極、ゲート間絶縁膜、ダミー電極の材料を交差方向に沿って分断することで前記ダミー電極、ゲート間絶縁膜、ワード線を複数形成する工程と、前記第２領域のダミー電極の所定方向脇の前記第２アクティブエリア内に対する不純物導入を避けながら、前記第１領域の浮遊ゲート電極の所定方向脇の前記第１アクティブエリア内にソース／ドレイン領域形成用の不純物を導入する工程とを備えたことを特徴としている。
【発明の効果】
【０００８】
本発明の一態様によれば、ゲート間絶縁膜に対する電界集中を緩和できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の一実施形態についてＮＡＮＤ型のフラッシュメモリ装置に適用した第１の実施形態について図面を参照しながら説明する。ＮＡＮＤ型のフラッシュメモリ装置１は、多数のメモリセルがマトリクス状に配設されたメモリセルアレイＡｒの構成領域となるメモリセル領域Ｍと、メモリセルアレイＡｒ内のメモリセルを駆動するための周辺回路が構成された周辺回路領域Ｐとを含んで区画されている。
【００１０】
図１は、ＮＡＮＤ型のフラッシュメモリ装置におけるメモリセルアレイの一部の等価回路、図２は、メモリセル領域と周辺回路領域との境界領域付近の平面図を模式的に示している。
【００１１】
図１に示すように、ＮＡＮＤ型のフラッシュメモリ装置１は、そのメモリセル領域Ｍ内のメモリセルアレイＡｒには、２個の選択ゲートトランジスタＴｒｓと、当該２個の選択ゲートトランジスタＴｒｓ間に隣接するもの同士でソース／ドレイン領域を共用して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＵＣが行列状に形成されている。
【００１２】
図１中、Ｘ方向に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬで共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、共通の選択ゲート線ＳＧＬ１で共通接続されている。さらに、選択ゲートトランジスタＴｒｓ２は、共通の選択ゲート線ＳＧＬ２で共通接続されている。
図１に示すように、選択ゲートトランジスタＴｒｓ１は、ビット線コンタクトＣＢａ、ＣＢｂ（図２参照）を介してＸ方向に直交するＹ方向（ビット線方向）に延設されるビット線ＢＬに接続されている。図２のメモリセル領域Ｍ内の構造に示すように、ビット線コンタクトＣＢａ，ＣＢｂは、Ｘ方向に渡りそれぞれのアクティブエリアＳａ上にジグザグ、千鳥足状に配設されている。
【００１３】
図２に示すように、複数のＮＡＮＤセルユニットＵＣは、Ｙ方向に延びるＳＴＩ（Shallow Trench Isolation）構造の素子分離領域Ｓｂにより互いに分断されたアクティブエリアＳａ上に形成されている。尚、図２には、ソース線ＳＬ側の構造は省略している。
【００１４】
メモリセルトランジスタＴｒｍのゲート電極ＭＧは、Ｙ方向に延びるアクティブエリアＳａと、所定間隔をもって形成されるＸ方向に延びるワード線ＷＬとの交差領域に位置して形成されている。選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧは、Ｙ方向に延びるアクティブエリアＳａと、Ｘ方向に延びる選択ゲート線ＳＧＬ１との交差領域に位置して形成されている。
【００１５】
図２に示すように、周辺回路領域Ｐは、メモリセル領域Ｍの端部からＸ方向に離間して設けられており、当該周辺回路領域Ｐとメモリセル領域Ｍとの間にはダミー領域ＲＤ（ＲＤ１、ＲＤ２）が設けられている。このダミー領域ＲＤは、メモリセル領域Ｍと周辺回路領域Ｐとの間の境界に位置してパターンの周期性を確保するために設けられている。
【００１６】
ダミー領域ＲＤ内においては、メモリセル領域Ｍのパターンとほぼ同様のパターンが構成されており、メモリセル領域Ｍのゲート電極ＭＧとほぼ同様の構造となるダミー積層ゲート電極ＤＧ１〜ＤＧ４を備えると共に、メモリセル領域Ｍの選択ゲート電極ＳＧとほぼ同様の構造となるダミー選択ゲート電極ＤＳＧを備えている。
【００１７】
ワード線ＷＬは、ダミー積層ゲート電極ＤＧ１とゲート電極ＭＧとを構造的にＸ方向に連結して領域ＭおよびＲＤの全体に渡って形成されている。選択ゲート線ＳＧＬ１は、選択ゲート電極ＳＧとダミー選択ゲート電極ＤＳＧとを構造的にＸ方向に連結して領域Ｍおよび領域ＲＤの全体に渡って形成されている。
【００１８】
ダミー領域ＲＤは、２つの領域ＲＤ１、ＲＤ２を含んでおり、領域ＲＤ１には、ビット線コンタクトＣＢａ、ＣＢｂの構造と同様にダミーコンタクトＤＣａ、ＤＣｂが構成されている。これらのダミーコンタクトＤＣａ、ＤＣｂは、Ｘ方向にジグザグ、千鳥足状に複数のアクティブエリアＳａ上にそれぞれ構成されている。ダミー領域ＲＤ１の端部には、アクティブエリアＳａのＸ方向の第１幅よりも幅広な第２幅のアクティブエリアＳｄが設けられている。
【００１９】
なお、このアクティブエリアＳｄ上には、ダミーコンタクトＤＣａ、ＤＣｂまたはビット線コンタクトＣＢａ、ＣＢｂなどのコンタクトは設けられていない。ダミー領域ＲＤの一部領域ＲＤ２の端部には、メモリセル領域Ｍの素子分離領域Ｓｂの幅よりも幅広な素子分離領域Ｓｃが構成されており、当該素子分離領域Ｓｃの両脇に幅広のアクティブエリアＳｄ、Ｓｅがそれぞれ構成されている。また、ダミー領域ＲＤ２の端部以外のダミー領域ＲＤ２の中央付近には、メモリセル領域ＭのアクティブエリアＳａおよび素子分離領域Ｓｂとほぼ同様の構造が、それぞれアクティブエリアＳｆ、素子分離領域Ｓｂとして構成されている。
【００２０】
図３は、図２のＡ−Ａ線に沿う断面を模式的に示しており、図４は、図２のＢ−Ｂ線に沿う断面を模式的に示している。すなわち、図４は、図３に示すゲート電極のＹ方向直脇のゲート電極間の断面を示している。
【００２１】
図３に示すように、半導体基板（例えばｐ型のシリコン基板）２の表層には、素子分離溝３がＸ方向に離間して複数形成されている。メモリセル領域Ｍ内においては、半導体基板２の表層には素子分離溝３がそれぞれＸ方向に所定間隔だけ離間して形成されており、これにより複数のアクティブエリアＳａが互いに分断されている。複数のアクティブエリアＳａ上にはそれぞれゲート絶縁膜５、浮遊ゲート電極ＦＧが積層されている。ゲート絶縁膜５は例えばシリコン酸化膜により形成されている。浮遊ゲート電極ＦＧは多結晶シリコン層６により構成されている。図３に示す断面内において、多結晶シリコン層６の上角部６ａは両角共に丸く湾曲して形成されている。
【００２２】
また、それぞれの素子分離溝３内には素子分離絶縁膜４が埋込み形成されている。この素子分離絶縁膜４は例えばシリコン酸化膜により形成されるものでその上面がゲート絶縁膜５の上面よりも上方に突出すると共に浮遊ゲート電極ＦＧの上面よりも下方に位置して構成されている。素子分離絶縁膜４は、多結晶シリコン層６の下側面、ゲート絶縁膜５の側面に沿って形成されている。多結晶シリコン層６の側面、ゲート絶縁膜５の側面、および素子分離絶縁膜４の側面は面一に形成されている。
【００２３】
ゲート間絶縁膜７が、素子分離絶縁膜４の上面、浮遊ゲート電極ＦＧの上側面および上面に沿って形成されており、Ｘ方向に離間した複数の浮遊ゲート電極ＦＧ上を渡り形成されている。このゲート間絶縁膜７は、例えばＯＮＯ（Oxide-Nitride-Oxide）膜により形成されている。尚、ゲート間絶縁膜７の材料としては、ＯＮＯ膜に代えてＮＯＮＯＮ膜、またはアルミナを含有した膜により形成されていても良い。
【００２４】
ワード線ＷＬがゲート間絶縁膜７の上面上を沿って構成されている。このワード線ＷＬは、例えば多結晶シリコンおよびその上部が金属によりシリサイド化された導電層８により構成されメモリセルゲート電極ＭＧを構成する制御ゲート電極ＣＧを連結している。
【００２５】
これにより、メモリセル領域Ｍ内には、アクティブエリアＳａ上にゲート絶縁膜５を介して浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御ゲート電極ＣＧが積層されており、メモリセルゲート電極ＭＧは当該積層構造ＦＧ、７、ＣＧによって構成されている。
【００２６】
メモリセル領域ＭのＸ方向直脇に位置したダミー領域ＲＤ１内においては、ダミー積層ゲート電極ＤＧ１が構成されている。このダミー積層ゲート電極ＤＧ１は、アクティブエリアＳａ上にゲート絶縁膜５を介して多結晶シリコン層６、ゲート間絶縁膜７、導電層８（ワード線ＷＬ）を積層して構成されている。したがって、ダミー領域ＲＤ１内においては、ダミー浮遊ゲート電極ＤＦＧが、メモリセル領域Ｍ内のゲート電極ＭＧを構成する多結晶シリコン層６と同一材料により半導体基板２上にゲート絶縁膜５を介して形成されている。
【００２７】
このダミー積層ゲート電極ＤＧ１は、メモリセルゲート電極ＭＧの並設方向であるＸ方向に並設されており、ダミー積層ゲート電極ＤＧ１のアクティブエリアＳａのＸ方向幅は、メモリセルゲート電極ＭＧのアクティブエリアＳａの幅と同一の第１幅Ｗ１により形成されている。また、隣り合うダミー浮遊ゲート電極ＤＦＧ−ＤＦＧ間には、素子分離絶縁膜４が埋め込まれており、この素子分離絶縁膜４の幅もメモリセル領域Ｍ内の素子分離絶縁膜４の幅とほぼ同様の幅に構成されている。これにより、メモリセル領域Ｍ内の構造とダミー領域ＲＤ１内の構造との間のパターンの周期性が確保されている。
【００２８】
ダミー領域ＲＤ１、ＲＤ２との境界領域にはアクティブエリアＳｄが設けられている。このアクティブエリアＳｄは、アクティブエリアＳａの第１幅Ｗ１よりも広い第２幅Ｗ２で形成されており、当該アクティブエリアＳｄ上には、ダミー領域ＲＤ１のゲート絶縁膜５と同一膜厚のゲート絶縁膜５が形成されており、このゲート絶縁膜５の上にはダミー積層ゲート電極ＤＧ２が構成されている。ダミー積層ゲート電極ＤＧ２は、半導体基板２上にゲート絶縁膜５を介して多結晶シリコン層６をダミーゲート電極ＤＦＧとして形成すると共に、さらにダミーゲート電極ＤＦＧの上にゲート間絶縁膜７、導電層８を積層して構成されている。
【００２９】
ダミー積層ゲート電極ＤＧ２を構成する多結晶シリコン層６のＸ方向片側脇（図３では右側）の素子分離絶縁膜４は、その上面がゲート絶縁膜５の上面より上方で且つ多結晶シリコン層６の上面より下方に位置して形成されている。また、ダミー積層ゲート電極ＤＧ２のメモリセル領域Ｍ側の一方の上肩部６ａは、その上面から側面にかけて湾曲形成されており、ゲート間絶縁膜７は当該湾曲面に沿って形成されており、このゲート間絶縁膜７を覆うように導電層８が構成されている。
【００３０】
他方、ダミー積層ゲート電極ＤＧ２を構成する多結晶シリコン層６のＸ方向逆側片側脇（図３では左側）の素子分離絶縁膜４は、その上面がゲート絶縁膜５の上面より上方で且つ多結晶シリコン層６の上面とほぼ一致して形成されている。また、このダミー積層ゲート電極ＤＧ２の周辺回路領域Ｐ側の他方の上肩部６ｂは、その上面と側面とがほぼ垂直に形成されており、その上面から側面にかけて湾曲形成されていない。
【００３１】
ゲート間絶縁膜７は、多結晶シリコン層６の上肩部６ａおよび６ｂを含む上面および素子分離絶縁膜４の上面に沿って平面的に構成されており、導電層８はゲート間絶縁膜７を覆うように形成されている。
【００３２】
ダミー領域ＲＤ２内においては、半導体基板２の表層に素子分離溝３がＸ方向に離間して複数形成されており、これらの素子分離溝３内に素子分離絶縁膜４がそれぞれ形成されている。これによりアクティブエリアＳｅ、Ｓｆが形成されている。ダミー領域ＲＤ２内において、アクティブエリアＳｅ、Ｓｆは、素子分離溝３によって互いに分断して構成されている。尚、アクティブエリアＳｅは、アクティブエリアＳａの第１幅Ｗ１よりも広い第３幅Ｗ３で形成されている。アクティブエリアＳｆは、アクティブエリアＳｅの第３幅Ｗ３よりも狭い第４幅Ｗ４で形成されている。
【００３３】
素子分離溝３に分断されたアクティブエリアＳｅ、Ｓｆ上には、それぞれゲート絶縁膜１５が形成されている。このゲート絶縁膜１５は、例えばシリコン酸化膜により形成されており、ゲート絶縁膜５よりも厚い膜厚で形成されている。隣り合う素子分離絶縁膜４間のゲート絶縁膜１５上には多結晶シリコン層６が構成され、素子分離絶縁膜４の上面は多結晶シリコン層６の上面とほぼ一致するように構成されている。
【００３４】
ダミー領域ＲＤ２内においては、ゲート間絶縁膜７が多結晶シリコン層６の上面上、素子分離絶縁膜４の上面上に沿って平面状に形成されている。このゲート間絶縁膜７上にワード線ＷＬが形成されている。このようにして、アクティブエリアＳｅ上にはゲート絶縁膜１５を介して多結晶シリコン層６、ゲート間絶縁膜７、ワード線ＷＬが積層されることによってダミー積層ゲート電極ＤＧ３が構成されている。また、ダミー領域ＲＤ２内のアクティブエリアＳｆ上にはゲート絶縁膜１５を介して多結晶シリコン層６、ゲート間絶縁膜７、ワード線ＷＬが積層されることによってダミー積層ゲート電極ＤＧ４が構成されている。
【００３５】
次に、図４を参照してＹ方向に隣り合うゲート電極間の構造について説明する。図４は、図２のＢ−Ｂ線に沿う縦断面を模式的に示している。この図４に示す構造断面において、図３の構造と異なるところは導電層８（ワード線ＷＬ）、ゲート間絶縁膜７、多結晶シリコン層６が除去処理されている点、および、メモリセル領域Ｍ内のアクティブエリアＳａの表層およびダミー領域ＲＤ１の一部のアクティブエリアＳａの表層にＮ型の拡散層２ａが形成されている点にある。
【００３６】
ダミー領域ＲＤ１のメモリセル領域Ｍ側のアクティブエリアＳａの表層には拡散層２ａが構成されている。この拡散層２ａは、メモリセル領域Ｍ内においては、メモリセルトランジスタＴｒｍのソース／ドレイン領域として機能するものであり、この拡散層２ａはダミー領域ＲＤ１内のアクティブエリアＳａの一部にも形成されている。尚、図４中、点線にて図示しているが、周辺回路領域Ｐ側のダミー領域ＲＤ１のアクティブエリアＳａの一部並びにダミー領域ＲＤ２のアクティブエリアＳｄ〜Ｓｆにおいては、半導体基板２の表層にソース／ドレイン領域としての拡散層２ａが形成されていない（符号２ｂにて図示）。素子分離絶縁膜４およびゲート絶縁膜５上には、不純物などの不要物通過抑制用のバリア膜や上層配線との間の層間絶縁膜が形成されているが、図４には図示していない。
【００３７】
上記構造の製造方法について説明する。
まず、図５に示すように、シリコン基板２に、ウェル、チャネル領域形成のためのイオン注入を行った後、シリコン基板２上にゲート絶縁膜５、１５について膜厚を変えて作り分ける。次に、ゲート絶縁膜５、１５の上に浮遊ゲート電極ＦＧとして多結晶シリコン層６を所定膜厚ＣＶＤ（Chemical Vapor Deposition）法により堆積した後、シリコン窒化膜９、シリコン酸化膜１０をＣＶＤ法により順にさらに堆積する。
【００３８】
次に、図６に示すように、周知のリソグラフィ法および異方性エッチング（例えばＲＩＥ（Reactive Ion Etching）法）により素子分離溝３を形成する。次に、素子分離溝３内にシリコン酸化膜により素子分離絶縁膜４を埋込む。
次に、図７に示すように、シリコン窒化膜９をストッパとして素子分離溝３内に埋め込まれた素子分離絶縁膜４をＣＭＰ（Chemical Mechanical Polishing）法により平坦化処理する。
【００３９】
次に、図８に示すように、素子分離絶縁膜４の上部をＲＩＥ法により一旦全面エッチバックして落とし込み、シリコン窒化膜９をウェットエッチング処理により除去処理する。次に、ダミー領域ＲＤ１およびメモリセル領域Ｍ内において、素子分離絶縁膜４の上部をＲＩＥ法によりエッチバック処理する。このとき、素子分離絶縁膜４の上面が多結晶シリコン層６の上面とゲート絶縁膜５の上面との間に位置するようにエッチバックする。
【００４０】
これは、ワード線ＷＬと浮遊ゲート電極ＦＧとの間の対向領域を増し、カップリング比を増加させるためである。このとき、このエッチバック処理が行われる領域ＲＤ１およびＭ内においては、多結晶シリコン層６の上肩部６ａがわずかにエッチング処理されることで上肩部６ａが丸められるようになる。すると、多結晶シリコン層６による浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間に大きな電界が印加されたとしても上肩部６ａにおける電界集中を避けることができ、ゲート間絶縁膜７の絶縁破壊または劣化を防ぐことができる。
【００４１】
次に、図９に示すように、素子分離絶縁膜４の上面上および多結晶シリコン層６の露出面上に例えばＯＮＯ膜によってゲート間絶縁膜７をＣＶＤ法により堆積する。尚、ＯＮＯ膜成膜の前後にラジカル窒化技術を用いてＮＯＮＯＮ膜とする場合もある。また、アルミナを含有する膜を用いて形成してもよい。
【００４２】
次に、図１０に示すように、ゲート間絶縁膜７上に導電層８（ワード線ＷＬ）を構成する例えば多結晶シリコン層をＣＶＤ法により所定膜厚で堆積する。次に、フォトリソグラフィ法およびＲＩＥ法を用いてメモリセル領域Ｍ内のゲート電極ＭＧ、ダミー領域ＲＤ１内のゲート電極ＤＧ１、ダミー領域ＲＤ１およびＲＤ２内のダミー積層ゲート電極ＤＧ２、ダミー領域ＲＤ２内のダミー積層ゲート電極ＤＧ３およびＤＧ４をパターンニングしＹ方向に互いに分断する。
【００４３】
次に、図１１に平面図を示すように、ダミー領域ＲＤ２の全体とダミー領域ＲＤ１の一部についてレジストによるマスクパターン１２を覆ってパターンニングする。この図１１に示すように、このマスクパターン１２を覆う領域は、少なくともダミー領域ＲＤ２の全体とダミー領域ＲＤ１の周辺回路領域Ｐ側の一部を覆う領域を示している。
【００４４】
図１２Ａは、マスクパターンの成膜後における図２のＡ−Ａ線に沿う断面を示しており、図１２Ｂは、マスクパターンの成膜後における図２のＢ−Ｂ線に沿う断面を示している。
【００４５】
この図１２Ａおよび図１２Ｂに示すように、マスクパターン１２をマスクとしてソース／ドレイン領域形成用の例えばＮ型の不純物をイオン注入する。すると、マスクパターン１２がマスクとなっているため、当該マスクパターン１２によって覆われた領域には不純物イオンが注入されることはない。すなわち図１２Ｂに示すように、ダミー電極ＤＧ１の一部とメモリセルゲート電極ＭＧのＹ方向直脇にＮ型不純物がイオン注入されるものの、少なくともダミー積層ゲート電極ＤＧ２〜ＤＧ４のＹ方向直脇の半導体基板２の表層にＮ型不純物は注入されない。
【００４６】
次に、アッシング処理等を用いてマスクパターン１２を除去処理する。その後、ダミー積層ゲート電極ＤＧ１〜ＤＧ４のＹ方向脇に酸化膜により層間絶縁膜を形成する工程、ワード線ＷＬを構成する多結晶シリコン層６の上部の金属シリサイド化工程、ビット線コンタクトＣＢ等の形成工程、さらに、それらの上層の配線層の形成工程などが行われるが、それらの工程については本実施形態の特徴とは関係しないためその説明を省略する。
【００４７】
まとめると、本実施形態は、次に示す特徴的な構造を備えている。メモリセル領域Ｍ内においてはアクティブエリアＳａがＸ方向に幅Ｗ１で形成されており、ダミー領域ＲＤ１内においてはアクティブエリアＳａが幅Ｗ１で形成されており、ダミー領域ＲＤ１およびＲＤ２間の境界領域付近においてはアクティブエリアＳｄが幅Ｗ１よりも広い幅Ｗ２で形成されている。メモリセル領域Ｍ内では、アクティブエリアＳａ上にゲート絶縁膜５を介して、浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、ワード線ＷＬ（制御ゲート電極ＣＧ）が順に積層されており、これによりメモリセルゲート電極ＭＧが構成されている。
【００４８】
他方、ダミー領域ＲＤ１およびＲＤ２間の境界領域付近においては、アクティブエリアＳｄ上にゲート絶縁膜５を介して、多結晶シリコン層６、ゲート間絶縁膜７、ワード線ＷＬが順に積層されており、これによりダミー積層ゲート電極ＤＧ２が構成されている。さらに、ダミー領域ＲＤ２内においては、アクティブエリアＳｅ上にゲート絶縁膜１５を介して、多結晶シリコン層６、ゲート間絶縁膜７、ワード線ＷＬが順に積層されており、これによりダミー積層ゲート電極ＤＧ３が構成されている。さらに、ダミー領域ＲＤ２内においては、アクティブエリアＳｆ上にゲート絶縁膜１５を介して、多結晶シリコン層６、ゲート間絶縁膜７、ワード線ＷＬが順に積層されており、これによりダミー積層ゲート電極ＤＧ４が構成されている。そして、メモリセル領域Ｍ内においては、ゲート電極ＭＧのＹ方向脇におけるシリコン基板２の表層にソース／ドレイン領域形成用のＮ型の不純物イオンが注入されることによってＮＡＮＤセルユニットＵＣを構成できるものの、このときダミー積層ゲート電極ＤＧ２〜ＤＧ４のＹ方向脇にはソース／ドレイン領域形成用のＮ型の不純物イオンは注入されない（図４の領域２ｂ参照）。
【００４９】
この場合、書込時において書込選択ワード線ＷＬと半導体基板２との間に高電圧（例えば＋２０Ｖ）を印加すると、ビット線コンタクトＣＢａ、ＣＢｂから電位が与えられないため、ダミー積層ゲート電極ＤＧ２〜ＤＧ４下方のアクティブエリアＳｄの電位が容量結合によって浮き上がる。ダミー領域ＲＤ１の一部およびダミー領域ＲＤ２内においてダミー積層ゲート電極ＤＧ２〜ＤＧ４のＹ方向脇にはＮ型不純物をイオン注入していないため、書込用高電圧をワード線ＷＬ−半導体基板２間に印加したときには、ダミー積層ゲート電極ＤＧ２を構成する多結晶シリコン層６内には電子が注入されにくくなり、たとえ上肩部６ｂが丸まっていない構成であったとしても当該上肩部６ｂに対する電界集中を防ぐことができる。これにより、ゲート間絶縁膜７の破壊や耐圧の劣化を防ぐことができる。ソース／ドレイン形成のためのイオン注入領域が限定されるため、メモリセルへの誤書込の抑制、メモリセル領域Ｍの端部におけるゲート間絶縁膜７の耐圧を向上することができる。
【００５０】
また、製造工程上では次に示す特徴点を備えている。半導体基板２のメモリセル領域Ｍにゲート絶縁膜５を形成すると共にダミー領域ＲＤ１およびＲＤ２にゲート絶縁膜５を同一膜厚で形成する。次に、メモリセル領域Ｍのゲート絶縁膜５上に浮遊ゲート電極ＦＧを構成する多結晶シリコン層６を積層すると共にダミー領域ＲＤ１およびＲＤ２のゲート絶縁膜５上に多結晶シリコン層６を積層する。次に、メモリセル領域Ｍの多結晶シリコン層６、ゲート絶縁膜５、半導体基板２の上部をＹ方向に沿って分断してＸ方向に周期的に分断することでそれぞれＹ方向に沿ってＸ方向に幅Ｗ１で複数のアクティブエリアＳａを周期的に形成すると共に、ダミー領域ＲＤ１およびＲＤ２の多結晶シリコン層６、ゲート絶縁膜５、半導体基板２の上部をＹ方向に沿って分断してアクティブエリアＳａの幅Ｗ１よりも幅広な幅Ｗ２のアクティブエリアＳｄを形成する。メモリセル領域Ｍおよびダミー領域ＲＤ１およびＲＤ２にゲート間絶縁膜７、導電層８の構成材料を積層する。メモリセル領域Ｍおよびダミー領域ＲＤ１およびＲＤ２の導電層８、ゲート間絶縁膜７、多結晶シリコン層６をＸ方向に沿ってＹ方向に対して複数に分断する。分断されたダミー領域ＲＤ１およびＲＤ２のダミー積層ゲート電極ＤＧ２〜ＤＧ４のＹ方向直脇のアクティブエリアＳｄ、Ｓｅ、Ｓｆに対する不純物イオンの導入を避けながら、メモリセル領域Ｍ内の浮遊ゲート電極ＦＧのＹ方向直脇のアクティブエリアＳａ内にソース／ドレイン領域形成用の不純物イオンを導入している。すると、上述説明した作用と同様の作用によって上肩部６ｂに対する電界集中を防ぐことができる。これにより、ゲート間絶縁膜の破壊や耐圧の劣化を防ぐことができる。
【００５１】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。半導体基板２、ゲート絶縁膜５、ダミー電極ＤＦＧ、ダミー電極ＤＧ１〜ＤＧ４、浮遊ゲート電極ＦＧ、制御ゲート電極ＣＧ、ゲート間絶縁膜７の材料は、必要に応じて変更しても良い。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施形態についてメモリセル領域の一部を示す電気的構成図
【図２】メモリセル領域と周辺回路領域との間の境界付近の構造を模式的に示す平面図
【図３】ゲート電極の縦断面図（図２のＡ−Ａ線に沿って示す縦断面図）
【図４】ゲート電極の所定方向直脇に位置するゲート電極間の縦断面図（図２のＢ−Ｂ線に沿って示す縦断面図）
【図５】一製造段階における断面を図３に対応して模式的に示す縦断面図（その１）
【図６】一製造段階における断面を図３に対応して模式的に示す縦断面図（その２）
【図７】一製造段階における断面を図３に対応して模式的に示す縦断面図（その３）
【図８】一製造段階における断面を図３に対応して模式的に示す縦断面図（その４）
【図９】一製造段階における断面を図３に対応して模式的に示す縦断面図（その５）
【図１０】一製造段階における断面を図３に対応して模式的に示す縦断面図（その６）
【図１１】一製造段階における平面図
【図１２Ａ】一製造工程における断面を図３に対応して模式的に示す縦断面図（その７）
【図１２Ｂ】一製造工程における断面を図４に対応して模式的に示す縦断面図
【符号の説明】
【００５３】
図面中、１は不揮発性半導体記憶装置、２は半導体基板、Ｓａ、Ｓｄ、Ｓｅ、Ｓｆはアクティブエリア、５、１５はゲート絶縁膜、６は多結晶シリコン層（浮遊ゲート電極の材料）、ＦＧは浮遊ゲート電極、ＤＦＧはダミー浮遊ゲート電極（ダミー電極）、７はゲート間絶縁膜、８は導電層、ＣＧは制御ゲート電極、ＤＧ１〜ＤＧ４はダミー積層ゲート電極、ＷＬはワード線、ＲＤ１、ＲＤ２はダミー領域（第２領域）、Ｍはメモリセル領域（第１領域）を示す。
【特許請求の範囲】
【請求項１】
所定方向に沿ってそれぞれ形成され当該所定方向に交差した交差方向に第１幅で複数の第１アクティブエリアが周期的に形成された第１領域と当該第１領域の交差方向脇に前記第１アクティブエリアの第１幅よりも幅広な第２幅の第２アクティブエリアが形成された第２領域とを具備した半導体基板と、
前記第１領域では、
前記第１アクティブエリア上に第１膜厚で形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極が積層形成された積層ゲート電極とを備え、
前記第２領域では、
前記第２アクティブエリア上に前記第１膜厚と同一の第２膜厚で形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上にダミー電極、前記ゲート間絶縁膜、前記制御ゲート電極を結合したワード線が積層形成されたダミー積層ゲート電極とを備え、
前記半導体基板は、前記積層ゲート電極の所定方向脇に位置して前記第１領域の第１アクティブエリア内にソース／ドレイン領域形成用の不純物が導入されていると共に前記ダミー積層ゲート電極の所定方向脇に位置して前記第２領域の第２アクティブエリア内に前記ソース／ドレイン領域形成用の不純物が導入されていないことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置を製造する方法であって、
前記半導体基板の第１領域に第１のゲート絶縁膜を形成すると共に前記第２領域に第２のゲート絶縁膜を同一膜厚で形成する工程と、
前記第１領域の第１のゲート絶縁膜上に浮遊ゲート電極の材料を積層すると共に、前記第２領域の第２のゲート絶縁膜上にダミー電極の材料を積層する工程と、
前記第１領域の浮遊ゲート電極の材料、第１のゲート絶縁膜、半導体基板の上部を所定方向に沿って分断して当該所定方向の交差方向に周期的に分断することでそれぞれ所定方向に沿って複数の第１アクティブエリアを形成する工程であって当該所定方向に交差した交差方向に第１幅で複数の第１アクティブエリアを周期的に形成すると共に、前記第２領域のダミー電極の材料、第２のゲート絶縁膜、半導体基板の上部を所定方向に沿って分断して前記第１アクティブエリアの第１幅よりも幅広な第２幅の第２アクティブエリアを形成する工程と、
前記第１領域および第２領域に前記ゲート間絶縁膜、前記制御ゲート電極および当該制御ゲート電極を結合するワード線の材料を積層する工程と、
前記第１領域の制御ゲート電極、ゲート間絶縁膜、浮遊ゲート電極の材料を交差方向に沿って分断することで前記浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極を形成すると共に、前記第２領域の制御ゲート電極、ゲート間絶縁膜、ダミー電極の材料を交差方向に沿って分断することで前記ダミー電極、ゲート間絶縁膜、ワード線を複数形成する工程と、
前記第２領域のダミー電極の所定方向脇の前記第２アクティブエリア内に対する不純物導入を避けながら、前記第１領域の浮遊ゲート電極の所定方向脇の前記第１アクティブエリア内にソース／ドレイン領域形成用の不純物を導入する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１】
所定方向に沿ってそれぞれ形成され当該所定方向に交差した交差方向に第１幅で複数の第１アクティブエリアが周期的に形成された第１領域と当該第１領域の交差方向脇に前記第１アクティブエリアの第１幅よりも幅広な第２幅の第２アクティブエリアが形成された第２領域とを具備した半導体基板と、
前記第１領域では、
前記第１アクティブエリア上に第１膜厚で形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極が積層形成された積層ゲート電極とを備え、
前記第２領域では、
前記第２アクティブエリア上に前記第１膜厚と同一の第２膜厚で形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上にダミー電極、前記ゲート間絶縁膜、前記制御ゲート電極を結合したワード線が積層形成されたダミー積層ゲート電極とを備え、
前記半導体基板は、前記積層ゲート電極の所定方向脇に位置して前記第１領域の第１アクティブエリア内にソース／ドレイン領域形成用の不純物が導入されていると共に前記ダミー積層ゲート電極の所定方向脇に位置して前記第２領域の第２アクティブエリア内に前記ソース／ドレイン領域形成用の不純物が導入されていないことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置を製造する方法であって、
前記半導体基板の第１領域に第１のゲート絶縁膜を形成すると共に前記第２領域に第２のゲート絶縁膜を同一膜厚で形成する工程と、
前記第１領域の第１のゲート絶縁膜上に浮遊ゲート電極の材料を積層すると共に、前記第２領域の第２のゲート絶縁膜上にダミー電極の材料を積層する工程と、
前記第１領域の浮遊ゲート電極の材料、第１のゲート絶縁膜、半導体基板の上部を所定方向に沿って分断して当該所定方向の交差方向に周期的に分断することでそれぞれ所定方向に沿って複数の第１アクティブエリアを形成する工程であって当該所定方向に交差した交差方向に第１幅で複数の第１アクティブエリアを周期的に形成すると共に、前記第２領域のダミー電極の材料、第２のゲート絶縁膜、半導体基板の上部を所定方向に沿って分断して前記第１アクティブエリアの第１幅よりも幅広な第２幅の第２アクティブエリアを形成する工程と、
前記第１領域および第２領域に前記ゲート間絶縁膜、前記制御ゲート電極および当該制御ゲート電極を結合するワード線の材料を積層する工程と、
前記第１領域の制御ゲート電極、ゲート間絶縁膜、浮遊ゲート電極の材料を交差方向に沿って分断することで前記浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極を形成すると共に、前記第２領域の制御ゲート電極、ゲート間絶縁膜、ダミー電極の材料を交差方向に沿って分断することで前記ダミー電極、ゲート間絶縁膜、ワード線を複数形成する工程と、
前記第２領域のダミー電極の所定方向脇の前記第２アクティブエリア内に対する不純物導入を避けながら、前記第１領域の浮遊ゲート電極の所定方向脇の前記第１アクティブエリア内にソース／ドレイン領域形成用の不純物を導入する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【公開番号】特開２０１０−３４２８９（Ｐ２０１０−３４２８９Ａ）
【公開日】平成２２年２月１２日（２０１０．２．１２）
【国際特許分類】
【出願番号】特願２００８−１９４８９６（Ｐ２００８−１９４８９６）
【出願日】平成２０年７月２９日（２００８．７．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年２月１２日（２０１０．２．１２）
【国際特許分類】
【出願日】平成２０年７月２９日（２００８．７．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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