【課題】 水素によるキャパシタ誘電体膜の劣化を防止することが可能な半導体装置の製造方法を提供すること。
【解決手段】 シリコン（半導体）基板１の上に下地絶縁膜１０を形成する工程と、下地絶縁膜１０の上に、下部電極１１ａ、キャパシタ誘電体膜１２ａ、及び上部電極１３ａを順に形成してなるキャパシタQを形成する工程と、キャパシタQを覆う第１層間絶縁膜１５を形成する工程と、第１層間絶縁膜１５の上に、シリコン基板１にバイアス電圧を印加しないプラズマCVD法により第１保護絶縁膜１６を形成する工程と、を有することを特徴とする半導体装置の製造方法による。 （もっと読む）

【課題】１マスク加工の強誘電体キャパシタにおいて、セルサイズの縮小を図る。
【解決手段】強誘電体記憶装置は、強誘電体キャパシタ３０の上部電極ＴＥと、強誘電体キャパシタ３０の下部電極ＢＥと、上部電極ＴＥ及び下部電極ＢＥ間に挟まれ、上部電極ＴＥの側面と一致する側面を有する第１の部分ＦＥａと下部電極ＢＥの側面と一致する側面を有する第２の部分ＦＥｂとで構成され、第２の部分ＦＥｂの側面が第１の部分ＦＥａの側面よりも外側に突出することで段差ＦＥ’が形成された強誘電体膜ＦＥと、上部電極ＴＥ上に設けられたトップマスク２４と、トップマスク２４の側面の一部、上部電極ＴＥの側面及び強誘電体膜ＦＥの第１の部分ＦＥａの側面に設けられ、トップマスク２４の頂上部よりも低くかつ上部電極ＴＥの頂上部より高い頂上部を有するサイドマスク２６とを具備する。 （もっと読む）

【課題】層間絶縁膜を還元性雰囲気中で形成する際に供給される還元剤としての水素が、酸化物誘電体中に拡散されるのを防止或いは抑制する水素バリア構造を提供する。
【解決手段】電気的導電性及び水素透過性を有する上部電極２６−１、２６−２が金属酸化物強誘電体２５−１、２５−２に隣接し、更に、該上部電極２６−１、２６−２に接触する接触部分を含むと共に電気的導電性及び水素透過性を有するローカル配線層１６０が設けられる。更に、該ローカル配線層１６０を覆う絶縁性水素バリア層１７０が設けられる。この構造によれば、水素が該配線層１６０及び該上部電極２６−１、２６−２を介して該金属酸化物強誘電体２５−１、２５−２中に拡散するのを防止或いは抑制することができる。 （もっと読む）

【課題】層間絶縁膜を還元性雰囲気中で形成する際に供給される還元剤としての水素が、酸化物誘電体中に拡散されるのを防止或いは抑制する水素バリア構造を提供することを目的とする。
【解決手段】電気的導電性及び水素透過性を有する上部電極２６−１、２６−２が金属酸化物強誘電体２５−１、２５−２に隣接し、更に、該上部電極２６−１、２６−２に接触する接触部分を含むと共に電気的導電性及び水素非透過性を有するローカル配線層１６２が設けられる。この構造によれば、該配線層１６２を形成した後に、コンタクトプラグ３２を含む層間絶縁膜２８を還元性雰囲気中で形成するので、水素が該配線層１６２及び該上部電極２６−１、２６−２を介して該金属酸化物強誘電体２５−１、２５−２中に拡散するのを防止或いは抑制することができる。 （もっと読む）

【課題】キャパシタのプロセスダメージ耐性を向上させる半導体装置及びその製造方法を提供すること。
【解決手段】 本発明の一形態の半導体装置は、半導体基板（１０１）と、前記半導体基板の上方に設けられた、誘電体膜（１１７）を下部電極（１１５）と上部電極（１１８、１１９）とで挟んでなるキャパシタと、を備え、前記上部電極は、結晶構造をなす第１のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）を含む積層構造をなし、前記第１のＭＯｘ型導電性酸化膜の結晶粒径が５ｎｍ〜１００ｎｍである。 （もっと読む）

【課題】キャパシタを配置する構造においてキャパシタ絶縁膜や上部電極界面に与えられたダメージを効率よく回復させる半導体装置及びその製造方法を提供すること。
【解決手段】本発明の一形態の半導体装置は、半導体基板（１０１）の上方に形成された、下部電極（１１５）とＭＯｘ型導電性酸化物（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）を含む電極膜を有する上部電極（１１７）とで誘電体膜（１１６）を挟んでなるキャパシタと、前記上部電極に接続されたコンタクト（１２２）と、を備え、前記電極膜は、前記コンタクト直下の膜厚がその他の部分の膜厚に比べて薄い。 （もっと読む）

【課題】 強誘電体素子の下に位置するバリア膜のバリア能力を向上させた半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、絶縁膜１０に接続孔１０ａを形成する工程と、接続孔１０ａの中に導電性のプラグ１２ａを形成する工程と、プラグ１２ａ上に、組成に厚さ方向の変化を有するバリア膜２０を形成する工程と、強誘電体膜を有する強誘電体素子を形成する工程とを具備する。バリア膜２０を形成する工程は、第１の成分からなる第１の層２１ａ，２１ｂ，２１ｃ，２１ｄと、第２の成分からなる第２の層２２ａ，２２ｂ，２２ｃとを交互に積層する工程と、これら第１の層及び第２の層をアニール処理する工程とを具備する。 （もっと読む）

【課題】電気的特性に優れた、より高性能な強誘電体メモリ装置及びその製造方法。
【解決手段】半導体基板１１上に下側絶縁膜（第１絶縁膜）３０を形成し、下部電極４２、強誘電体層４４及び上部電極４６が順次に積層されてなる強誘電体キャパシタ構造体４０を形成し、強誘電体キャパシタ構造体を覆う上側絶縁膜（第５絶縁膜）５０を形成し、上側絶縁膜上に延在する配線層７０を形成し、配線層及び上側絶縁膜を覆う５〜５０ｎｍの膜厚を有する酸化アルミニウム膜９０を形成する。 （もっと読む）

【課題】容量絶縁膜を構成する強誘電体膜の特性の劣化を防止することによって、強誘電体メモリの信頼性を向上させる。
【解決手段】メモリセルトランジスタと不純物拡散層１１１とが形成された半導体基板１００の上に、メモリセルトランジスタと接続する第１のプラグ１１３及び不純物拡散層１１１と接続する第２のプラグ１１４を有する第１の層間絶縁膜１１２を形成する。第１の層間絶縁膜１１２の上に、第１のプラグ１１３と接続する容量下部電極１１５、強誘電体膜よりなる容量絶縁膜１１８、及び容量絶縁膜１１８の外側まで延び且つ第２のプラグ１１４と電気的に接続する容量上部電極１１９を順次形成する。容量上部電極１１９の上に第２の層間絶縁膜１２０を形成した後、各層間絶縁膜に、不純物拡散層１１１と上層配線１２２とを接続する第３のプラグ１２１を形成する。 （もっと読む）

【課題】電極構造下方のプラグの酸化を抑制する半導体装置を提供する。
【解決手段】半導体基板（Ｓ）と、この半導体基板に形成されたトランジスタの活性領域（１０７）に接続した導電性プラグ（１１８）と、この導電性プラグの底面部及び側面部に被覆する金属シリサイド膜（１１７）と、前記導電性プラグ上に形成された電極構造（２００）と、を備えている。 （もっと読む）

【課題】 高密度化に伴う種々の不具合を回避することができる半導体装置及びその製造方法を提供する。
【解決手段】 強誘電体キャパシタを形成した後、強誘電体キャパシタの上部電極２２上に、Ｔｉ又はＩｒからなるキャップ膜１９を形成する。その後、強誘電体キャパシタを覆うアルミナ膜２３を保護膜として形成する。更に、強誘電体キャパシタをアルミナ膜２３の上から覆うＳｉＯ₂膜をスパッタ法により形成する。層間絶縁膜２５を形成した後、キャップ膜１９及び下部電極２０まで到達する孔２６を夫々形成し、その内部にＴｉ又はＴｉＮからなるバリアメタル膜２７及びＷ膜２８を形成する。 （もっと読む）

トランジスタと抵抗等複数種類の半導体素子を簡略化した工程で作成する。 半導体装置の製造方法は、半導体基板にアスペクト比１以上の素子分離領域を形成し、ゲート絶縁膜を形成し、シリコン層を堆積し、パターニングしてゲート電極と抵抗素子を形成し、ゲート電極の側壁サイドウォールを形成し、第１の活性領域に高濃度の燐を、第２の活性領域及び抵抗素子に高濃度のｐ型不純物を、イオン注入し、５００℃以下の温度でサリサイドブロック層を形成し、サリサイドブロック層を覆うように金属層を堆積し、選択的に金属シリサイド層を形成する。厚いゲート絶縁膜と著しく薄いゲート絶縁膜を形成し、サイドウォール形成前、厚いゲート絶縁膜は貫通しない第１導電型のイオン注入と、厚いゲート絶縁膜も貫通する逆導電型の斜めイオン注入を行う。
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【課題】 キャパシタ誘電体膜が劣化するのを防止することが可能な容量素子、半導体装置、及び容量素子の製造方法を提供すること。
【解決手段】 基材１０と、基材１０の上に形成された下地絶縁膜１１と、下地絶縁膜１１の上に下部電極１３、キャパシタ誘電体膜１４、及び上部電極１５を順に形成してなるキャパシタQと、上部電極１５上に形成され、キャパシタQの少なくとも一部を覆う下部保護絶縁膜１６ａと、下部保護絶縁膜１６ａの上に形成され、該下部保護絶縁膜１６ａよりもエネルギバンドギャップが広い上部保護絶縁膜１６ｂと、を有することを特徴とする容量素子による。 （もっと読む）

【課題】 層間絶縁膜に埋め込まれた導電プラグ上にキャパシタを形成する場合、その導電プラグ上にＰＺＴなどを成膜する際の成膜温度を抑える必要性がなく、且つ、ＰＺＴの製造時に生じる酸素の下部電極への内向拡散を抑制することを可能にしようとする。
【解決手段】 層間絶縁膜１に埋め込まれた導電性プラグ２の頂面を含む領域にＳｉＯ₂ 、ＳｉＮ、Ａｌ₂ Ｏ₃ から選択されたアモルファスの第１層３Ａ、第１層３Ａ上に形成されたＴｉＡｌＮ或いはＴｉ／ＴｉＡｌＮからなる第２層３Ｂ、Ｉｒ或いはＩｒＯ₂ からなる第３層３Ｃで構成された下部電極３と、下部電極３上に順に形成された誘電体層４及び上部電極５とを備える。 （もっと読む）

【課題】強誘電体キャパシタを有する半導体装置に関し、製造工程中に導入される水素や水分の影響による強誘電体キャパシタの特性劣化を抑制しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に強誘電体キャパシタを形成する工程と、強誘電体キャパシタを覆うように絶縁膜５４を形成する工程と、絶縁膜５４の表面に付着し又は膜中に吸蔵する水素及び／又は水分を脱離する加熱処理を行う工程と、絶縁膜５４上にアルミニウム酸化膜よりなるキャパシタ保護膜５６を形成する工程とを有し、加熱処理を行う工程とキャパシタ保護膜を形成する工程とを、同一装置内において大気開放せずに連続して行う。 （もっと読む）

【課題】コンタクトプラグ部も含む強誘電体キャパシタの周囲から水素及び水分等が強誘電体キャパシタへ侵入することを防止した半導体記憶装置及びその製造方法を提供することである。
【解決手段】上記課題を解決した半導体記憶装置は、半導体基板の上方に形成された強誘電体キャパシタと、前記強誘電体キャパシタの上面に形成され、この強誘電体キャパシタの形成時にマスクとして働く第１の水素バリア膜と、前記第１の水素バリア膜を含む前記強誘電体キャパシタの上面及び側面に形成された第２の水素バリア膜と、前記第１及び第２の水素バリア膜を貫通して設けられ、前記強誘電体キャパシタの上部電極に接続し、側面が水素バリア膜で囲まれたコンタクトプラグとを具備する。 （もっと読む）

【課題】 半導体装置において、高融点金属シリサイドを形成しない第１の領域における高融点金属拡散防止膜の信頼性を向上し、高融点金属拡散を確実に防止して信頼性の向上を図る。
【解決手段】 高融点金属シリサイドを形成しない領域上に、複数層構造の高融点金属拡散防止膜２００が形成され、この上に高融点金属膜２０６が形成される。 （もっと読む）

【課題】 強誘電体層又は高誘電体層よりなる容量絶縁層を用いたキャパシタにおいて、下部電極と電気的に接続するプラグに形成されるシームによって、キャパシタの特性が劣化しない構造を実現する。
【解決手段】 半導体記憶装置は、半導体基板(1)の上に形成された絶縁層(5,11)と、絶縁層(5,11)中に形成された第１のホール(12)の内部に形成された第１のプラグ(15)と、絶縁層(5,11)の上に形成され、第１のホール(12)と連通する第２のホール(18)を有する絶縁性の第１の水素バリア層(17)と、第２のホール(18)の内部に形成された導電性の第２の水素バリア層よりなる第２のプラグ(19)と、第１の水素バリア層(17)及び第２のプラグ(19との上に、下から順に形成された下部電極(20)、容量絶縁層(22)、及び上部電極(23)とを備える。第１のプラグ(15)の内部には、シーム(16)が形成されており、該シーム(16)の少なくとも一部には、絶縁性材料(17a)が埋め込まれている。 （もっと読む）

【課題】 横方向を含む全方向からの水素の侵入に対するバリア性に優れた強誘電体キャパシタを備えた半導体記憶装置及びその製造方法を提供することである。
【解決手段】 上記の課題を解決した半導体記憶装置は、半導体基板上に形成されたトランジスタと、前記トランジスタの上方に形成され、下部電極、強誘電体膜及び上部電極とを含む強誘電体キャパシタと、複数の前記強誘電体キャパシタからなる強誘電体キャパシタセルアレイの側方を連続して囲む第１の水素バリア膜と、前記強誘電体キャパシタセルアレイの上方に形成され、前記第１の水素バリア膜と全周囲で接する第２の水素バリア膜とを具備する。 （もっと読む）

【課題】 強誘電体キャパシタの特性の劣化をより確実に抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】 Ａｌ₂Ｏ₃膜１２を全面に形成した後、Ａｌ₂Ｏ₃膜１２に上部電極１１ａを露出する開口部１２ａを形成する。次に、厚さが５０ｎｍ程度のＡｌ膜１３を全面に形成する。次に、Ａｌ膜１３のパターニングを行うことにより、容量絶縁膜１０ａの上方及び側方を覆うＡｌ保護膜１３ａを形成する。次に、Ａｌ₂Ｏ₃膜１２及び下部電極膜のパターニングを行うことにより、下部電極９ａを形成する。次に、全面に層間絶縁膜１４を形成する。次に、層間絶縁膜１４及びＡｌ₂Ｏ₃膜１２に下部電極９ａまで到達する開口部１４ａを形成し、層間絶縁膜１４にＡｌ膜１３まで到達する開口部１４ｂを形成する。次に、下部電極９ａに接続されるＡｌ配線１５ａ及びＡｌ膜１３を介して上部電極１１ａに接続されるＡｌ配線１５ｂを形成する。 （もっと読む）