【課題】 配線材料であるＡｌと電極材料であるＰｔとの反応を効果的に抑制することができる、金属酸化物誘電体を用いたキャパシタを備える半導体装置の製造方法を提供する。
【解決手段】 金属酸化物誘電体を容量絶縁膜に用いるキャパシタを備える半導体装置の製造方法であって、半導体基板の上方に第１絶縁膜を介して第１電極６及び容量絶縁膜７を形成する工程と、第１絶縁膜上に第２絶縁膜９を形成する工程と、容量絶縁膜７の上面を露出する工程と、酸素雰囲気中で熱処理する工程と、容量絶縁膜７の上面に第１導電膜１０ａと第２導電膜１０ｂ，１０ｃとの積層膜からなる第２電極１０を形成する工程と、第２絶縁膜９上に第３絶縁膜１３を形成する工程と、第３絶縁膜に第２電極の一部を露出する開口部１４を形成する工程と、開口部１４内を覆うように第３導電膜１５を形成する工程と、第３導電膜１５上に配線層１６を形成する工程と、を含む半導体装置の製造方法。 （もっと読む）

【課題】キャパシタを覆う絶縁膜を形成する際、キャパシタ中の強誘電体膜の劣化を防ぐことができる半導体装置を提供すること。
【解決手段】シリコン基板（半導体基板）１の上方に形成された第１絶縁膜９と、下部電極１１ａ、誘電体膜１２ａ、及び上部電極１３ａを第１絶縁膜９上に順に形成してなるキャパシタQと、誘電体膜１２ａと上部電極１３ａとを覆う第１キャパシタ保護絶縁膜１４と、第１キャパシタ保護絶縁膜１４上に形成された第２キャパシタ保護絶縁膜１６と、第２キャパシタ保護絶縁膜１６上に形成された第２絶縁膜１７とを備え、第２キャパシタ保護絶縁膜１６の炭素含有量が、第２絶縁膜１７の炭素含有量よりも多い半導体装置による。 （もっと読む）

【課題】
強誘電体キャパシタ上部にＷプラグを採用することにより生じた上部電極コンタクト周辺の新たな問題を解決する。
【解決手段】
半導体装置は、半導体基板と、前記半導体基板に形成され、絶縁ゲートとその両側のソース／ドレインを有するＭＯＳトランジスタと、前記半導体基板上方に形成され、下部電極、強誘電体層、上部電極を有する強誘電体キャパシタと、前記上部電極上に形成され、上部電極の厚さの1／２以下の厚さを有し、水素耐性のある金属膜と、前記強誘電体キャパシタと金属膜を埋め込む層間絶縁膜と、前記層間絶縁膜を貫通し、前記金属膜に達し、導電性グルー膜とタングステン体とを含む導電性プラグと、前記層間絶縁膜上に形成され、前記導電性プラグに接続されたアルミ配線と、を有する。 （もっと読む）

半導体装置は、第１の水素バリア膜と、第１の水素バリア膜の上に形成された容量素子と、容量素子を覆うように形成された第２の水素バリア膜とを備える。第１の水素バリア膜及び第２の水素バリア膜は、第１の水素バリア膜と第２の水素バリア膜とを密着させる同一種の原子を少なくとも１つ含んでいる。
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【課題】立体スタック型キャパシタ構造における容量開口部の段差被覆性を向上させる誘電体メモリ及びその製造方法を提供する。
【解決手段】本発明の誘電体メモリは、基板上に形成された絶縁性下部水素バリア膜１０６上に形成された凹部１２１を有する導電性バリア膜１０９と、導電性バリア膜１０９上の第２の層間絶縁膜１１０に形成され、導電性バリア膜１０９の上面を露出する開口部１１１と、開口部１１１内に形成され、下部電極１１２、容量絶縁膜１１３、及び上部電極１１４とからなる容量素子とを備えており、凹部１２１内の角部が、丸形状又はテーパー形状である。これにより、開口部内に形成する各膜の段差被覆性を向上し、キャパシタ特性の劣化を抑制する。 （もっと読む）

【課題】 多層配線を有する半導体記憶装置において、キャパシタに対する水素バリア性６を向上し、しかもキャパシタへのストレスによる悪影響を緩和して、キャパシタの特性劣化を抑制する。
【解決手段】 メモリセルを構成するメモリセルトランジスタ及びメモリセルキャパシタを複数配置してなるメモリセルアレイＡｍを有する半導体記憶装置１００ａにおいて、前記メモリセルアレイ上に形成され、ワード線裏打配線６ａ及びプレート線裏打配線６ｂを構成する第１の配線層と、該第１の配線層の上層に形成され、ビット線裏打下層配線７を構成する第２の配線層とを有し、第１及び第２の配線層からなる多層配線を、メモリセルアレイ上で第１の配線層が占める面積が、該メモリセルアレイ上で第２の配線層が占める面積より大きい構造とした。 （もっと読む）

【課題】 半導体装置に関し、強誘電体キャパシタに印加される樹脂の吸湿による応力を実効的に低減して、安定した分極反転を可能にする。
【解決手段】 強誘電体キャパシタ１の上部電極４に接続する配線７の延在方向に沿って、強誘電体キャパシタ１を挟んで２つのプラグ５，６を配置する。 （もっと読む）

【課題】製造後に情報の書き込みが可能で、情報の書き換えによる偽造を防止し、かつ、単純な構造と安価な材料から、安価に製造できる半導体装置を提供する。さらに、上記の機能を備え、かつ、内部の構成によりる無線通信の阻害がない半導体装置を提供する。
【解決手段】複数のメモリセルを含むメモリセルアレイを有する有機メモリと、有機メモリを制御する制御回路と、アンテナを接続するための配線とを有し、複数のメモリセルの各々は、トランジスタと記憶素子を有し、記憶素子は、第１の導電層と第２の導電層との間に有機化合物層が挟まれて設けられ、第２の導電層は線状に形成されていることを特徴とする。 （もっと読む）

強誘電体キャパシタ（２３）を形成した後、表面の傾斜が緩やかな絶縁膜（２４）を、高密度プラズマＣＶＤ法又は常圧ＣＶＤ法等により形成する。その後、アルミナ膜（２５）を絶縁膜（２４）上に形成する。このような方法によれば、アルミナ膜（２５）のカバレッジの低さが問題となることはなく、強誘電体キャパシタ（２３）が確実に保護される。
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【課題】 キャパシタ構造の特性劣化を十分に防止するも、電気的接続用のプラグの接続を十分に確保して、コンタクト不良を抑止して歩留りを向上させて、信頼性の高い半導体装置を実現する。
【解決手段】 第１の保護膜３３の後述する第２のプラグ３９のビア孔３９ａに相当する部位、即ち第１のプラグ２４に整合する部位に、リソグラフィー及びそれに続くドライエッチングにより、ビア孔３９ａの孔径よりも例えば０．４μｍ程度大きい孔径となる開口３３ａを形成する。 （もっと読む）

Ｗプラグ（２４）を形成し、その上にＷ酸化防止バリアメタル膜（２５）を形成する。その後、Ｗ酸化防止バリアメタル膜（２５）よりも薄いＳｉＯＮ膜（２７）を形成し、ＳｉＯＮ膜（２７）に対してＡｒスパッタエッチングを行う。この結果、ＳｉＯＮ膜（２７）の表面の形状が緩やかになり、深い溝が消失する。続いて、全面に、ＳｉＯＮ膜（２８）を形成する。ＳｉＯＮ膜（２８）とＳｉＯＮ膜（２７）とから、空隙が存在しないＷ酸化防止絶縁膜（２９）が構成される。
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【課題】立体スタック型構造を有する誘電体メモリにおいて、上部電極の電位を拡散層へ引き出す構造を実現することを目的とする。
【解決手段】半導体装置は、第１の不純物拡散層102及び第２の不純物拡散層103と、第１の層間絶縁膜104と、第１のコンタクトプラグ106と、第２のコンタクトプラグ107と、第２の層間絶縁膜110と、第１の開口部110aと、第２の開口部110bと、第１の開口部110aの壁部及び底部に第１のコンタクトプラグ106と電気的に接続する第１の金属膜（下部電極）111、強誘電体膜（容量絶縁膜）112、第２の金属膜（上部電極）113からなる容量素子と、第２の開口部110bの壁面及び底面に第２のコンタクトプラグ107と電気的に接続する第１の金属膜111とを備える。第２の金属膜113は、容量絶縁膜112の上から第２の開口部110bに跨り、第２の開口部110bで、第２の開口部110bの壁面及び底面に形成された第１の金属膜111の少なくとも一部と接続している。 （もっと読む）

【課題】 良好な磁気特性及び耐熱性を有する記憶素子を提供する。
【解決手段】 情報を磁性体の磁化状態により保持する記憶層１７を有し、この記憶層１７に対して、トンネルバリアとなる絶縁層１６を介して磁化固定層３１が設けられ、記憶層１７が、酸化物層１８を介して、下地層或いは上層の保護層１９に接している記憶素子３を構成する。 （もっと読む）

【課題】 半導体記憶装置を構成する容量素子を覆う絶縁膜、特に立体形状を有する容量素子を覆う絶縁膜の上に形成される水素バリア膜の膜質を向上できるようにする。
【解決手段】 半導体記憶装置は、半導体基板１００に形成され、水素の侵入を防止する下部水素バリア膜１１２と、該下部水素バリア膜１１２の上に順次形成され、下部電極１０３、容量絶縁膜及び上部電極により構成された容量素子１３０と、該容量素子１３０を覆う絶縁膜である容量素子被覆膜１０６と、該容量素子被覆膜１０６の上に形成され且つ容量素子１３０の周囲で下部水素バリア膜１１２と接続された、水素の侵入を防止する上部水素バリア膜１０７とを有している。容量素子被覆膜１０６は、平面における角部が丸められているか又は角落としされている。 （もっと読む）

【課題】水素、水分による強誘電体層の劣化を防止する。
【解決手段】強誘電体メモリ１０は、強誘電体層３４を含んで、第１絶縁膜２０上に設けられている強誘電体キャパシタ構造体３０と、強誘電体キャパシタ構造体及び第１絶縁膜を覆って設けられている第１バリア膜４０と、第１バリア膜上に設けられている第２絶縁膜５０と、第２絶縁膜及び第１バリア膜を貫通して設けられている第１埋込みコンタクト６２ａと、第２絶縁膜上に設けられている第１配線層７０と、第１配線層上に設けられている酸化膜７２と、酸化膜、第１配線層、第２絶縁膜を覆って設けられている第２バリア膜８０と、第２バリア膜上に形成されている第３絶縁膜９０と、第３絶縁膜、第２バリア膜、酸化膜を貫通して設けられている第２埋込みコンタクト６４ａと、第３絶縁膜上に設けられている第２配線層７６とを具えている。 （もっと読む）

アレイ状にメモリセルアレイが配列した強誘電体メモリを製造するに当たり、層間絶縁膜上にＡｌ_２Ｏ_３膜（２）、Ｐｔ膜（３）、ＰＺＴ膜（４）及びＩｒＯ_２膜（５）を形成する。そして、上部電極を形成するに際して、行方向に延びる部位を備えたレジストマスクを用いてＩｒＯ_２膜（５）のパターニングを行った後、行方向に延びる部位を備えたレジストマスクを用いてＩｒＯ_２膜（５）のパターニングを行う。この結果、これらのレジストマスクが交差する部位に、ＩｒＯ_２膜（５）からなり、平面形状が長方形の上部電極が形成される。
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【課題】 キャパシタの特性や信頼性の低下を防止することが可能な半導体装置を提供する。
【解決手段】 下部電極と上部電極と誘電体膜とを含むキャパシタを備えた半導体装置であって、下部電極は、イリジウムを含む第１の導電膜１１７と、誘電体膜１２２と第１の導電膜との間に設けられ且つ貴金属膜で形成された第２の導電膜１１９と、誘電体膜と第２の導電膜との間に設けられ且つペロブスカイト構造を有する導電性金属酸化物膜で形成された第３の導電膜１２１と、第１の導電膜と第２との導電膜の間に設けられ且つ金属膜及び金属酸化物膜の少なくとも一方を含み且つ第１の導電膜に含まれるイリジウムの拡散を防止する拡散防止膜１１８ａと、を備え、誘電体膜は、ペロブスカイト構造を有する絶縁性金属酸化物膜を含み、該絶縁性金属酸化物膜は、Ａ(Ｚｒ_xＴｉ_1-x )Ｏ₃ （ただし、Ａは少なくとも１以上のＡサイト元素、０＜ｘ＜０．３５）で表される。 （もっと読む）

【課題】 キャパシタの特性や信頼性の低下を防止することが可能な半導体装置を提供する。
【解決手段】 半導体基板１００と、半導体基板の上方に設けられ、下部電極１１６，１１７．１１８，１１９、１２０と、上部電極１２２，１２３と、下部電極と上部電極との間に設けられた誘電体膜１２１とを含むキャパシタと、を備えた半導体装置であって、下部電極は、イリジウムを含む第１の導電膜１１７と、誘電体膜と第１の導電膜との間に設けられ且つ貴金属膜で形成された第２の導電膜１１９と、誘電体膜と第２の導電膜との間に設けられ且つペロブスカイト構造を有する金属酸化物膜で形成された第３の導電膜１２０と、第１の導電膜と第２との導電膜の間に設けられ且つ金属膜及び金属酸化物膜の少なくとも一方を含み且つ第１の導電膜に含まれるイリジウムの拡散を防止する拡散防止膜１１８とを備える。 （もっと読む）

【課題】 不純物拡散領域に注入された不純物がトンネル酸化膜（第１のゲート絶縁膜）近傍まで拡散するのを防ぐことができる半導体記憶装置を得る。
【解決手段】 半導体基板と、半導体基板上に第１のゲート絶縁膜を介して形成されたフローティングゲートと、フローティングゲート上に第２のゲート絶縁膜を介して形成されたコントロールゲートと、半導体基板の表面に形成された不純物拡散領域とを有し、不純物拡散領域の上面を、第１のゲート絶縁膜と半導体基板の界面よりも４０ｎｍ以上低くしている。 （もっと読む）

【課題】搬送時にも基板を清浄に保つことができる技術を提供する。
【解決手段】
搬送槽１１０とゲートバルブ３３の間に二重オーリング１１５ｂ、１１６ｂを配置し、二重オーリング１１５ｂ、１１６ｂの間の密閉空間８０ｂに真空排気系３３９を接続し、密閉空間８０ｂを真空排気する。密閉空間８０ｂ内に大気が浸入しても真空排気によって除去されるので搬送槽１１０内に大気が浸入せず、搬送槽１１０内を高真空状態に置ける。ＭＲ比の大きいトンネル接合磁気抵抗効果素子を作成することができる。 （もっと読む）