【課題】水分又は水素の侵入による強誘電体キャパシタの性能劣化をより確実に防止できるとともに、製造工程数の増加を回避できる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１０上にトランジスタＴを形成した後、第１の絶縁膜１２１を形成する。次に、第１の絶縁膜１２１上に強誘電体キャパシタ１３０を形成し、その上に第２の絶縁膜１３１ａを形成する。次に、第２の絶縁膜１３１ａの上面を平坦化した後、トランジスタＴの不純物領域１１８に到達するコンタクトホールを形成し、そのコンタクトホール内に導体を埋め込んでプラグ１３３を形成する。その後、酸化アルミニウム等により水素バリア層１３４を形成し、その上に第３の絶縁膜１３１ｂを形成する。次いで、強誘電体キャパシタ１３０及びプラグ１３３に接続するコンタクトホールを形成した後、コンタクトホール内に導体を埋め込んで配線１３７を形成する。 （もっと読む）

【課題】金属配線の速い電荷伝達を妨げる要因を除去し、また、金属配線の表面の損傷を防止し、半導体メモリ素子の高速動作を実現することができるＮＡＮＤフラッシュメモリ素子等の半導体メモリ素子の製造方法を提供する。
【解決手段】半導体メモリ素子の製造方法は、基板３０上にコンタクトプラグ４０、４２、４３、及びコンタクトプラグ４０、４２、４３を囲む第１の層間絶縁膜３９と第２の層間絶縁膜４１を形成するステップと、パターニングされたＴｉ／ＴｉＮ膜による拡散防止膜４６及びタングステン膜による金属配線４７を含み、コンタクトプラグ４０、４２、４３の上に重なる金属配線構造Ｍを形成するステップと、金属配線４７の表面を酸化させ、金属配線４７の表面に保護膜４９を形成するため、Ｈ２ＳＯ４、Ｈ２Ｏ２、脱イオン水及びＨＦを混合して得られた洗浄ケミカルを利用するステップとを含む。 （もっと読む）

【課題】シリンダーの高さを高くしても、ウェットディップアウトにおいて、隣接するストレージノードの間のブリッジ現象を防止することのできる半導体素子のキャパシター製造方法を提供すること。
【解決手段】コンタクトプラグが形成された半導体基板上に中間層が挿入された積層構造の分離構造を形成するステップと、分離構造をエッチングしてコンタクトプラグの一部分を開放させるオープン領域を形成するステップと、オープン領域上にストレージノード３２Ａを形成するステップと、分離構造の一部分をエッチングしてストレージノード３２Ａの一部分を囲むパターニングされた中間層２７Ａを形成し、ストレージノード３２Ａを支持するステップと、分離構造の残留部分を除去するステップと、パターニングされた中間層を除去してストレージノード３２Ａの内壁及び外壁を全て露出するステップとを含む。 （もっと読む）

【課題】立体スタック型構造を有する容量素子の容量ばらつきを軽減し且つ製造歩留りを向上する。
【解決手段】半導体記憶装置１００は、第１導電膜１０４ｂ及びその上の第２導電膜１０４ａを少なくとも含む第１積層構造体１０４ｘ及び第２積層構造体１０４ｙと、第１及び第２積層構造体１０４ｘ及び１０４ｙを覆う絶縁膜１０５と、絶縁膜１０５及び第１積層構造体１０４ｘの第２導電膜１０４ａに形成され、第１積層構造体１０４ｘの第１導電膜１０４ｂに達する凹部１０５ａとを備え、少なくとも凹部１０５ａの側壁に形成された第１の電極膜１０６及び第１積層構造体１０４ｘからなる容量下部電極１１０と、容量下部電極１１０を覆う容量絶縁膜１０７と、容量絶縁膜１０７上の第２の電極膜１０８とからなる容量素子１１１を更に備える。第２積層構造体１０４ｙは、絶縁膜１０５の表面から第２導電膜１０４ａの上面までの膜厚Ｈの測定に用いられる。 （もっと読む）

【課題】プラグを介した導電接続構造を具備した半導体装置におけるデバイス構成層の結晶配向性を向上させた半導体装置を提供する。
【解決手段】本発明の半導体装置１００は、基板１０上の層間絶縁膜２６に形成された貫通孔２４内に設けられてなるプラグ２０を介した導電接続構造を具備した半導体装置であり、前記プラグ２０は、前記貫通孔２４内に第１導電膜を埋め込んでなるプラグ導電層２２を有しており、少なくとも前記プラグ導電層２２上には、シリコンを含む導電材料からなる第２導電膜２１が形成されており、前記第２導電膜２１上には、自己配向性を有する導電材料からなる窒化チタン層１２（第３導電膜）が形成されている。 （もっと読む）

【課題】ＤＲＡＭメモリセル形成時の熱処理による負荷を低減させ、メモリセルおよびこれと同一基板上に形成されるＭＩＳＦＥＴの特性を向上させる。
【解決手段】メモリセル形成領域に、情報転送用ＭＩＳＦＥＴＱｓとキャパシタＣからなるメモリセルが形成され、論理回路形成領域に、論理回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとが形成される半導体集積回路装置の、キャパシタＣが形成される酸化シリコン膜４１を、４５０℃〜７００℃の温度で、プラズマＣＶＤ法を用いて形成する。その結果、酸化シリコン膜４１からの脱ガス量を低減でき、脱ガスによってキャパシタＣの下部電極４３を構成するシリコン膜表面のシリコン粒の成長が阻害されず、容量を大きくすることができ、また、酸化シリコン膜４１の成膜後に、水分等を除去するための熱処理工程を省くことができ、ＭＩＳＦＥＴの特性の劣化を防止することができる。 （もっと読む）

【課題】プラグを介した導電接続構造を具備した半導体装置におけるデバイス構成層の結晶配向性を向上させた半導体装置を提供する。
【解決手段】本発明の半導体装置は、基板１０上の層間絶縁膜２６に形成された貫通孔２４内に設けられてなるプラグ２０を介した導電接続構造を具備した半導体装置であり、前記プラグ２０が、前記貫通孔２４内に埋め込まれたプラグ導電層２２と、該プラグ導電層２２上に埋め込まれた第２導電膜２１と、前記第２導電膜２１の表面部２１ａに形成されたアモルファス層とを有しており、前記プラグ２０表面のアモルファス層上に窒化チタン層１２が形成されている構成である。 （もっと読む）

【課題】コンタクトプラグ内のボイドの露出を防止し、強誘電体キャパシタを構成する容量下部電極の下にある拡散防止膜とコンタクトプラグとの接触面積を増加させ、強誘電体キャパシタの電気特性の劣化を防止する。
【解決手段】半導体基板１１の上に形成された第１の層間絶縁膜１６と、第１の層間絶縁膜中に形成され、半導体基板１１に接続されたコンタクトプラグ１７と、コンタクトプラグ１７及び第１の層間絶縁膜１６の上に形成された導電性の拡散防止膜２１と、拡散防止膜２１の上に下から順に配置された、容量下部電極２２、容量絶縁膜２４及び容量上部電極２５を有する容量素子とを備え、コンタクトプラグ１７の上面の高さは、第１の層間絶縁膜１６の上面よりも高い。 （もっと読む）

【課題】水素バリア膜に由来するパーティクルにより上部電極と引き出し配線とが短絡することがない強誘電体メモリ装置を実現できるようにする。
【解決手段】基板の上に形成された絶縁性の第１の水素バリア膜１３と、第１の水素バリア膜１３の上に順次形成された下部電極１５、強誘電体膜１６及び上部電極１７からなる容量素子３１並びに容量素子３１の側面を覆う層間絶縁膜１８を含むメサ部３２と、メサ部３２の側面を覆い、下部が第１の水素バリア膜１３と接する導電性の第２の水素バリア膜１９と、第２の水素バリア膜１９と接し且つメサ部３２の上を覆う絶縁性の第３の水素バリア膜２０とを備えている。 （もっと読む）

マイクロ電子工学装置用の電子部品および電子部品の製造方法。こうした方法にかかる特定の実施形態のひとつには、下地層を工作物の上に堆積するステップと、導電層をその下地層の上に形成するステップと、が含まれる。この方法ではさらに続けて、誘電層を導電層の上に堆積するステップを行ってもよい。この下地層の材料は、誘電層の誘電率を、その下地層が導電層の下に無い場合に較べて高めるようなものである。例えば下地層は、誘電層を導電層の上に堆積した後にあらためて高温焼き鈍し工程にかけなくとも、別の方法で非晶質誘電層を結晶化させる構造もしくはそのほかの特性を薄膜積層に与え得る。本方法の実施例のいくつかでは、あらためての高温焼き鈍し工程を使わないようにできるので、高誘電率を持つ誘電層をつくるにあたって非常に役立つであろう。
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【課題】 高速、小面積で、かつ低消費電力を実現する強誘電体を搭載した半導体記憶装置を提供する。
【解決手段】 複数のメモリセルと、各々が同一行に並ぶ複数のメモリセルに共通に接続された複数のビット線ＢＬと、各々が同一列に並ぶ複数のメモリセルに共通に接続された複数のワード線ＷＬおよびプレート線ＣＰと、列方向に並ぶ複数のプレート電位供給線ＣＰＳと、該複数のプレート電位供給線の各々と、対応する複数のプレート線の各々とを電気的に接続する手段とを備える。プレート電位供給線は、プレート線より低抵抗の材料で構成され、複数のメモリセルのキャパシタの各々は、その周囲を水素バリア膜ＨＢで包括され、複数のプレート電位供給線は、水素バリア膜ＨＢより下方に配置され、複数のプレート電位供給線ＣＰＳは、平面的に見て水素バリア膜が配置されている領域内において、同一のプレート線の複数箇所で同一のプレート線と電気的に接続されている。 （もっと読む）

【課題】ＮＡＮＤ型不揮発性メモリの消去動作として、ＰウェルやＮウェルなどの基板端子を用いないで、不揮発性メモリ素子における電荷蓄積部に注入された電荷を放出する、すなわちＮＡＮＤ型不揮発性メモリのデータの消去動作する方法を提供することを課題とする。
【解決手段】ＮＡＮＤ型不揮発性メモリにおけるデータの消去方法において、不揮発性メモリ素子における電荷蓄積層に格納された電荷の放出について、ビット線、ソース線、及び制御ゲートに電位を印加することにより行う。そして、不揮発性メモリ素子における電荷蓄積層に格納された電荷の放出を、電荷を放出する不揮発性メモリ素子のソース端子、ドレイン端子、及び制御ゲートに電位を印加することにより行う。 （もっと読む）

【課題】微細な強誘電体メモリを製造する場合においても、強誘電体膜の劣化を防止できるようにする。
【解決手段】半導体基板の上方に形成された強誘電体キャパシタ１００を覆うように、アルミニウム酸化物膜１５０をＡＬＤ法により形成し、当該アルミニウム酸化物膜１５０を形成した後、強酸化作用のあるオゾン（Ｏ₃）を含む酸化性ガス雰囲気中においてアニール処理を行うようにして、アルミニウム酸化物膜１５０を緻密化した膜とする。これにより、強誘電体膜１００ｂへの水素等の侵入を阻止し、強誘電体膜１００ｂが還元されるのを回避する。 （もっと読む）

【課題】キャパシタとトランジスタで構成される不揮発性記憶素子は、微細化や高速化が難しい。今後の微細化や高速化に適した不揮発性記憶素子の素子構造が望まれる。
【解決手段】半導体プロセスと親和性のあるプロセスを用いて、下部電極２５上に形成された可変抵抗膜２６と、可変抵抗膜２６上に形成されて可変抵抗膜２６の側面を含む全面を覆い、かつ外側に拡大して形成された上部電極２７とから記憶部が構成される。さらに、上部電極２７の外側に拡大された拡大電極部２８に接し、拡大電極部２８の下に形成された接続電極２９と、下部電極２５と接続電極２９との側面を埋めて形成される第２の層間絶縁膜３０とは記憶部の下部を覆っている。また、記憶部の上部には電極引き出し部および記憶部を覆い、かつ第２の層間絶縁膜３０上に形成された第３の層間絶縁膜３１が形成されている。 （もっと読む）

【課題】相変化メモリ装置において、アタッカーによる相変化膜へのレーザ照射を防止し、セキュリティ性を向上する。
【解決手段】相変化メモリセルは、選択トランジスタ１と記憶素子２を有しており、記憶素子２は相変化膜で形成された記憶膜２１を備えている。記憶膜２１の上方には、レーザに対する反射率の高い材料から成るビット線２４が形成される。ビット線２４は、記憶膜２１よりも幅が広く形成されており、記憶膜２１の上方を完全に覆うように配設される。 （もっと読む）

【課題】トランジスタ近傍に窒化膜が存在しても、シリコン酸化膜中のヒ素の増速拡散や
シリコン基板中のヒ素の増速拡散を起こさない、またトンネル酸化膜の劣化を引き起こす
ことの無い半導体装置の製造方法を提供する。
【解決手段】ＳｉＨ_２Ｃｌ_２を原料ガスとして使用し、高温にて成膜を行うことにより、
また原料ガスとして四塩化シリコンを使用して、Ｓｉ−Ｈ結合の無いシリコン窒化膜１３
を形成できる。また、低温で窒化膜成膜後に成膜温度より高い温度でアニールを行うこと
により窒化膜中の水素を一旦脱離した後、高温工程を行うことでＳｉ−Ｈ結合の影響を抑
制できる。 （もっと読む）

【課題】キャパシタ構造の上部電極の材料に酸化イリジウムを採用して特性劣化の防止を図るも、酸化イリジウムの還元を抑止してポーラス化を防止し、結果として高い特性確保を可能とする。
【解決手段】強誘電体キャパシタ構造３０を形成するに際して、キャパシタ膜２５上に上部電極層２６の構成要素であるＩｒＯ₂膜２６ａ及びＩｒＯ_x膜２６ｂを順次形成する。そして、Ｏ₂雰囲気で６００℃〜７５０℃、ここでは７２５℃で１分間程度のＲＴＡ処理により、ＩｒＯ_x膜２６ｂの表層のみを酸化し、ＩｒＯ_x膜２６ｂの他の部分に比べて酸化度の高い、高酸化度層１９を形成する。 （もっと読む）

【課題】徒に工程数を増加させることなく、強誘電体キャパシタにダメージを与えずに強誘電体キャパシタに対する開孔を層間絶縁膜及び水素拡散防止膜に形成し、しかも不要な残存物を除去する。
【解決手段】ドライエッチングにより、層間絶縁膜３３に強誘電体キャパシタ構造３０への第１のビア孔３４ａ，３５ａを形成した後、ウェットエッチングにより、第１のビア孔３４ａ，３５ａに整合するように、水素拡散防止膜２８，２７に強誘電体キャパシタ構造３０の一部を露出させる第２のビア孔３４ｂ，３５ｂを形成し、第１のビア孔３４ａ，３５ａと第２のビア孔３４ｂ，３５ｂとがそれぞれ連通してなるビア孔３４Ａ，３５Ａを形成する。 （もっと読む）

【課題】キャパシタを形成する際の強誘電体膜のダメージを回復させ、熱処理を原因とする強誘電体膜の組成の変動を抑制する半導体装置、及び半導体装置の製造方法を提供することを課題とする。
【解決手段】半導体装置１であって、シリコン基板上３に下部電極３２、強誘電体膜３３、及び上部電極３４からなるキャパシタ３７と、強誘電体膜３３を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって強誘電体膜３３と上部電極３４とを覆うキャパシタ蒸発防止膜３８と、キャパシタ蒸発防止膜３８を覆うキャパシタ保護膜３９とを有することとした。 （もっと読む）

【課題】厚さを正確に制御し、界面構造を改善し、電子トラップを低密度とし、さらに、誘電体層および基板から／へのドーパントの不純物拡散を阻止することができるプロセスを提供する。また、既存の製造プロセスに容易に統合することができ、しかも、コストはほとんど増すことがないプロセスを提供する。
【解決手段】ＭＯＳＦＥＴのゲート酸化物またはＥＥＰＲＯＭのトンネル酸化物として使用するための、極薄誘電体層を成長させるためのプロセスを記載する。ウェハと酸窒化物との界面におよび酸窒化物の表面に窒素濃度のピークを有し、かつ、酸窒化物のバルク内に低い窒素濃度を有する、シリコン酸窒化物層が、酸化窒素および窒素性酸化ガス内で一連のアニールを行なうことによって形成される。 （もっと読む）