【課題】誘電率が高く、且つ、リーク電流の小さい誘電体膜を有し、ハーフピッチの縮小化を図った場合でも、大きな容量が得られるキャパシタ、キャパシタの製造方法、キャパシタの製造装置及び半導体記憶装置を提供する。
【解決手段】本発明のキャパシタ１０は、下部電極１と、上部電極３と、下部電極１と上部電極３との間に設けられた誘電体膜２とを有し、誘電体膜２の少なくとも一部がＡＬＤ法よって形成された酸化アルミニウム膜４と、ＡＬＤ法によって形成された酸化チタン膜５とが積層されてなる。誘電体膜においてＡｌの組成比ｘ及びＴｉの組成比ｙが、７≦［ｘ/（ｘ＋ｙ）］×１００≦３５なる関係を満たすものが好ましい。 （もっと読む）

【課題】不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】トンネリング膜、電荷保存層、ブロッキング絶縁膜及びゲート電極を備える電荷トラップメモリ素子において、ブロッキング絶縁膜は、ガンマ相のアルミニウム酸化膜よりエネルギーバンドギャップが大きいアルミニウム酸化膜であることを特徴とする不揮発性メモリ素子である。ブロッキング絶縁膜として結晶質アルミニウム酸化膜は、エネルギーバンドギャップが７．０ｅＶ以上であり、欠陥が少ない。結晶質アルミニウム酸化膜は、非晶質アルミニウム酸化膜の上部または内部にＡｌＦ_３膜を導入するか、またはＡｌＦ_３を非晶質アルミニウム酸化膜の拡散またはイオンインプランテーション後に熱処理してなされる。したがって、メモリ素子の電荷保有能が高まり、プログラム及び消去に必要な動作電圧が低くなり、その動作速度も速くなりうる。 （もっと読む）

【課題】動作特性を向上させる半導体記憶装置の製造方法を提供すること。
【解決手段】半導体基板１０の第１領域上に、第１ゲート絶縁膜１４を介在して第１ゲート電極を形成する工程と、前記半導体基板１０の第２領域上に、第２ゲート絶縁膜３３を介在して第２ゲート電極を形成する工程と、絶縁膜１８を形成する工程と、前記半導体基板上１０にフォトレジストを塗布して前記第２領域を被覆しつつ、前記第１領域を露出させる工程と、前記フォトレジスト、前記第１ゲート電極、及び前記絶縁膜１８をマスクに用いて、前記第１領域中に不純物を注入する工程と、ウェットエッチングにより、前記フォトレジストを除去する工程とを具備し、前記絶縁膜１８は、前記フォトレジストに対して１：１００以上のエッチング選択比を有する材料を用いて形成される。 （もっと読む）

【課題】スイッチ素子の小型化及び高密度配置によるスイッチ素子の高集積化が可能であり、更に、スイッチ素子を高信頼化することができるスイッチ素子を搭載した半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上に多層配線が形成されており、この多層配線内に抵抗変化材料層２０５が形成されている。この抵抗変化材料層２０５は下層配線２０４と上層配線２０６とに接続されており、抵抗変化材料層２０５の周囲は、金属からなる防爆壁２１１により取り囲まれている。この防爆壁は、抵抗変化材料層の溶断時に飛散物質が隣接する抵抗片素子に付着することを防止すると共に、抵抗変化材料層を加熱するヒーターとしても機能する。 （もっと読む）

【課題】電荷トラップ層を有する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】結晶質物質を含むように形成された電荷トラップ層を備える不揮発性メモリ素子である。基板上にトンネリング絶縁膜を形成する工程と、トンネリング絶縁膜上に結晶質電荷トラップ層を形成する工程と、を含む不揮発性メモリ素子の製造方法である。 （もっと読む）

【課題】ＧＳＴに電流を流すための電極を露光限界以下に微細化する技術の提供。
【解決手段】相変化層と、この相変化層に一端が接触する電極と、この電極の他端に接続するコンタクトプラグと、このコンタクトプラグにソースまたはドレインが電気的に接続された電界効果型トランジスタとを備えた相変化メモリ装置であって、前記電極がジルコニウムボロンナイトライドにより形成されている。 （もっと読む）

【課題】セルサイズを縮小することのできるＳＲＡＭを提供する。
【解決手段】駆動ＭＩＳＦＥＴおよび転送ＭＩＳＦＥＴの上部には、縦型ＭＩＳＦＥＴ
が形成されている。縦型ＭＩＳＦＥＴは、下部半導体層（ドレイン）５７、中間半導体層
５８、上部半導体層（ソース）５９を積層した四角柱状の積層体（Ｐ_１、Ｐ_２）と、この積層体（Ｐ_１、Ｐ_２）の側壁にゲート絶縁膜６３を介して形成されたゲート電極６６とによって構成されている。縦型ＭＩＳＦＥＴは、下部半導体層５７がドレインを構成し、中間半導体層５８が基板（チャネル領域）を構成し、上部半導体層５９がソースを構成している。下部半導体層５７、中間半導体層５８、上部半導体層５９の夫々は、シリコン膜で構成され、下部半導体層５７および上部半導体層５９はｐ型にドープされ、ｐ型シリコン膜で構成される。 （もっと読む）

【課題】配線層にスイッチ素子を有するプログラム可能な半導体装置の提供。
【解決手段】第１の配線層１０１の配線と第２の配線層１０２の配線を接続するビア１０３の内部、ビアの第１の配線との接触部、第２の配線との接触部のうちの少なくとも１つに、電解質材料１０４等導電率が可変の部材が配設され、ビア１０３は、第１の配線との接触部を第１の端子、第２の配線との接触部を第２の端子とする導電率が可変型のスイッチ素子又は可変抵抗素子として用いられ、スイッチ素子の導電率を変えることで、第１の端子と第２の端子との接触部との接続状態を、短絡、開放、又はその中間状態に可変に設定自在とされる。金属イオンの酸化還元反応によって、第１の電極と第２の電極間の導電率が変化する２端子スイッチ素子を備え、前記第１の電極に接続された逆極性の第１、第２のトランジスタと、第２の電極に接続された逆極性の第３、第４のトランジスタを備えている。 （もっと読む）

【課題】消費電力の低減又は回路面積を縮小することができる半導体記憶装置を提供することを課題とする。
【解決手段】チャネル形成領域を具備する半導体膜と、半導体膜のチャネル形成領域上に絶縁膜を介して設けられた浮遊ゲートとを形成し、浮遊ゲートを半導体膜と仕事関数が異なる材料で設け、チャネル形成領域に不純物元素を導入することによって、書き込み電圧と消去電圧を概略同一とする。浮遊ゲートとして半導体膜より仕事関数が高い材料で設ける場合には、チャネル形成領域にｎ型の不純物元素を導入する。 （もっと読む）

【課題】情報の記憶が可能な半導体装置の性能を向上させる。
【解決手段】メモリ素子ＲＭの記憶層ＭＬを、下部電極ＢＥ側の第１の層ＭＬ１と上部電極ＴＥ側の第２の層ＭＬ２で形成する。第１の層ＭＬ１は、Ｃｕ，Ａｇ，Ａｕ，Ａｌ，Ｚｎ，Ｃｄの第１の元素群の少なくとも１種類を２０原子％以上７０原子％以下含有し、Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗ，Ｔｉ，Ｚｒ，Ｈｆ，Ｆｅ，Ｃｏ，Ｎｉ，Ｐｔ，Ｐｄ，Ｒｈ，Ｉｒ，Ｒｕ，Ｏｓ，ランタノイド元素の第２の元素群の少なくとも１種類を３原子％以上４０原子％以下含有し、Ｓ，Ｓｅ，Ｔｅの第３の元素群の少なくとも１種類を２０原子％以上６０原子％以下含有する。第２の層ＭＬ２は、第１の元素群の少なくとも１種類を５原子％以上５０原子％以下含有し、第２の元素群の少なくとも１種類を１０原子％以上５０原子％以下含有し、酸素を３０原子％以上７０原子％以下含有する。 （もっと読む）

【課題】強誘電体キャパシタのダメージを防止しながら、安定した特性を得ることができる半導体装置及びその製造方法を提供する。
【解決手段】配線より厚いＡｌ₂Ｏ₃膜４１を保護膜として形成した後、ＣＭＰにより、導電性バリア膜１８が露出するまでＡｌ₂Ｏ₃膜４１を研磨する。つまり、Ａｌ₂Ｏ₃膜４１に対して、導電性バリア膜１８をストッパ膜としてＣＭＰを行う。次に、例えば高密度プラズマ法によりシリコン酸化膜１９を全面に形成し、その表面を平坦化する。次いで、シリコン酸化膜１９上に、水素及び水分の侵入を防止する保護膜としてＡｌ₂Ｏ₃膜２０を形成する。更に、Ａｌ₂Ｏ₃膜２０上に、例えば高密度プラズマ法によりシリコン酸化膜２３を形成する。その後、シリコン酸化膜２３、Ａｌ₂Ｏ₃膜２０及びシリコン酸化膜１９に、導電性バリア膜１８まで到達するビアホールを形成し、その内部にＷプラグ２４を埋め込む。 （もっと読む）

【課題】 可変抵抗体の電気的に寄与する領域の面積のさらなる縮小化を可能とする可変抵抗素子及びその製造方法を提供する。
【解決手段】 半導体基板１０の基板面と平行な板状で、当該基板面に垂直な第１方向に第１開口部を有する第１電極１１と、第１電極１１の前記第１開口部の内壁面に外側面が接する環状の可変抵抗体１３と、第１電極１１上に形成された前記第１開口部上において、前記第１方向に貫通する第２開口部を有する第１層間絶縁膜１４と、第１層間絶縁膜１４の前記第２開口部の内壁面に外側面が接する前記可変抵抗体上にサイドウォール状に形成された環状の第２層間絶縁膜１５と、第１層間絶縁膜１４の上面、第２層間絶縁膜１５の内側面、及び可変抵抗体１３の内側面、と接するように形成された第２電極１２と、を備える。 （もっと読む）

【課題】強誘電体キャパシタをその下層に含まれる水素から保護する。
【解決手段】層間絶縁膜８上に第１の水素バリア膜１０及び中間層１１を形成する。中間層１１上に強誘電体キャパシタ１３を形成し、強誘電体キャパシタ１３の上面及び側面、ならびに中間層１１上を含む全面上に、第２の水素バリア膜１４を形成する。次いで第２の水素バリア膜１４及び中間層１１を、少なくとも強誘電体キャパシタ１３の上面及び側面に位置する部分を残して除去する。次いで第２の水素バリア膜１４上、第２の水素バリア膜１４及び中間層１１それぞれの側面上、ならびに第１の水素バリア膜１０上に第３の水素バリア膜１５を形成する。 （もっと読む）

【課題】抵抗変化型の記憶装置において、記憶および消去状態の抵抗値の保持能力を向上させる。
【解決手段】下部電極１と上部電極４との間に、高抵抗層２およびイオン化層３からなる記憶層５を有する。イオン化層３は、Ｓ（硫黄），Ｓｅ（セレン）およびＴｅ（テルル）（カルコゲナイド元素）などのイオン伝導材料およびＺｒ（ジルコニウム）などのイオン化する金属元素と共に、添加元素としてＡｌ（アルミニウム）を含有している。イオン化層３にＡｌが含まれているので、消去動作時にはアノード極上でＡｌを含んだ高抵抗層（Ａｌ酸化物）が形成され、高抵抗状態の保持性能が向上すると共に動作速度が改善される。 （もっと読む）

【課題】素子パターン寸法が微細化されたときでも、ヒューズ層を適切に、かつ、容易に切断することができ、生産性を向上させることが可能な半導体装置、及びその製造方法を提供する。
【解決手段】絶縁膜２と、絶縁膜２上で所定の間隔をおいて互いに平行に形成されるとともに、レーザー光が照射されることによって切断可能に各々構成された複数のヒューズ層４を備えた半導体集積回路装置（半導体装置）１であって、絶縁膜２において、複数の各ヒューズ層４における、レーザー光が照射される照射部分の少なくとも下方に凹部２ｂを形成し、この凹部２ｂを跨ぐように、複数の各ヒューズ層４を形成するとともに、当該凹部２ｂの上方に、凹部２ｂの形状に応じた凹み４ｄを各ヒューズ層４に形成する。 （もっと読む）

【課題】情報の読み出し動作時に印加される電圧の影響により既に書き込み済みの情報が変化することのない記憶装置を提供する。
【解決手段】記憶装置１００に用いられる記憶素子１０において、ポリシリコン配線４にタングステンからなるコンタクト１１、１３、１５を介して配線１２、１４、１６が接続されている。書き込み動作時に配線１６からポリシリコン配線４を介して配線１４へと書き込み電流が流れる。書き込み電流と逆方向の電子の流れにそってコンタクト１３のタングステンが漏出し、コンタクト１３の抵抗値が上がり情報が書き込まれる。読み出し動作時に配線１４からポリシリコン配線４を介して配線１２へと読み出し電流が流れる。読み出し電流はコンタクト１５を通らないため析出したタングステンが戻らず、コンタクト１３の抵抗値が読み出し電流により変化することがない。 （もっと読む）

【課題】実用化が可能である程度の期間データを保持することのできる半導体強誘電体記憶デバイスの製造方法を提供できるようにすること。
【解決手段】ソース領域とドレイン領域を有する半導体基板または半導体領域上に、ハフニウム酸化物を主成分とする絶縁体バッファ層、強誘電体膜およびゲート電極がこの順に積層されているトランジスタを有する半導体強誘電体記憶デバイスの製造方法であって、半導体表面処理、絶縁体バッファ層形成、強誘電体膜形成、ゲート電極形成および熱処理工程を含み、前記絶縁体バッファ層形成を、窒素と酸素のモル比が1:1〜1:10^-7の混合ガスの雰囲気中にて行うことを特徴とする半導体強誘電体記憶デバイスの製造方法。 （もっと読む）

【課題】抵抗変化型の記憶装置において、書込みおよび消去状態の抵抗値の保持能力を向上させる。
【解決手段】下部電極１と上部電極４との間に、高抵抗層２およびイオン化層３からなる記憶層５を有する。イオン化層３は、Ｓ（硫黄），Ｓｅ（セレン）およびＴｅ（テルル）（カルコゲナイド元素）などのイオン伝導材料（陰イオン元素）と共に、陽イオン化する金属元素としてＺｒ（ジルコニウム）およびＡｌ（アルミニウム）を含有している。
当量比＝（陽イオンの価数×モル数）／（陰イオンの価数×モル数）で表される当量比が、０．５〜１．５の範囲内であり、これにより書込みおよび消去状態の保持特性が向上する。 （もっと読む）

【課題】過渡応答が良いノイズ低減対策用のキャパシタを歩留まり良く形成する。
【解決手段】電源電位（ＶＤＤ）が印加される配線Ｍａおよび接地電位（ＧＮＤ）が印加される配線Ｍｂ上に窒化シリコン膜を堆積することによりキャパシタ絶縁膜ＣＺを形成し、このキャパシタ絶縁膜ＣＺ上にタングステン膜を堆積し、エッチングすることによりフローティング電極ＦＥを形成する。このフローティング電極ＦＥは、配線ＭａおよびＭｂ上に、分割された状態で延在している。この配線Ｍａ、Ｍｂ、キャパシタ絶縁膜ＣＺおよびフローティング電極ＦＥからなるキャパシタＣａ_１とＣａ_２により電源ノイズを低減することができる。また、フローティング電極ＦＥを分割したので、歩留まりの向上を図ることができる。 （もっと読む）

【課題】抵抗変化型の記憶素子または記憶装置において、記憶および消去状態の抵抗値の保持能力を向上させると共に、多値記憶を可能とする。
【解決手段】下部電極１と上部電極４との間に、高抵抗層２およびイオン化層３からなる記憶層５を有する。イオン化層３は、Ｓ（硫黄），Ｓｅ（セレン）およびＴｅ（テルル）（カルコゲナイド元素）などのイオン伝導材料と共に、金属元素としてＣｕ（銅）およびＺｒ（ジルコニウム）を含有している。具体的には、ＣｕＴｅＺｒ，ＣｕＳＺｒ，ＣｕＳｅＺｒである。イオン化層３にはＳｉ（シリコン）を含めてもよい。イオン化層３にＺｒが含まれていることにより、素子が取りうる全域の抵抗値の保持性能が向上すると共に、、多値記録が可能になる。 （もっと読む）