【課題】メモリを他の機能回路と同一の基板上に作製した時にも、メモリのための仕様の限定を生じず、生産性を向上し、使用者にとって使いやすく、安価な記憶装置を提供する。
【解決手段】絶縁表面上に、第１乃至第５の領域を有する半導体膜と、絶縁膜と、第１の電極と、第２の電極とを含むメモリセルを有し、第２の領域は第１の領域と第３の領域の間に設けられ、第４の領域は第３の領域と第５の領域の間に設けられ、第１の電極は絶縁膜を介して第２の領域と重なって設けられ、第２の電極は絶縁膜を介して第４の領域と重なって設けられ、メモリセルは、書き込み処理時に第１の領域及び第５の領域のうち少なくとも一方の領域と、第１の電極及び第２の電極との間に電圧を印加して第２の領域及び第４の領域のうち少なくとも一方の領域の半導体膜を絶縁状態に変化させる。 （もっと読む）

【課題】金属ナノ結晶からなる離散的フローティングゲートを、移流集積法により形成する半導体記憶素子の製造方法を提供する。
【解決手段】製造方法は、シリコン基板１と、シリコン基板１上に形成されたトンネル絶縁膜に対向するように配置された第２の基板２１との間に、金属ナノ粒子が分散された粒子分散液２２を充填する充填工程と、トンネル絶縁膜の表面に沿った方向に、第２の基板２１をシリコン基板１に対して相対的に移動させることにより、トンネル絶縁膜の表面における第２の基板２１から露出した領域に形成される粒子分散液２２のメニスカス領域２３において、粒子分散液２２の溶媒を蒸発させることにより、トンネル絶縁膜上に金属ナノ粒子を離散的に配置する。 （もっと読む）

【課題】微細化が進んだ場合であってもトランジスタのカットオフ特性を改善する。
【解決手段】半導体基板１００上に形成されるｐ型ウェル２には、ビット線ＢＬの長手方向に沿って形成されたトレンチ３に素子分離絶縁膜４が埋め込まれている。素子分離絶縁膜４によりｐ型ウェル２が分離され、メモリトランジスタが形成される素子形成領域２Ａが形成される。素子分離絶縁膜４にはボロン等のｐ型不純物が注入されており、その不純物濃度は、ｐ型ウェル２の不純物濃度よりも大きい。 （もっと読む）

【課題】コンタクトホールを、タングステンにより、前記構造の還元を抑制しながら充填する電子装置の製造方法の提供。
【解決手段】上部電極１２Ｃを露出するコンタクトホール１４Ａを形成する工程と、コンタクトホールの底面および側壁面を導電性バリア膜１５で覆う工程と、シランガスを第１のキャリアガスとともに供給し、導電性バリア膜をシランガスに曝露する初期化工程と、タングステンの原料ガスをシランガスおよび第２のキャリアガスとともに供給し、コンタクトホールの底面および側壁面にタングステン膜を堆積させる工程と、タングステンの原料ガスを水素ガスとともに供給し、タングステン膜上にさらにタングステン膜を堆積し、前記コンタクトホールを少なくとも部分的に充填するタングステン充填工程とを含み、第１および第２のキャリアガスの各々は不活性ガスよりなり、水素ガスを含まないか、水素ガスをシランガス流量の二倍以下の流量で含む。 （もっと読む）

【課題】選択トランジスタと抵抗変化素子との間の配線抵抗を低減して、抵抗変化素子の消去動作を安定して行うことを可能にする半導体記憶装置とその製造方法を提供する。
【解決手段】半導体基板１１に形成された第１ＭＯＳトランジスタ２と、半導体基板１１に形成されていて第１ＭＯＳトランジスタ２の二つの第１拡散層１６Ａ，１７Ａの一つの第１拡散層１７Ａを共通の拡散層とする第２ＭＯＳトランジスタ３と、第１ＭＯＳトランジスタ２の第１ゲート電極１３Ａと第２ＭＯＳトランジスタ３の第２ゲート電極１３Ｂとの間に第１，第２サイドウォール絶縁膜１５Ａ，１５Ｂを介して形成されていて共通の拡散層１８に接続された抵抗変化素子４を有する。抵抗変化層２２は、金属酸化物膜からなる記憶層２４と、記憶層２４に金属イオンを供給もしくは記憶層２４に供給した金属イオンを受給するイオン源層２５からなる。 （もっと読む）

【課題】構造が簡単な印刷法で形成が可能な情報記録部材を提供すること。
【解決手段】基板１０２と、前記基板上に設けられた一つ以上の下部配線１０３と、前記下部配線上に印刷法で設けられた複数の導電性バンプ１０４と、前記基板と前記下部配線と前記導電性バンプとを覆うように設けられた絶縁層１０５と、前記下部配線と交差し前記導電性バンプに重なるように前記絶縁層上に設けられた一つ以上の上部配線１０６とを備えることを特徴とする情報記録装置。 （もっと読む）

【課題】高価な露光装置や高価なマスクを用いることなく、配線等のピッチを狭くすることができる半導体装置を提供する。
【解決手段】第１の導電パターン４２と、第１の導電パターンに隣接して形成された第２の導電パターン４２と、第１の導電パターンの所定領域下に形成された第１の導体プラグと、第１の導電パターンの所定領域上に形成された第２の導体プラグ６２_ｎと、第２の導電パターンのうちの、第１の導電パターンの所定領域に隣接する所定領域下に形成された第３の導体プラグと、第２の導電パターンの所定領域上に形成された第４の導体プラグ６２_ｎ＋１と、第１の導電パターン４２の上方に形成され、第２の導体プラグに接続された第３の導電パターン６２と、第２の導電パターンの上方に形成され、第４の導体プラグに接続された第４の導電パターン６４とを有し、第４の導体プラグは、第２の導体プラグに対して、ずれた位置に配されている。 （もっと読む）

【課題】抵抗変化層に接触する下部電極の部分の全域に均一に電界を集中させることで、特性ばらつきをなくすことを可能にする記憶素子とその製造方法および半導体記憶装置を提供する。
【解決手段】第１電極２１と、第１電極２１に対向した位置に形成された第２電極２３と、第１電極２１と前記第２電極２３との間に挟まれて形成された抵抗変化層２２とを有し、第１電極２１は、筒状体でかつ前記抵抗変化層２２側より抵抗変化層２２とは反対側の方が厚く形成されている。 （もっと読む）

【課題】製造工程による抵抗変化層の特性劣化を改善する抵抗変化層を用いた不揮発性記憶装置を提供する。
【解決手段】基板１１上に形成された下層配線１５と、下層配線１５上の少なくとも一部に形成された抵抗変化層１６と、下層配線１５と抵抗変化層１６とを含む基板１１上に形成された層間絶縁層１７と、層間絶縁層１７を貫通して抵抗変化層１６に接続するように形成されたコンタクトホール２６と、抵抗変化層１６に接続し、コンタクトホール２６内に形成された埋め込み電極１９と、層間絶縁層１７上に埋め込み電極１９と接続し、下層配線１５に対して交差する上層配線２０とを備え、抵抗変化層１６は少なくとも酸素不足型の遷移金属酸化物を含み、かつコンタクトホール２６が接続する領域の抵抗変化層１６の表層部分がコンタクトホール２６と接続する領域以外の抵抗変化層１６の表層部分に比べて凹んだ形状になっている。 （もっと読む）

【課題】不揮発性記憶装置の信頼性を向上させる。
【解決手段】第１の方向に延在する、少なくとも一つの第１の配線と、前記第１の配線の上層に配置され、前記第１の方向に対して非平行な第２の方向に延在する、少なくとも一つの第２の配線と、前記第１の配線と前記第２の配線とが交差する、前記第１の配線と前記第２の配線との間に配置された、記憶素子を有した記憶セルと、前記記憶セル間に配置された素子分離層と、を備え、前記記憶セルの側面に、前記素子分離層よりも密度の高い、少なくとも一層の絶縁膜が配置していることを特徴とする不揮発性記憶装置が提供される。 （もっと読む）

【課題】形成プロセス負荷を低減し、メモリビットのバラツキを低減するための抵抗変化型の半導体メモリの製造方法を提供する。
【解決手段】導電体１０、絶縁体２０、および絶縁層１１の上に、第１電極部１２、第２電極部１３、抵抗変化層１４、第３電極部１５で構成される抵抗変化型のメモリビット部１が立体的に構成され、上部に導電体１６が配置される。導電体１０あるいは導電体１６をビット線３２とし、第１電極部１２をワード線３３とし、金属酸化物を主成分とした抵抗変化層１４に電圧あるいは電流を印加することにより、メモリビット部１の抵抗変化を実現できる。抵抗変化型の半導体メモリを形成するには、絶縁層１１に貫通ホール部を形成して露出した導電層１２表面に、金属化合物を内包するフェリチンを用いて、金属ナノ粒子からなる電極１３を設ける。 （もっと読む）

【課題】高い信頼性を有し、安価な不揮発性半導体記憶装置、その製造方法を提供する。
【解決手段】メモリストリングＭＳは、一対の柱状部、及びそれらの下端を連結させる連結部を有するＵ字状半導体層３５、柱状部を取り囲むトンネル絶縁層３４ｃ、電荷蓄積層３４ｂ、ブロック絶縁層３４ａ、及びブロック絶縁層３４ａを取り囲むワード線導電層３２ａ〜３２ｄを備える。ソース側選択トランジスタＳＳＴｒは、柱状部から上に延びるソース側柱状半導体層４７ｂ、ソース側柱状半導体層４７ｂを取り囲む第２ソース側ゲート絶縁層４６ｄ、第１ソース側ゲート絶縁層４６ｂ、及び第１ソース側ゲート絶縁層４６ｂを取り囲むソース側導電層４２ｂを備える。ブロック絶縁層３４ａは、ソース側ゲート絶縁層４６Ｂと連続して形成されている。Ｕ字状半導体層３５は、ソース側柱状導体層４７ｂと連続して形成されている。 （もっと読む）

【課題】圧電体の上部電極端面の近傍部分における電荷集中と応力集中が緩和され、耐久性に優れた圧電素子を提供する。
【解決手段】本発明の圧電素子１は、圧電体３０と、圧電体３０に電界を印加する下部電極２０及び上部電極５０とを備えた素子であり、上部電極５０はパターン形成されており、上部電極５０の端部５０Ｅの領域は、圧電体３０への電界印加時に、圧電体３０の中心側から外周面側に向けて圧電体３０にかかる電界強度が徐々に低下する構造を有している。 （もっと読む）

【課題】非接触でデータの送受信が可能な安価な半導体装置及びその作製方法の提供する。
【解決手段】基板３２に、メモリセルの有機化合物層２０ｂに流れる電流を制御する素子であるＴＦＴ、ビット線である第１の電極層１８ａ〜１８ｃ、ソース線１７ａ〜１７ｃ、第２の電極層２１、第１の電極層１８ａ〜１８ｃと第２の電極層２１の間に有機化合物を含む積層（第１層（バッファ層２０ａ）と第２層（有機化合物層２０ｂ）の積層）を設けている。有機化合物層２０ｂは、導電性を有する有機化合物材料からなる層を単層または積層構造で設ける。導電性を有する有機化合物材料の具体例としては、キャリア輸送性を有する材料を用いることができる。集積回路部の接続電極２８、電極２９上にアンテナ３０を形成する。 （もっと読む）

【課題】チャージトラップ型フラッシュの書き込み・消去速度の向上および誤書き込みの抑制。
【解決手段】半導体記憶装置７０には、半導体基板１の第１主面（表面）にメモリセルトランジスタのソース或いはドレインとなるＮ^＋層６が設けられ、メモリセルトランジスタのゲートとＮ^＋層６が交互に複数配置形成される。積層形成される電荷蓄積層３、電流遮断層４、及び制御電極５の両端部には、比誘電率が１５の側壁膜７が設けられる。メモリセルトランジスタのゲートの側面部分には、底部がトンネル酸化膜２により周囲と分離され、側面が側壁膜７により周囲と分離され、上部が絶縁膜８により周囲と分離され、空気が充填された空隙部９が設けられる。絶縁膜８は、制御電極５、側壁膜７、及び空隙部９上に設けられる。 （もっと読む）

【課題】本発明は、抵抗変化型の半導体記憶装置の性能低下を引き起こさない材料で銅の拡散防止層が形成されることを可能にする。
【解決手段】基板１０上に形成された第１絶縁膜２１に埋め込まれて形成された第１電極１１と、前記第１電極１１に対向して形成された第２電極１４と、前記第１電極１１と前記第２電極１４との間に挟まれて形成されていて、前記第１電極１１側に形成された記憶層１２と、前記記憶層１２と前記第２電極１４との間に形成されたイオン源層１３とを有し、前記第１絶縁膜２１と前記第１電極１１との間に酸化マンガン層からなる拡散防止層３１を有する。 （もっと読む）

可変抵抗メモリセル構造およびその形成方法である。方法は、第一の電極を形成すること、前記第一の電極の上に絶縁材料を形成すること、前記第一の電極の表面を露出させるために前記絶縁材料にビアを形成すること、ガスクラスターイオンビームを使用して前記ビア内にヒーター材料を形成すること、前記ビア内に可変抵抗材料を形成すること、および、前記第一および第二の電極の間に前記ヒーター材料および可変抵抗材料が提供されるように第二の電極を形成すること、を含む。
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【課題】幅の狭い溝状領域への層間絶縁膜の形成にポリシラザンを用いた場合のシリコン酸化膜への改質が良好に行われる半導体装置及びその製造方法を提供する。
【解決手段】上面及び側面をキャップ絶縁膜１０７及びサイドウォール絶縁膜１０８で覆われた複数のビット線１０６間に形成された溝状領域１０９と、Ｎ（窒素）よりもＯ（酸素）を多く含み溝状領域１０９の内表面を連続的に覆うＳｉＯＮ膜１０と、ＳｉＯＮ膜１０を介して溝状領域１０９内に埋め込まれ、ポリシラザンを改質することによって形成されたシリコン酸化膜１１とを備える。 （もっと読む）

【課題】隣接メモリセル間にショートの原因となる残渣が残らない半導体記憶装置の製造方法及び半導体記憶装置を提供する。
【解決手段】半導体基板上に第１の配線層を形成し、この上にメモリセル層を形成し、形成された第１の配線層及びメモリセル層に第１の方向に延びる複数の第１の溝を形成して第１の配線を形成すると共にメモリセル層を第１の溝で分離し、第１の溝に層間膜を埋め込んで積層体を形成し、積層体の上に第２の配線層を形成し、第２の配線層が形成された積層体に第１の方向と交差する第２の方向に延び、深さが層間膜の上面に達する複数の第２の溝を形成して第２の配線を形成し、層間膜を第２の溝に露出した部分から内部に向けて等方的に除去し、第２の溝を第１の配線の上面に達するまで異方性エッチングにより掘り下げて第１及び第２の配線の交差部に第１及び第２の溝で分離された柱状のメモリセルを形成する。 （もっと読む）

【課題】配線層に新たな機能を有する素子を設けた半導体装置を提供する。
【解決手段】半導体基板上に形成された第１配線層１５０、及び半導体素子２００を備える。第１配線層１５０は、絶縁層１５６と、絶縁層１５６の表面に埋め込まれた第１配線１５４とを備える。半導体素子２００は、半導体層２２０、ゲート絶縁膜１６０、及びゲート電極２１０を備える。半導体層２２０は、第１配線層１５０上に位置する。ゲート絶縁膜１６０は、半導体層２２０の上又は下に位置する。ゲート電極２１０は、ゲート絶縁膜１６０を介して半導体層２２０の反対側に位置する。 （もっと読む）