【課題】 容易にかつ高密度に製造することが可能となる構成の記憶素子を提供する。
【解決手段】 ２つの電極１，４の間に記録層２，３を有して成り、これら２つの電極１，４に極性の異なる電位を印加することにより、可逆的に記録層２，３の抵抗値が変化する抵抗変化素子１０によりメモリセルが構成され、隣接する複数のメモリセルにおいて、抵抗変化素子１０の記録層を構成する少なくとも一部の層２，３が同一層により共通に形成されている記憶素子を構成する。 （もっと読む）

セルをアレイ中に配置する方法が開示されている。方法は、第１のアレイ中にセルを複数回（６００、６０２、６０４）配置する工程を含む。セルは、また第２のアレイ中にも複数回（６０６、６０８、６１０）配置される。第２のアレイは、第１のアレイからオフセット距離（Ｏ_２）だけ離して隣接して配置される。
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【課題】 ＳＲＡＭセルにＭＩＭノードキャパシタを備えた構造のものであって、このＭＩＭキャパシタを簡単な構造で形成できソフトエラー対策を施すことができるようにする。
【解決手段】 シリコン半導体基板１に対して垂直柱状に形成された第１および第２のコンタクトプラグＰ１およびＰ２の上に第１のノード接続導電層ＮＣ１が形成されている。第３および第４のコンタクトプラグＰ３およびＰ４の上に第２のノード接続導電層ＮＣ２が形成されている。これらの第１および第２のノード接続導電層ＮＣ１およびＮＣ２の上にキャパシタ絶縁膜ＣＩおよびキャパシタ電極層ＣＥが形成されている。 （もっと読む）

【課題】 ストラップ領域を有する不揮発性の半導体メモリ素子及びその製造方法を提供する。
【解決手段】 メモリセルアレイ領域、及びメモリセルアレイ領域に均一電圧を提供するストラップ領域を備える不揮発性の半導体メモリ素子であり、ストラップ領域では、メモリセルアレイ領域のワードライン及びソースラインと分離されないように、ワードライン及びソースラインがロー方向に延びて、かつ一字型に形成されており、ワードライン及びソースラインのそれぞれには、ワードラインコンタクト及びソースラインコンタクトが形成されている。これにより、本発明は、ワードライン間に発生するブリッジ現象を防止でき、容易にストラップ領域を形成できる。 （もっと読む）

フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）の集積回路（「ＩＣ」）デバイスのコンフィギュレーション・メモリセル（「ＣＲＡＭ」）は、シングルイベントアップセット（「ＳＥＵ」）に対する増加された抵抗力を与えられる。ＣＲＡＭの入力ノードのゲート構造の一部分は、そのゲート構造の残りの部分の名目上のサイズに対して、サイズが増加される。拡大されたゲート構造の部位はＩＣのＮウェル領域に容量的に近くに配置され、別の部位はＩＣのＰウェル領域に容量的に近くに配置される。この配置は、その入力ノードのロジックレベルに関係なく、その入力ノードに、ＳＥＵに抵抗するための増加された静電容量を与える。本発明はまた、ＳＥＵへの抵抗力を増加させることが所望される任意のタイプのメモリセルの任意のノードに対しても応用可能である。
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【課題】 １交点方式（オープンビット線型）のダイナミック型ＲＡＭにおいて、隣接するビット線間に生じる干渉ノイズを有効に減少させる。
【解決手段】 センスアンプ列７を中心に左右にサブアレイ８、８が配置される。この各サブアレイは多数のダイナミック型メモリセルＭＣ…を有する。センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。各サブアレイ８、８において、各ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎ間には、各々、これらのビット線と平行に且つ同一配線層に形成された第１の配線パターンＳＬＤが配置される。これらの配線パターンＳＬＤは全て電源電位などの固定電位に設定される。 （もっと読む）

【課題】 ＳＲＡＭセルのサイズが縮小化された場合、ゲート電極配線の抵抗要素の抵抗値を調整してＳＲＡＭセルを形成できるようにする。
【解決手段】 ＳＲＡＭセルの製造時において、１回目に不純物イオンを注入するときにはイオン濃度を比較的高く低加速電圧の条件でイオン注入し、ソース／ドレイン拡散層１３を形成する。２回目に不純物イオンを注入するときには、イオン濃度を比較的低く高加速電圧の条件でイオン注入し、第１の多結晶シリコン膜６の抵抗値を調整する。 （もっと読む）

【課題】配線間の容量カップリングに起因する誤読み出しを防止する。
【解決手段】ブロックＢＬＯＣＫｉ−１，ＢＬＯＣＫｉ内には、それぞれ選択ゲート線ＳＧ１（１４9 ）が配置される。シャント領域ＱＱには、ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１（１４9 ）に対するコンタクト部Ｘ１が設けられている。選択ゲートバイパス線２１ｉ−１は、ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１（１４9 ）に接続されるものであるが、ブロックＢＬＯＣＫｉ−１に隣接するブロックＢＬＯＣＫｉ内に配置されている。 （もっと読む）

【課題】 １交点方式（オープンビット線型）のダイナミック型ＲＡＭにおいて、隣接するビット線間に生じる干渉ノイズを有効に減少させる。
【解決手段】 センスアンプ列７を中心に左右にサブアレイ８、８が配置される。この各サブアレイは多数のダイナミック型メモリセルＭＣ…を有する。センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。各サブアレイ８、８において、各ビット線ＢＬ０〜ＢＬｎ、ＮＢＬ０〜ＮＢＬｎ間には、各々、これらのビット線と平行に且つ同一配線層に形成された第１の配線パターンＳＬＤが配置される。これらの配線パターンＳＬＤは全て電源電位などの固定電位に設定される。 （もっと読む）

【課題】 メモリアレイと、センスアンプ回路と、レプリカビット線に接続されたレプリカ回路、ダミーセルおよびセンスアンプ制御回路とを有する半導体記憶装置であって、レプリカビット線をダミーセルのリーク電流により速く引き抜いてしまい、所望のセンスアンプ起動タイミングが得られない。
【解決手段】 ダミーセル１０９Ｂが２つの直列に接続されたオフ状態のトランジスタ５０１、５０２を含み、片方を定電圧源に、もう片方をレプリカビット線ＲＥＰＢＬに接続する。これによりレプリカビット線ＲＥＰＢＬからダミーセル１０９Ｂへのリーク電流を抑え、最適な起動タイミングをセンスアンプ回路に提供できる。 （もっと読む）

SRAMメモリセルをFD-SOIトランジスタで構成し、駆動トランジスタを構成するSOIトランジスタの埋め込み酸化膜の下の層の電位を制御して、メモリセルの性能を向上させる。
【課題】
低電源電圧状態でのSRAM回路の性能を向上させる。
【解決手段】
FD-SOIトランジスタを用いて構成されたSRAMメモリセルにおいて、駆動トランジスタのBOX層下のウエル電位を制御することでVthを制御して電流を増加させて、メモリセルの安定動作を可能とする。 （もっと読む）

本発明は、不揮発性メモリ装置及びそのような装置の製造方法を提供する。この装置は、浮遊ゲート（１６）と、制御ゲート（１９）と、分離した消去ゲート（１０）とを備える。消去ゲート（１０）は、基板（１）内に設けられた分離領域（２）中に、又はその上に設けられる。そのため消去ゲート（１０）は、セル・サイズを増加させない。消去ゲート（１０）と浮遊ゲート（１６）との間の容量は、制御ゲート（１９）と浮遊ゲート（１６）との間の容量に比べて小さく、消去ゲート（１０）と浮遊ゲート（１６）との間の酸化物層を介してファウラー・ノルドハイム・トンネルによって浮遊ゲート（１６）の帯電が消去される。
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デュアルビットメモリコアのアレイの少なくとも一部を形成する方法が開示される。最初に、電荷トラップ誘電層（６０８）の一部が基板（６０２）上に形成され、電荷トラップ誘電層（６０８）の一部の上にレジスト（６１４）が形成される。レジスト（６１４）がパターニングされ、ポケット注入（６３０）が所定の角度で実行され、基板（６０２）内にポケット注入部（６２０）が形成される。次に、基板（６０２）内に埋込みビット線（６４０）を形成するためにビット線注入（６３４）が実行される。次に、パターニングされたレジストが除去され、電荷トラップ誘電層（６０８）の残部が形成される。電荷トラップ誘電層の残部の上にワード線の材料（６６０）が形成されて、それはビット線（６４０）上にワード線（６６２）を形成するためにパターニングされる。ポケット注入部（６２０）は、特に、微細化によって生じるおそれのある相補ビット妨害（ＣＢＤ）を軽減するのに役立つ。このように、ここに記載する発明思想により、半導体デバイスを小型化でき、高い実装密度を実現することができる。
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【課題】 カーボン・ナノチューブ電界効果トランジスタと、カーボン・ナノチューブ電界効果トランジスタのアレイと、デバイス構造体とを製造するための方法、及び、該方法によって形成されたデバイス構造体のアレイを提供する。
【解決手段】 本方法は、ゲート電極層と、各々がソース／ドレイン・コンタクトと電気的に結合された触媒パッドとを含む積層構造体を形成することを含む。ゲート電極層は多数のゲート電極に分割され、少なくとも１つの半導体カーボン・ナノチューブが、化学気相堆積プロセスによって触媒パッドの各々の上に合成される。完成したデバイス構造体は、ゲート誘電体によって覆われた側壁を有するゲート電極と、該ゲート電極の該側壁に隣接する少なくとも１つの半導体カーボン・ナノチューブとを含む。ソース／ドレイン・コンタクトを半導体カーボン・ナノチューブの両端と電気的に結合することによって、デバイス構造体が完成する。多数のデバイス構造体は、メモリ回路又は論理回路のいずれかとして構成することができる。 （もっと読む）

半導体メモリのセルフタイミング回路（６１）において、第１の状態に設定されたセルフタイミング用ダミーメモリセル（ＳＤＭＣ１１、１２）及び第１の状態と反対の第２の状態に設定された負荷用ダミーメモリセル（ＬＤＭＣ１１、１２）を有するダミービット線（ＸＤＢＬ１）と、第３の状態に設定されたセルフタイミング用ダミーメモリセル（ＳＤＭＣ２１、２２）及び前記第３の状態と同一の第４の状態に設定された負荷用ダミーメモリセル（ＬＤＭＣ２１、２２）を有するダミービット線（ＸＤＢＬ２）と、ダミービット線（ＸＤＢＬ１、ＸＤＢＬ２）の電位の変化速度の差に対応する期間だけ遅延させて、セルフタイミング信号（ＳＬＦ）を出力するタイミング制御回路（６２）とを備える。 （もっと読む）

記憶回路ＳＴＣと比較回路ＣＰとを用いたメモリセルで構成されるメモリアレイにおいて、比較回路ＣＰを構成する複数のトランジスタのうち、ゲート電極がサーチ線に接続されるトランジスタのソースまたはドレインのいずれか一方の電極を高電圧にプリチャージされる方のマッチ線ＨＭＬｒに接続する。また、マッチ線判定回路ＭＤｒを低電圧にプリチャージされるマッチ線ＬＭＬｒに配置して、情報の比較結果に応じてこのマッチ線に発生した比較信号電圧を弁別する。このようなメモリアレイ構成と動作により、マッチ線対におけるサーチ線駆動雑音の影響を回避しつつ、低電力かつ高速に比較動作を行うことができる。このため、検索動作を高速に行うことが可能な低電力コンテント・アドレッサブル・メモリを実現することができる。 （もっと読む）

メモリセルアレイ（５０）は、半導体基板（５４）に製造された、２次元アレイのメモリセル（５２）を含む。メモリセル（５２）は、行方向（６７）を形成する複数の行と、列方向（６９）を形成する複数の列で並べられている。メモリセル（５２）の各列は、複数の交互に配置されたチャネル領域（５８）及びソース／ドレイン領域（６４）を含む。各ソース／ドレイン領域（６４）上には導電性インターコネクト（７２）が配置されており、この導電性インターコネクト（７２）はただ１つのその他のソース／ドレイン領域（６４）に結合する。この１つのソース／ドレイン領域（６４）とは、その列に隣接する第２の列に存在する領域である。導電性インターコネクト（６４）は、１つおきの導電性インターコネクト（６４）がその列の右側に隣接する列に接続するように、また、１つおきの導電性インターコネクトが、その列の左側に隣接する列に接続するように、配置される。複数のソース／ドレインコントロールライン（７０）は、隣接するメモリセル（５２）の列間に延在し、また、その隣接する列と列との間を結合する各導電性インターコネクト（７２）に電気的に結合する。
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