【課題】後工程における、キャパシタの下部電極と接続されるべき第２コンタクトプラグの形成の際の洗浄液による第１コンタクトパッドの損傷を防止できる、半導体装置の配線構造物及びその形成方法を提供する。
【解決手段】配線構造物は、第１コンタクトパッド１２６、第１コンタクトプラグ１５０、スペーサー１４０、及び層間絶縁膜パターン１２０、１３０を含む。第１コンタクトパッド１２６は、基板１００の第１コンタクト領域１１６ａと電気的に接続される。第１コンタクトプラグ１５０は、第１コンタクトパッド１２６上に具備され、第１コンタクトパッド１２６と電気的に接続される。スペーサー１４０は、第１コンタクトプラグ１５０の側壁と第１コンタクトパッド１２６の側壁の上部とに同時に面接する。層間絶縁膜パターン１２０，１３０は、コンタクトパッド１２６とスペーサー１４０を収容する開口を有する。 （もっと読む）

【課題】基板からの高さが異なる導電層に、コンタクト窓を形成するＤＲＡＭ等の半導体装置を提供する。
【解決手段】半導体基板１６上に、第１導電パターン１９、２０と第１絶縁膜２６、エッチング特性の異なる第２絶縁膜３０、第３絶縁膜５２、蓄積電極３９、キャパシタ絶縁膜、対向電極４０、エッチング特性の異なる第４絶縁膜４１を形成し、第１導電パターン１９，２０上方に第１開口、対向電極４０上方に第２開口を有するマスクを形成し、第１絶縁膜２６をストッパとして、第１開口下方の第４絶縁膜４１、第２絶縁膜３０をエッチングし、第３絶縁膜５２をストッパとして、第２開口下方の第４絶縁膜４１、対向電極４０をエッチングし、第１開口下方の第１絶縁膜２６をエッチングして第１コンタクトホール４４を形成し、第２絶縁膜３０をストッパとして、第２開口下方の第３絶縁膜５２をエッチングして第２コンタクトホール４２を形成し、導電材を埋め込む。 （もっと読む）

【課題】ドレインコンタクトを自己整合的に形成できるようにする。
【解決手段】シリコン基板１上にゲート絶縁膜４を形成し、ゲート電極ＭＧとして、多結晶シリコン膜５、ＯＮＯ膜６、多結晶シリコン膜７、タングステンシリコン膜８を形成すると共に、シリコン窒化膜９を積層形成する。ゲート電極ＭＧを覆うようにシリコン酸化膜１０、シリコン窒化膜１１を形成し、ゲート電極ＭＧ間にシリコン酸化膜１２を埋め込み形成する。コンタクトホール形成の工程では、シリコン酸化膜１２をエッチングする際に、シリコン酸化膜１０がスリット状に落ち込むので、その部分にシリコン窒化膜１５ｃを埋め込み、その後、シリコン基板１上のシリコン窒化膜１１をエッチングして形成する。これにより、ショート不良の発生を防止できる。 （もっと読む）

【課題】異なる静電容量の積層キャパシタを有するＤＲＡＭを提供する。
【解決手段】複数個のメモリブロックを有し、エッジに位置したメモリブロックに隣接した中央側メモリブロックを含むＤＲＡＭ素子が提供される。エッジに位置したメモリブロックは隣接した中央側メモリブロックとともに感知増幅器を共有する。エッジに位置したメモリブロック内のメモリセルは隣接した中央側メモリブロック内のメモリセル内のデータストレージキャパシタよりさらに大きな静電容量を有したデータストレージキャパシタを含み、該データストレージキャパシタは中央側メモリセル内のデータストレージキャパシタよりさらに広い表面領域を有する。エッジに位置したメモリセル内のデータストレージキャパシタは隣接した中央側メモリブロックの各メモリセル内に用いられるデータストレージキャパシタの形態と大きさの２つのデータストレージキャパシタに平行に接続される。 （もっと読む）

【課題】シェアードコンタクトを備えるフルCMOS型のSRAMメモリセルにおいて、安定した低電圧動作を得る。
【解決手段】半導体記憶装置は、第１の配線が、第３のドレイン活性領域と第２のゲート電極用配線を開口するように配置された一つの第１のコンタクトを介して、第３のドレイン活性領域と第２のゲート電極用配線に電気的に接続されるとともに、第２の配線が、第４のドレイン活性領域と第１のゲート電極用配線を開口するように配置された一つの第２のコンタクトを介して、第４のドレイン活性領域と第１のゲート電極用配線に電気的に接続されており、第１から第４のいずれかのドレイン活性領域と離れた部分もしくは連続した部分に活性領域を備え、活性領域と前記第１ゲート若しくは前記第２ゲート電極用配線が重なる。 （もっと読む）

【課題】トランジスタ特性を劣化させずに形成される小型の半導体装置、及びその製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板上に形成されるゲート絶縁膜と、前記半導体基板上に前記ゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上面に形成される第１窒化シリコン膜と、前記ゲート電極の側面に形成される保護絶縁膜と、前記保護絶縁膜の側面に形成される第２窒化シリコン膜と、前記保護絶縁膜の上面に形成され、その底面が前記第１窒化シリコン膜の底面よりも上部に形成される第３窒化シリコン膜とを備える。 （もっと読む）

【課題】ビット線が低抵抗でビット線間が低容量となるように、できるだけ配線を厚く形成できるようにすること。
【解決手段】第１コンタクト金属４が埋め込まれた第１層間膜８と、第１層間膜８上に形成されるとともに溝を有する第２層間膜１２と、溝に埋め込まれるとともに溝上で突出した金属配線２と、金属配線２上に形成されたハードマスク膜７と、第２層間膜１２上のハードマスク膜７及び金属配線２の側壁に形成されたサイドウォール３と、ハードマスク膜７及びサイドウォール３を含む第２層間膜１２上に形成された第３層間膜６と、第３層間膜６、第２層間膜１２、及び第１層間膜８に形成されるとともにサイドウォール３間にて第１コンタクト金属４に通ずる下穴と、下穴内に形成された第２コンタクト金属１と、を備える。 （もっと読む）

【課題】高セル密度化と、ビットラインの低抵抗化による高速化が両立し、読み出し、書き込み時の記憶内容への擾乱を受けにくい不揮発性メモリアレイを提供する。
【解決手段】複数のメモリセルは、接続領域４１１、第１の方向に延びる導電ビット線４０１０、第２の方向に延びる導電ワード線６０３０、および導電制御線６０１０，６０２０と共に２つの方向に２次元で配置されている。接続領域４１１は、１つのビット線に接続される４つのセルを含むメモリアレイを通って形成される。接続領域４１１は、処理を経済的にするために逆導電型領域４０１と同じ処理ステップで形成する。 （もっと読む）

【課題】本発明はフローティングボディトランジスタの製造過程でランディングプラグの下部を上部より狭く形成し、フローティングボディの体積が減少するのを防止し、フローティングボディの下部にイオン注入を介して濃度を高めることによりパンチスルー現象を防止することができる方法と、それに伴い製造された半導体記憶装置を提供する。
【解決手段】高集積半導体装置において、ショートチャンネル効果を克服するため、本発明に係る半導体素子の製造方法は半導体基板の上部に形成された絶縁層、及びシリコン活性領域上にゲートパターンを形成するステップ、前記ゲートパターンの間の露出したシリコン活性領域を取り除くステップ、及び前記ゲートパターンの間を埋め込んでプラグを形成するステップを含む。 （もっと読む）

【課題】高アスペクト比の孔または溝を穿孔する。
【解決手段】酸化シリコンからなる絶縁膜１に対して、Ｃ₅Ｆ₈、Ｏ₂およびＡｒのエッチングガスを用いプラズマエッチング処理を施し、絶縁膜１を選択的にエッチングすることにより、絶縁膜１に孔３を穿孔する際に、最初は、ポリマー層のデポジション性が弱い条件でエッチング処理を行い、続いてポリマー層のデポジション性が強い条件に切り換えてエッチング処理を行うようにした。 （もっと読む）

【課題】一定のキャパシタ容量を確保しつつ、高集積化が可能で、高い信頼性を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法であって、以下の工程を含む。半導体基板１を準備する。シリコン窒化膜５８を形成する。シリコン窒化膜５８の上面に接する第１の絶縁膜８６を形成する。第１の絶縁膜の上面に接する第２の絶縁膜８５を形成する。シリコン窒化膜５８、第１の絶縁膜８６及び第２の絶縁膜８５を貫通して導電体を露出する開口部を形成する。第１の絶縁膜のエッチングレートが第２の絶縁膜及びシリコン窒化膜より高くなるエッチング条件で開口部６１ａ内にエッチング処理を施す。キャパシタの下部電極１７０ａを、第２の絶縁膜の上面に接することなく開口部の内部表面に沿って形成する。キャパシタの上部電極１５１を形成する。 （もっと読む）

【課題】配線層の表面を被覆する配線保護膜の設計厚みを小さくし、配線層とセルフアラインプロセスで形成されるビアプラグの間隔を縮小し、半導体装置を微細化する。
【解決手段】キャップ層１６及びサイドウオール層１７から成る保護膜で被覆された配線層１５の上部に、配線層１５と同じレイアウトパターンで延びるダミーマスク層２０、２１を形成する。ビアプラグ２２を、配線層１５及びその保護膜１６、１７と自己整合的に形成するセルフアラインプロセスに際して、エッチングされるキャップ層１６の膜厚を小さくし、ビアプラグ２２の設計間隔を縮小することで、半導体装置１０を微細化する。 （もっと読む）

【課題】不揮発性半導体記憶装置の性能を向上させる。
【解決手段】同一のシリコン基板１上に、制御ゲート電極ＣＧｓおよび側壁メモリゲート電極ＭＧｓを有するスプリットゲート型メモリセルＭ１Ａと、シングルメモリゲート電極ＭＧｕを有するシングルゲート型メモリセルＭ２とを備える不揮発性半導体記憶装置において、第１領域Ｒ１に制御ゲート絶縁膜ＩＣｓを介して制御ゲート電極ＣＧｓを形成し、第１領域Ｒ１には電荷蓄積膜ＩＭｓを介して側壁メモリゲート電極ＭＧｓを形成し、同時に、第２領域Ｒ２には電荷蓄積膜ＩＭｕを介してシングルメモリゲート電極ＭＧｕを形成する。その際、側壁メモリゲート電極ＭＧｓとシングルメモリゲート電極ＭＧｕとは同一の工程で形成し、制御ゲート電極ＣＧｓと側壁メモリゲート電極ＭＧｓとは、互いに電気的に絶縁された状態で、互いに隣り合って配置されるようにして形成する。 （もっと読む）

【課題】改良された縦型のＭＯＳトランジスタを備える半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０の主面に対してほぼ垂直に延在するチャネル領域２２と、チャネル領域２２の下部に設けられた第１の拡散層領域２２ａと、チャネル領域の上部に設けられた第２の拡散層領域２２ｂと、半導体基板１０の主面に対してほぼ垂直に延在し、ゲート絶縁膜３０を介してチャネル領域２２の側面に設けられた第１のゲート電極３４と、半導体基板１０の主面とほぼ平行に延在し、第１のゲート電極３４の上部に接続された第２のゲート電極３５ａと、第１の拡散層領域２２ａに接続され、第２のゲート電極と交差する埋め込み配線２１を備えている。第２のゲート電極３５ａの平面的な位置は、第１のゲート電極３４の平面的な位置に対してオフセットされている。 （もっと読む）

【課題】セル面積増大を抑制しつつゲート形成時のパターンずれによる特性低化を有効に防止し、さらに電源電圧供給線を低抵抗化する。
【解決手段】第１の電源電圧供給線と第２の電源電圧供給線ＶＳＳとの間に電気的に直列接続されてゲートが共通に接続された第１導電型の駆動トランジスタＱｎ１,Ｑｎ２と第２導電型の負荷トランジスタＱｐ１,Ｑｐ２とからそれぞれが構成され、入力と出力が交叉して接続された２つのインバータをメモリセルごとに有する。第１の電源電圧供給線ＶＳＳと第２の電源電圧供給線ＶＳＳの少なくとも一方が、層間絶縁層の貫通溝内を導電材料で埋め込んだ溝配線からなる。 （もっと読む）

【課題】容量素子を備える半導体装置の製造安定性を向上させる。
【解決手段】半導体装置１００は、シリコン基板１０１の上部に設けられた平板状の下部電極１３３、下部電極１３３の上部に平行に設けられた平板状のＴｉＮ膜１３７、および下部電極１３３とＴｉＮ膜１３７の間に設けられた容量膜１３５を備える容量素子１４１と、下部電極１３３の下面に接続し、金属材料により構成された第一Ｃｕプラグ１２７と、を含み、容量膜１３５が、構成材料として有機分子を含む膜を備える。 （もっと読む）

【課題】ＳＴＩ領域の絶縁膜掘り下げにより形成される幅３０ｎｍ以下の拡散層が配されているＦｉｎＦＥＴにおいて、寄生抵抗を低減した構造及びその製造方法を提供する。
【解決手段】ＳＴＩ領域１０５に挟まれ、素子分離領域上方に突き出た幅３０ｎｍ以下の半導体層にソース及びドレイン領域となる拡散層１０４が形成されており、ソース及びドレイン領域間のチャネル領域を跨ぐゲート電極を有する凸型Ｆｉｎ構造の電界効果トランジスタであって、前記ソース及びドレイン領域となる拡散層側壁にサイドウォール１１０ｂ、該サイドウォールに挟まれた拡散層上面に選択エピタキシャル成長シリコン層１１１、及び該選択エピタキシャル成長シリコン層に接続されるコンタクトプラグ１１５を有することを特徴とする半導体装置。 （もっと読む）

【課題】コンタクトホールが開口しやすくかつコンタクト抵抗を低く維持する強誘電体メモリを提供する。
【解決手段】半導体記憶装置は、複数のトランジスタＴｒと、下部電極ＢＥと上部電極ＴＥとの間に設けられた強誘電体膜ＦＥを含む複数の強誘電体キャパシタＦＣと、強誘電体キャパシタの第１の側面Ｆ１を被覆し、水素の通過を阻止するバリア絶縁膜BDとを備え、下部電極に接続された隣接する強誘電体キャパシタが１つのキャパシタユニットＣＵを形成し、上部電極に接続された複数のキャパシタユニットが１本のキャパシタチェーンＣＣを形成し、隣接するキャパシタチェーンにおいてキャパシタユニットは半ピッチずれて配置されており、キャパシタユニット内において隣接する強誘電体キャパシタ間の距離をＤ１、キャパシタチェーン間の距離をＤ２、キャパシタチェーン内におけるキャパシタユニット間の距離をＤ３とすると、Ｄ３は、Ｄ１およびＤ２よりも大きい。 （もっと読む）

【課題】活性領域上に、ビットラインパターンの一側部から互いに異なる距離にそれぞれ離隔するストレージノードを有する半導体装置及びその形成方法を提供する。
【解決手段】半導体基板３に活性領域９を画定する不活性領域６が配置される。活性領域９及び不活性領域上６にゲートパターン３４及びビットラインパターン６９が順に形成される。ゲートパターン３４及びビットラインパターン６９は互いに直角に交差する。ビットラインパターン６９は不活性領域６上に位置して所定領域を介して活性領域９と電気的に接続する。ビットラインパターン６９上に、活性領域９と部分的に重畳して活性領域９と電気的に接続するストレージノード１０３が形成される。 （もっと読む）

【課題】半導体装置を微細化でき、コンタクトプラグと導電部材との接触面積を十分に確保でき、コンタクト抵抗を十分に下げて、接続部分における電流の集中を低減できるとともに、導電部材を形成する際に、導電部材がコンタクトプラグを踏外すことを防止できるＤＲＡＭ型キャパシタを有する半導体装置を提供する。
【解決手段】第１層間絶縁膜３１よりも下に配置された第１導電部材２と電気的に接続されたコンタクトプラグ１２と、第１層間絶縁膜３１上に設けられ、コンタクトプラグ１２と電気的に接続された第２導電部材１６とを有し、コンタクトプラグ１２は、小径部１２ａと、小径部１２ａ上に配置された大径部１２ｂとを有し、大径部１２ｂの外径Ｄ１が、小径部１２ａの外径Ｄ２よりも大きく、大径部１２ｂの面積が、第２導電部材１６と大径部１２ｂとの接続面１６ｂの面積よりも平面視で大きい半導体装置とする。 （もっと読む）