【課題】
ナノドットを均一に形成することで，高信頼のナノドットメモリを提供する。また，トンネル絶縁膜にシリコン酸化膜代替材料を採用することにより，高速，高信頼のナノドットメモリを提供する。
【解決手段】
シリコンあるいはゲルマニウム基板，好ましくはシリコンあるいはゲルマニウムの(111)基板上にHfO₂，ZrO₂あるいはCeO₂の高誘電率絶縁膜をエピタキシャル成長させたトンネル絶縁膜と，前記トンネル絶縁膜上に形成されたCoSi₂あるいはNiSi₂のシリサイドナノドットを有することを特徴とする。 （もっと読む）

【課題】 １ビット当たりの配置面積を小さくして高集積化に適した相変化メモリ装置を提供する。
【解決手段】 本発明の相変化メモリ装置は、半導体基板１０上にマトリクス状に配列された複数のワード線と複数のビット線の各交点にＭＯＳトランジスタを設け、カルコゲナイド膜２４においてＭＯＳトランジスタの拡散層の上部に対向する領域に所定数のビット情報を記憶保持する所定数の相変化メモリ素子を形成し、その所定数の相変化メモリ素子の各々を電気的に接続するための下部電極構造としてプラグ２８ａ、下部電極プレート２８ｂ、下部電極プラグ３３ａを形成し、素子選択線としての上部電極膜３５からＭＯＳトランジスタを経由した電流を相変化メモリ素子に流してビット情報の書込みを行う。 （もっと読む）

【課題】 コンタクトプラグとのコンタクト抵抗を低減したトランジスタを有する半導体装置を提供する。
【解決手段】 トランジスタとコンタクトプラグとを有する半導体装置であって、トランジスタのドレイン電極は、ゲート電極側に設けられ、導電性不純物が拡散された第１の不純物拡散層３と、第１の不純物拡散層よりもゲート電極から離れて配置され、コンタクトプラグと接触し、第１の不純物拡散層よりも濃度の高い第２の不純物拡散層４と、第２の不純物拡散層よりもゲート電極から離れて配置され、コンタクトプラグと接触し、第２の不純物拡散層よりも濃度の高い第３の不純物拡散層５とを有する構成である。 （もっと読む）

【課題】 相変化メモリの配線工程に必要な４００℃以上の熱処理によって、カルコゲナイド材料の結晶粒が斜め方向に成長して記憶層にボイドが発生するという課題があった。ボイドは、密着性の低下による剥離や、プラグとの接触不良による抵抗のばらつきなどの原因となる。
【解決手段】 カルコゲナイド材料を非晶質で形成した後、後熱処理によって（１１１）配向かつ柱状構造の面心立方晶を形成する。その後、さらに高温の熱処理を行うことによって柱状の最密六方晶を形成する。この手段によれば、結晶粒は基板面に対して垂直方向に形成されるため、ボイドの原因となる斜方結晶粒の成長を抑制することができる。
【効果】 相変化メモリの製造工程に起因した、電気特性の不均一性や信頼性の劣化を抑えることが可能となる。 （もっと読む）

【課題】白金族金属、白金族合金または白金族金属の導電性酸化物を主成分とする膜を電極材料に用いた容量素子を有するＤＲＡＭの微細化を推進する。
【解決手段】酸化シリコン膜４３に溝４４を形成した後、あらかじめ酸化シリコン膜４３の下層に形成しておいた導電性下地膜４２をカソード電極とする電解メッキ法によって、溝４４の内部にＰｔ膜４５を形成する。その後、酸化シリコン膜４３をエッチングで除去した後、Ｐｔ膜４５をマスクにして導電性下地膜４２をドライエッチングすることにより、Ｐｔ膜４５とその下部に残った導電性下地膜４２とで容量素子の下部電極を形成する。 （もっと読む）

【課題】自己整列コンタクトの形成方法を提供する。
【解決手段】所定間隔をおいて離隔されている複数の構造物が表面上に形成されている基板を提供する。複数の構造物の上部及びこれらの間に所定の耐熱性を有する材料からなる犠牲層を蒸着する。基板で前記複数の構造物に隣接した部分を露出させるように犠牲層をパターニングする。前記犠牲層及び基板の露出部分上に絶縁膜を形成する。絶縁膜形成時、犠牲層材料の耐熱温度より低温での熱処理を含む。犠牲層を露出させるように絶縁膜を平坦化する。複数の構造物間の各領域を露出させるように犠牲層を除去する。複数の構造物間の各領域を導電物質で充填する。 （もっと読む）

【課題】離散化された電荷蓄積手段を含む記憶素子のディスターブ特性を改善する。
【解決手段】書き込み時において選択された記憶素子（メモリトランジスタＭ１１）が結合している共通線（ＢＬ１とＳＬ１）以外の共通線（ＢＬ２とＳＬ２）に結合している非選択の記憶素子（メモリトランジスタＭ２１,Ｍ２２）のソース領域２及び／又はドレイン領域４に、当該領域がチャネル形成領域１ａに対して逆バイアスとなる逆バイアス電圧を共通線（ＢＬ２とＳＬ２）を介して供給する書き込みインヒビット電圧供給手段２０と、非選択のワード線ＷＬ２に、チャネル形成領域１ａの導電型がｐ型の場合は当該チャネル形成領域１ａの電位より高く、ｎ型の場合は当該チャネル形成領域１ａの電位より低いゲートバイアス電圧を供給する非選択ワード線バイアス手段２２とを有する。 （もっと読む）

【課題】従来の窒化膜側壁を電荷トラップ媒体に利用する場合の信頼性劣化を改善することに適合した、導電性側壁スペーサを有する不揮発性メモリ装置及びその製造方法を提供すること。
【解決手段】本発明に係る導電性側壁スペーサを有する不揮発性メモリ装置は、半導体基板２１と、該半導体基板上のゲート絶縁膜２２Ａと、該ゲート絶縁膜上に形成されたゲート１００と、該ゲートの両側壁に形成された一対の絶縁膜の側壁スペーサ２８Ａと、該一対の側壁スペーサ上に形成された、電荷を捕獲及び放出する一対の導電性側壁スペーサ２９Ｂと、前記ゲートの両側壁、一対の前記側壁スペーサ及び導電性側壁スペーサの下の半導体基板内に形成された一対のＬＤＤ領域２６と、前記ゲートの両側の、一対の前記導電性側壁スペーサの外側エッジ部を含む外側領域下の半導体基板内に形成されたソース/ドレイン領域３０とを備える。 （もっと読む）

【課題】半導体記憶素子及びその製造方法が提供される。
【解決手段】この素子は長軸及び短軸を有する棒型の第１及び第２活性領域を含む。前記第１活性領域と前記第２活性領域は各々短軸方向に一定間隔離隔されて配列される。前記第２活性領域は前記第１活性領域から長軸方向に一定間隔離隔されて配置され、短軸方向に前記第１活性領域に対して１／２ピッチ移動して配置される。既存の斜線型の６Ｆ２セル構造と異なって、水平軸及び垂直軸方向の棒型の６Ｆ２セル構造を有するので、レチクル製作の時、セグメント分割によるドローイング時間に比べてドローイング時間を顕著に減少させることができる。 （もっと読む）

【課題】 トランジスタの特性劣化、並びにしきい値の変動及び配線遅延の増加を抑制でき、かつ、微細化にも適合した半導体集積回路装置を提供する。
【解決手段】 第１ゲート電極(12,14)と第２ゲート電極(6)との間に窪みを持つ形状に形成された窒素を主成分としない第１絶縁膜(19)と、第１絶縁膜上に形成された、窒素を主成分としない第２絶縁膜(20)と、第１、第２拡散層上と第１、第２ゲート電極上とに形成された第３絶縁膜(21)とを具備する。第３絶縁膜の、第２拡散層(11)上における最下部の位置が、第１拡散層上でコンタクト電極(15,17)に接する部分における最下部の位置よりも高く、第２絶縁膜は上記窪みを埋め込むように形成され、第１ゲート電極と第２ゲート電極との間が、少なくとも第１絶縁膜と第２絶縁膜とを含む多層構造である。 （もっと読む）

ポリシリコンの抵抗を低下させる。
【解決手段】
本メモリ回路は金属導体層上に受領されているポリシリコンを含んでおり、
金属導体層とポリシリコンは複数のメモリセルキャパシタの少なくとも一部の記憶ノード電極上に受領されていることを特徴とするものである。 （もっと読む）

【課題】 標準ＣＭＯＳロジックプロセスに不揮発メモリを混載するために必要な追加マスク枚数を削減し、製造期間短縮とコスト低減を図る。
【解決手段】 サイドウォール構造を利用し、ゲート電極がシリサイド化されたスプリットゲート型メモリセルにおいて、選択ゲート電極１２に隣接して、孤立した補助パターン２２を配置する。両者の間隙にサイドウォールゲートのポリシリコンが充填され自己整合的に形成された配線部２３に対してコンタクト２１を取る。コンタクト２１は補助パターン２２および素子分離領域に重なっても良く、占有面積を考慮して設計最適化できる。選択ゲート電極１２との距離をｘ、ＯＮＯ膜の堆積厚さをｔ、ポリシリコン膜の堆積厚さをｄとおけば、ｘ＜２×（ｔ＋ｄ）となる距離ｘだけ離れて補助パターン２２を配置すればよい。 （もっと読む）

【課題】一列配置されるビット線コンタクトＣＢの形成予定領域におけるボイドの発生を回避する。
【解決手段】半導体チップ１００上に搭載され、ビット線ＢＬと、ビット線に直交するソース線ＳＬ及びワード線ＷＬを備える半導体記憶装置において、ビット線方向に配列されたワード線の両端部に隣接して、ワード線に平行に配列されるビット線側選択ゲート線ＳＧＤ及びソース線側選択ゲート線ＳＧＳと、ビット線とワード線の交差部に配置されるメモリセルトランジスタＭＴ及びビット線と選択ゲート線の交差部に配置される選択ゲートトランジスタＳＴと、ビット線側選択ゲート線間においてワード線方向に配置されるビット線コンタクトＣＢと、ソース線側選択ゲート線間においてワード線方向に配置されるソース線コンタクトＣＳとを備え、ビット線側選択ゲート線間の間隔Ｌ１が、ソース線側選択ゲート線間の間隔Ｌ２よりも大きい半導体記憶装置。 （もっと読む）

【課題】 セルフアライン形成技術によりセルフアライン形成領域の絶縁膜に形成されたコンタクトホールの径に比較してさらに開孔幅の大きな穴部を絶縁膜の上部に形成するためセルフアライン形成領域を再度エッチング処理する必要があったとしても、セルフアライン形成領域内のセルフアラインマスク膜に悪影響が及ぼされることなく、さらにセルフアライン形成領域に対して複数回に分けて接続配線を埋込み形成する必要をなくす。
【解決手段】 領域ＣＢ２に対して第１のコンタクトホール１６を形成した後、フォトレジスト３８、塗布型酸化膜３９、フォトレジスト４０の３層構造の多層レジスト構造４１を形成し、第５のシリコン酸化膜２３の上部に穴部２４および２５を形成する。 （もっと読む）

本発明は、メモリ・アレイと、メモリ・アレイを形成するために利用することができる方法を含む。ビット線コンタクト位置まで開口を残しながらストレージ・ノード・コンタクト位置を覆うパターン化されたエッチング停止層が、メモリ・アレイの製造期間に使用される。エッチング停止層上及びビット線コンタクト位置上に絶縁材料を形成し、絶縁材料を通ってトレンチが形成される。トレンチ内に導電材料を設け、ビット線コンタクト位置と電気的に接触し且つエッチング停止層によってストレージ・ノード・コンタクト位置から電気的に分離されたビット線相互接続線を形成する。後続の処理において、エッチング停止層を通って、ストレージ・ノード・コンタクト位置まで開口を形成する。次いで、開口内に、ストレージ・ノード・コンタクト位置と電気的に接触するようにメモリ記憶装置を形成する。
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