【課題】コンタクトプラグと配線ラインとの正確なアラインを確保しうる半導体素子及びその製造方法を提供する。
【解決手段】配線ライン１６８を基板１０に接続するためのコンタクトホールが形成されている絶縁膜１２０に、ラウンド形状コーナー部Ａと垂直側壁とが形成されている半導体素子。複数のコンタクトプラグが絶縁膜内のコンタクトホールを貫通して導電領域に連結されており、絶縁膜１２０のラウンド形状のコーナー部Ａによりその幅が基板からの距離によって変化する。複数の配線ライン１６８がコンタクトプラグ１６２の上部から延びて一体型構造となる。コンタクトプラグ１６２と配線ライン１６８とを一体型に形成するためにダブルパターニング工程を用いる。 （もっと読む）

【課題】強誘電体キャパシタの側壁への水素の拡散を抑制し、強誘電体材料の劣化を抑制することができる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０上に設けられたスイッチングトランジスタＳＴと、スイッチングトランジスタ上に形成された層間絶縁膜ＩＬＤ１と、層間絶縁膜上に形成された上部電極ＴＥ、強誘電体膜ＦＥおよび下部電極ＢＥを含む強誘電体キャパシタＦＣと、層間絶縁膜内に設けられ、下部電極に電気的に接続されたコンタクトプラグＣＰと、コンタクトプラグとスイッチングトランジスタとの間を接続する拡散層ＤＬ１，ＤＬ２と、強誘電体キャパシタの側面上、並びに、層間絶縁膜の上面上に設けられ、水素の透過を抑制するバリア膜ＢＭ１、ＢＭ２とを備え、強誘電体キャパシタの側面上のバリア膜の厚みＴ２は、層間絶縁膜の上面上のバリア膜ＢＭ１の厚みＴ１よりも厚い。 （もっと読む）

【課題】工程上十分な余裕を有するコンタクトプラグを備える半導体素子の製造方法及びＤＲＡＭの製造方法を提供する。
【解決手段】半導体基板５０上に下部絶縁膜６９を形成する段階と、下部絶縁膜上と互いに平行な複数の配線パターン７１，７２を形成する段階と、配線パターン間を埋め込むように上部絶縁膜７９’’を形成する段階と、上部絶縁膜を有する半導体基板上に配線パターン７１、７２を横切って互いに平行な複数の第１マスクパターン８１，８２を形成する段階と、第１マスクパターン間に第１マスクパターンと自己整合される第２マスクパターン８９’を形成する段階と、第１及び第２マスクパターン、及び配線パターンをエッチングマスクとして用いて上部絶縁膜７９’’及び下部絶縁膜６９をエッチングして半導体基板を露出させる複数のコンタクトホール９１を形成する段階と、コンタクトホール９１それぞれにコンタクトプラグを形成する段階とを有する。 （もっと読む）

【課題】ビット線コンタクト材料膜を直接にエッチングしてビット線コンタクトプラグを形成する方法を提供する。
【解決手段】方法は、ゲート構造と、基板内にありゲート構造の両側に隣接するソース／ドレインを備えるトランジスタを含む基板を設ける段階、基板の上に導電膜を形成し、導電膜の上にビット線コンタクト材料膜を形成し、ビット線コンタクト材料膜にハードマスク膜を形成する段階、導電膜をエッチングストップ膜として用い第一エッチング工程を行い、ハードマスク膜とビット線コンタクト材料膜をエッチングし、ソース／ドレインの上にビット線コンタクトプラグを形成する段階からなる。 （もっと読む）

【課題】ＤＲＡＭの１情報保持性及び信頼性に優れた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上にゲート絶縁膜及びゲート電極を順次形成し、前記ゲート絶縁膜及び前記ゲート電極の側部を少なくとも覆うシリコン窒化膜を形成する工程を備えた半導体装置の製造方法であって、減圧ＣＶＤ法により所定の厚みのシリコン窒化物層を形成する工程と、減圧雰囲気下で前記シリコン窒化物層を窒素に暴露させる工程とを繰り返し行って、前記シリコン窒化物層を複数積層することにより、前記シリコン窒化膜を形成することを特徴とする半導体装置の製造方法を採用する。 （もっと読む）

【課題】容量プラグと蓄積容量下部電極とを接続するメタルパッドにおいて、パッドの形状悪化等による接続抵抗増大を防止でき、また、パッド上のシリンダ容量を形成するためのシリンダ層間絶縁膜の膜厚減少や肩やられが原因となる容量確保困難の問題を克服し得る、パッド電極形成工程を含む半導体装置の製造方法を提供する。
【解決手段】メタルパッド用のハードマスク層として、シリコン窒化膜２１とシリコン酸化膜２２の積層構造を用い、メタルパッドエッチング時にハードマスク層のシリコン酸化膜２２は除去され、シリコン窒化２１膜が残るようにエッチングを行う。 （もっと読む）

【課題】側壁絶縁膜を有するゲート電極と、ゲート電極に対向するオーミック電極との間のリーク電流を抑圧することのできる半導体装置の提供。
【解決手段】基板１上にゲート絶縁膜２Ｂを介してゲート電極３を形成する工程と、前記基板中に拡散領域１Ｂを形成する工程と、前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、前記ゲート電極上に絶縁膜を堆積する工程と、前記絶縁膜に前記拡散領域表面を露出するコンタクトホール５Ａを形成する工程と、前記露出した拡散領域表面をＨＦ溶液により処理する工程と、前記コンタクトホールを埋めるように電極を形成する工程と、前記拡散領域と前記電極を介して蓄積電極８Ａと電気的に接続されたメモリセルキャパシタを形成する工程と、を有し、前記側壁絶縁膜表面と前記ゲート電極側壁面との間に窒化膜９を形成する工程を含み、前記側壁絶縁膜と前記窒化膜と前記絶縁膜が前記コンタクトホールの側壁面に露出させる。 （もっと読む）

【課題】不揮発性メモリのデータ保持特性を向上させる。
【解決手段】半導体基板１Ｓの主面には、主回路領域Ｎと、フラッシュメモリのメモリセルアレイＭＲとが配置されている。メモリセルアレイＭＲには情報電荷蓄積用の浮遊ゲート電極ＦＧが配置され、主回路領域Ｎには主回路を構成するＭＩＳ・ＦＥＴのゲート電極Ｇが配置されている。主回路領域Ｎには窒化シリコン膜からなる絶縁膜２ａがゲート電極Ｇを覆うように形成されている。これにより、主回路領域Ｎにおける素子の微細化を維持できる。一方、メモリセルアレイＭＲには上記絶縁膜２ａが形成されていない。すなわち、浮遊ゲート電極ＦＧの上面は絶縁膜２ａに接触することなく層間絶縁膜２ｂにより直接覆われている。これにより、メモリセルアレイＭＲにおける浮遊ゲート電極ＦＧの電荷ｅのリークを抑制または防止できフラッシュメモリのデータ保持特性を向上させることができる。 （もっと読む）

【課題】半導体集積回路におけるコンタクトホールのような微細穴パターンを形成する場合に、形状を精度良くパターニングし且つ加工すること。
【解決手段】コンタクトホールを形成するためにハードマスクを作製する。このハードマスクはそれぞれ別のフォトリソグラフィ工程により作製され、素子形成領域１７と平行な方向に形成された第１のハードマスク３２と、素子形成領域１７と交差する方向に形成された第２のハードマスク３４との重ね合わせで構成されている。第１のハードマスク３２と第２のハードマスク３４はストライプ状の開口を有し、その交差部にコンタクトホールの開口が形成される。このような二回露光二回加工プロセスにより作製されるハードマスクを用いることで、穴状のパターンのレチクルでパターニングを行うよりも微細でより忠実なコンタクトホールの加工が可能となる。 （もっと読む）

【課題】自己整合的に形成され、幅の減少を抑制可能なコンタクトプラグを有する半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板１１と、半導体基板１１にソース及びドレインとなる拡散層２１がそれぞれ形成されたトランジスタ２０と、下部電極３２、強誘電体膜３３、及び、上部電極３４を順に有し、下部電極３２が一方の拡散層２１に接続され、上部電極３４が配線部５５に接続された強誘電体キャパシタ３０と、強誘電体キャパシタ３０の上面から下面に連なる側面に配設され、下端が下面より上面側に位置されたサイドウォール４１と、サイドウォール４１に接触して、一端を他方の拡散層２１及び他端を配線部５５とそれぞれ接続された第３のコンタクトプラグ５１とを備えている。 （もっと読む）

【課題】 装置面積の縮小化と周辺部におけるリーク発生の抑制との両立を可能にする半導体装置の製造方法を提供する。
【解決手段】 フローティングゲート電極を構成する第１電極膜を第１方向Ｄｂに延伸する短冊形状に構成すると共に、コンタクト領域４内には第２方向Ｄｗに延伸する線形状に構成する。その後、第１電極膜をマスクとして不純物拡散層７を形成し、不純物拡散層７の上面に絶縁膜を成膜する。その後、コントロールゲート電極を構成する第２電極膜を第２方向Ｄｗに構成する際、コンタクト領域４内に構成される第１電極膜を除去し、その上面に絶縁膜を堆積した後、コンタクトホールを形成し、当該コンタクトホールを介して不純物注入を行った後、導電膜を当該コンタクトホール内に充填してコンタクト８を形成する。 （もっと読む）

【課題】３次元トランジスタの下部拡散層同士を接続する配線抵抗を低減する。
【解決手段】Ｘ方向及びＹ方向にマトリクス配置され、半導体基板１００の主面に対して垂直方向に延びる複数の柱状体１００ｅと、柱状体１００ｅの表面を覆うゲート絶縁膜１０６と、柱状体１００ｅの上部及び下部にそれぞれ形成された上部拡散層１０７及び下部拡散層１０８と、柱状体１００ｅの周囲を取り囲むゲート電極１１０と、Ｙ方向に隣接する下部拡散層１０８同士を互いに短絡させる下部電極１０４とを備える。これにより、下部拡散層１０８同士を接続する配線抵抗を大幅に低減することが可能となる。したがって、下部拡散層１０８側をビット線としたメモリセルアレイを構成した場合、ビット線抵抗の低減によって消費電力を低減することができるとともに、高速動作を行うことが可能となる。 （もっと読む）

【課題】高いパッケージ密度を有し、高い生産性を有するトランジスタを、シンプルな製造工程によって製造する。
【解決手段】上面を有する半導体基板に形成されたトランジスタは、第１および第２ソース／ドレイン領域と、第１および第２ソース／ドレイン領域を接続するチャネルと、チャネル内を流れる電流を制御するゲート電極とを含んでいる。ゲート電極は、ゲート溝の中に配されており、半導体基板の上面に形成されたゲート溝の下方部分に配されている。ゲート溝の上方部分は、絶縁物質によって充填されている。チャネルは、ひれ状部を含んでおり、当該ひれ状部は、畝状の形状を有している。当該畝は、第１および第２ソース／ドレイン領域を結ぶ線によって規定される方向に垂直な断面において上面と２つの側面とを有している。ゲート電極は、チャネルの上面側および２つの側面において当該チャネルを囲んでいる。 （もっと読む）

【課題】トランジスタ及び容量を含む半導体記憶装置における高集積化を図るとともに製造歩留りの向上を図った半導体記憶装置とその製造方法を提供する。
【解決手段】半導体基板１に形成されたトランジスタＴｍを覆う第１の層間絶縁膜６に形成されてトランジスタＴｍに電気接続されたセルコンタクト９と、第２及び第３の層間絶縁膜１０，１７に形成されてセルコンタクト９に電気接続されたビットコンタクト１２と、第３の層間絶縁膜１７上の第４の層間絶縁膜２２内に形成された容量２７とを備えており、セルコンタクト９を構成するコンタクトホール１８ｍ内に容量２７の一部を構成する容量絶縁膜２５と上部電極２６が延在されている。容量面積が増大できるので層間絶縁膜２２の膜厚を低減し、コンタクトの深さを低減し、高集積化が可能になり、製造歩留りが向上する。 （もっと読む）

【課題】マスク数を増やすことなく、ＰＭＯＳトランジスタのソース／ドレイン拡散層内にＳｉＧｅ層を形成することで、ＰＭＯＳトランジスタのオン電流を向上する。
【解決手段】選択成長層１５が表面に形成されたＰＭＯＳトランジスタのシリコン基板１１内のソース／ドレイン拡散層上に、ＰＭＯＳ用コンタクトホール２０を形成する。この際に、コンタクトホール２０がシリコン基板１１のソース／ドレイン拡散層内に届くようにエッチングする。コンタクトホール２０内の拡散層上及び選択成長層１５の側面にＧｅを選択成長し、熱処理よりＳｉＧｅ層２４とする。ＮＭＯＳトランジスタのコンタクトホール２５を選択成長層１６に達するように形成する。コンタクトホール２０、２５内のＳｉＧｅ層２４及び選択成長層１６上にコンタクトプラグ３０を形成する。 （もっと読む）

【課題】メモリアレイ領域のソース・ドレイン拡散層に適した熱処理条件を採用しつつも、周辺回路領域のソース・ドレイン拡散層での不純物の過度の拡散を抑制できるＤＲＡＭ等の半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、メモリアレイ領域１０Ａのシリコン基板１１内に不純物を注入し、メモリアレイ領域１０Ａのゲート電極１４に対応してソース・ドレイン拡散層を形成する第１拡散層形成工程と、メモリアレイ領域１０Ａのソース・ドレイン拡散層内の不純物を拡散する熱処理工程と、周辺回路領域１０Ｂ，１０Ｃのシリコン基板１１内に不純物を注入し、周辺回路領域１０Ｂ，１０Ｃのゲート電極１４に対応してソース・ドレイン拡散層を形成する第２拡散層形成工程とをこの順に有する。 （もっと読む）

【課題】ポリパッド処理を行うことなく、ストレージノードコンタクトプラグとランディングプラグ分離膜との間のオーバーラップマージンを確保し、かつ、ストレージノードコンタクトホールをエッチングする際のランディングプラグ分離膜のエッチング損失の防止に適した半導体素子のコンタクトプラグの製造方法を提供する。
【解決手段】ランディングプラグ２３が形成された半導体基板２１上に絶縁膜２９Ａを形成するステップと、絶縁膜２９Ａの所定領域上に非晶質カーボンハードマスク３０Ａを形成するステップと、ハードマスク３０Ａをエッチングバリアにして絶縁膜２９Ａをエッチングしてランディングプラグ２３を露出させるストレージノードコンタクトホール３３を形成するステップと、コンタクトホール３３に導電物質を埋め込んでストレージノードコンタクトプラグを形成するステップとを含む。 （もっと読む）

【課題】半導体素子の形成方法に関し、ランディングプラグコンタクトマスクを利用したパターン形成時にビットラインコンタクトプラグ部分が短絡され、工程マージンが減少される問題を解決する半導体素子の形成方法を提供する。
【解決手段】複層構造のビットラインコンタクトを形成するものの、比較的に容易に形成することができるラインパターンを利用し、まずビットラインコンタクト領域となる部分を形成した後、その上部にビットラインコンタクトが拡張されるようにするビットライン形成工程を行うことにより、一回の工程でビットラインコンタクトホールを形成する場合、ビットラインコンタクトプラグ間で互いに短絡される問題を防止することができ、かつ半導体素子の工程マージンを向上させながら半導体素子の信頼性を向上させるようにする。 （もっと読む）

【課題】ＭＯＳトランジスタを備える半導体装置であって、ＭＯＳトランジスタのゲート幅を増加でき、且つ、ゲート配線をパターニング形成するドライエッチング工程に際して、ゲート絶縁膜の過剰なエッチングを抑制可能な半導体装置を提供する。
【解決手段】半導体装置１０は、シリコン基板１１の表面部分に形成され内部に素子分離酸化膜１３を有するトレンチ１２と、トレンチ１２によってシリコン基板１１の表面部分が区画された複数の素子形成領域１０Ａと、トレンチ１２及び素子形成領域１０Ａ上に延びるゲート配線１５とを有する。素子形成領域１０Ａ内のシリコン基板１１の表面は、ゲート配線１５の延長方向に見て、素子分離領域１０Ｂとの境界から素子形成領域１０Ａの中央に向かって一旦低くなり、次いで、順次に高くなる。 （もっと読む）

【課題】徒に工程数を増加させることなく、強誘電体キャパシタにダメージを与えずに強誘電体キャパシタに対する開孔を層間絶縁膜及び水素拡散防止膜に形成し、しかも不要な残存物を除去する。
【解決手段】ドライエッチングにより、層間絶縁膜３３に強誘電体キャパシタ構造３０への第１のビア孔３４ａ，３５ａを形成した後、ウェットエッチングにより、第１のビア孔３４ａ，３５ａに整合するように、水素拡散防止膜２８，２７に強誘電体キャパシタ構造３０の一部を露出させる第２のビア孔３４ｂ，３５ｂを形成し、第１のビア孔３４ａ，３５ａと第２のビア孔３４ｂ，３５ｂとがそれぞれ連通してなるビア孔３４Ａ，３５Ａを形成する。 （もっと読む）