本開示には、種々の方法、回路、装置、および系の実施形態群が含まれている。こうした方法の実施形態のひとつには、溝 (527) を絶縁積層材料 (222) に作成し、その溝の一部を多数のゲート (112) のうちの二つの間に位置させるステップと、スペーサー材料 (630) をこの溝の少なくとも一方の側面に堆積するステップと、が含まれる。この方法には、導電性材料(732, 834) を溝内に堆積するステップと、キャップ材料を溝内に堆積するステップと、も含まれる。 （もっと読む）

【課題】微細な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、制御ゲート絶縁膜４を介して制御ゲート電極５を形成する第１電極形成工程と、半導体基板１の表面に、記憶ノード絶縁膜６を形成する工程とを含む。記憶ノード絶縁膜６の表面にメモリゲート電極を形成する第２電極形成工程を含む。第２電極形成工程は、記憶ノード絶縁膜６の表面にメモリゲート電極層７ａを形成する工程と、メモリゲート電極層７ａの表面に、メモリゲート電極層７ａよりもエッチング速度が遅い補助膜８を形成する工程と、メモリゲート電極層７ａおよび補助膜に対して異方性エッチングを行なう工程とを含む。 （もっと読む）

【課題】キャパシタ側の電極とプラグとの接触面積が大きな半導体記憶装置を少ない工程数で製造する。
【解決手段】メモリセル選択用トランジスタとキャパシタとを有する半導体記憶装置の製造方法であって、トランジスタとキャパシタとのコンタクトのためのプラグであって、キャパシタ側に大径部１８ａを有するポリシリコンプラグ１８を形成する工程と、大径部１８ａ上に酸化シリコン系の絶縁膜１９を形成する工程と、絶縁膜１９を大径部１８ａをストッパ層としてエッチングし、大径部１８ａに達するホール２０を形成する工程と、ホール２０内部にキャパシタの電極となる導電膜を形成する工程と、を有する。 （もっと読む）

【課題】界面安定性の良いナノドットを形成し、安定した特性を有し、信頼性が高い半導体記憶装置を実現する。
【解決手段】Ｐ型シリコン基板１にソース・ドレイン拡散層２、３が形成され、シリコン酸化膜４が形成される。このシリコン酸化膜４上にはシリコンリッチ酸化膜５がドット状に形成され、酸化膜５上にはＳｉＯ_２からなる層間絶縁膜６が形成される。シリコンリッチ酸化膜５は電荷を膜中に蓄える性質があること、およびトンネル絶縁膜４に用いられるシリコン酸化膜との界面の安定性に優れる。これにより、界面安定性の良いナノドットを形成し、安定した特性を有し、信頼性が高い半導体記憶装置を実現することができる。 （もっと読む）

【課題】ストレージノードコンタクト（ＳＮＣ）プラグの開口面積を増大させ、ストレージノードとＳＮＣプラグとのＳＡＣフェイルの発生を防止し、低価格の装備を採用できる半導体素子のＳＮＣプラグの形成方法を提供すること。
【解決手段】ランディングプラグコンタクト３５が形成された半導体基板３１上に層間絶縁膜３６、４４を形成するステップと、層間絶縁膜３６、４４上にラインタイプのＳＮＣマスク４５を形成するステップと、ＳＮＣマスク４５をエッチングマスクとして、層間絶縁膜４４を部分エッチングして側壁が拡張された２次ホール４６Ｂを形成するステップと、ホール４６Ｂ下の層間絶縁膜４４、３６をエッチングして、コンタクト３５の表面を露出させる３次ホール４６Ｃを形成するステップと、ホール４６Ｂ、４６ＣからなるＳＮＣホール４６に埋め込まれるＳＮＣプラグ４８を形成するステップとを含む。 （もっと読む）

【課題】自己整合コンタクトプラグを形成する層間膜に、窒化シリコン膜のエッチング速度に対するエッチング速度比が１００以上となる材料を適用し、コンタクトプラグとビット配線のショートを防止する信頼性の高いコンタクトプラグの形成方法を提供することにある。
【解決手段】上面及び側面が窒化シリコン膜１２０，１２１で覆われたビット配線を形成した後、ビット配線を覆って全面に非晶質炭素膜からなる犠牲層間膜１２６を形成し、犠牲層間膜１２６および下層層間絶縁膜１０９を順次にエッチングしてコンタクトホール１２８，１２９を形成し、容量コンタクトプラグ１１３を形成する。その後犠牲層間膜１２６を除去して容量コンタクトプラグ１１３の柱を形成し、その上に第３層間絶縁膜を形成し、さらに第３層間絶縁膜を表面から一部除去し、容量コンタクトプラグ１１３の表面を露出させるようにした。 （もっと読む）

【課題】ウエハに形成された位置合わせ用マークの位置を高精度に計測するのではなく、自己整合的に位置合わせが可能なパターン作製方法を提供すること。
【解決手段】段差を有する下地の表面に下地と異なる種類の膜を成膜する工程；形成した膜を、段差の平面部に下地の表面が露出する一方で段差の側壁部に膜が残存するようにエッチングする工程；下地及び残存する膜の全面にレジスト膜を形成し、そのレジスト膜を、開口の縁が残存する膜上に位置するように開口させる工程；及び、得られるレジスト膜の開口と残存する膜とを利用して前記下地に自己整合的にパターンを形成する工程を有することを特徴とする自己整合パターンの製造方法が提供される。 （もっと読む）

【課題】上部の径が大きく、下部の径が小さなコンタクトを形成する際に行う絶縁膜の異方性ドライエッチングを、フォトレジスト膜との選択性が高く且つエッチストップを生ずることなくエッチングする、半導体装置の製造方法を提供する。
【解決手段】カーボンリッチなガスとＯ₂及び希ガスとを含むエッチングガスを用い、層間絶縁膜２０の途中までを選択的にエッチングして上部の大径コンタクト孔を形成する第１の異方性エッチング工程と、水素ガスを含むガスを用いて上部コンタクト孔にデポジション膜を堆積するデポジション工程と、Ｏ₂を含むガスを用いコンタクト孔の底部のデポジション膜を選択的に除去する第２の異方性エッチング工程と、第１の異方性エッチング工程と同じガスを用い、層間絶縁膜２０の残りの部分をエッチングして、下部の小径コンタクト孔を形成する第３の異方性エッチング工程とを有する。 （もっと読む）

【課題】化学機械的研磨を利用した自己整列コンタクトパッド形成方法を提供する。
【解決手段】半導体基板上に導電ライン及び絶縁キャッピング層のスタック、スペーサ、及びキャッピング層の上面を露出する絶縁層の構造を形成し、キャッピング層を選択的に部分エッチングしてダマシン溝を形成し、溝を充填する第１エッチングマスクを形成した後、第１エッチングマスク及び絶縁層部分を複数個横切って露出する開口領域を有する第２エッチングマスクを形成し、第２及び第１エッチングマスクに露出された絶縁層部分を選択的にエッチングして複数個の開口孔を共に形成し、第２エッチングマスクを除去した後、開口孔を充填する導電層を形成し、キャッピング層を研磨終了点として利用して導電層をＣＭＰするが、残留する第１エッチングマスクが研磨中に共に除去されるようにして自己整列コンタクトパッドでノード分離する。 （もっと読む）

【課題】半導体メモリ素子の製造方法を提供する。
【解決手段】基板２００全面に形成された層間絶縁膜２３０上に位置するソース領域２０５上部に位置し、ゲートＧ１２の伸張方向に伸び、層間絶縁膜の一部分だけをライン形状に露出させる自己整列フォトレジストマスクを利用し、ビットライン及びキャパシティ下部電極を半導体基板の活性領域に連結させるビットラインコンタクト連結体２１６ａ及び下部電極連結体２２８ａを形成することにより、誤整列マージンを確保することができる技術と、ビットラインコンタクト連結体及び下部電極連結体それぞれを１回のマスク工程を利用して形成する半導体メモリ素子の製造方法。 （もっと読む）

【課題】安定的な自己整列コンタクトを形成すると同時にプログラム動作の際にしきい値電圧干渉現象(Vt disturbance)を最小化しかつ動作速度を向上させることができる、フラッシュメモリ素子およびその製造方法を提供する。
【解決手段】半導体基板上に形成された多数のソース選択ライン、多数のワードラインおよび多数のドレイン選択ラインと、前記ワードラインの間、前記ワードラインと前記ソース選択ラインとの間、前記ワードラインと前記ドレイン選択ラインとの間の前記半導体基板上に形成された第１絶縁膜と、前記ソース選択ライン間の前記ソース選択ラインの側壁に形成され、第２絶縁膜からなるスペーサとを含み、前記第１絶縁膜の誘電定数値が前記第２絶縁膜の誘電定数値より低いことを特徴とする。 （もっと読む）

【課題】プローブ検査専用のバンプ電極を追加しなくてもよく、再配置配線工程後にプローブ検査を実施することができるようにする。
【解決手段】 再配置配線層（２０５）の一端部に第１の下地導電層を形成してその上にバンプ電極（２０８）を設け、再配置配線層（２０５）の他端部に第２の下地導電層を形成してその上に検査パッド（２０９ａ）を設ける。第１下地導電層と第２下地導電層は同一工程で形成された導体膜である。プローブ検査はこれらの検査パッドを用い、バンプ電極形成前のバンプ電極下導電属を併用して実施する。プローブ検査専用パッドのためのバンプ電極を追加しなくてもよい。 （もっと読む）

本発明は、少なくとも1X10^-6の水性酸解離定数を持つ一種以上のカルボン酸成分が、酸化物（二酸化ケイ素もしくはドープした二酸化ケイ素など）のエッチングの間に利用される方法を含む。二種以上のカルボン酸も利用できる。カルボン酸の例としては、トリクロロ酢酸、マレイン酸、クエン酸を含む。 （もっと読む）

【課題】リフレッシュ特性を改善することができる半導体素子のトランジスタ製造方法を提供すること。
【解決手段】所定の下部構造を備えるシリコン基板１０に素子分離膜１１を形成して活性領域１２を画定する第１ステップと、活性領域１２を所定の深さまでエッチングし、底部のＣＤが上部のＣＤよりも大きく、底部が比較的平坦な形状のリセス１７を形成する第２ステップと、リセス１７の表面にゲート酸化膜及び金属膜を順に蒸着によって形成する第３ステップと、前記ゲート酸化膜及び前記金属膜をパターニングしてゲート電極を形成する第４ステップとを含む。 （もっと読む）

【課題】総工程数を低減することができ、コストを低廉なものにする半導体記憶装置およびその製造方法を提供する。
【解決手段】本発明に係る半導体記憶装置１０は、半導体基板１３と、第１不純物領域１７と、第２不純物領域１５と、第１不純物領域１７と第２不純物領域１５との間に形成されたチャネル領域７５と、チャネル領域７５が位置する半導体基板１３の主表面上のうち、第１不純物領域１７側の主表面上に形成された第１ゲート４２と、チャネル領域７５が位置する半導体基板１３の主表面上にうち、第２不純物領域側１５の主表面上に第２絶縁膜４４を介して形成された第２ゲート４５と、第１ゲート４５に対して第２ゲート４２と反対側に位置する半導体基板の主表面上に位置し、第１ゲート４２の側面上に形成された第３絶縁膜４６と、第３絶縁膜４６とその直下に位置する半導体基板１３との界面が、第２絶縁膜４４とその直下に位置する半導体基板の主表面との界面より上方に位置する。 （もっと読む）

【課題】ＤＲＡＭとＰＣＲＡＭが混載されたメモリ装置を提供する。
【解決手段】ＤＲＡＭの相補ビット線２５とＰＣＲＡＭの相補ビット線２５とが、共通の導電層から形成され、双方に共通のセンスアンプによって接続されている。双方のメモリの間でセンスアンプを介してデータの受け渡しが可能である。更に、ＤＲＡＭの容量素子の下部電極３４ａと相変化型素子の下部電極３４ｂとが共通の導電層で形成され、ビット線２５の上部に配置される。 （もっと読む）

【課題】向上された特性を有する強誘電体構造物、これの製造方法、これを含む半導体装置及びそれの製造方法が開示される。
【解決手段】イリジウムを含む下部電極を形成した後、下部電極上に有機金属化学気相蒸着工程で形成されたＰＺＴを含む強誘電体層を形成する。強誘電体層上に銅、鉛、又はビスマスが約２〜５原子量％の濃度でドープされたストロンチウムルテニウム酸化物及びイリジウムを含む上部電極を形成する。ストロンチウムルテニウム酸化物などの金属酸化物を上部電極及び／又は下部電極に適用することで、上部と下部電極との間に位置する強誘電体層の誘電特性を大きく改善することができ、上部電極及び下部電極を形成する間に発生する工程上のパーティクル問題を解決することができる。 （もっと読む）

【課題】自己整合コンタクトを有する半導体メモリ装置及びその製造方法を提供する。
【解決手段】ゲート電極（図に平行、図示なし）が形成された半導体基板１上に第１絶縁膜２３を形成した後、半導体基板１の活性領域２１を露出させる第１開口部（図に平行、図示なし）及び第２開口部２５ｂ’をそれぞれ少なくとも一つ以上形成し、各開口部を導電性物質で埋立てて第１パッド層図なし及び第２パッド層２５ｂ’を形成する。第１絶縁膜２３上に第１層間絶縁膜２７を形成した後、第１パッド層の表面を露出させる第３開口部（図示なし）を形成し、これを埋立てながら、ゲート電極と直交する方向に複数本のビットライン２９を形成してその両側壁のみに絶縁性スペーサ３３を形成する。第２層間絶縁膜３５を形成した後、ビットライン２９と絶縁性スペーサ３３に自己整合させて、第２パッド層２５ｂ’の表面を露出させるまでの第４開口部３７を形成して、これを導電性物質で埋立て、その上にストレージ電極３９を形成する。 （もっと読む）

【課題】王冠型の容量素子を備える半導体装置の製造に際し、容量電極の傾斜又は倒壊の発生を防止する方法を提供する。
【解決手段】半導体装置の製造方法は、絶縁膜２０及びコンタクトプラグ２２ａ，２２ｂ，２２ｃ上に絶縁２３を介してポリシリコン２７を堆積する工程と、ポリシリコン２７にコンタクトプラグ２２ａ，２２ｂ，２２ｃの頂部を露出する開口２６を形成する工程と、開口２６の側壁に第１の容量絶縁膜３０を形成する工程と、第１の容量絶縁膜３０の表面に、コンタクトプラグ２２ａ，２２ｂ，２２ｃの頂部に接続する第２の導電性膜を形成し、容量電極３２とする工程と、容量電極３２及びコンタクトプラグ２２ａ，２２ｂ，２２ｃの表面に第２の容量絶縁膜３３を形成する工程と、第２の容量絶縁膜３３の表面に第３の導電性膜３４を形成する工程と、第１の導電性膜２７及び第３の導電性膜３４を所定の電位に接続して対向電極に形成する工程とを有する。 （もっと読む）

【課題】 半導体記憶装置のメモリセルは微細化され、ワード線間隔が狭く、ワード線間を埋め込む絶縁膜にボイドが発生し、セルコンタクトパッドを腐食させ、接触抵抗を高抵抗化させるという問題がある。
【解決手段】 セルコンタクトパッド方式において、メモリセルアレイの外周部にセルゲート電極と交差し、連続するダミーのセルコンタクトパッドを設ける。ダミーのセルコンタクトパッドがボイドを通って侵入する液、ガスを阻止し、セルコンタクトパッドの腐食、高抵抗化を防止することで、微細化された、高信頼性の半導体記憶装置が得られる。 （もっと読む）