半導体素子のストレージノードコンタクトプラグの形成方法
【課題】ストレージノードコンタクト（ＳＮＣ）プラグの開口面積を増大させ、ストレージノードとＳＮＣプラグとのＳＡＣフェイルの発生を防止し、低価格の装備を採用できる半導体素子のＳＮＣプラグの形成方法を提供すること。
【解決手段】ランディングプラグコンタクト３５が形成された半導体基板３１上に層間絶縁膜３６、４４を形成するステップと、層間絶縁膜３６、４４上にラインタイプのＳＮＣマスク４５を形成するステップと、ＳＮＣマスク４５をエッチングマスクとして、層間絶縁膜４４を部分エッチングして側壁が拡張された２次ホール４６Ｂを形成するステップと、ホール４６Ｂ下の層間絶縁膜４４、３６をエッチングして、コンタクト３５の表面を露出させる３次ホール４６Ｃを形成するステップと、ホール４６Ｂ、４６ＣからなるＳＮＣホール４６に埋め込まれるＳＮＣプラグ４８を形成するステップとを含む。
【解決手段】ランディングプラグコンタクト３５が形成された半導体基板３１上に層間絶縁膜３６、４４を形成するステップと、層間絶縁膜３６、４４上にラインタイプのＳＮＣマスク４５を形成するステップと、ＳＮＣマスク４５をエッチングマスクとして、層間絶縁膜４４を部分エッチングして側壁が拡張された２次ホール４６Ｂを形成するステップと、ホール４６Ｂ下の層間絶縁膜４４、３６をエッチングして、コンタクト３５の表面を露出させる３次ホール４６Ｃを形成するステップと、ホール４６Ｂ、４６ＣからなるＳＮＣホール４６に埋め込まれるＳＮＣプラグ４８を形成するステップとを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造技術に関し、特に、半導体素子のストレージノードコンタクトプラグの形成方法に関する。
【背景技術】
【０００２】
半導体素子が高集積化されるにつれて、８０ｎｍ級以下のストレージノードコンタクトプラグの場合、ＡｒＦフォトレジストを用いたホールタイプ（Hole type）のコンタクトの形成技術が開発されている。
【０００３】
図１は、従来の技術に係る半導体素子の構造を示す平面図である。図１に示したように、活性領域１１Ａの上に複数のゲートライン１３が一方向に配置され、ゲートライン１３間の活性領域１１Ａ上にランディングプラグコンタクト１５が形成され、複数のランディングプラグコンタクト１５のいずれか１つと接続する複数のビットラインＢＬが、ゲートライン１３と直交する方向に配置されている。
【０００４】
そして、ビットラインＢＬとゲートライン１３とが交差する領域のランディングプラグコンタクト１５上にストレージノードコンタクトプラグＳＮＣＰが形成され、該ストレージノードコンタクトプラグＳＮＣＰ上にキャパシタのストレージノードＳＮが形成される。
【０００５】
図２及び図３はそれぞれ、従来の技術に係る半導体素子の構造を示す図１のI−I'線に沿った断面図、及びII−II'線に沿った断面図である。
【０００６】
図２及び図３に示したように、半導体基板１１の所定領域に素子分離膜（図示せず）を形成して活性領域１１Ａを画定し、そして半導体基板１１上に複数のゲートライン１３（図１を参照）を形成した後、ゲートライン１３の両側壁上にゲートラインスペーサを形成する。
【０００７】
次いで、ゲートライン１３を含む半導体基板１１上に第１の層間絶縁膜１４を形成して、第１の層間絶縁膜１４を平坦化する。次に、第１の層間絶縁膜１４をエッチングしてゲートライン１３間の活性領域１１Ａを露出させるコンタクトホール（図示せず）を形成した後、コンタクトホールを埋め込んで活性領域１１Ａ上にランディングプラグコンタクト１５を形成する。
【０００８】
続いて、ランディングプラグコンタクト１５及び第１の層間絶縁膜１４上に第２の層間絶縁膜１６を形成した後、第２の層間絶縁膜１６上にビットラインパターン１００を形成する。この時、ビットラインパターン１００は、バリアメタル膜１７、ビットラインタングステン膜１８、及びビットラインハードマスク窒化膜１９の順に積層されたものである。なお、バリアメタル膜１７は、ＴｉとＴｉＮを順に積層して形成された膜である。
【０００９】
次に、ビットラインパターン１００の両側壁にビットラインスペーサ２０を形成する。
【００１０】
次いで、ビットラインパターン１００間のスペースを充填して、ビットラインパターン１００を含む半導体基板全面に第３の層間絶縁膜２１を形成した後、第３の層間絶縁膜２１上にホールタイプのストレージノードコンタクトマスク２２を形成する。
【００１１】
続いて、ストレージノードコンタクトマスク２２をエッチングマスクとして、第３の層間絶縁膜２１、及び第２の層間絶縁膜１６をエッチングして、ランディングプラグコンタクト１５の表面を露出させるストレージノードコンタクトホール２３を形成する。この時、ストレージノードコンタクトホール２３の形成のためのエッチング処理には、セルフアラインメントコンタクト（Self Aligned Contact、以下「ＳＡＣ」とも記す）エッチング処理を利用する。
【００１２】
後続の処理は図示されていないが、ストレージノードコンタクトホール２３を充填するまでポリシリコンを蒸着した後、プラグ分離工程を行ってストレージノードコンタクトプラグＳＮＣＰを形成し、そしてストレージノードコンタクトプラグＳＮＣＰ上にストレージノードＳＮを形成する。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、上述した従来の技術は、ホールタイプのストレージノードコンタクトホールにストレージノードコンタクトプラグを埋め込むので、ストレージノードコンタクトプラグのトップ部の開口面積が小さくて、後続の工程で形成されるストレージノードとのオーバーレイマージンが不足し、その結果、ＳＮＣＰとＳＮとの間にパッドポリシリコンを形成しなければならない問題がある。
【００１４】
また、ストレージノードコンタクトホールを形成するためのエッチングを行う時、ＡｒＦフォトレジストを適用するが、この場合、高価な装備を採用することによる維持費用の増大は、量産性を阻む問題となる。
【００１５】
なお、ストレージノードコンタクトホールの形成のためのエッチングの際、ビットラインハードマスク窒化膜１９の損失（図２において符号２４で示す）が発生しがちで、このため、後続の工程で形成されるストレージノードとストレージノードコンタクトプラグとの間にショートが生じる等のＳＡＣフェイルが発生する問題がある。
【００１６】
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、ストレージノードコンタクトプラグのトップ部の開口面積を増大させ、ストレージノードとストレージノードコンタクトプラグとの間のＳＡＣフェイルの発生を防止し、費用効率が高い装置を採用して製造コストを低減できる半導体素子のストレージノードコンタクトプラグの形成方法を提供することにある。
【課題を解決するための手段】
【００１７】
そこで、上記の課題を解決するために、本発明に係る第１の半導体素子のストレージノードコンタクトプラグの形成方法は、ランディングプラグコンタクトが形成された半導体基板上に層間絶縁膜を形成するステップと、前記層間絶縁膜上にラインタイプのストレージノードコンタクトマスクを形成するステップと、前記ストレージノードコンタクトマスクをエッチングマスクとして、前記層間絶縁膜を部分エッチングして、傾斜する側壁を有する２次ホールを形成するステップと、前記２次ホール下に残留する前記層間絶縁膜をエッチングして、前記ランディングプラグコンタクトの表面を露出させる３次ホールを形成するステップと、前記２次ホール及び３次ホールからなるストレージノードコンタクトホールを埋め込んでストレージノードコンタクトプラグを形成するステップとを含むことを特徴とする。前記傾斜する側壁を有する前記２次ホールを形成する前記ステップは、前記ストレージノードコンタクトマスクをエッチングマスクとして、前記層間絶縁膜の一部をドライエッチングして１次ホールを形成するステップと、前記層間絶縁膜をさらにウェットエッチングして、前記ドライエッチングで形成された前記１次ホールの側壁を横方向に拡張させた前記２次ホールを形成するステップとを含むことを特徴とする。
【００１８】
また、本発明に係る第２の半導体素子のストレージノードコンタクトプラグの形成方法は、ランディングプラグコンタクトが形成された半導体基板上に第２の層間絶縁膜を形成するステップと、前記第２の層間絶縁膜上に、順に第１層、第２層及び第３層が形成された３層構造のビットラインハードマスクを有する複数のビットラインパターンを形成するステップと、前記ビットラインパターン間のスペースを充填するまで、前記ビットラインパターン上に第３の層間絶縁膜を形成するステップと、前記ビットラインハードマスクの３層構造のうち前記第２層の表面が露出するまで、前記第３の層間絶縁膜を平坦化するステップと、平坦化された前記第３の層間絶縁膜上にラインタイプのストレージノードコンタクトマスクを形成するステップと、前記ストレージノードコンタクトマスクをエッチングマスクとして、前記第３の層間絶縁膜及び前記第２の層間絶縁膜を順にエッチングして、前記ビットラインパターン間の前記ランディングプラグコンタクトの表面を露出させ、且つ、入口の幅が残りの領域の幅より広いストレージノードコンタクトホールを形成するステップと、前記ストレージノードコンタクトホールを埋め込んでストレージノードコンタクトプラグを形成するステップとを含むことを特徴とする。前記ストレージノードコンタクトホールを形成する前記ステップは、前記第３の層間絶縁膜を部分エッチングして側壁が拡張された前記２次ホールを形成するステップと、前記２次ホール下に残留する前記第３の層間絶縁膜及び前記第２の層間絶縁膜をエッチングして、前記ランディングプラグコンタクトの表面を露出させる前記３次ホールを形成するステップとを含むことを特徴とする。
【発明の効果】
【００１９】
本発明は、ラインタイプのストレージノードコンタクトマスクを用いて入口が広いストレージノードコンタクトホールを形成し、ここにストレージノードコンタクトプラグを形成することにより、後続の工程で形成されるストレージノードと接続するための開口面積を広くすることができる。その結果、ストレージノードコンタクトプラグとストレージノードとの間にパッドポリシリコンを形成しなくても両者間のオーバーレイマージンを増大させることができるという効果がある。
【００２０】
また、本発明は、ＫｒＦフォトレジストを用いてラインタイプのストレージノードコンタクトマスクを形成するので、従来の典型的なホールタイプのストレージノードコンタクトマスクと異なり、別のストレージノードコンタクトハードマスクを導入しなくとも、フォトレジストのみでストレージノードコンタクトマスクをライン形状に形成でき、これにより、製造原価を低減することができるという効果がある。
【００２１】
なお、本発明は、ビットラインパターンを形成する時、３層構造のビットラインハードマスクを採用するので、ストレージノードコンタクトのエッチングの際、ビットラインハードマスクの損失を最小限にして、ＳＡＣフェイルを防止することができるという効果がある。
【発明を実施するための最良の形態】
【００２２】
以下、添付された図面を参照して本発明の好ましい実施の形態を詳細に説明する。
【００２３】
図４は、本発明の実施の形態に係る半導体素子の構造を示す平面図である。図４に示すように、活性領域３１Ａ上に複数のゲートライン３３が一方向に配置され、ゲートライン３３間の活性領域３１Ａ上にランディングプラグコンタクト３５が形成され、複数のランディングプラグコンタクト３５のいずれか１つと接続する複数のビットラインＢＬが、ゲートライン３３と直交する方向に配置されている。
【００２４】
そして、ビットラインＢＬとゲートライン３３とが交差する領域のランディングプラグコンタクト３５上にストレージノードコンタクト（以下、ＳＮＣとも記す）プラグ４８が形成され、ストレージノードコンタクトプラグ４８上にキャパシタのストレージノード（ＳＮ）が形成される。
【００２５】
図４において示されていないが、ストレージノードコンタクトプラグ４８が形成されるストレージノードコンタクトホールは、後述するように、ラインタイプのストレージノードコンタクトマスクを用いて、開口部が広い形状に形成される。ここで、ストレージノードコンタクトマスクは、ＫｒＦフォトレジストだけを使用して形成されたものである。
【００２６】
図５Ａ〜図５Ｆは、本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明するための図であり、各製造段階における素子の構造を示す、図４のII-II'線に沿った断面図である。同様に、図６Ａ〜図６Ｆは、本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明するための図であり、各製造段階における素子の構造を示す、図４のI-I'線に沿った断面図である。図４〜図６において、同じ符号は、同じ構成要素を示す。
【００２７】
図５Ａ及び図６Ａに示したように、半導体基板３１の所定領域に素子分離膜３２を形成して活性領域３１Ａを画定し、活性領域３１Ａ上に複数のゲートライン３３を形成した後、ゲートライン３３の両側壁上にゲートラインスペーサ３３Ａを形成する。
【００２８】
次いで、複数のゲートライン３３間のスペースを充填するまで、半導体基板３１の全面に第１の層間絶縁膜３４を形成し、そして第１の層間絶縁膜３４を平坦化する。この時、第１の層間絶縁膜３４の平坦化は、ＣＭＰ（Chemical Mechanical Polishing）処理によって、ゲートライン３３の上部表面が露出するまで行われる。
【００２９】
続いて、第１の層間絶縁膜３４をエッチングしてゲートライン３３間の活性領域３１Ａを露出させるコンタクトホール（図示せず）を形成した後、活性領域３１Ａ上にランディングプラグコンタクト３５を形成する。より詳細には、ランディングプラグコンタクト３５は、コンタクトホール（図示せず）を充填するまでポリシリコンを蒸着した後、ポリシリコン膜に対してエッチバックまたはＣＭＰ処理を行うことによって形成される。
【００３０】
次に、ランディングプラグコンタクト３５を含む半導体基板上に第２の層間絶縁膜３６を形成した後、第２の層間絶縁膜３６を選択的にエッチングして、複数のランディングプラグコンタクト３５の中から、後に形成されるビットラインと接続するランディングプラグコンタクト３５の表面を露出させるビットラインコンタクトホール３７を形成する。
【００３１】
次いで、ビットラインコンタクトホール３７を含む第２の層間絶縁膜３６上にビットラインバリア膜３８を形成する。ビットラインバリア膜３８は、ＴｉとＴｉＮが順に積層されたＴｉ／ＴｉＮの２層構造であり、約１００Å〜１０００Åの厚さを有する。特に、ビットラインバリア膜３８は、ＩＭＰ（Ionized Metal ion Plasma）法を用いて蒸着され、蒸着後に膜質の緻密化のために約８５０°Ｃの温度で２０秒間のアニーリングが行われ得る。アニーリング後には、さらにＩＭＰ法を用いて接着層としてＴｉＮを蒸着してもよい。
【００３２】
続いて、ビットラインバリア膜３８上にＣＶＤ法を利用して約３００Å〜１０００Åの範囲の厚さのビットラインタングステン膜３９を蒸着した後、該ビットラインタングステン膜３９上に３層構造のビットラインハードマスク（以下、ＢＬＨＭとも記す）４０を形成する。このとき、ビットラインハードマスク４０は、ビットラインハードマスク窒化膜４０Ａ、ビットラインハードマスクタングステン膜４０Ｂ、及びビットラインハードマスク非晶質カーボン膜４０Ｃの順に積層して形成する。また、ビットラインハードマスク４０全体の厚さは、従来の技術の単層ビットラインハードマスク、典型的には窒化膜と実質的に同じ厚さに形成されて、後続の第３の層間絶縁膜を蒸着する時、ギャップフィル特性を維持できるようにする。例えば、ビットラインハードマスク窒化膜４０Ａは、プラズマ窒化膜（Plasma Enhanced Nitride）を約１０００Å〜２５００Åの範囲の厚さに形成し、ビットラインハードマスクタングステン膜４０Ｂは、約３００Å〜８００Åの範囲の厚さに形成し、ビットラインハードマスク非晶質カーボン膜４０Ｃは、約１０００Å〜２０００Åの範囲の厚さに形成する。
【００３３】
次いで、ビットラインハードマスク４０上に反射防止層４１を形成する。この時、反射防止層４１は、酸窒化シリコン（ＳｉＯＮ）で、約３００Å〜１０００Åの範囲の厚さに形成される。
【００３４】
次に、フォトレジストを用いたビットラインマスク４２を形成し、ビットラインマスク４２をエッチングバリアにしてエッチングを行ってビットラインパターンを形成する。したがって、ビットラインパターンは、ビットラインバリア膜（Ｔｉ／ＴｉＮ）３８、ビットラインタングステン膜３９、及びビットラインハードマスク４０が順に積層された構造を有する。
【００３５】
ビットラインパターンの形成のためのエッチングの際、反射防止層４１及び３層構造のビットラインハードマスク４０のエッチングは、ＣＦ４／ＣＨＦ３／Ｏ２／Ａｒの混合ガスを使用し、約２．７〜９．３Ｐａ（２０ｍＴｏｒｒ〜７０ｍＴｏｒｒ）の圧力、及び約３００Ｗ〜１０００Ｗのパワーを適用して行う。そして、ビットライン金属膜３９及びビットラインバリア膜３８のエッチングは、ＳＦ６／ＢＣｌ３／Ｎ２／Ｃｌ２の混合ガスを使用し、約２．７〜９．３Ｐａ（２０ｍＴｏｒｒ〜７０ｍＴｏｒｒ）の圧力及び約３００Ｗ〜１０００Ｗのパワーを適用して行う。
【００３６】
図５Ｂ及び図６Ｂに示したように、ビットラインマスク４２を除去する。この時、反射防止層４１が同時に除去されてビットラインパターンの上部表面が露出する。
【００３７】
次いで、ビットラインパターン及び第２の層間絶縁膜３６を含む半導体基板全面に窒化膜を約５０Å〜１５０Åの厚さに蒸着した後、窒化膜をエッチングしてビットラインパターンの両側壁上にビットラインスペーサ４３を形成する。
【００３８】
続いて、ビットラインパターン間のスペースを充填するまで、半導体基板全面に第３の層間絶縁膜４４を蒸着する。この時、第３の層間絶縁膜４４は、高密度プラズマ（High Density Plasma）法を利用して蒸着された酸化膜であり、約４０００Å〜１００００Åの厚さを有する。したがって、第３の層間絶縁膜４４は、ビットラインパターン間のスペースを充填し、且つビットラインパターンの上で一定の厚さを有して形成される。
【００３９】
次に、図５Ｃ及び図６Ｃに示したように、ＣＭＰを行って第３の層間絶縁膜４４を平坦化させる。ここでは、このＣＭＰ処理を「ＩＬＤ−ＣＭＰ」と呼ぶ。この時、このＩＬＤ−ＣＭＰは、ビットラインハードマスク４０のビットラインハードマスクタングステン膜４０Ｂに達するまで行われる。
【００４０】
すなわち、ＩＬＤ−ＣＭＰ処理の際、第３の層間絶縁膜４４はもちろん、ビットラインハードマスク４０の最上層であるビットラインハードマスク非晶質カーボン膜４０Ｃも研磨して、ビットラインハードマスクタングステン膜４０Ｂの表面を露出させる。ここで、ビットラインハードマスク非晶質カーボン膜４０Ｃは、酸化物膜である第３の層間絶縁膜４４とほとんど同じ水準の研磨速度を有するので、第３の層間絶縁膜４４を均一に平坦化することができる。
【００４１】
このように、ビットラインハードマスク４０のうちのビットラインハードマスク非晶質カーボン膜４０ＣをＩＬＤ−ＣＭＰ処理時に除去することにより、３層構造のビットラインハードマスク４０の導入による後続のストレージノードコンタクト（ＳＮＣ）のエッチング時のエッチング負担を低減させることができる。
【００４２】
次に、図５Ｄ及び図６Ｄに示したように、ＩＬＤ−ＣＭＰが完了した構造物の全面にＫｒＦフォトレジストを塗布し、露光及び現像によりパターニングしてストレージノードコンタクトマスク４５を形成する。この時、ストレージノードコンタクトマスク４５は、第３の層間絶縁膜４４の、ストレージノードコンタクトホールが形成される部分をオープンさせるラインタイプのマスクであり、特に、ビットラインパターンと直交する方向に形成される。
【００４３】
次いで、ストレージノードコンタクトマスク４５を用いて、ストレージノードコンタクトを形成するためのエッチングを行う。より詳細には、このストレージノードコンタクトエッチングは、１次ストレージノードコンタクトエッチング及び２次ストレージノードコンタクトエッチングの２段階のエッチングからなる。１次エッチングでは、部分エッチングを行う。例えば、ビットラインパターン間のランディングプラグコンタクト３５の上部表面を開放させるために第３の層間絶縁膜４４をエッチングする時、ランディングプラグコンタクト３５が完全に露出するまでエッチングせずに、ビットラインタングステン膜３９上のビットラインハードマスク窒化膜４０Ａの側壁であるビットラインスペーサ４３の一部を露出させるように、第３の層間絶縁膜４４を所定の深さＤにエッチングする。
【００４４】
上記のように部分エッチングを行う１次ストレージノードコンタクトエッチングでは、ドライエッチングとウェットエッチングとを順次行う。
【００４５】
まず、ドライエッチングは、約２．０〜６．７Ｐａ（１５ｍＴｏｒｒ〜５０ｍＴｏｒｒ）の圧力、約１０００Ｗ〜２０００Ｗのパワー、並びにＣＦ４、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、ＣＨＦ３、ＣＨ２Ｆ２、Ａｒ、Ｏ２、ＣＯ及びＮ２からなる群の中から選択される少なくとも２種以上のガスを含む混合ガスを使用することを条件とし、約１０００Å〜２０００Åのエッチング深さを目標にして行われる。図５Ｄにおいて、このドライエッチングによって形成された１次ホール４６Ａを破線で示す。
【００４６】
次いで、ウェットエッチングは、フッ酸（ＨＦ）溶液またはＢＯＥ（Buffered Oxide Etchant）溶液を用いて行われる。このようにフッ酸を含有した溶液を用いたウェットエッチングは、横方向のエッチングを引き起こすので、ドライエッチングによって形成された１次ホール４６Ａの側壁は横方向に拡張され、即ち、側壁は垂直から傾斜する。したがって、ウェットエッチングによって側壁が横方向に拡張された２次ホール４６Ｂが形成される。２次ホール４６Ｂの側壁は、上部の間隔が下部の間隔よりも広く形成される。
【００４７】
上述したように、部分エッチングを行う１次ストレージノードコンタクトエッチングの際、ドライエッチングとウェットエッチングとを順次行うことにより、特に、ドライエッチングの後にウェットエッチングを行うことにより、ドライエッチングによって形成された１次ホール４６Ａの側壁を横方向に拡張させて、２次ホール４６Ｂを形成することができる。
【００４８】
ここで、２次ホール４６Ｂは、ストレージノードコンタクトホール４６（図５Ｅ及び図６Ｅを参照）の入口部（あるいは開口部）を画定し、これにより、ストレージノードコンタクトホール４６に埋め込まれるストレージノードコンタクトプラグのトップ部（或いは上部開口部）の開口面積は大きく拡大されて、その結果、後続工程で形成されるストレージノードとの大きなオーバーレイマージンを確保することができる。
【００４９】
次に、図５Ｅ及び図６Ｅに示したように、ストレージノードコンタクトマスク４５を用いた２次ストレージノードコンタクトエッチングを行う。この時、１次ストレージノードコンタクトエッチングは、ドライエッチング及びウェットエッチングを順次行う部分エッチングであったが、２次ストレージノードコンタクトエッチングは、ドライエッチングを用いてランディングプラグコンタクト３５の上部表面を完全に露出させるまで２次ホール４６Ｂ下の第３及び第２の層間絶縁膜４４、３６をエッチングして３次ホール４６Ｃを形成する。ここで、３次ホール４６Ｃを形成するドライエッチングは、約２．０〜６．７Ｐａ（１５ｍＴｏｒｒ〜５０ｍＴｏｒｒ）の圧力、約１０００Ｗ〜２０００Ｗのパワー、並びにＣ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、ＣＨ２Ｆ２、Ａｒ、Ｏ２、ＣＯ及びＮ２からなる群の中から選択される少なくとも２種以上のガスを含む混合ガスを使用して行う。
【００５０】
上述した２次ホール４６Ｂ及び３次ホール４６Ｃは、ストレージノードコンタクトホール４６を構成する。ストレージノードコンタクトホール４６の入口部分は、１次ストレージノードコンタクトエッチングでのウェットエッチングによって１次ホール４６Ａの側壁が拡張された、すなわち、入口が拡張された２次ホール４６Ｂであり、ストレージノードコンタクトホール４６の入口部分以外の残りの領域は、２次ホール４６Ｂより線幅の狭い３次ホール４６Ｃである。即ち、ストレージノードコンタクトホール４６は、傾斜した側壁を有する上部と、垂直な側壁を有する下部とを備える。
【００５１】
次に、図５Ｆ及び図６Ｆに示したように、ストレージノードコンタクトマスク４５を除去した後に洗浄を行い、露出しているランディングプラグコンタクト３５、第２及び第３の層間絶縁膜３６、４４上に絶縁膜（例えば窒化膜）を蒸着した後、エッチバックを行ってストレージノードコンタクトホール４６の側壁に接するストレージノードコンタクトスペーサ４７を形成する。エッチバックの時に、ビットラインハードマスク４０の中間層であるビットラインハードマスクタングステン膜４０Ｂも同時に除去される。
【００５２】
次いで、図示されていないが、ストレージノードコンタクトホール４６を充填するまでポリシリコン膜を蒸着した後、ビットラインハードマスク窒化膜４０Ａの上面が露出するまでＣＭＰ（これを、「ＳＮＣ−ＣＭＰ」という)を行って分離されたストレージノードコンタクトプラグ４８の形成を完了する。
【００５３】
前述した実施の形態によれば、ラインタイプのストレージノードコンタクトマスク４５を用いて開口の広いストレージノードコンタクトホールホール４６を形成し、ここに、ストレージノードコンタクトプラグ４８を形成することにより、後続の工程で形成されるストレージノードと接続するための開口面積を増大させることができる。より具体的には、図５Ｆに示したように、ストレージノードコンタクトプラグプラグ４８の入口、すなわち２次ホール４６Ｂの入口は、「Ｗ２」の幅を有し、残りの部分、すなわち３次ホール４６Ｃは、「Ｗ２」の幅より狭い「Ｗ１」の幅を有し、これにより、ストレージノードコンタクトプラグ４８のストレージノードとの接触部が非常に広くなる。
【００５４】
また、ＫｒＦフォトレジストを用いてラインタイプのストレージノードコンタクトマスク４５を形成するので、別のストレージノードコンタクト形成用のハードマスクを採用しなくとも、フォトレジストだけでストレージノードコンタクトマスクをラインタイプに形成できる。すなわち、高価な装置を必要とするＡｒＦフォトレジストを使用しなくてもよく、また、ストレージノードコンタクトエッチングのための別のハードマスクを導入する必要もなく、ＫｒＦフォトレジストだけでストレージノードコンタクトエッチングを行うことができる。
【００５５】
なお、ビットラインパターンを形成する時、３層構造のビットラインハードマスク４０を採用することにより、ストレージノードコンタクトエッチングの際、ビットラインハードマスク４０の損失を最小限にすることができる。
【００５６】
図７は、本発明の実施の形態に係るＩＬＤ−ＣＭＰ処理後の基板を示すＳＥＭ写真である。図７に示されているように、ビットラインハードマスクタングステン膜４０Ｂ上でＩＬＤ−ＣＭＰ処理が停止されたことがわかる。この時、ビットラインハードマスクタングステン膜４０Ｂの損失は、約２００Å以下と小さく、ウェーハの位置による損失の変動はほとんどないことがわかる。
【００５７】
表１は、本発明の実施の形態に係るストレージノードコンタクトエッチングを行った結果を示す表である。図８は、本発明の実施の形態に係るストレージノードコンタクトエッチング後の基板を示すＳＥＭ写真である。
【００５８】
【表１】
表１からわかるように、ストレージノードコンタクトエッチングの完了後にビットラインハードマスク窒化膜４０Ａの損失（Nit loss）が０Åで、ほとんどないことがわかる。
【００５９】
図９は、本発明の実施の形態に係るＳＮＣ−ＣＭＰ処理後の基板構造を示すＳＥＭ写真である。
【００６０】
参考までに、ストレージノードコンタクトプラグ間の分離ＣＤ（Critical Dimension)を約４０nm以上に確保することによって、平均約８００Åのセルフアラインメントコンタクトマージンを確保することができる。
【００６１】
以上では、本発明を特定の実施の形態に関連して説明したが、本発明は、上記で説明した実施の形態に限定されるものではなく、本発明の技術的思想及び分野から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属することは、当技術分野で通常の知識を有する者であれば容易に分かるであろう。
【図面の簡単な説明】
【００６２】
【図１】従来の技術に係る半導体素子の平面図である。
【図２】図１のI−I'線に沿った断面図である。
【図３】図１のII-II'線に沿った断面図である。
【図４】本発明の実施の形態に係る半導体素子の構造を示す平面図である。
【図５Ａ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のII-II'線に沿った断面図である。
【図５Ｂ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のII-II'線に沿った断面図である。
【図５Ｃ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のII-II'線に沿った断面図である。
【図５Ｄ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のII-II'線に沿った断面図である。
【図５Ｅ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のII-II'線に沿った断面図である。
【図５Ｆ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のII-II'線に沿った断面図である。
【図６Ａ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のI-I'線に沿った断面図である。
【図６Ｂ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のI-I'線に沿った断面図である。
【図６Ｃ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のI-I'線に沿った断面図である。
【図６Ｄ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のI-I'線に沿った断面図である。
【図６Ｅ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のI-I'線に沿った断面図である。
【図６Ｆ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のI-I'線に沿った断面図である。
【図７】本発明の実施の形態に係るＩＬＤ−ＣＭＰ処理後の基板構造を示すＳＥＭ写真である。
【図８】本発明の実施の形態に係るストレージノードコンタクトエッチング処理後の基板を示すＳＥＭ写真である。
【図９】本発明の実施の形態に係るＳＮＣ−ＣＭＰ処理後の基板を示すＳＥＭ写真である。
【符号の説明】
【００６３】
１１、３１ 半導体基板
１１Ａ、３１Ａ 活性領域
１３、３３ ゲートライン
１４、３４ 第１の層間絶縁膜
１５、３５ ランディングプラグコンタクト
１６、３６ 第２の層間絶縁膜
１７ バリアメタル膜（Ｔｉ／ＴｉＮ）
１８ ビットラインタングステン膜
１９ ビットラインハードマスク窒化膜
２０ ビットラインスペーサ
２１ 第３の層間絶縁膜
２２ ホールタイプのストレージノードコンタクトマスク
２３ ホールタイプのストレージノードコンタクトホール
２４ ビットラインハードマスク窒化膜１９の損失部分
３２ 素子分離膜
３３Ａ ゲートラインスペーサ
３７ ビットラインコンタクトホール
３８ ビットラインバリア膜（Ｔｉ／ＴｉＮ）
３９ ビットラインタングステン膜
４０ ビットラインハードマスク
４０Ａ ビットラインハードマスク窒化膜
４０Ｂ ビットラインハードマスクタングステン膜
４０Ｃ ビットラインハードマスク非晶質カーボン膜
４１ 反射防止層
４２ ビットラインマスク
４３ ビットラインスペーサ
４４ 第３の層間絶縁膜
４５ ラインタイプのストレージノードコンタクトマスク
４６ ラインタイプのストレージノードコンタクトホール
４６Ａ １次ホール
４６Ｂ ２次ホール
４６Ｃ ３次ホール
４７ ストレージノードコンタクトスペーサ
４８ ストレージノードコンタクトプラグ
１００ ビットラインパターン
【技術分野】
【０００１】
本発明は、半導体素子の製造技術に関し、特に、半導体素子のストレージノードコンタクトプラグの形成方法に関する。
【背景技術】
【０００２】
半導体素子が高集積化されるにつれて、８０ｎｍ級以下のストレージノードコンタクトプラグの場合、ＡｒＦフォトレジストを用いたホールタイプ（Hole type）のコンタクトの形成技術が開発されている。
【０００３】
図１は、従来の技術に係る半導体素子の構造を示す平面図である。図１に示したように、活性領域１１Ａの上に複数のゲートライン１３が一方向に配置され、ゲートライン１３間の活性領域１１Ａ上にランディングプラグコンタクト１５が形成され、複数のランディングプラグコンタクト１５のいずれか１つと接続する複数のビットラインＢＬが、ゲートライン１３と直交する方向に配置されている。
【０００４】
そして、ビットラインＢＬとゲートライン１３とが交差する領域のランディングプラグコンタクト１５上にストレージノードコンタクトプラグＳＮＣＰが形成され、該ストレージノードコンタクトプラグＳＮＣＰ上にキャパシタのストレージノードＳＮが形成される。
【０００５】
図２及び図３はそれぞれ、従来の技術に係る半導体素子の構造を示す図１のI−I'線に沿った断面図、及びII−II'線に沿った断面図である。
【０００６】
図２及び図３に示したように、半導体基板１１の所定領域に素子分離膜（図示せず）を形成して活性領域１１Ａを画定し、そして半導体基板１１上に複数のゲートライン１３（図１を参照）を形成した後、ゲートライン１３の両側壁上にゲートラインスペーサを形成する。
【０００７】
次いで、ゲートライン１３を含む半導体基板１１上に第１の層間絶縁膜１４を形成して、第１の層間絶縁膜１４を平坦化する。次に、第１の層間絶縁膜１４をエッチングしてゲートライン１３間の活性領域１１Ａを露出させるコンタクトホール（図示せず）を形成した後、コンタクトホールを埋め込んで活性領域１１Ａ上にランディングプラグコンタクト１５を形成する。
【０００８】
続いて、ランディングプラグコンタクト１５及び第１の層間絶縁膜１４上に第２の層間絶縁膜１６を形成した後、第２の層間絶縁膜１６上にビットラインパターン１００を形成する。この時、ビットラインパターン１００は、バリアメタル膜１７、ビットラインタングステン膜１８、及びビットラインハードマスク窒化膜１９の順に積層されたものである。なお、バリアメタル膜１７は、ＴｉとＴｉＮを順に積層して形成された膜である。
【０００９】
次に、ビットラインパターン１００の両側壁にビットラインスペーサ２０を形成する。
【００１０】
次いで、ビットラインパターン１００間のスペースを充填して、ビットラインパターン１００を含む半導体基板全面に第３の層間絶縁膜２１を形成した後、第３の層間絶縁膜２１上にホールタイプのストレージノードコンタクトマスク２２を形成する。
【００１１】
続いて、ストレージノードコンタクトマスク２２をエッチングマスクとして、第３の層間絶縁膜２１、及び第２の層間絶縁膜１６をエッチングして、ランディングプラグコンタクト１５の表面を露出させるストレージノードコンタクトホール２３を形成する。この時、ストレージノードコンタクトホール２３の形成のためのエッチング処理には、セルフアラインメントコンタクト（Self Aligned Contact、以下「ＳＡＣ」とも記す）エッチング処理を利用する。
【００１２】
後続の処理は図示されていないが、ストレージノードコンタクトホール２３を充填するまでポリシリコンを蒸着した後、プラグ分離工程を行ってストレージノードコンタクトプラグＳＮＣＰを形成し、そしてストレージノードコンタクトプラグＳＮＣＰ上にストレージノードＳＮを形成する。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、上述した従来の技術は、ホールタイプのストレージノードコンタクトホールにストレージノードコンタクトプラグを埋め込むので、ストレージノードコンタクトプラグのトップ部の開口面積が小さくて、後続の工程で形成されるストレージノードとのオーバーレイマージンが不足し、その結果、ＳＮＣＰとＳＮとの間にパッドポリシリコンを形成しなければならない問題がある。
【００１４】
また、ストレージノードコンタクトホールを形成するためのエッチングを行う時、ＡｒＦフォトレジストを適用するが、この場合、高価な装備を採用することによる維持費用の増大は、量産性を阻む問題となる。
【００１５】
なお、ストレージノードコンタクトホールの形成のためのエッチングの際、ビットラインハードマスク窒化膜１９の損失（図２において符号２４で示す）が発生しがちで、このため、後続の工程で形成されるストレージノードとストレージノードコンタクトプラグとの間にショートが生じる等のＳＡＣフェイルが発生する問題がある。
【００１６】
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、ストレージノードコンタクトプラグのトップ部の開口面積を増大させ、ストレージノードとストレージノードコンタクトプラグとの間のＳＡＣフェイルの発生を防止し、費用効率が高い装置を採用して製造コストを低減できる半導体素子のストレージノードコンタクトプラグの形成方法を提供することにある。
【課題を解決するための手段】
【００１７】
そこで、上記の課題を解決するために、本発明に係る第１の半導体素子のストレージノードコンタクトプラグの形成方法は、ランディングプラグコンタクトが形成された半導体基板上に層間絶縁膜を形成するステップと、前記層間絶縁膜上にラインタイプのストレージノードコンタクトマスクを形成するステップと、前記ストレージノードコンタクトマスクをエッチングマスクとして、前記層間絶縁膜を部分エッチングして、傾斜する側壁を有する２次ホールを形成するステップと、前記２次ホール下に残留する前記層間絶縁膜をエッチングして、前記ランディングプラグコンタクトの表面を露出させる３次ホールを形成するステップと、前記２次ホール及び３次ホールからなるストレージノードコンタクトホールを埋め込んでストレージノードコンタクトプラグを形成するステップとを含むことを特徴とする。前記傾斜する側壁を有する前記２次ホールを形成する前記ステップは、前記ストレージノードコンタクトマスクをエッチングマスクとして、前記層間絶縁膜の一部をドライエッチングして１次ホールを形成するステップと、前記層間絶縁膜をさらにウェットエッチングして、前記ドライエッチングで形成された前記１次ホールの側壁を横方向に拡張させた前記２次ホールを形成するステップとを含むことを特徴とする。
【００１８】
また、本発明に係る第２の半導体素子のストレージノードコンタクトプラグの形成方法は、ランディングプラグコンタクトが形成された半導体基板上に第２の層間絶縁膜を形成するステップと、前記第２の層間絶縁膜上に、順に第１層、第２層及び第３層が形成された３層構造のビットラインハードマスクを有する複数のビットラインパターンを形成するステップと、前記ビットラインパターン間のスペースを充填するまで、前記ビットラインパターン上に第３の層間絶縁膜を形成するステップと、前記ビットラインハードマスクの３層構造のうち前記第２層の表面が露出するまで、前記第３の層間絶縁膜を平坦化するステップと、平坦化された前記第３の層間絶縁膜上にラインタイプのストレージノードコンタクトマスクを形成するステップと、前記ストレージノードコンタクトマスクをエッチングマスクとして、前記第３の層間絶縁膜及び前記第２の層間絶縁膜を順にエッチングして、前記ビットラインパターン間の前記ランディングプラグコンタクトの表面を露出させ、且つ、入口の幅が残りの領域の幅より広いストレージノードコンタクトホールを形成するステップと、前記ストレージノードコンタクトホールを埋め込んでストレージノードコンタクトプラグを形成するステップとを含むことを特徴とする。前記ストレージノードコンタクトホールを形成する前記ステップは、前記第３の層間絶縁膜を部分エッチングして側壁が拡張された前記２次ホールを形成するステップと、前記２次ホール下に残留する前記第３の層間絶縁膜及び前記第２の層間絶縁膜をエッチングして、前記ランディングプラグコンタクトの表面を露出させる前記３次ホールを形成するステップとを含むことを特徴とする。
【発明の効果】
【００１９】
本発明は、ラインタイプのストレージノードコンタクトマスクを用いて入口が広いストレージノードコンタクトホールを形成し、ここにストレージノードコンタクトプラグを形成することにより、後続の工程で形成されるストレージノードと接続するための開口面積を広くすることができる。その結果、ストレージノードコンタクトプラグとストレージノードとの間にパッドポリシリコンを形成しなくても両者間のオーバーレイマージンを増大させることができるという効果がある。
【００２０】
また、本発明は、ＫｒＦフォトレジストを用いてラインタイプのストレージノードコンタクトマスクを形成するので、従来の典型的なホールタイプのストレージノードコンタクトマスクと異なり、別のストレージノードコンタクトハードマスクを導入しなくとも、フォトレジストのみでストレージノードコンタクトマスクをライン形状に形成でき、これにより、製造原価を低減することができるという効果がある。
【００２１】
なお、本発明は、ビットラインパターンを形成する時、３層構造のビットラインハードマスクを採用するので、ストレージノードコンタクトのエッチングの際、ビットラインハードマスクの損失を最小限にして、ＳＡＣフェイルを防止することができるという効果がある。
【発明を実施するための最良の形態】
【００２２】
以下、添付された図面を参照して本発明の好ましい実施の形態を詳細に説明する。
【００２３】
図４は、本発明の実施の形態に係る半導体素子の構造を示す平面図である。図４に示すように、活性領域３１Ａ上に複数のゲートライン３３が一方向に配置され、ゲートライン３３間の活性領域３１Ａ上にランディングプラグコンタクト３５が形成され、複数のランディングプラグコンタクト３５のいずれか１つと接続する複数のビットラインＢＬが、ゲートライン３３と直交する方向に配置されている。
【００２４】
そして、ビットラインＢＬとゲートライン３３とが交差する領域のランディングプラグコンタクト３５上にストレージノードコンタクト（以下、ＳＮＣとも記す）プラグ４８が形成され、ストレージノードコンタクトプラグ４８上にキャパシタのストレージノード（ＳＮ）が形成される。
【００２５】
図４において示されていないが、ストレージノードコンタクトプラグ４８が形成されるストレージノードコンタクトホールは、後述するように、ラインタイプのストレージノードコンタクトマスクを用いて、開口部が広い形状に形成される。ここで、ストレージノードコンタクトマスクは、ＫｒＦフォトレジストだけを使用して形成されたものである。
【００２６】
図５Ａ〜図５Ｆは、本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明するための図であり、各製造段階における素子の構造を示す、図４のII-II'線に沿った断面図である。同様に、図６Ａ〜図６Ｆは、本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明するための図であり、各製造段階における素子の構造を示す、図４のI-I'線に沿った断面図である。図４〜図６において、同じ符号は、同じ構成要素を示す。
【００２７】
図５Ａ及び図６Ａに示したように、半導体基板３１の所定領域に素子分離膜３２を形成して活性領域３１Ａを画定し、活性領域３１Ａ上に複数のゲートライン３３を形成した後、ゲートライン３３の両側壁上にゲートラインスペーサ３３Ａを形成する。
【００２８】
次いで、複数のゲートライン３３間のスペースを充填するまで、半導体基板３１の全面に第１の層間絶縁膜３４を形成し、そして第１の層間絶縁膜３４を平坦化する。この時、第１の層間絶縁膜３４の平坦化は、ＣＭＰ（Chemical Mechanical Polishing）処理によって、ゲートライン３３の上部表面が露出するまで行われる。
【００２９】
続いて、第１の層間絶縁膜３４をエッチングしてゲートライン３３間の活性領域３１Ａを露出させるコンタクトホール（図示せず）を形成した後、活性領域３１Ａ上にランディングプラグコンタクト３５を形成する。より詳細には、ランディングプラグコンタクト３５は、コンタクトホール（図示せず）を充填するまでポリシリコンを蒸着した後、ポリシリコン膜に対してエッチバックまたはＣＭＰ処理を行うことによって形成される。
【００３０】
次に、ランディングプラグコンタクト３５を含む半導体基板上に第２の層間絶縁膜３６を形成した後、第２の層間絶縁膜３６を選択的にエッチングして、複数のランディングプラグコンタクト３５の中から、後に形成されるビットラインと接続するランディングプラグコンタクト３５の表面を露出させるビットラインコンタクトホール３７を形成する。
【００３１】
次いで、ビットラインコンタクトホール３７を含む第２の層間絶縁膜３６上にビットラインバリア膜３８を形成する。ビットラインバリア膜３８は、ＴｉとＴｉＮが順に積層されたＴｉ／ＴｉＮの２層構造であり、約１００Å〜１０００Åの厚さを有する。特に、ビットラインバリア膜３８は、ＩＭＰ（Ionized Metal ion Plasma）法を用いて蒸着され、蒸着後に膜質の緻密化のために約８５０°Ｃの温度で２０秒間のアニーリングが行われ得る。アニーリング後には、さらにＩＭＰ法を用いて接着層としてＴｉＮを蒸着してもよい。
【００３２】
続いて、ビットラインバリア膜３８上にＣＶＤ法を利用して約３００Å〜１０００Åの範囲の厚さのビットラインタングステン膜３９を蒸着した後、該ビットラインタングステン膜３９上に３層構造のビットラインハードマスク（以下、ＢＬＨＭとも記す）４０を形成する。このとき、ビットラインハードマスク４０は、ビットラインハードマスク窒化膜４０Ａ、ビットラインハードマスクタングステン膜４０Ｂ、及びビットラインハードマスク非晶質カーボン膜４０Ｃの順に積層して形成する。また、ビットラインハードマスク４０全体の厚さは、従来の技術の単層ビットラインハードマスク、典型的には窒化膜と実質的に同じ厚さに形成されて、後続の第３の層間絶縁膜を蒸着する時、ギャップフィル特性を維持できるようにする。例えば、ビットラインハードマスク窒化膜４０Ａは、プラズマ窒化膜（Plasma Enhanced Nitride）を約１０００Å〜２５００Åの範囲の厚さに形成し、ビットラインハードマスクタングステン膜４０Ｂは、約３００Å〜８００Åの範囲の厚さに形成し、ビットラインハードマスク非晶質カーボン膜４０Ｃは、約１０００Å〜２０００Åの範囲の厚さに形成する。
【００３３】
次いで、ビットラインハードマスク４０上に反射防止層４１を形成する。この時、反射防止層４１は、酸窒化シリコン（ＳｉＯＮ）で、約３００Å〜１０００Åの範囲の厚さに形成される。
【００３４】
次に、フォトレジストを用いたビットラインマスク４２を形成し、ビットラインマスク４２をエッチングバリアにしてエッチングを行ってビットラインパターンを形成する。したがって、ビットラインパターンは、ビットラインバリア膜（Ｔｉ／ＴｉＮ）３８、ビットラインタングステン膜３９、及びビットラインハードマスク４０が順に積層された構造を有する。
【００３５】
ビットラインパターンの形成のためのエッチングの際、反射防止層４１及び３層構造のビットラインハードマスク４０のエッチングは、ＣＦ４／ＣＨＦ３／Ｏ２／Ａｒの混合ガスを使用し、約２．７〜９．３Ｐａ（２０ｍＴｏｒｒ〜７０ｍＴｏｒｒ）の圧力、及び約３００Ｗ〜１０００Ｗのパワーを適用して行う。そして、ビットライン金属膜３９及びビットラインバリア膜３８のエッチングは、ＳＦ６／ＢＣｌ３／Ｎ２／Ｃｌ２の混合ガスを使用し、約２．７〜９．３Ｐａ（２０ｍＴｏｒｒ〜７０ｍＴｏｒｒ）の圧力及び約３００Ｗ〜１０００Ｗのパワーを適用して行う。
【００３６】
図５Ｂ及び図６Ｂに示したように、ビットラインマスク４２を除去する。この時、反射防止層４１が同時に除去されてビットラインパターンの上部表面が露出する。
【００３７】
次いで、ビットラインパターン及び第２の層間絶縁膜３６を含む半導体基板全面に窒化膜を約５０Å〜１５０Åの厚さに蒸着した後、窒化膜をエッチングしてビットラインパターンの両側壁上にビットラインスペーサ４３を形成する。
【００３８】
続いて、ビットラインパターン間のスペースを充填するまで、半導体基板全面に第３の層間絶縁膜４４を蒸着する。この時、第３の層間絶縁膜４４は、高密度プラズマ（High Density Plasma）法を利用して蒸着された酸化膜であり、約４０００Å〜１００００Åの厚さを有する。したがって、第３の層間絶縁膜４４は、ビットラインパターン間のスペースを充填し、且つビットラインパターンの上で一定の厚さを有して形成される。
【００３９】
次に、図５Ｃ及び図６Ｃに示したように、ＣＭＰを行って第３の層間絶縁膜４４を平坦化させる。ここでは、このＣＭＰ処理を「ＩＬＤ−ＣＭＰ」と呼ぶ。この時、このＩＬＤ−ＣＭＰは、ビットラインハードマスク４０のビットラインハードマスクタングステン膜４０Ｂに達するまで行われる。
【００４０】
すなわち、ＩＬＤ−ＣＭＰ処理の際、第３の層間絶縁膜４４はもちろん、ビットラインハードマスク４０の最上層であるビットラインハードマスク非晶質カーボン膜４０Ｃも研磨して、ビットラインハードマスクタングステン膜４０Ｂの表面を露出させる。ここで、ビットラインハードマスク非晶質カーボン膜４０Ｃは、酸化物膜である第３の層間絶縁膜４４とほとんど同じ水準の研磨速度を有するので、第３の層間絶縁膜４４を均一に平坦化することができる。
【００４１】
このように、ビットラインハードマスク４０のうちのビットラインハードマスク非晶質カーボン膜４０ＣをＩＬＤ−ＣＭＰ処理時に除去することにより、３層構造のビットラインハードマスク４０の導入による後続のストレージノードコンタクト（ＳＮＣ）のエッチング時のエッチング負担を低減させることができる。
【００４２】
次に、図５Ｄ及び図６Ｄに示したように、ＩＬＤ−ＣＭＰが完了した構造物の全面にＫｒＦフォトレジストを塗布し、露光及び現像によりパターニングしてストレージノードコンタクトマスク４５を形成する。この時、ストレージノードコンタクトマスク４５は、第３の層間絶縁膜４４の、ストレージノードコンタクトホールが形成される部分をオープンさせるラインタイプのマスクであり、特に、ビットラインパターンと直交する方向に形成される。
【００４３】
次いで、ストレージノードコンタクトマスク４５を用いて、ストレージノードコンタクトを形成するためのエッチングを行う。より詳細には、このストレージノードコンタクトエッチングは、１次ストレージノードコンタクトエッチング及び２次ストレージノードコンタクトエッチングの２段階のエッチングからなる。１次エッチングでは、部分エッチングを行う。例えば、ビットラインパターン間のランディングプラグコンタクト３５の上部表面を開放させるために第３の層間絶縁膜４４をエッチングする時、ランディングプラグコンタクト３５が完全に露出するまでエッチングせずに、ビットラインタングステン膜３９上のビットラインハードマスク窒化膜４０Ａの側壁であるビットラインスペーサ４３の一部を露出させるように、第３の層間絶縁膜４４を所定の深さＤにエッチングする。
【００４４】
上記のように部分エッチングを行う１次ストレージノードコンタクトエッチングでは、ドライエッチングとウェットエッチングとを順次行う。
【００４５】
まず、ドライエッチングは、約２．０〜６．７Ｐａ（１５ｍＴｏｒｒ〜５０ｍＴｏｒｒ）の圧力、約１０００Ｗ〜２０００Ｗのパワー、並びにＣＦ４、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、ＣＨＦ３、ＣＨ２Ｆ２、Ａｒ、Ｏ２、ＣＯ及びＮ２からなる群の中から選択される少なくとも２種以上のガスを含む混合ガスを使用することを条件とし、約１０００Å〜２０００Åのエッチング深さを目標にして行われる。図５Ｄにおいて、このドライエッチングによって形成された１次ホール４６Ａを破線で示す。
【００４６】
次いで、ウェットエッチングは、フッ酸（ＨＦ）溶液またはＢＯＥ（Buffered Oxide Etchant）溶液を用いて行われる。このようにフッ酸を含有した溶液を用いたウェットエッチングは、横方向のエッチングを引き起こすので、ドライエッチングによって形成された１次ホール４６Ａの側壁は横方向に拡張され、即ち、側壁は垂直から傾斜する。したがって、ウェットエッチングによって側壁が横方向に拡張された２次ホール４６Ｂが形成される。２次ホール４６Ｂの側壁は、上部の間隔が下部の間隔よりも広く形成される。
【００４７】
上述したように、部分エッチングを行う１次ストレージノードコンタクトエッチングの際、ドライエッチングとウェットエッチングとを順次行うことにより、特に、ドライエッチングの後にウェットエッチングを行うことにより、ドライエッチングによって形成された１次ホール４６Ａの側壁を横方向に拡張させて、２次ホール４６Ｂを形成することができる。
【００４８】
ここで、２次ホール４６Ｂは、ストレージノードコンタクトホール４６（図５Ｅ及び図６Ｅを参照）の入口部（あるいは開口部）を画定し、これにより、ストレージノードコンタクトホール４６に埋め込まれるストレージノードコンタクトプラグのトップ部（或いは上部開口部）の開口面積は大きく拡大されて、その結果、後続工程で形成されるストレージノードとの大きなオーバーレイマージンを確保することができる。
【００４９】
次に、図５Ｅ及び図６Ｅに示したように、ストレージノードコンタクトマスク４５を用いた２次ストレージノードコンタクトエッチングを行う。この時、１次ストレージノードコンタクトエッチングは、ドライエッチング及びウェットエッチングを順次行う部分エッチングであったが、２次ストレージノードコンタクトエッチングは、ドライエッチングを用いてランディングプラグコンタクト３５の上部表面を完全に露出させるまで２次ホール４６Ｂ下の第３及び第２の層間絶縁膜４４、３６をエッチングして３次ホール４６Ｃを形成する。ここで、３次ホール４６Ｃを形成するドライエッチングは、約２．０〜６．７Ｐａ（１５ｍＴｏｒｒ〜５０ｍＴｏｒｒ）の圧力、約１０００Ｗ〜２０００Ｗのパワー、並びにＣ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、ＣＨ２Ｆ２、Ａｒ、Ｏ２、ＣＯ及びＮ２からなる群の中から選択される少なくとも２種以上のガスを含む混合ガスを使用して行う。
【００５０】
上述した２次ホール４６Ｂ及び３次ホール４６Ｃは、ストレージノードコンタクトホール４６を構成する。ストレージノードコンタクトホール４６の入口部分は、１次ストレージノードコンタクトエッチングでのウェットエッチングによって１次ホール４６Ａの側壁が拡張された、すなわち、入口が拡張された２次ホール４６Ｂであり、ストレージノードコンタクトホール４６の入口部分以外の残りの領域は、２次ホール４６Ｂより線幅の狭い３次ホール４６Ｃである。即ち、ストレージノードコンタクトホール４６は、傾斜した側壁を有する上部と、垂直な側壁を有する下部とを備える。
【００５１】
次に、図５Ｆ及び図６Ｆに示したように、ストレージノードコンタクトマスク４５を除去した後に洗浄を行い、露出しているランディングプラグコンタクト３５、第２及び第３の層間絶縁膜３６、４４上に絶縁膜（例えば窒化膜）を蒸着した後、エッチバックを行ってストレージノードコンタクトホール４６の側壁に接するストレージノードコンタクトスペーサ４７を形成する。エッチバックの時に、ビットラインハードマスク４０の中間層であるビットラインハードマスクタングステン膜４０Ｂも同時に除去される。
【００５２】
次いで、図示されていないが、ストレージノードコンタクトホール４６を充填するまでポリシリコン膜を蒸着した後、ビットラインハードマスク窒化膜４０Ａの上面が露出するまでＣＭＰ（これを、「ＳＮＣ−ＣＭＰ」という)を行って分離されたストレージノードコンタクトプラグ４８の形成を完了する。
【００５３】
前述した実施の形態によれば、ラインタイプのストレージノードコンタクトマスク４５を用いて開口の広いストレージノードコンタクトホールホール４６を形成し、ここに、ストレージノードコンタクトプラグ４８を形成することにより、後続の工程で形成されるストレージノードと接続するための開口面積を増大させることができる。より具体的には、図５Ｆに示したように、ストレージノードコンタクトプラグプラグ４８の入口、すなわち２次ホール４６Ｂの入口は、「Ｗ２」の幅を有し、残りの部分、すなわち３次ホール４６Ｃは、「Ｗ２」の幅より狭い「Ｗ１」の幅を有し、これにより、ストレージノードコンタクトプラグ４８のストレージノードとの接触部が非常に広くなる。
【００５４】
また、ＫｒＦフォトレジストを用いてラインタイプのストレージノードコンタクトマスク４５を形成するので、別のストレージノードコンタクト形成用のハードマスクを採用しなくとも、フォトレジストだけでストレージノードコンタクトマスクをラインタイプに形成できる。すなわち、高価な装置を必要とするＡｒＦフォトレジストを使用しなくてもよく、また、ストレージノードコンタクトエッチングのための別のハードマスクを導入する必要もなく、ＫｒＦフォトレジストだけでストレージノードコンタクトエッチングを行うことができる。
【００５５】
なお、ビットラインパターンを形成する時、３層構造のビットラインハードマスク４０を採用することにより、ストレージノードコンタクトエッチングの際、ビットラインハードマスク４０の損失を最小限にすることができる。
【００５６】
図７は、本発明の実施の形態に係るＩＬＤ−ＣＭＰ処理後の基板を示すＳＥＭ写真である。図７に示されているように、ビットラインハードマスクタングステン膜４０Ｂ上でＩＬＤ−ＣＭＰ処理が停止されたことがわかる。この時、ビットラインハードマスクタングステン膜４０Ｂの損失は、約２００Å以下と小さく、ウェーハの位置による損失の変動はほとんどないことがわかる。
【００５７】
表１は、本発明の実施の形態に係るストレージノードコンタクトエッチングを行った結果を示す表である。図８は、本発明の実施の形態に係るストレージノードコンタクトエッチング後の基板を示すＳＥＭ写真である。
【００５８】
【表１】
表１からわかるように、ストレージノードコンタクトエッチングの完了後にビットラインハードマスク窒化膜４０Ａの損失（Nit loss）が０Åで、ほとんどないことがわかる。
【００５９】
図９は、本発明の実施の形態に係るＳＮＣ−ＣＭＰ処理後の基板構造を示すＳＥＭ写真である。
【００６０】
参考までに、ストレージノードコンタクトプラグ間の分離ＣＤ（Critical Dimension)を約４０nm以上に確保することによって、平均約８００Åのセルフアラインメントコンタクトマージンを確保することができる。
【００６１】
以上では、本発明を特定の実施の形態に関連して説明したが、本発明は、上記で説明した実施の形態に限定されるものではなく、本発明の技術的思想及び分野から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属することは、当技術分野で通常の知識を有する者であれば容易に分かるであろう。
【図面の簡単な説明】
【００６２】
【図１】従来の技術に係る半導体素子の平面図である。
【図２】図１のI−I'線に沿った断面図である。
【図３】図１のII-II'線に沿った断面図である。
【図４】本発明の実施の形態に係る半導体素子の構造を示す平面図である。
【図５Ａ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のII-II'線に沿った断面図である。
【図５Ｂ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のII-II'線に沿った断面図である。
【図５Ｃ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のII-II'線に沿った断面図である。
【図５Ｄ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のII-II'線に沿った断面図である。
【図５Ｅ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のII-II'線に沿った断面図である。
【図５Ｆ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のII-II'線に沿った断面図である。
【図６Ａ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のI-I'線に沿った断面図である。
【図６Ｂ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のI-I'線に沿った断面図である。
【図６Ｃ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のI-I'線に沿った断面図である。
【図６Ｄ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のI-I'線に沿った断面図である。
【図６Ｅ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のI-I'線に沿った断面図である。
【図６Ｆ】本発明の実施の形態に係る半導体素子のストレージノードコンタクトプラグの形成方法を説明し、各製造段階における半導体素子の構造を示す図４のI-I'線に沿った断面図である。
【図７】本発明の実施の形態に係るＩＬＤ−ＣＭＰ処理後の基板構造を示すＳＥＭ写真である。
【図８】本発明の実施の形態に係るストレージノードコンタクトエッチング処理後の基板を示すＳＥＭ写真である。
【図９】本発明の実施の形態に係るＳＮＣ−ＣＭＰ処理後の基板を示すＳＥＭ写真である。
【符号の説明】
【００６３】
１１、３１ 半導体基板
１１Ａ、３１Ａ 活性領域
１３、３３ ゲートライン
１４、３４ 第１の層間絶縁膜
１５、３５ ランディングプラグコンタクト
１６、３６ 第２の層間絶縁膜
１７ バリアメタル膜（Ｔｉ／ＴｉＮ）
１８ ビットラインタングステン膜
１９ ビットラインハードマスク窒化膜
２０ ビットラインスペーサ
２１ 第３の層間絶縁膜
２２ ホールタイプのストレージノードコンタクトマスク
２３ ホールタイプのストレージノードコンタクトホール
２４ ビットラインハードマスク窒化膜１９の損失部分
３２ 素子分離膜
３３Ａ ゲートラインスペーサ
３７ ビットラインコンタクトホール
３８ ビットラインバリア膜（Ｔｉ／ＴｉＮ）
３９ ビットラインタングステン膜
４０ ビットラインハードマスク
４０Ａ ビットラインハードマスク窒化膜
４０Ｂ ビットラインハードマスクタングステン膜
４０Ｃ ビットラインハードマスク非晶質カーボン膜
４１ 反射防止層
４２ ビットラインマスク
４３ ビットラインスペーサ
４４ 第３の層間絶縁膜
４５ ラインタイプのストレージノードコンタクトマスク
４６ ラインタイプのストレージノードコンタクトホール
４６Ａ １次ホール
４６Ｂ ２次ホール
４６Ｃ ３次ホール
４７ ストレージノードコンタクトスペーサ
４８ ストレージノードコンタクトプラグ
１００ ビットラインパターン
【特許請求の範囲】
【請求項１】
ランディングプラグコンタクトが形成された半導体基板上に層間絶縁膜を形成するステップと、
前記層間絶縁膜上にラインタイプのストレージノードコンタクトマスクを形成するステップと、
前記ストレージノードコンタクトマスクをエッチングマスクとして、前記層間絶縁膜を部分エッチングして、傾斜する側壁を有する２次ホールを形成するステップと、
前記２次ホール下に残留する前記層間絶縁膜をエッチングして、前記ランディングプラグコンタクトの表面を露出させる３次ホールを形成するステップと、
前記２次ホール及び前記３次ホールからなるストレージノードコンタクトホールを埋め込んでストレージノードコンタクトプラグを形成するステップと、を含むことを特徴とする半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項２】
前記傾斜する側壁を有する前記２次ホールを形成する前記ステップが、
前記ストレージノードコンタクトマスクをエッチングマスクとして、前記層間絶縁膜の一部をドライエッチングして１次ホールを形成するステップと、
前記層間絶縁膜をさらにウェットエッチングして、前記ドライエッチングで形成された前記１次ホールの側壁を横方向に拡張させた前記２次ホールを形成するステップと、を含むことを特徴とする請求項１に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項３】
前記ドライエッチングが、
２．０〜６．７Ｐａ（１５〜５０ｍＴｏｒｒ）の圧力の下で、１０００Ｗ〜２０００Ｗのパワー、並びにＣＦ４、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、ＣＨＦ３、ＣＨ２Ｆ２、Ａｒ、Ｏ２、ＣＯ及びＮ２からなる群の中から選択される少なくとも２種以上のガスを含む混合ガスを使用して、１０００Å〜２０００Åの深さにエッチングすることを特徴とする請求項２に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項４】
前記ウェットエッチングが、フッ酸を含有した溶液、又はＢＯＥ溶液を用いて行われることを特徴とする請求項２に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項５】
前記２次ホールが、前記３次ホールより幅が広いことを特徴とする請求項１〜４のいずれか１項に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項６】
前記３次ホールを形成する前記ステップが、ドライエッチングを行うステップであることを特徴とする請求項５に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項７】
前記ドライエッチングが、２．０〜６．７Ｐａ（１５〜５０ｍＴｏｒｒ）の圧力の下で、１０００Ｗ〜２０００Ｗのパワー、並びにＣ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、ＣＨ２Ｆ２、Ａｒ、Ｏ２、ＣＯ及びＮ２からなる群の中から選択される少なくとも２種以上のガスを含む混合ガスを使用して行われることを特徴とする請求項６に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項８】
前記ストレージノードコンタクトマスクが、ＫｒＦフォトレジストで形成されることを特徴とする請求項５に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項９】
ランディングプラグコンタクトが形成された半導体基板上に第２の層間絶縁膜を形成するステップと、
前記第２の層間絶縁膜上に、順に第１層、第２層及び第３層が形成された３層構造のビットラインハードマスクを有する複数のビットラインパターンを形成するステップと、
前記ビットラインパターン間のスペースを充填するまで、前記ビットラインパターン上に第３の層間絶縁膜を形成するステップと、
前記ビットラインハードマスクの３層構造のうち前記第２層の表面が露出するまで、前記第３の層間絶縁膜を平坦化するステップと、
平坦化された前記第３の層間絶縁膜上にラインタイプのストレージノードコンタクトマスクを形成するステップと、
前記ストレージノードコンタクトマスクをエッチングマスクとして、前記第３の層間絶縁膜及び前記第２の層間絶縁膜を順にエッチングして、前記ビットラインパターン間の前記ランディングプラグコンタクトの表面を露出させ、且つ、前記入口の幅が残りの領域の幅より広いストレージノードコンタクトホールを形成するステップと、
前記ストレージノードコンタクトホールを埋め込んで、前記ランディングプラグコンタクトに接続するストレージノードコンタクトプラグを形成するステップと、を含むことを特徴とする半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１０】
前記ストレージノードコンタクトホールを形成する前記ステップが、
前記第３の層間絶縁膜を部分エッチングして側壁が拡張された２次ホールを形成するステップと、
前記２次ホール下に残留する前記第３の層間絶縁膜及び前記第２の層間絶縁膜をエッチングして、前記ランディングプラグコンタクトの表面を露出させる前記３次ホールを形成するステップと、を含むことを特徴とする請求項９に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１１】
前記側壁が拡張された前記２次コンタクトホールを形成する前記ステップが、
前記ストレージノードコンタクトマスクをエッチングマスクとして、前記第３の層間絶縁膜をドライエッチングして１次ホールを形成するステップと、
前記第３の層間絶縁膜をさらにウェットエッチングして、ドライエッチングで形成された前記１次ホールの側壁を拡張させた前記２次ホールを形成するステップと、を含むことを特徴とする請求項１０に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１２】
前記ドライエッチングが、
２．０〜６．７Ｐａ（１５〜５０ｍＴｏｒｒ）の圧力の下で、１０００Ｗ〜２０００Ｗのパワー、並びにＣＦ４、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、ＣＨＦ３、ＣＨ２Ｆ２、Ａｒ、Ｏ２、ＣＯ及びＮ２からなる群の中から選択される少なくとも２種以上のガスを含む混合ガスを使用して、１０００Å〜２０００Åの深さにエッチングすることを特徴とする請求項１１に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１３】
前記ウェットエッチングが、フッ酸溶液又はＢＯＥ溶液を用いて行われることを特徴とする請求項１１に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１４】
前記３次ホールを形成する前記ステップが、
ドライエッチングを行うステップであることを特徴とする請求項１０に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１５】
前記ドライエッチングが、２．０〜６．７Ｐａ（１５〜５０ｍＴｏｒｒ）の圧力の下で、１０００Ｗ〜２０００Ｗのパワー、並びにＣ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、ＣＨ２Ｆ２、Ａｒ、Ｏ２、ＣＯ及びＮ２からなる群の中から選択される少なくとも２種以上のガスを含む混合ガスを使用して行われることを特徴とする請求項１４に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１６】
前記ビットラインハードマスクが、窒化膜、タングステン膜及び非晶質カーボン膜の順に積層されて形成され、
前記非晶質カーボン膜は、前記第３の層間絶縁膜の平坦化時に除去されることを特徴とする請求項９〜１５のいずれか１項に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１７】
前記窒化膜が、１０００Å〜２５００Åの厚さに形成され、前記タングステン膜が、３００Å〜８００Åの厚さに形成され、前記非晶質カーボン膜が、１０００Å〜２０００Åの厚さに形成されることを特徴とする請求項１６に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１８】
前記ストレージノードコンタクトプラグを形成する前記ステップが、
前記ストレージノードコンタクトホールの両側壁上にスペーサを形成するステップと、
前記ストレージノードコンタクトホールを充填するまで、前記第３の層間絶縁膜及び前記スペーサを含む半導体基板全面に前記ストレージノードコンタクトプラグ用の導電層を形成するステップと、
前記ビットラインハードマスクの前記窒化膜が露出するまで、前記導電層を平坦化するステップと、を含むことを特徴とする請求項１６に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１９】
前記スペーサを形成する前記ステップが、
前記ストレージノードコンタクトホールを含む前記半導体基板全面にスペーサ用絶縁膜を蒸着するステップと、
前記スペーサ用絶縁膜を、前記ビットラインハードマスクの前記タングステン膜まで除去されるようにスペーサエッチングするステップと、を含むことを特徴とする請求項１８に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項２０】
前記ストレージノードコンタクトプラグ用の前記導電層が、ポリシリコンで形成されることを特徴とする請求項１８に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項２１】
前記ストレージノードコンタクトマスクが、ＫｒＦフォトレジストで形成されることを特徴とする請求項９に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１】
ランディングプラグコンタクトが形成された半導体基板上に層間絶縁膜を形成するステップと、
前記層間絶縁膜上にラインタイプのストレージノードコンタクトマスクを形成するステップと、
前記ストレージノードコンタクトマスクをエッチングマスクとして、前記層間絶縁膜を部分エッチングして、傾斜する側壁を有する２次ホールを形成するステップと、
前記２次ホール下に残留する前記層間絶縁膜をエッチングして、前記ランディングプラグコンタクトの表面を露出させる３次ホールを形成するステップと、
前記２次ホール及び前記３次ホールからなるストレージノードコンタクトホールを埋め込んでストレージノードコンタクトプラグを形成するステップと、を含むことを特徴とする半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項２】
前記傾斜する側壁を有する前記２次ホールを形成する前記ステップが、
前記ストレージノードコンタクトマスクをエッチングマスクとして、前記層間絶縁膜の一部をドライエッチングして１次ホールを形成するステップと、
前記層間絶縁膜をさらにウェットエッチングして、前記ドライエッチングで形成された前記１次ホールの側壁を横方向に拡張させた前記２次ホールを形成するステップと、を含むことを特徴とする請求項１に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項３】
前記ドライエッチングが、
２．０〜６．７Ｐａ（１５〜５０ｍＴｏｒｒ）の圧力の下で、１０００Ｗ〜２０００Ｗのパワー、並びにＣＦ４、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、ＣＨＦ３、ＣＨ２Ｆ２、Ａｒ、Ｏ２、ＣＯ及びＮ２からなる群の中から選択される少なくとも２種以上のガスを含む混合ガスを使用して、１０００Å〜２０００Åの深さにエッチングすることを特徴とする請求項２に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項４】
前記ウェットエッチングが、フッ酸を含有した溶液、又はＢＯＥ溶液を用いて行われることを特徴とする請求項２に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項５】
前記２次ホールが、前記３次ホールより幅が広いことを特徴とする請求項１〜４のいずれか１項に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項６】
前記３次ホールを形成する前記ステップが、ドライエッチングを行うステップであることを特徴とする請求項５に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項７】
前記ドライエッチングが、２．０〜６．７Ｐａ（１５〜５０ｍＴｏｒｒ）の圧力の下で、１０００Ｗ〜２０００Ｗのパワー、並びにＣ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、ＣＨ２Ｆ２、Ａｒ、Ｏ２、ＣＯ及びＮ２からなる群の中から選択される少なくとも２種以上のガスを含む混合ガスを使用して行われることを特徴とする請求項６に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項８】
前記ストレージノードコンタクトマスクが、ＫｒＦフォトレジストで形成されることを特徴とする請求項５に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項９】
ランディングプラグコンタクトが形成された半導体基板上に第２の層間絶縁膜を形成するステップと、
前記第２の層間絶縁膜上に、順に第１層、第２層及び第３層が形成された３層構造のビットラインハードマスクを有する複数のビットラインパターンを形成するステップと、
前記ビットラインパターン間のスペースを充填するまで、前記ビットラインパターン上に第３の層間絶縁膜を形成するステップと、
前記ビットラインハードマスクの３層構造のうち前記第２層の表面が露出するまで、前記第３の層間絶縁膜を平坦化するステップと、
平坦化された前記第３の層間絶縁膜上にラインタイプのストレージノードコンタクトマスクを形成するステップと、
前記ストレージノードコンタクトマスクをエッチングマスクとして、前記第３の層間絶縁膜及び前記第２の層間絶縁膜を順にエッチングして、前記ビットラインパターン間の前記ランディングプラグコンタクトの表面を露出させ、且つ、前記入口の幅が残りの領域の幅より広いストレージノードコンタクトホールを形成するステップと、
前記ストレージノードコンタクトホールを埋め込んで、前記ランディングプラグコンタクトに接続するストレージノードコンタクトプラグを形成するステップと、を含むことを特徴とする半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１０】
前記ストレージノードコンタクトホールを形成する前記ステップが、
前記第３の層間絶縁膜を部分エッチングして側壁が拡張された２次ホールを形成するステップと、
前記２次ホール下に残留する前記第３の層間絶縁膜及び前記第２の層間絶縁膜をエッチングして、前記ランディングプラグコンタクトの表面を露出させる前記３次ホールを形成するステップと、を含むことを特徴とする請求項９に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１１】
前記側壁が拡張された前記２次コンタクトホールを形成する前記ステップが、
前記ストレージノードコンタクトマスクをエッチングマスクとして、前記第３の層間絶縁膜をドライエッチングして１次ホールを形成するステップと、
前記第３の層間絶縁膜をさらにウェットエッチングして、ドライエッチングで形成された前記１次ホールの側壁を拡張させた前記２次ホールを形成するステップと、を含むことを特徴とする請求項１０に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１２】
前記ドライエッチングが、
２．０〜６．７Ｐａ（１５〜５０ｍＴｏｒｒ）の圧力の下で、１０００Ｗ〜２０００Ｗのパワー、並びにＣＦ４、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、ＣＨＦ３、ＣＨ２Ｆ２、Ａｒ、Ｏ２、ＣＯ及びＮ２からなる群の中から選択される少なくとも２種以上のガスを含む混合ガスを使用して、１０００Å〜２０００Åの深さにエッチングすることを特徴とする請求項１１に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１３】
前記ウェットエッチングが、フッ酸溶液又はＢＯＥ溶液を用いて行われることを特徴とする請求項１１に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１４】
前記３次ホールを形成する前記ステップが、
ドライエッチングを行うステップであることを特徴とする請求項１０に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１５】
前記ドライエッチングが、２．０〜６．７Ｐａ（１５〜５０ｍＴｏｒｒ）の圧力の下で、１０００Ｗ〜２０００Ｗのパワー、並びにＣ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、ＣＨ２Ｆ２、Ａｒ、Ｏ２、ＣＯ及びＮ２からなる群の中から選択される少なくとも２種以上のガスを含む混合ガスを使用して行われることを特徴とする請求項１４に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１６】
前記ビットラインハードマスクが、窒化膜、タングステン膜及び非晶質カーボン膜の順に積層されて形成され、
前記非晶質カーボン膜は、前記第３の層間絶縁膜の平坦化時に除去されることを特徴とする請求項９〜１５のいずれか１項に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１７】
前記窒化膜が、１０００Å〜２５００Åの厚さに形成され、前記タングステン膜が、３００Å〜８００Åの厚さに形成され、前記非晶質カーボン膜が、１０００Å〜２０００Åの厚さに形成されることを特徴とする請求項１６に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１８】
前記ストレージノードコンタクトプラグを形成する前記ステップが、
前記ストレージノードコンタクトホールの両側壁上にスペーサを形成するステップと、
前記ストレージノードコンタクトホールを充填するまで、前記第３の層間絶縁膜及び前記スペーサを含む半導体基板全面に前記ストレージノードコンタクトプラグ用の導電層を形成するステップと、
前記ビットラインハードマスクの前記窒化膜が露出するまで、前記導電層を平坦化するステップと、を含むことを特徴とする請求項１６に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項１９】
前記スペーサを形成する前記ステップが、
前記ストレージノードコンタクトホールを含む前記半導体基板全面にスペーサ用絶縁膜を蒸着するステップと、
前記スペーサ用絶縁膜を、前記ビットラインハードマスクの前記タングステン膜まで除去されるようにスペーサエッチングするステップと、を含むことを特徴とする請求項１８に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項２０】
前記ストレージノードコンタクトプラグ用の前記導電層が、ポリシリコンで形成されることを特徴とする請求項１８に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【請求項２１】
前記ストレージノードコンタクトマスクが、ＫｒＦフォトレジストで形成されることを特徴とする請求項９に記載の半導体素子のストレージノードコンタクトプラグの形成方法。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図７】
【図８】
【図９】
【公開番号】特開２００７−１５０２５７（Ｐ２００７−１５０２５７Ａ）
【公開日】平成１９年６月１４日（２００７．６．１４）
【国際特許分類】
【出願番号】特願２００６−２４４１７５（Ｐ２００６−２４４１７５）
【出願日】平成１８年９月８日（２００６．９．８）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成１９年６月１４日（２００７．６．１４）
【国際特許分類】
【出願日】平成１８年９月８日（２００６．９．８）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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