【課題】本発明はコンタクト開口をエッチングにより形成した場合にその下に位置する埋込絶縁膜がエッチングされないようにした構造の提供を目的とする。
【解決手段】本発明は、半導体基板の一面に複数のトレンチ溝を隣接形成する工程と、トレンチ溝の内壁にゲート絶縁膜を形成する工程と、トレンチ溝の下部内側のゲート絶縁膜上に埋込ワード線を形成する工程と、トレンチ溝内の埋込ワード線上に硼素リンケイ酸ガラスからなる埋込絶縁膜を形成する工程と、埋込絶縁膜及び半導体基板上に層間絶縁膜を形成する工程と、層間絶縁膜に埋込絶縁膜及びそれに隣接する半導体基板一面に達するコンタクト開口をエッチングにより形成する工程と、コンタクト開口を介して半導体基板一面上に配線を形成することを特徴とする。 （もっと読む）

【課題】共通ゲートを有する複数のトランジスタセルをアレー状に配置する構成を持つ不揮発性半導体集積回路装置において、ＳＴＩ領域のパターニング工程でのパターンの変形を防ぐ製造方法を提供する。
【解決手段】半導体メモリ等のメモリセルアレー等の露光において、矩形形状のＳＴＩ溝領域エッチング用単位開口を行列状に配置したＳＴＩ溝領域エッチング用単位開口群をネガ型レジスト膜２８上に露光するに際して、列方向に延びる第１の線状開口群を有する第１の光学マスクを用いた第１の露光ステップと、行方向に延びる第２の線状開口群を有する第２の光学マスクを用いた第２の露光ステップとを含む多重露光を適用する。直行する２方向において、それぞれの方向に対してマスクを用いて露光を行うことで、矩形形状４８の端部における近接効果を回避することができ、矩形形状４８の端部が丸みを帯びるのを回避することができる。 （もっと読む）

【課題】製造工程の簡略化および製造時間短縮を目的とする、メモリセルと周辺回路を備える半導体装置と製造方法を提供する。
【解決手段】トランジスタ形成層３０上に、内部に配線１０ｂを備え、かつ、表面に容量パッド１４ａ，１４ｂを有する絶縁層３２を形成する工程と、絶縁層３２を層間絶縁膜１６で覆い、層間絶縁膜１６を貫通する第一のホール１６ａと、第一のホール１６ａよりも大きい直径を有する第二のホール１６ｂおよび第三のホール１６ｃを、それぞれメモリセル部と周辺回路部に同時に形成する工程と、各ホール内を覆う下部電極１８と容量絶縁膜１９と上部電極２０と容量サポート２１を形成することにより第一のホール１６ａを充填するとともに、第二のホール１６ｂと第三のホール１６ｃ内側に空洞を形成する工程と、空洞内に、配線１０ｂと容量パッド１４ｂにそれぞれ接続するコンタクト１６ｄ，１６ｅを形成する工程と、を具備している。 （もっと読む）

【課題】ＲＣ型トランジスタのチャネル領域の高さを所望の範囲に調整するとともに、前記チャネル領域に近接して残存する薄皮状のバリ部を完全に除去して、半導体装置を製造するという課題があった。
【解決手段】半導体基板１の一面に、溝部と、溝部に囲まれ、側壁面の少なくとも一部が傾斜面である凸部３９とを形成してから、溝部を埋める素子分離用絶縁膜を形成する第１工程と、素子分離用絶縁膜をマスクの一部にして半導体基板１の一面をドライエッチングして凸部３９内に凹部２７を設けるとともに、凹部２７と素子分離用絶縁膜との間にチャネル領域４となる薄肉部４１を形成する第２工程と、ウェットエッチングにより、薄肉部４１の高さを調整する第３工程と、を有する半導体装置の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】ビット線の上面にハードマスク膜を形成し、ビット線の側壁に窒化膜をエッチバックして形成したサイドウォールを設けるＳＡＣ（セルフアラインコンタクト）プロセスを用いることなくビット線と容量コンタクトとの間の短絡を防止する。
【解 決手段】ＳＡＣ構造を採用していない半導体装置に対して、ビット線６が形成されている場所以外のビットコンタクト層間膜１３をエッチング処理により除去した後に、 ダイレクト窒化膜１９をビット線６の上面および側面の全面にビット線６を覆うようにして形成する。ビット線６上の上面の窒化膜の膜厚を側面とほぼ同一にで きるため、ビット線６自体の高さが低くなり、微細化を図ることができる。また、エッチバックを必要とせずに、ビット線６の側壁に窒化膜を形成するため、 ＳＡＣ構造に比べて、ビット線６の側壁に一定の膜厚を有する窒化膜を容易に形成できる。 （もっと読む）

【課題】格納電極コンタクトおよび格納電極の形成方法を提供する。
【解決手段】半導体素子は、活性領域１０４上に備えられる多数の導電プラグ１１６と、前記多数の導電プラグ１１６のうち、前記活性領域１０４の中央部に位置する導電プラグ１１６に接続され、前記活性領域１０４の上部を通るビットライン１２３と、前記多数の導電プラグ１１６のうち、前記活性領域１０４の両端部に位置する導電プラグ１１６と接続する格納電極１３０とを含み、ビットライン１２３が活性領域１０４の上部に形成されることにより、活性領域１０４とビットライン１２３を電気的に連結させるビットラインコンタクトを別に形成せずとも良く、格納電極１３０はランディングプラグと直接接続するので、格納電極コンタクトを別に形成せずとも良い。 （もっと読む）

【課題】従来の半導体装置は、通常のコンタクトとシェアードコンタクトとを同時に形成することが難しくなり、接合リーク不良やコンタクト抵抗の上昇が発生する等の課題があった。
【解決手段】ロジックＳＲＡＭ部のゲート配線６の側壁に形成するサイドウォール９と、拡散層１１の表面に形成するシリサイド層１３とゲート配線６のシリサイド層１５とを電気的に接続するドープトポリシリコン１８と、ドープトポリシリコン１８と第１層アルミ配線とを電気的に接続するＷプラグ２６と、ロジックＳＲＡＭ部の拡散層１１の表面のシリサイド層と第１層アルミ配線とを電気的に接続するＷプラグ２５とを備えるものである。 （もっと読む）

【課題】一つの基板上にゲート長の異なるトランジスタを形成し、ゲート長の長いトランジスタに対して少なくともＥＳＤ構造を適用する場合に、ファセットの発生を抑制し、それぞれのトランジスタに適したサイドウォール（ＳＷ）幅を形成する方法を提供する。
【解決手段】基板上にゲート絶縁膜及びゲート電極材料の積層工程、第１領域にゲート長の長い第１ゲート電極の形成工程、全面に第１絶縁膜の形成工程、第２領域に第１絶縁膜を含むゲート長の短い第２ゲート電極の形成工程、全面に第２絶縁膜の形成する工程、第２ゲート電極側壁に第２絶縁膜からなる第２ＳＷ形成工程、第１ゲート電極側壁に第１及び第２絶縁膜からなる第１ＳＷ形成工程、少なくとも第１領域の露出した基板上に選択エピ層の形成工程、選択エピ層を介して基板にイオン注入し、ＥＳＤ構造を形成する工程を備える製造方法。 （もっと読む）

【課題】拡散層と拡散層に接続されるコンタクトとの接触抵抗を低減した半導体装置およびその製造方法を提供するものである。
【解決手段】本発明の半導体装置の製造方法は半導体基板にピラー部を設ける工程と、前記ピラー部の基端部近傍に第１の不純物拡散領域を形成する工程と、ピラー部の側面を被覆する第１の絶縁膜を形成するとともに、第１の絶縁膜を介してピラー部の側面に対向する電極層を形成する工程と、ピラー部及び第１の絶縁膜の周囲を埋める第２の絶縁膜を形成する工程と、第１の層間膜を除去して前記ピラー部の先端面を露出させる工程と、ピラー部の先端部に第２の不純物拡散領域を形成する工程と、第１の絶縁膜をエッチングして前記ピラー部の先端部の側面を露出させる工程と、ピラー部の先端面及びピラー部の先端部の側面を覆うようにコンタクトプラグを形成する工程と、を具備してなる。 （もっと読む）

【課題】不揮発性半導体集積回路装置のチップサイズを縮小させる。
【解決手段】シリコン基板上に隣り合って配置された第１および第２ゲート電極とそれらの側方下部のシリコン基板に形成された一対のソース・ドレイン領域とを有し、第２ゲート電極とシリコン基板との間に配置された第２ゲート絶縁膜に電荷を蓄えることで情報を記憶するメモリセルにおいて、メモリセルの消去動作時には、消去非選択セルの第１ゲート電極に正電圧を印加する。 （もっと読む）

【課題】キャパシタの下部電極のダメージを抑制することができる半導体装置およびその製造方法を提供するものである。
【解決手段】本発明の半導体装置は、立設する複数の電極と、前記電極の立設を保持する第１の絶縁膜と、前記電極が貫通するように前記第１の絶縁膜に形成され、各々の前記電極の外周側面の少なくとも一部に接触する複数の孔部と、前記第１の絶縁膜に形成され、前記複数の孔部のうちその一部の孔部に連結する第１の開口と、前記第１の絶縁膜に形成され、前記複数の孔部のいずれの孔部に対してよりも前記溝部に近接する位置に配置すると共に前記複数の孔部のいずれにも連結しない第２の開口とを、備えたことを特徴とすることを特徴とする。 （もっと読む）

【課題】フォトリソグラフィーのプロセスマージンを確保すると共に、ゲート電極とコンタクトプラグとの短絡が生じにくい半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、層間絶縁膜１１４の上に第１の下部開口部１１５ａを有する第１のマスク層１１５を形成する工程と、第１のマスク層１１５の上に第１の下部開口部１１５ａを通して層間絶縁膜１１４を露出する第１の上部開口部１１６ａを有する第２のマスク層１１６を形成する工程とを備えている。第１の下部開口部１１５ａは、隣接するゲート電極１０２同士の間に形成され、ゲート電極１０２と平行な方向に延びる長辺と、ゲート電極１０２と交差する方向に延びる短辺とを有する平面方形状である。第１の上部開口部１１６ａは、各辺の長さが第１の下部開口部１１５ａの短辺よりも長い平面方形状である。 （もっと読む）

【課題】不揮発性メモリで発生するディスターブを抑制して、半導体装置の信頼性を向上することができる技術を提供する。
【解決手段】半導体基板１Ｓ上に、第１電位障壁膜ＥＢ１と電荷蓄積膜ＥＣと第２電位障壁膜ＥＢ２からなる積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。そして、このメモリゲート電極ＭＧの両側の側壁に酸化シリコン膜ＯＸ３を介して補助ゲート電極ＡＧ１、ＡＧ２が形成されている。補助ゲート電極ＡＧ１、ＡＧ２の直下にある半導体基板１Ｓ内には浅いｎ型低濃度不純物拡散領域ＥＸ１が形成されている。このように構成されているメモリセルの書き込み動作時において、非選択セルの補助ゲート電極ＡＧ１、ＡＧ２に負電圧を印加する。 （もっと読む）

集積回路及び形成方法は、少なくとも１つの直線的に延在する導電配線の斜端に形成されたコンタクト領域を提供する。実施形態では、コンタクトランディングパッドを有する導電配線は、マスク材料に配線をパターン化することと、材料配線の延在方向に対して角度を形成するために少なくとも１つの材料配線を切断することと、マスク材料の斜端面から拡張部を形成することと、前記材料配線及び拡張部をマスクとして用いてエッチングすることによって基本的な半導体をパターン化することとによって形成される。他の実施形態では、少なくとも１つの導電配線は、斜端面を作るように導電配線の延在方向に対して角度を付けて切断されるとともに、電気的コンタクトランディングパッドは、斜端面にコンタクトして形成される。 （もっと読む）

【課題】写真製版プロセスのマージンを大幅に拡大でき、かつマイクロローディング効果を低減することによって「開口不良」を抑制できるとともに「ショート」のプロセス裕度を確保しやすくし、かつコンタクト抵抗を低減できる半導体装置の製造方法を提供する。
【解決手段】活性領域に対して傾斜して延びるようにゲート電極層５０と窒素を含む絶縁膜２とが積層される。シリコン酸化膜５が形成される。活性領域の幅より大きくかつ互いに隣り合う活性領域のピッチより小さい帯状の開口パターンが絶縁膜２に形成され、開口パターンから１対の不純物拡散領域の各々が露出させられる。開口パターンが導電層２３で埋め込まれる。導電層２３から１対の不純物拡散領域の各々に電気的に接続されたプラグ導電層２３ａ、２３ｂが形成されるとともに、プラグ導電層２３ａ、２３ｂの各上面と絶縁膜２の上面とが同一平面とされる。 （もっと読む）

【課題】不揮発性メモリを備える半導体装置において、不揮発性メモリを構成するメモリセルの加工精度を向上することができる技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１とダミーゲート電極ＤＭＹ１を覆うようにポリシリコン膜ＰＦ２を形成する。このとき、ポリシリコン膜ＰＦ２は、段差ＤＩＦおよびギャップ溝ＧＡＰの形状を反映して形成される。特に、ギャップ溝ＧＡＰを覆うポリシリコン膜ＰＦ２には凹部ＣＯＮが形成される。続いて、ポリシリコン膜ＰＦ２上に反射防止膜ＢＡＲＣを形成する。このとき、流動性の高い反射防止膜ＢＡＲＣは、段差ＤＩＦの高い領域から低い領域に流出するが、凹部ＣＯＮに充分な反射防止膜ＢＡＲＣが蓄積されているので、流出する反射防止膜ＢＡＲＣを補充するように凹部ＣＯＮから反射防止膜ＢＡＲＣが供給される。 （もっと読む）

【課題】１つのメモリセルの大きさが４Ｆ²を下回る大きさである構成、構造を有するクロスポイント型半導体メモリ装置を提供する。
【解決手段】クロスポイント型半導体メモリ装置は、第１の方向に延びる複数の第１の配線４１Ａ、４１Ｂ；第１の配線とは垂直方向に異なる所に位置し、第１の方向とは異なる第２の方向に延びる複数の第２の配線４２；及び、第１の配線と第２の配線とが重複する領域に設けられたメモリ部４３から構成され、奇数番目の第１の配線４１Ａと、偶数番目の第１の配線４１Ｂとは、上下方向に異なる層間絶縁層２１，２２上に配置されている。 （もっと読む）

【課題】第１領域におけるライナー膜の膜厚と、第２領域におけるライナー膜の膜厚とが互いに異なる半導体装置において、コンタクトホールの形成時に、活性領域及び素子分離領域に削れが形成されることを防止する。
【解決手段】ゲート構造体Ｇｂが密に配置された第１領域におけるライナー膜２２ｂ及び層間絶縁膜２３に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第１の膜厚を有するライナー膜が残存する第１のコンタクトホール２８ｒを形成する。次に、ゲート構造体が疎に配置された第２領域におけるライナー膜及び層間絶縁膜に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第２の膜厚を有するライナー膜が残存する第２のコンタクトホール３４ｒを形成する。次に、第１のコンタクトホールの底部に残存するライナー膜、及び第２のコンタクトホールの底部に残存するライナー膜を除去する。第１の膜厚と第２の膜厚とは、同等である。 （もっと読む）

【課題】幅の狭い溝状領域への層間絶縁膜の形成にポリシラザンを用いた場合のシリコン酸化膜への改質が良好に行われる半導体装置及びその製造方法を提供する。
【解決手段】上面及び側面をキャップ絶縁膜１０７及びサイドウォール絶縁膜１０８で覆われた複数のビット線１０６間に形成された溝状領域１０９と、Ｎ（窒素）よりもＯ（酸素）を多く含み溝状領域１０９の内表面を連続的に覆うＳｉＯＮ膜１０と、ＳｉＯＮ膜１０を介して溝状領域１０９内に埋め込まれ、ポリシラザンを改質することによって形成されたシリコン酸化膜１１とを備える。 （もっと読む）

【課題】半導体装置の小型化が進んでも半導体装置の信頼性向上を図ることができる技術を提供する。
【解決手段】本発明の技術的思想は、積層形成される窒化シリコン膜ＳＮ１〜ＳＮ３のそれぞれの膜厚を一定値ではなく、トータルの総膜厚を一定に保ちながら、上層の窒化シリコン膜ＳＮ３から下層の窒化シリコン膜ＳＮ１にしたがって膜厚を薄くするように構成している点にある。これにより、歪シリコン技術を実効あらしめる窒化シリコン膜ＳＮ１〜ＳＮ３の引張応力を確保しながら、特に、最上層の窒化シリコン膜ＳＮ３の埋め込み特性を改善できる。 （もっと読む）