半導体装置および半導体装置の製造方法
【課題】製造工程の簡略化および製造時間短縮を目的とする、メモリセルと周辺回路を備える半導体装置と製造方法を提供する。
【解決手段】トランジスタ形成層30上に、内部に配線10bを備え、かつ、表面に容量パッド14a,14bを有する絶縁層32を形成する工程と、絶縁層32を層間絶縁膜16で覆い、層間絶縁膜16を貫通する第一のホール16aと、第一のホール16aよりも大きい直径を有する第二のホール16bおよび第三のホール16cを、それぞれメモリセル部と周辺回路部に同時に形成する工程と、各ホール内を覆う下部電極18と容量絶縁膜19と上部電極20と容量サポート21を形成することにより第一のホール16aを充填するとともに、第二のホール16bと第三のホール16c内側に空洞を形成する工程と、空洞内に、配線10bと容量パッド14bにそれぞれ接続するコンタクト16d,16eを形成する工程と、を具備している。
【解決手段】トランジスタ形成層30上に、内部に配線10bを備え、かつ、表面に容量パッド14a,14bを有する絶縁層32を形成する工程と、絶縁層32を層間絶縁膜16で覆い、層間絶縁膜16を貫通する第一のホール16aと、第一のホール16aよりも大きい直径を有する第二のホール16bおよび第三のホール16cを、それぞれメモリセル部と周辺回路部に同時に形成する工程と、各ホール内を覆う下部電極18と容量絶縁膜19と上部電極20と容量サポート21を形成することにより第一のホール16aを充填するとともに、第二のホール16bと第三のホール16c内側に空洞を形成する工程と、空洞内に、配線10bと容量パッド14bにそれぞれ接続するコンタクト16d,16eを形成する工程と、を具備している。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、DRAM(Dynamic Random Access Memory)のメモリセルと周辺回路を備える半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、半導体装置の微細化に伴い、半導体装置を構成する各部材に供される面積が縮小されている。たとえば、メモリセル部と周辺回路部とを有するDRAM(Dynamic Random Access Memory)素子においては、メモリセル部に供される面積が縮小されつつある。また、メモリセル部を構成するキャパシタが十分な静電容量を確保できるよう、クラウン型のキャパシタが提案されている。
また、キャパシタの構造は、より大きな静電容量を確保するために複雑化しており、その製造方法もそれに伴い複雑となりつつある。
【0003】
以下、そのような従来のキャパシタ31を有する半導体装置の製造方法について図1を参照に説明する。
従来の半導体装置の製造方法は、トランジスタ形成層30および絶縁層32を形成する工程と、絶縁層32上にシリンダストッパ膜15と絶縁膜(第四の層間絶縁膜16)および支持膜17を形成する工程と、メモリセル領域に容量ホール(第一のホール16a)を形成する工程と、下部電極18を形成する工程と、キャパシタ31を形成する工程と、上層層間絶縁膜(第五の層間絶縁膜23)形成を行なった後、周辺回路部にコンタクトホール(第二のホール16b、第三のホール16c)を形成する工程と、コンタクト25aを形成する工程と、から概略構成されている。ここではそのうち、メモリセル領域に容量ホール(第一のホール16a)を形成する工程およびコンタクトホール(第二のホール16b、第三のホール16c)を形成する工程について説明する。
【0004】
図1(a)は従来技術による課題を説明するためのDRAMの断面図、図1(b)はその平面図である。ここでは、破線の左側がメモリセル部、右側が周辺回路部を示しており、以下の図1cから図22においても同様のものとする。
【0005】
(メモリセル領域に容量ホールを形成する工程)
まずトランジスタ形成層30上を覆うようにシリンダストッパ膜15と第四の層間絶縁膜16と支持膜17を形成する。次いで、図1(a)に示すようにメモリセル部にドライエッチングを行い、容量ホール(第一のホール16a)を形成する。図1(b)に、容量ホール(第一のホール16a)が形成された状態の支持膜17の平面図を示す。図1(b)に示すように、周辺回路部にはコンタクトホール(第二のホール16b、第三のホール16c)は形成されていない。
【0006】
次いで、下部電極18形成工程と、キャパシタ31を形成する工程と、上層層間絶縁膜(第五の層間絶縁膜23)形成工程を行うが、これらの工程については説明を省略する。
【0007】
(コンタクトホール(第二のホール16b、第三のホール16c)を形成する工程)
次いで、図1(c)に示すように周辺回路部にドライエッチングを行い、コンタクトホール(第二のホール16b、第三のホール16c)および第四のホール23aを形成する。図1(d)に、コンタクトホール(第二のホール16b、第三のホール16c)が形成された状態の第五の層間絶縁膜23の平面図を示す。
【0008】
この後、コンタクトホール(第二のホール16b、第三のホール16c)および第四のホール23a内側をバリア膜24aで覆い、その内側を導電層25で充填することにより、図示しないコンタクト25aと、その周囲を覆うバリア層24が形成される。以上の工程により、第一のホール16aはキャパシタ31として機能し、第二のホール16bおよび第三のホール16cは、スルーホールとして機能する。
【0009】
また、このようなキャパシタを有する半導体装置の他の製造方法としては、複数の絶縁膜に対し必要最小限の配線のみを形成することにより、配線の形成を簡略化する方法が知られている(特許文献1)。また、層間接続用金属の下面の全面に対応する構成で配線を形成することにより、配線と層間接続用金属との接続不良を確実に防止する方法も採用されている(特許文献2)。その他には、リソグラフィー技術及びエッチング技術によりコンタクトホールを形成する方法が開示されている(特許文献3)。また、絶縁膜に開口部を設け、その上部にTEOS酸化膜を設けることにより下部電極材料中にボイドが発生することを抑える方法(特許文献4)や、コンタクトプラグの上面を層間絶縁膜の上面よりも高くすることにより、コンタクトプラグの低抵抗化を図る方法(特許文献5)も知られている。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】国際公開第97/019468号
【特許文献2】特開2000-058649号公報
【特許文献3】特開2003-203990号公報
【特許文献4】特開2003-243537号公報
【特許文献5】特開2007-317742号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
しかし、半導体装置の微細化に伴い、コンタクトホールのアスペクト比が大きくなり、ドライエッチングによる加工が困難になりつつある。また、このような構成の半導体装置を形成するためには、上層層間絶縁膜など複数の絶縁膜を貫通するコンタクトホールを形成する必要がある。
また、DRAMのキャパシタをクラウン構造とすることによって、蓄積容量を従来のものよりも大きくすることができるが、このような構造を実現するには、極めて複雑な工程が必要となる。そのため、キャパシタの形成に多くの時間を要するという問題があった。
【0012】
特に、従来技術では容量ホール(第一のホール16a)とコンタクトホール(第二のホール16b、第三のホール16c)は個別に形成する必要があるため、ドライエッチングに多くの時間を要するという問題があった。また、これら容量ホール(第一のホール16a)とコンタクトホール(第二のホール16b、第三のホール16c)を同時に形成すると、容量ホール(第一のホール16a)内に成膜した容量絶縁膜19が、コンタクトホール(第二のホール16b、第三のホール16c)内では絶縁膜として作用し、これにより導電性が阻害されるという問題が生じてしまう。そのため、容量ホール(第一のホール16a)とコンタクトホール(第二のホール16b、第三のホール16c)を同時に形成することは困難であり、このようなキャパシタの加工時間を低減することは困難であった。
【課題を解決するための手段】
【0013】
本発明の半導体装置の製造方法は、半導体基板上のメモリセル部にセルトランジシタを有し、かつ、周辺回路部に前記周辺回路用トランジスタを有するトランジスタ形成層を形成する工程と、前記トランジスタ形成層上に、内部にコンタクトプラグおよび配線を備え、かつ、表面に容量パッドを有する絶縁層を形成する工程と、前記絶縁層を層間絶縁膜で覆い、前記層間絶縁膜を貫通する第一のホールと、前記第一のホールよりも大きい直径を有する第二のホールおよび第三のホールを、それぞれ前記メモリセル部と前記周辺回路部に同時に形成する工程と、前記各ホール内を覆う下部電極を形成した後に、前記下部電極を容量絶縁膜と上部電極と容量サポート膜で覆うことにより前記第一のホールを充填するとともに、前記第二のホールと前記第三のホール内側にそれぞれ空洞を形成する工程と、前記空洞を残したまま、前記容量サポート膜を覆うようにプレート電極を形成したのちに前記空洞を開口するとともに前記第二のホールと前記第三のホール底部にそれぞれ前記配線と前記容量パッドを露出する工程と、前記空洞内に、前記配線と前記容量パッドにそれぞれ接続するコンタクトを形成する工程と、を具備してなることを特徴とする。
【発明の効果】
【0014】
以上説明した本発明の半導体装置の製造方法によれば、容量ホールとコンタクトホールを同時に形成することができる。そのため、キャパシタの加工時間を低減することが可能となる。また、被覆性の悪い方法で層間絶縁膜を形成することによりコンタクトホール内を埋め込むことなく、空洞を有したままその上部に上層層間絶縁膜を形成することができる。そのため、従来の方法と比べ、上層層間絶縁膜のドライエッチングを簡易に行うことが可能となる。
【図面の簡単な説明】
【0015】
【図1】従来技術による半導体装置の製造方法の一例を示す概略断面図および概略平面図である。
【図2】本発明の第1の実施形態の半導体装置の製造方法を示す概略断面図である。
【図3】本発明の第1の実施形態の半導体装置の製造方法を示す概略断面図である。
【図4】本発明の第1の実施形態の半導体装置の製造方法を示す概略断面図である。
【図5】本発明の第1の実施形態の半導体装置の製造方法を示す概略断面図である。
【図6】本発明の第1の実施形態の半導体装置の製造方法を示す概略断面図である。
【図7】本発明の第1の実施形態の半導体装置の製造方法を示す概略断面図である。
【図8】本発明の第1の実施形態の半導体装置の製造方法を示す概略断面図である。
【図9】本発明の第1の実施形態の半導体装置の製造方法を示す概略断面図である。
【図10】本発明の第1の実施形態の半導体装置および半導体装置の製造方法を示す概略断面図である。
【図11】本発明の第2の実施形態の半導体装置の製造方法を示す概略断面図である。
【図12】本発明の第2の実施形態の半導体装置の製造方法を示す概略断面図である。
【図13】本発明の第2の実施形態の半導体装置の製造方法を示す概略断面図である。
【図14】本発明の第2の実施形態の半導体装置の製造方法を示す概略断面図である。
【図15】本発明の第3の実施形態の半導体装置の製造方法を示す概略断面図である。
【図16】本発明の第3の実施形態の半導体装置の製造方法を示す概略断面図である。
【図17】本発明の第3の実施形態の半導体装置の製造方法を示す概略断面図である。
【図18】本発明の第3の実施形態の半導体装置の製造方法を示す概略断面図である。
【図19】本発明の第3の実施形態の半導体装置の製造方法を示す概略断面図である。
【図20】本発明の第3の実施形態の半導体装置の製造方法を示す概略断面図である。
【図21】本発明の第3の実施形態の半導体装置の製造方法を示す概略断面図である。
【図22】本発明の第3の実施形態の半導体装置の製造方法を示す概略断面図である。
【発明を実施するための形態】
【0016】
以下、本発明による半導体装置50について図10を参照して説明する。図10は本発明の第1の実施形態に係る半導体装置50を示す概略断面図である。
【0017】
本発明の半導体装置50は、トランジスタ形成層30と、絶縁層32と、シリンダストッパ膜15と層間絶縁膜(第四の層間絶縁膜16)および支持膜17と、キャパシタ31と、コンタクト25aと、プレート電極22と、上層層間絶縁膜(第五の層間絶縁膜23)と、から概略構成されている。以下、それぞれについて詳細に説明する。
【0018】
<トランジスタ形成層30>
トランジスタ形成層30はさらに半導体基板1と、セルトランジシタ33と、周辺回路用トランジスタ34と、第一の層間絶縁膜6とコンタクトプラグ(第一のコンタクトプラグ7a、第二のコンタクトプラグ7b、第三のコンタクトプラグ7c)から構成されている。以下、それぞれについて詳細に説明する。
【0019】
(半導体基板1)
半導体基板1は不純物のドープされたシリコンにより構成されており、その表面には分離絶縁膜2および拡散領域3が形成されている。
【0020】
(セルトランジシタ33)
メモリセル部の半導体基板1上には図示しないゲート絶縁膜とポリシリコンとタングステン等からなる第一のゲート電極4aが形成されており、図示しない拡散領域3に接した構成となっている。また、その上部には窒化シリコン等からなる第一のゲート絶縁膜5が形成されている。
【0021】
(周辺回路用トランジスタ34)
周辺回路部の半導体基板1上には第二のゲート電極4bが形成されており、拡散領域3に接した構成となっている。また、その上部には窒化シリコン等からなる第一のゲート絶縁膜5が形成されており、側面には第二のゲート絶縁膜5aが形成されている。
【0022】
(第一の層間絶縁膜6とコンタクトプラグ)
半導体基板1上とセルトランジスタ33および周辺回路用トランジスタ34上には、SODおよび酸化シリコン等からなる第一の層間絶縁膜6が形成されている。
また、メモリセル部の第一の層間絶縁膜6内には、第一の層間絶縁膜6を貫通し拡散領域3に接続する第一のコンタクトプラグ7a形成されている。
また、周辺回路部の第一の層間絶縁膜6内には、第一の層間絶縁膜6を貫通し拡散領域3に接続する第二のコンタクトプラグ7bと、第二のゲート電極4bに接続する第三のコンタクトプラグ7cが形成されている。
【0023】
<絶縁層32>
絶縁層32はさらに第二の層間絶縁膜8とコンタクトプラグ(第四のコンタクトプラグ9aおよび第五のコンタクトプラグ9b)と、ビットライン10aおよび配線10bと、第三の層間絶縁膜12とコンタクトプラグ(13a、13b、13c)と、第一の容量パッド14aおよび第二の容量パッド14bと、から構成されている。以下、それぞれについて詳細に説明する。
【0024】
(第二の層間絶縁膜8とコンタクトプラグ)
第二の層間絶縁膜8は酸化シリコン等からなり、第一の層間絶縁膜6を覆うように形成されている。
また、メモリセル部の第二の層間絶縁膜8内には、第二の層間絶縁膜8を貫通し一部の第一のコンタクトプラグ7aに接続する第四のコンタクトプラグ9aが形成されている。
また、周辺回路部の第二の層間絶縁膜8内には、第二の層間絶縁膜8を貫通し第二のコンタクトプラグ7bに接続する第五のコンタクトプラグ9bが形成されている。
【0025】
(ビットライン10aおよび配線10b)
ビットライン10aはメモリセル部の第二の層間絶縁膜8上に、第四のコンタクトプラグ9aと接続するように形成されている。また、ビットライン10aの上面を覆うように第三のゲート絶縁膜11が形成され、ビットライン10aと第三のゲート絶縁膜11の側面を覆うように第四のゲート絶縁膜11aが形成されている。
配線10bは周辺回路部の第二の層間絶縁膜8上に、第五のコンタクトプラグ9bと接続するように形成されている。また、配線10bの上面を覆うように第三のゲート絶縁膜11が形成され、配線10bと第三のゲート絶縁膜11の側面を覆うように第四のゲート絶縁膜11aが形成されている。
【0026】
(第三の層間絶縁膜12とコンタクトプラグ(13a、13b、13c))
第三の層間絶縁膜12はSOD等からなり、第二の層間絶縁膜8を覆うように形成されている。
また、メモリセル部の第三の層間絶縁膜12内には、第三の層間絶縁膜12を貫通し一部の第一のコンタクトプラグ7aに接続する第六のコンタクトプラグ13aが形成されている。
また、周辺回路部の第三の層間絶縁膜12内には、第三の層間絶縁膜12を貫通し、配線10bに接続された図示しない第七のコンタクトプラグ13bと、第三のコンタクトプラグ7cに接続された第八のコンタクトプラグ13cが形成されている。
【0027】
(第一の容量パッド14aおよび第二の容量パッド14b)
第一の容量パッド14aはメモリセル部の第六のコンタクトプラグ13a上に形成されている。また、第二の容量パッド14bは周辺回路部の第三の層間絶縁膜12上に、第八のコンタクトプラグ13cと接続するように形成されている。
【0028】
<シリンダストッパ膜15と層間絶縁膜(第四の層間絶縁膜16)および支持膜17>
シリンダストッパ膜15は窒化シリコン等からなり、第一の容量パッド14aと第二の容量パッド14bと、第三の層間絶縁膜12と第三のゲート絶縁膜11上を覆うように形成されている。また、その上を覆うようにたとえば砒素リンケイ酸ガラスおよび酸化シリコン等の積層膜からなる第四の層間絶縁膜16が形成されている。また、第四の層間絶縁膜16を覆うように、たとえば窒化シリコン等からなる支持膜17が形成されている。
【0029】
<キャパシタ31>
キャパシタ31はメモリセル部の第一のホール16a内に設けられ、その底部において第一の容量パッド14aと接続する構成となっている。
第一のホール16aは、支持膜17と第四の層間絶縁膜16とシリンダストッパ膜15を貫通し、第一の容量パッド14aを露出する構成となっている。第一のホール16aの内底面と内外周面には、窒化チタンとチタン等からなる下部電極18が形成されている。また、下部電極18の内底面と内外周面を覆うように容量絶縁膜19と上部電極20および容量サポート膜21がこの順で形成され、キャパシタ31を構成している。
【0030】
<コンタクト25a>
コンタクト25aは周辺回路部の第二のホール16bと第三のホール16cと第四のホール23a内にそれぞれ設けられ、第二のホール16bの底部において配線10bと、第三のホール16cの底部において第二の容量パッド14bと、第四のホール23aの底部において後述するプレート電極22と、それぞれ接続する構成となっている。
【0031】
第二のホール16b内に設けられたコンタクト25aは、後述する第五の層間絶縁膜23と支持膜17と第四の層間絶縁膜16とシリンダストッパ膜15と第三のゲート絶縁膜11を貫通し、配線10bと接続する構成となっている。
第三のホール16c内に設けられたコンタクト25aは、第五の層間絶縁膜23と支持膜17と第四の層間絶縁膜16とシリンダストッパ膜15を貫通し、第二の容量パッド14bと接続する構成となっている。
第四のホール23a内に設けられたコンタクト25aは、第五の層間絶縁膜23を貫通し、第二の容量パッド14bと接続する構成となっている。
また、それぞれのコンタクト25aは、その側面と底面が窒化チタン等からなるバリア層24により覆われた構成となっている。
【0032】
このうち、第二のホール16b内に設けられたコンタクト25aおよび第三のホール16c内に設けられたコンタクト25aは、第四の層間絶縁膜16内においてその周囲が拡散防止膜19a(容量絶縁膜)により覆われた構成となっている。なお、この拡散防止膜19a(容量絶縁膜)は、キャパシタ31の容量絶縁膜19と同時に形成され、同じ材料から構成されている。これにより、第二のホール16b内に設けられたコンタクト25aおよび第三のホール16c内に設けられたコンタクト25aは、拡散防止膜19a(容量絶縁膜)の内側に形成された構成となっている。
【0033】
<プレート電極22>
プレート電極22はタングステン等からなり、メモリセル部から周辺回路部の一部にかけて、容量サポート膜21を覆うように設けられている。また、プレート電極22はその底部においてキャパシタ31と接続し、その上面において第四のホール23a内に設けられたコンタクト25aと接続した構成となっている。
【0034】
<上層層間絶縁膜(第五の層間絶縁膜23)>
第五の層間絶縁膜23はたとえばシリコン酸化膜等からなり、プレート電極22と支持膜17を覆うように形成されている。
【0035】
本発明では、バリア層24に加え拡散防止膜19a(容量絶縁膜)がコンタクト25aの周囲を覆うことにより、コンタクト25aを構成するタングステンが第四の層間絶縁膜16中に拡散することが防がれる。これにより、半導体装置50に不良が発生することを防止することができ、信頼性の高い半導体装置50を提供することが可能となる。
【0036】
以下、本発明の第1の実施形態による半導体装置50の製造方法について図面を参照して説明する。図2は本発明の第1の実施形態に係る半導体装置の製造方法を示す概略断面図である。
第1の実施形態は、トランジスタ形成層30および絶縁層32形成工程(第一工程)と、シリンダストッパ膜15と第四の層間絶縁膜16および支持膜17形成工程と、第一のホール16aと第二のホール16bおよび第三のホール16c形成工程(第二工程)と、下部電極18および開口部17a形成工程と、メモリセル部の第四の層間絶縁膜16除去工程(第三工程)と、容量絶縁膜19と上部電極20および容量サポート膜21形成工程と、プレート電極22形成工程(第四工程)と、第一の空洞16dおよび第二の空洞16e開口工程と、第五の層間絶縁膜23形成工程(第五工程)と、配線10b露出工程と、コンタクト25a形成工程(第六工程)と、から概略構成されている。以下、それぞれの工程について詳細を説明する。
【0037】
<トランジスタ形成層30および絶縁層32形成工程(第一工程)>
トランジスタ形成層30および絶縁層32形成工程(第一工程)は更に、第一のゲート電極4aおよび第二のゲート電極4b形成工程と、コンタクトプラグ(7a、7b、7c、9a、9b)形成工程と、ビットライン10aおよび配線10b形成工程と、コンタクトプラグ(13a、13b、13c)形成工程と、第一の容量パッド14aおよび第二の容量パッド14b形成工程とから概略構成されている。以下、各工程について図2を用いて説明する。
【0038】
(第一のゲート電極4aおよび第二のゲート電極4b形成工程)
まず、半導体基板1上に分離絶縁膜2を形成し、さらに分離絶縁膜2の間に拡散領域3を形成する。次いで、半導体基板1上に図示しないゲート絶縁膜と、ポリシリコンとタングステン等を順次形成し、その上に窒化シリコン等からなる第一のゲート絶縁膜5を積層する。次いで、これらの積層体に対し、フォトリソグラフィとドライエッチングによりパターニングを行う。次いで、窒化シリコン等からなる第二のゲート絶縁膜5aを形成した後にエッチバックを行う。これにより、メモリセル部に第一のゲート電極4aが、周辺回路部に第二のゲート電極4bが形成される。
【0039】
(コンタクトプラグ(7a、7b、7c、9a、9b)形成工程)
次いで、半導体基板1上を覆うように、たとえば200nm厚の塗布絶縁材料:SOD[Spin On Dielectrics]を形成し、次いで、プラズマCVD[chemical Vapor Deposition]法により50nm厚の酸化シリコン等を順次積層する。これにより、第一のゲート電極4aと第二のゲート電極4bの各ゲートパターンの間は、酸化シリコン等からなる第一の層間絶縁膜6により埋め込まれた構成となる。次いで、CMPにより、第一の層間絶縁膜6の表面を平坦化する。
【0040】
次いで、フォトリソグラフィとドライエッチングによって、第一のゲート電極4a上の第一のゲート絶縁膜5と、一部の拡散領域3と、周辺回路部の第二のゲート電極4bが露出するように、第一の層間絶縁膜6に図示しないホールを形成する。
次いで、そのホールを埋め込むようにタングステンなどの導電膜を形成したのち、CMPにより第一の層間絶縁膜6上の余剰な導電膜を除去する。
【0041】
これにより、メモリセル部に導電膜からなる第一のコンタクトプラグ7aが、周辺回路部に第二のコンタクトプラグ7bおよび第三のコンタクトプラグ7cが形成される。これら第一のコンタクトプラグ7aおよび第二のコンタクトプラグ7bは拡散領域3に接続し、第三のコンタクトプラグ7cは第二のゲート電極4bに接続する構成となっている。また、第一のコンタクトプラグ7aは、図2では第一のゲート電極4aと絶縁膜5の背後に形成された構成となっているが、拡散領域3に接続した構成となる。これにより、メモリセル部にセルトランジシタ33が、周辺回路部に周辺回路用トランジスタ34がそれぞれ形成される。以上によりトランジスタ形成層30が形成される。
【0042】
次いで、絶縁層32を形成する。まず、第一の層間絶縁膜6上に、プラズマCVD法により、たとえば酸化シリコン等からなる150nm厚の第二の層間絶縁膜8を形成する。次いで、フォトリソグラフィとドライエッチングを行い、一部の第一のコンタクトプラグ7aおよび第二のコンタクトプラグ7bが露出するように、第二の層間絶縁膜8を貫通する図示しないホールを形成する。次いで、そのホールを埋め込むようにタングステンなどの導電膜を形成し、CMPにより第二の層間絶縁膜8上の余剰な導電膜を除去する。これにより、第一のコンタクトプラグ7aに接続された第四のコンタクトプラグ9a、および、第二のコンタクトプラグ7bに接続された第五のコンタクトプラグ9bが形成される。
【0043】
(ビットライン10aおよび配線10b形成工程)
次いで、第二の層間絶縁膜8上を覆うように、タングステン等からなる第一の導電膜10と窒化シリコン等からなる第三のゲート絶縁膜11をこの順で積層し、フォトリソグラフィとドライエッチングによりパターニングを行う。次いで、その上を覆うように窒化シリコン等を形成した後にエッチバックを行う。これにより、第一の導電膜10と第三のゲート絶縁膜11の側壁に、窒化シリコン等からなる第四のゲート絶縁膜11aが形成される。これにより、ビットライン10a(メモリセル部におけるパターニング後の第一の導電膜10の総称)と、配線10b(周辺回路部におけるパターニング後の第一の導電膜10の総称)が形成される。
【0044】
(コンタクトプラグ(13a、13b、13c)形成工程)
次いで、第二の層間絶縁膜8上を覆うように、たとえばSOD等からなる400nm厚の第三の層間絶縁膜12を形成する。次いで、第三の層間絶縁膜12の表面を、第三のゲート絶縁膜11の表面が露出するまでCMPにより平坦化する。
次いで、フォトリソグラフィとドライエッチングにより一部の第一のコンタクトプラグ7aと配線10bと第三のコンタクトプラグ7cが露出するように、図示しないホールを形成する。次いで、それらのホールを埋め込むようにタングステンなどの導電膜を形成し、CMPにより第三の層間絶縁膜12および第三のゲート絶縁膜11上の余剰な導電膜を除去する。これにより、第一のコンタクトプラグ7aに接続された第六のコンタクトプラグ13aと、配線10bに接続された図示しない第七のコンタクトプラグ13bと、第三のコンタクトプラグ7cに接続された第八のコンタクトプラグ13cが形成される。
【0045】
(第一の容量パッド14aおよび第二の容量パッド14b形成工程)
次いで、第三の層間絶縁膜12と第三のゲート絶縁膜11上を覆うように、たとえばタングステン等からなる50nm厚の第二の導電膜14を形成したのち、フォトリソグラフィとドライエッチングによりパターニングを行う。これにより、第六のコンタクトプラグ13aに接続する第一の容量パッド14a、および、第八のコンタクトプラグ13cに接続する第二の容量パッド14bが形成される。以上により絶縁層32が形成される。
【0046】
<第二工程>
第二工程はさらに、シリンダストッパ膜15と第四の層間絶縁膜16および支持膜17形成工程と、容量ホール(第一のホール16a)とコンタクトホール(第二のホール16bおよび第三のホール16c)形成工程とから概略構成されている。以下、各工程について図3を用いて説明する。
【0047】
(シリンダストッパ膜15と第四の層間絶縁膜16および支持膜17形成工程)
まず、第一の容量パッド14aと第二の容量パッド14bと、第三の層間絶縁膜12と第三のゲート絶縁膜11上を覆うように、減圧CVD法により、たとえば窒化シリコン等からなる50nm厚のシリンダストッパ膜15を形成する。次いで、シリンダストッパ膜15上を覆うように、常圧CVD法およびプラズマCVD法により、たとえば砒素リンケイ酸ガラス(BPSG[Boro Phospho Silicate Glass])および酸化シリコン等の積層膜からなる2.6μm厚の第四の層間絶縁膜16を形成する。次いで、第四の層間絶縁膜16表面をCMPにより平坦化する。次いで、第四の層間絶縁膜16上を覆うように、ALD[Atomic Layer Deposition]法により、たとえば窒化シリコン等からなる100nm厚の支持膜17を形成する。このうちシリンダストッパ膜15および支持膜17は、後述するメモリセル部の第四の層間絶縁膜16除去工程において、ウェットエッチング薬液の浸透から下層を保護する働きを有する。
【0048】
(第一のホール16aと第二のホール16bおよび第三のホール16c形成工程)
次いで、支持膜17上を覆うように図示しない800nm厚のアモルファスカーボン等を形成し、これをエッチングマスクとしてドライエッチングを行う。これにより、第一の容量パッド14aと第三のゲート絶縁膜11と第二の容量パッド14bに対応する位置の、支持膜17と第四の層間絶縁膜16およびシリンダストッパ膜15が除去される。このときプロセスガスとしては、タングステンである第一の容量パッド14aおよび第二の容量パッド14bを除去できないものを用いる。これにより、第一の容量パッド14aおよび第二の容量パッド14bのオーバーエッチングを防ぐことができる。
【0049】
このとき、窒化シリコンからなる第三のゲート絶縁膜11はこのプロセスガスによりエッチングされるが、エッチング処理時間を調整することにより、第三のゲート絶縁膜11のオーバーエッチングを実質的に無くすことができる。また、エッチング処理時間を調整して第三のゲート絶縁膜11上にシリンダストッパ膜15を残留させることにより、第三のゲート絶縁膜11のオーバーエッチングを回避させることもできる。
【0050】
これにより、メモリセル部に第一の容量パッド14aを露出させる第一のホール16aが形成され、周辺回路部に第三のゲート絶縁膜11を露出させる第二のホール16bと、第二の容量パッド14bを露出させる第三のホール16cとが形成される。このとき、各ホールの直径はたとえば、X1=130nm、X2=270nm、X3=270nmであり、深さはY1=2.6μm、Y2=2.65μm、Y3=2.6μmとする。
【0051】
<第三工程>
第三工程はさらに、下部電極18および開口部17a形成工程と、メモリセル部の第四の層間絶縁膜16除去工程とから概略構成されている。以下、各工程について図4および図5を用いて説明する。
【0052】
(下部電極18および開口部17a形成工程)
まず、図4に示すように下部電極18および開口部17aを形成する。
始めに、支持膜17上と、第一のホール16aと第二のホール16bと第三のホール16cの内側を覆うように、CVD法により、たとえば窒化チタンとチタン等からなる25nm厚の積層構造体を成膜する。次いで、フォトリソグラフィとドライエッチングにより、支持膜17上の積層構造体を除去する。これにより第一のホール16aの内壁を覆う構成の、積層構造体からなる下部電極18が形成される。
このとき積層構造体からなる下部電極18は、周辺回路部の第二のホール16bと第三のホール16cの内壁も覆う構成となるが、これらは下部電極としての機能を有しない。
【0053】
次いで、フォトリソグラフィとドライエッチングを行い、メモリセル部における下部電極18同士の間の支持膜17を一列置きに除去する。これにより第四の層間絶縁膜16を露出させる開口部17aが形成される。
【0054】
(メモリセル部の第四の層間絶縁膜16除去工程)
次いで、図5に示すように、メモリセル部の第四の層間絶縁膜16をウェットエッチングにより除去する。
まず、メモリセル部の開口部17aからウェットエッチング薬液を浸透させる。これにより開口部17a下の第四の層間絶縁膜16は除去され、下部電極18の外壁側面は全面が露出したクラウン形状となる。このとき第三の層間絶縁膜12はシリンダストッパ膜15で覆われているため、エッチングされることなくそのまま残留する。また、周辺回路部の第四の層間絶縁膜16も支持膜17で覆われているため、エッチングされることなくそのまま残留する。
【0055】
<第四工程>
第四工程はさらに、容量絶縁膜19と上部電極20および容量サポート膜21形成工程と、プレート電極22形成工程とから概略構成されている。以下、各工程について図6を用いて説明する。
【0056】
(容量絶縁膜19と上部電極20および容量サポート膜21形成工程)
まず、ALD法により、下部電極18を覆うように、たとえば酸化アルミニウムと酸化ジルコニウム等の積層構造体からなる10nm厚の容量絶縁膜19を形成する。次いでCVD法により、容量絶縁膜19を覆うように、たとえば10nm厚の窒化チタン等からなる上部電極20を形成する。次いでLP-CVD[Low Pressure-CVD]法により、上部電極20を覆うように、たとえば40nm厚のボロンドープシリコンゲルマニウム等からなる容量サポート膜21を形成する。
【0057】
これによりメモリセル部の第一のホール16aは、容量絶縁膜19と上部電極20および容量サポート膜21により埋め込まれた構成となる。このとき、周辺回路部の第二のホール16bと第三のホール16cの内壁も容量絶縁膜19と上部電極20および容量サポート膜21により覆われるが、これらの成膜量は、第二のホール16bと第三のホール16cを充填するには不十分な量である。そのため、第二のホール16b内には第一の空洞16dが、第三のホール16c内には第二の空洞16eが残留した構成となる。また、第二のホール16bと第三のホール16cの内壁に形成された容量絶縁膜19は、拡散防止膜19aとして機能する。
【0058】
(プレート電極22形成工程)
次いで、容量サポート膜21上を覆うように、スパッタ法により、たとえば150nm厚のタングステン等からなるプレート電極22を形成する。このとき、スパッタ法によるプレート電極22のカバレッジの高さは、第一の空洞16dおよび第二の空洞16eを充填するには十分でない。そのため、第一の空洞16dおよび第二の空洞16eは残留した状態となり、それらの上を覆うようにプレート電極22が構成される。
【0059】
<第五工程>
第五工程はさらに、第一の空洞16dおよび第二の空洞16e開口工程と、上層層間絶縁膜(第五の層間絶縁膜23)形成工程から概略構成されている。以下、各工程について図7、図8を用いて説明する。
【0060】
(第一の空洞16dおよび第二の空洞16e開口工程)
まず、図7に示すように第一の空洞16dおよび第二の空洞16eを開口する。
始めにプレート電極22上に、たとえば250nm厚の図示しないシリコン酸化膜等を形成し、これをエッチングマスクとしてドライエッチングを行う。これにより、周辺回路部の一部のプレート電極22と容量サポート膜21と上部電極20と容量絶縁膜19がパターニングされる。これによりメモリセル部にキャパシタ31が形成される。
【0061】
このとき、第一の空洞16dの第一の上端部16fと第二の空洞16eの第二の上端部16gを覆うプレート電極22もドライエッチングにより除去されるため、第一の空洞16dと第二の空洞16eは開口する。また、このとき第一の空洞16dと第二の空洞16e底部の、容量サポート膜21と上部電極20と容量絶縁膜19と下部電極18もドライエッチングにより除去される。これにより、第一の空洞16dの底部は第三のゲート絶縁膜11の一部を露出し、第二の空洞16eの底部は第二の容量パッド14bを露出する構成となる。
【0062】
本工程のドライエッチングにおいては、対象膜毎にオーバーエッチングを行う。このとき、第一の空洞16dの第一の上端部16f、および、第二の空洞16eの第二の上端部16gにおける各対象膜も除去されるため、第一の空洞16dおよび第二の空洞16eの深さは低減する。
【0063】
このとき、容量絶縁膜19を除去する際のプロセスガスは、容量絶縁膜19下の支持膜17をエッチングすることができないため、支持膜17はオーバーエッチングされることはない。
また、下部電極18を除去する際のプロセスガスにより、第一の空洞16dと第二の空洞16eの底部における下部電極18は除去される。このとき、第一の空洞16dの底部の下部電極18下は、窒化シリコンからなる第三のゲート絶縁膜11であるため、オーバーエッチングされることはない。それに対し、第二の空洞16e底部の下部電極18下はタングステンからなる第二の容量パッド14bであるため、オーバーエッチングされる。
【0064】
(上層層間絶縁膜(第五の層間絶縁膜23)形成工程)
次いで、図8に示すように第五の層間絶縁膜23を形成する。
まず、プレート電極22上を覆うように、PE−CVD法により、たとえばシリコン酸化膜等からなる1000nm厚の第五の層間絶縁膜23を形成する。このとき、PE−CVD法による第五の層間絶縁膜23のカバレッジの高さは、第一の空洞16dおよび第二の空洞16eを充填するには十分でない。そのため、第一の空洞16dおよび第二の空洞16eは残留した状態となり、その上を覆うように第五の層間絶縁膜23が構成される。
【0065】
<第六工程>
第六工程はさらに、配線10b露出工程と、コンタクト25a形成工程から概略構成されている。以下、各工程について図9、図10を用いて説明する。
【0066】
(配線10b露出工程)
まず、図9に示すように配線10bを露出する。
始めに第五の層間絶縁膜23上に、たとえば1.2μm厚のレジストを形成し、これをエッチングマスクとしてドライエッチングを行う。これにより第五の層間絶縁膜23が除去され、周辺回路部にプレート電極22の一部を露出させる第四のホール23aが形成される。
また、このとき、第一の空洞16dと第二の空洞16eを覆う第五の層間絶縁膜23は除去され、第一の空洞16dと第二の空洞16eが開口する。この際、第一の空洞16dの底部にある第三のゲート絶縁膜11もドライエッチングにより除去されるため、配線10bの一部が露出する。
【0067】
このとき、第一の空洞16dと第二の空洞16eが構成されていることにより、本工程のドライエッチングは、プレート電極22上の第五の層間絶縁膜23と、第一の空洞16dの第一の上端部16fおよび第二の空洞16eの第二の上端部16gを覆う第五の層間絶縁膜23と、第一の空洞16dの底部にある第三のゲート絶縁膜11を除去すれば足りる。そのため、従来の工程と比べ、エッチング処理時間を短縮することができる。
【0068】
また、本工程で用いるプロセスガスのうち、第三のゲート絶縁膜11除去用のプロセスガスにより、第四のホール23a底部に露出するプレート電極22もエッチングされる。このとき、第一の空洞16dの底部にシリンダストッパ膜15が残留していても、シリンダストッパ膜15は第三のゲート絶縁膜11と同じく窒化シリコンからなるため、プロセスガスを変更することなく除去することができる。
【0069】
(コンタクト25a形成工程)
次いで、図10に示すようにコンタクト25aを形成する。
まず、第五の層間絶縁膜23上と、第四のホール23a内壁と、第一の空洞16d内壁と、第二の空洞16e内壁を覆うように、CVD法によりたとえば10nm厚の窒化チタン等からなるバリア層24を形成する。次いでCVD法により、バリア層24を覆うように、たとえば250nm厚のタングステン等からなる導電層25を形成する。これにより、第四のホール23aと第一の空洞16dと第二の空洞16eの内側はバリア層24と、導電層25により充填された構成となる。
【0070】
次いでCMPにより、第五の層間絶縁膜23上のバリア層24と導電層25を除去する。これにより、第四のホール23aと第一の空洞16dと第二の空洞16e内にコンタクト25aが形成される。
この後、第五の層間絶縁膜23上およびコンタクト25aを覆うように、導電性材料からなる上部配線を形成することにより、本実施形態の半導体装置50が製造される。
【0071】
以上の通り、本実施形態では、メモリセル部における第一のホール16aと、周辺回路部における第二のホール16bおよび第三のホール16cを同時に形成することができるため、工程を短縮することが可能となる。
【0072】
また、第一のホール16aを容量絶縁膜19と上部電極20および容量サポート膜21により充填する際に、周辺回路部における第二のホール16bおよび第三のホール16cの内壁を、容量絶縁膜19と上部電極20および容量サポート膜21により覆うことにより、第二のホール16bおよび第三のホール16c内に第一の空洞16dと第二の空洞16eがそれぞれ構成される。
これら第一の空洞16dと第二の空洞16eの直径は、第二のホール16bと第三のホール16cの直径よりも小さくなるため、カバレッジの低い条件で第五の層間絶縁膜23を形成することにより、第五の層間絶縁膜23の下に第一の空洞16dと第二の空洞16eを残留させることができる。そのため、第五の層間絶縁膜23をドライエッチングにより除去する工程において、第一の空洞16dと第二の空洞16e内部をエッチングする必要がなく、従来の工程と比べエッチング処理時間を短縮するとともに、ドライエッチングを簡易に行うことが可能となる。
【0073】
以下、本発明の第2の実施形態による半導体装置50の製造方法について図面を参照して説明する。第2の実施形態は、トランジスタ形成層30および絶縁層32形成工程(第一工程)と、シリンダストッパ膜15と第四の層間絶縁膜16および支持膜17形成工程と、第一のホール16aと第二のホール16bおよび第三のホール16c形成工程(第二工程)と、下部電極18および開口部17a形成工程と、メモリセル部の第四の層間絶縁膜16除去工程(第三工程)と、容量絶縁膜19と上部電極20および容量サポート膜21形成工程と、プレート電極22形成工程(第四工程)と、配線10b露出工程と、第五の層間絶縁膜23形成工程(第五工程)と、第四のホール23a形成工程と、コンタクト25a形成工程(第六工程)と、から概略構成されており、第五工程において配線10bを露出する工程が、第1の実施形態と特に異なる部分である。
そのため、第一工程から第四工程までは第1の実施形態と同じ工程であるため説明を省略し、以下、第五工程以降について詳細を説明する。
【0074】
第五工程はさらに、配線10b露出工程と、第五の層間絶縁膜23形成工程から概略構成されている。以下、各工程について図11、図12を用いて説明する。
【0075】
(配線10b露出工程)
図11に示すように配線10bを露出する。
まず、プレート電極22上に、たとえば250nm厚の図示しないシリコン酸化膜等を形成し、これをエッチングマスクとしてドライエッチングを行う。これにより、周辺回路部の一部のプレート電極22と容量サポート膜21と上部電極20と容量絶縁膜19がパターニングされる。これによりメモリセル部にキャパシタ31が形成される。
【0076】
このとき、第一の空洞16dの第一の上端部16fと第二の空洞16eの第二の上端部16gを覆うプレート電極22もドライエッチングにより除去されるため、第一の空洞16dと第二の空洞16eは開口する。また、このとき、第一の空洞16d底部では容量サポート膜21と上部電極20と容量絶縁膜19と下部電極18および第三のゲート絶縁膜11が除去され、第二の空洞16e底部では容量サポート膜21と上部電極20と容量絶縁膜19と下部電極18が除去される。
これにより、第一の空洞16dの底部は配線10bの一部を露出し、第二の空洞16eの底部は第二の容量パッド14bを露出する構成となる。
【0077】
本工程のドライエッチングにおいては、対象膜毎にオーバーエッチングを行う。このとき、第一の空洞16dの第一の上端部16f、および、第二の空洞16eの第二の上端部16gにおける各対象膜も除去されるため、第一の空洞16dおよび第二の空洞16eの深さは低減する。
【0078】
このとき、容量絶縁膜19を除去する際のプロセスガスは容量絶縁膜19下の支持膜17をエッチングすることができない。そのため、容量絶縁膜19を除去する際に支持膜17がオーバーエッチングされることはない。
また、下部電極18を除去する際のプロセスガスにより、第一の空洞16dと第二の空洞16eの底部における下部電極18は除去される。このとき、第一の空洞16dの底部の下部電極18下は、窒化シリコンからなる第三のゲート絶縁膜11であるため、オーバーエッチングされることはない。それに対し、第二の空洞16e底部の下部電極18下はタングステンからなる第二の容量パッド14bであるため、オーバーエッチングされる。
【0079】
また、第三のゲート絶縁膜11を除去する際のプロセスガスは、タングステンからなる第二の容量パッド14bをエッチングすることはできない。そのため、第三のゲート絶縁膜11を除去する際に第二の容量パッド14bがさらにオーバーエッチングされることはない。また、第一の空洞16dと第二の空洞16eの上方に露出する支持膜17は、第三のゲート絶縁膜11と共にエッチングされる。
【0080】
(第五の層間絶縁膜23形成工程)
次いで、図12に示すように第五の層間絶縁膜23を形成する。
まず、プレート電極22上を覆うように、PE−CVD法により第五の層間絶縁膜23を形成する。このとき、PE−CVD法による第五の層間絶縁膜23のカバレッジの高さは、第一の空洞16dおよび第二の空洞16eを充填するには十分でない。そのため、第一の空洞16dおよび第二の空洞16eは残留した状態となり、その上を覆うように第五の層間絶縁膜23が構成される。
【0081】
<第六工程>
第六工程はさらに、第四のホール23a形成工程と、コンタクト25a形成工程から概略構成されている。以下、各工程について図13、図14を用いて説明する。
【0082】
(第四のホール23a形成工程)
まず、図13に示すように、第四のホール23aを形成する。
はじめに、第五の層間絶縁膜23上にレジストを形成し、これをエッチングマスクとしてドライエッチングを行う。これにより第五の層間絶縁膜23が除去され、周辺回路部にプレート電極22の一部を露出させる第四のホール23aが形成される。
【0083】
また、このとき、第一の空洞16dと第二の空洞16eを覆う第五の層間絶縁膜23は除去され、第一の空洞16dと第二の空洞16eが開口する。
この際、第1の実施形態と異なり、第一の空洞16d底部の第三のゲート絶縁膜11は既に除去され、配線10bの一部が露出した状態であるため、第三のゲート絶縁膜11をエッチングするためのプロセスガスは不要となる。それに伴い、第1の実施形態の同工程と比べ、ドライエッチングに要する処理時間が短縮される。
【0084】
(コンタクト25a形成工程)
次いで、図14に示すようにコンタクト25aを形成する。
まず、第五の層間絶縁膜23上と、第四のホール23a内壁と、第一の空洞16d内壁と、第二の空洞16e内壁を覆うように、CVD法によりバリア層24を形成する。次いでCVD法により、バリア層24を覆うように、導電層25を形成する。これにより、第四のホール23aと第一の空洞16dと第二の空洞16eの内側はバリア層24と、導電層25により充填された構成となる。
【0085】
次いでCMPにより、第五の層間絶縁膜23上のバリア層24と導電層25を除去する。これにより、第四のホール23aと第一の空洞16dと第二の空洞16e内にコンタクト25aが形成される。この後、第五の層間絶縁膜23上およびコンタクト25aを覆うように、導電性材料からなる上部配線を形成することにより、本実施形態の半導体装置50が製造される。
【0086】
以上の通り、本実施形態では、配線10bおよび第二の容量パッド14bを配線10b露出工程において、同時に露出させることができる。そのため第1の実施形態と比べ、工程を簡略化するとともに、同じ効果を得ることが可能となる。
【0087】
以下、本発明の第3の実施形態による半導体装置50の製造方法について図面を参照して説明する。第3の実施形態は、トランジスタ形成層30および絶縁層32形成工程(第一工程)と、シリンダストッパ膜15と第四の層間絶縁膜16および支持膜17形成工程と、第一のホール16aと第二のホール16bおよび第三のホール16c形成工程(第二工程)と、下部電極18および開口部17a形成工程と、メモリセル部の第四の層間絶縁膜16除去工程(第三工程)と、容量絶縁膜19と上部電極20および容量サポート膜21形成工程と、プレート電極22形成工程(第四工程)と、第一の空洞16dおよび第二の空洞16e開口工程と、第五の層間絶縁膜23形成工程(第五工程)と、配線10b露出工程と、コンタクト25a形成工程(第六工程)と、から概略構成されており、第二工程の第二のホール16b形成工程において第二のホール16b底部に配線10bを露出させる部分が特に第1の実施形態と異なる部分である。
そのため、以下、第二工程の第一のホール16aと第二のホール16bおよび第三のホール16c形成工程以降について詳細を説明する。
【0088】
(第一のホール16aと第二のホール16bおよび第三のホール16c形成工程)
第一のホール16aと第二のホール16bおよび第三のホール16c形成工程について図15を用いて説明する。
【0089】
まず、支持膜17上にアモルファスカーボン等を形成し、これをエッチングマスクとしてドライエッチングを行う。これにより、第一の容量パッド14aと第二の容量パッド14bおよび配線10b上の支持膜17と第四の層間絶縁膜16およびシリンダストッパ膜15が除去される。
このとき、第1の実施形態よりもドライエッチングの時間を長くすることにより、配線10b上の第三のゲート絶縁膜11も除去され、配線10bが露出する。これにより、メモリセル部に第一の容量パッド14aを露出させる第一のホール16aが形成され、周辺回路部に一部の配線10bを露出させる第二のホール16bと、第二の容量パッド14bを露出させる第三のホール16cとが形成される。
このとき、各ホールの直径はたとえば、X1=130nm、X2=270nm、X3=270nmであり、深さはY1=2.6μm、Y2=2.8μm、Y3=2.6μmとなり、第1の実施形態と比べて第二のホール16bの深さY2は大きい値となる。
【0090】
<第三工程>
第三工程はさらに、下部電極18および開口部17a形成工程と、メモリセル部の第四の層間絶縁膜16除去工程とから概略構成されている。以下、各工程について図16および図17を用いて説明する。
【0091】
(下部電極18および開口部17a形成工程)
まず、図16に示すように下部電極18および開口部17aを形成する。
始めに、支持膜17上と、第一のホール16aと第二のホール16bと第三のホール16c内側を覆うように、CVD法により窒化チタンとチタン等からなる積層構造体を成膜する。次いで、フォトリソグラフィとドライエッチングにより、支持膜17上の積層構造体を除去する。これにより第一のホール16aの内壁を覆う構成の、積層構造体からなる下部電極18が形成される。
【0092】
このとき第1の実施形態と異なり、第二のホール16b底部に配線10bが露出した状態となっているため、下部電極18は第二のホール16b底部において配線10b上を覆う構成となる。
【0093】
(メモリセル部の第四の層間絶縁膜16除去工程)
次いで、図17に示すようにメモリセル部の第四の層間絶縁膜16を除去する。本工程は第1の実施形態と同様であるため、その説明を省略する。
【0094】
<第四工程>
第四工程はさらに、容量絶縁膜19と上部電極20および容量サポート膜21形成工程と、プレート電極22形成工程とから概略構成されている。以下、各工程について図18を用いて説明する。
【0095】
(容量絶縁膜19と上部電極20および容量サポート膜21形成工程)
まず、ALD法により、下部電極18の表面を覆うように容量絶縁膜19を形成する。次いでCVD法により、容量絶縁膜19を覆うように上部電極20を形成する。次いでLP-CVD法により、上部電極20を覆うように容量サポート膜21を形成する。
これによりメモリセル部の第一のホール16aは、容量絶縁膜19と上部電極20および容量サポート膜21により埋め込まれた構成となる。また、第二のホール16b内には第一の空洞16dが、第三のホール16c内には第二の空洞16eが残留した構成となる。
このとき、第1の実施形態の第二のホール16bと比べ、本実施形態の第二のホール16bは深く形成されているため、第一の空洞16dも第1の実施形態のものと比べて深い構成となる。
【0096】
(プレート電極22形成工程)
次いで、容量サポート膜21上を覆うようにプレート電極22を形成するが、この工程は第1の実施形態と同様であるため、その説明を省略する。
【0097】
<第五工程>
第五工程はさらに、第一の空洞16dおよび第二の空洞16eを開口工程と、第五の層間絶縁膜23形成工程から概略構成されている。以下、各工程について図19、図20を用いて説明する。
【0098】
(第一の空洞16dおよび第二の空洞16e開口工程)
まず、図19に示すように第一の空洞16dおよび第二の空洞16eを開口する。
始めにプレート電極22上にシリコン酸化膜等を形成し、これをエッチングマスクとしてドライエッチングを行う。これにより、周辺回路部の一部のプレート電極22と容量サポート膜21と上部電極20と容量絶縁膜19がパターニングされる。これによりメモリセル部にキャパシタ31が形成される。
【0099】
このとき、第一の空洞16dの第一の上端部16fと第二の空洞16eの第二の上端部16gを覆うプレート電極22もドライエッチングにより除去されるため、第一の空洞16dと第二の空洞16eは開口する。また、このとき第一の空洞16dと第二の空洞16e底部の、容量サポート膜21と上部電極20と容量絶縁膜19と下部電極18もドライエッチングにより除去される。これにより、第一の空洞16dの底部は配線10bの一部を露出し、第二の空洞16eの底部は第二の容量パッド14bを露出する構成となる。
【0100】
本工程のドライエッチングにおいては、対象膜毎にオーバーエッチングを行う。このとき、第一の空洞16dの第一の上端部16f、および、第二の空洞16eの第二の上端部16gにおける各対象膜も除去されるため、第一の空洞16dおよび第二の空洞16eの深さは低減する。
【0101】
このとき、下部電極18を除去する際のプロセスガスにより、第一の空洞16dと第二の空洞16eの底部における下部電極18は除去される。また、第一の空洞16d底部の下部電極18下はタングステンからなる配線10bであるため、第2の実施形態と異なり配線10bはオーバーエッチングされる。同様に、第二の空洞16eの底部の下部電極18下はタングステンからなる第二の容量パッド14bであるため、オーバーエッチングされる。
【0102】
(第五の層間絶縁膜23形成工程)
次いで、図20に示すように第五の層間絶縁膜23を形成するが、この工程は第1の実施形態と同様であるため、その説明を省略する。
【0103】
<第六工程>
第六工程はさらに、第四のホール23a形成工程と、コンタクト25a形成工程から概略構成されている。以下、各工程について図21、図22を用いて説明する。
【0104】
(第四のホール23a形成工程)
まず、図21に示すように、第四のホール23aを形成する。
はじめに第五の層間絶縁膜23上にレジストを形成し、これをエッチングマスクとしてドライエッチングを行う。これにより、プレート電極22を露出させる第四のホール23aが形成される。また、このとき、第一の空洞16dと第二の空洞16eを覆う第五の層間絶縁膜23は除去され、第一の空洞16dと第二の空洞16eが開口する。この際、第1の実施形態と異なり、第一の空洞16dの底部の第三のゲート絶縁膜11は既に除去され、配線10bの一部が露出した状態であるため、第三のゲート絶縁膜11のプロセスガスは不要となる。そのため、第1の実施形態の同工程と比べ、エッチング処理時間を短縮することができる。
【0105】
(コンタクト25a形成工程)
次いで、図22に示すようにコンタクト25aを形成する。
まず、第五の層間絶縁膜23上と、第四のホール23a内壁と、第一の空洞16d内壁と、第二の空洞16e内壁を覆うように、バリア層24および導電層25を形成したのちにCMP処理を行う。これにより導電層25からなるコンタクト25aが形成される。このとき、第1の実施形態および第2の実施形態の第二のホール16bと比べ、本実施形態の第二のホール16bは深く形成されている。そのため、第二のホール16b内に形成されるコンタクト25aは、第1の実施形態および第2の実施形態のものと比べて縦に長い構成となる。
この後、第五の層間絶縁膜23上およびコンタクト25aを覆うように、導電性材料からなる上部配線を形成することにより、本実施形態の半導体装置50が製造される。
【0106】
以上の通り、本実施形態では第一のホール16aと第二のホール16bおよび第三のホール16cを形成する際に、同時に第一の容量パッド14aと第二の容量パッド14bおよび配線10bを露出することができる。そのため第2の実施形態よりも更に工程を簡略化させることができる。これにより、エッチング処理時間をさらに短縮することが可能となる。
【実施例】
【0107】
以下、本発明を実施例に基づいて具体的に説明する。ただし、本発明はこれらの実施例にのみ限定されるものではない。
【0108】
<実施例1>
実施例1として、第1の実施形態の半導体装置50の製造方法を用いて、最終的にコンタクト25aを形成する工程を以下に述べる。なお、本実施例の前に半導体装置50は支持膜17まで形成されている。
【0109】
(第一のホール16aと第二のホール16bおよび第三のホール16c形成工程)
支持膜17上に800nm厚のアモルファスカーボン等を形成し、これをエッチングマスクとして下記に示す条件にてドライエッチングを行った。
ドライエッチング条件の一例
・方式:3周波RIE(Reactive Ion Etching)
・ソースパワー:60MHz/27MHz/2MHz=500/1000/3000W
・圧力:15〜30mTorr
・温度:上部電極/下部電極=140℃/20℃
・プロセスガス及び流量:エッチング対象膜毎で異なるので、以下を参照。
a)支持膜17:三フッ化メタン(CHF3)/酸素(O2)/アルゴン(Ar)=80/20/150sccm
b)第四の層間絶縁膜16:ヘキサフルオロ−1,3-ブタジエン(C4F6)/パーフルオロシクロブタン(C4F8)/酸素(O2)/アルゴン(Ar)=20/10/27/150sccm
c)シリンダストッパ膜15:三フッ化メタン(CHF3)/酸素(O2)/アルゴン(Ar)=80/20/150sccm
・処理時間:8分
【0110】
これにより、第一の容量パッド14aと第三のゲート絶縁膜11と第二の容量パッド14b上の、支持膜17と第四の層間絶縁膜16およびシリンダストッパ膜15が除去され、メモリセル部に第一の容量パッド14aを露出させる第一のホール16aが形成され、周辺回路部には、一部の第三のゲート絶縁膜11を露出させる第二のホール16bおよび第二の容量パッド14bを露出させる第三のホール16cが形成された。このとき、各ホールの直径はX1=130nm、X2=270nm、X3=270nmであり、深さはY1=2.6μm、Y2=2.65μm、Y3=2.6μmであった。この状態を図3に示す。
【0111】
(下部電極18および開口部17a形成工程)
次いで、支持膜17上と、第一のホール16aと第二のホール16bと第三のホール16c内側を覆うように、CVD法により窒化チタンとチタン等からなる積層構造体を25nm厚で成膜した。次いで、フォトリソグラフィとドライエッチングにより、支持膜17上の積層構造体を除去して下部電極18を形成した。次いで、フォトリソグラフィとドライエッチングにより、メモリセル部における下部電極18同士の間の支持膜17を一列置きに除去し、開口部17aを形成した。この状態を図4に示す。
【0112】
(メモリセル部の第四の層間絶縁膜16除去工程)
次いで、メモリセル部の第四の層間絶縁膜16を下記条件のウェットエッチングによって除去した。ここでは、メモリセル部の開口部17aからウェットエッチング薬液を浸透させた。
ウェットエッチング条件の一例
・薬液:49wt%のフッ化水素酸
・液温:20℃
・酸化シリコン(プラズマCVD法)のエッチングレート:67nm/秒
・処理時間:40秒
【0113】
これにより第四の層間絶縁膜16は除去され、下部電極18の外壁側面は全面が露出した。このとき、第三の層間絶縁膜12はエッチングされることなくそのまま残留し、また、周辺回路部の第四の層間絶縁膜16もエッチングされることなく、そのまま残留した。この状態を図5に示す。
【0114】
(容量絶縁膜19と上部電極20および容量サポート膜21形成工程)
次いでALD法により、下部電極18の表面を覆うように、酸化アルミニウムと酸化ジルコニウム等の積層構造体からなる10nm厚の容量絶縁膜19を形成した。次いでCVD法により、容量絶縁膜19を覆うように窒化チタン等からなる10nm厚の上部電極20を形成した。次いでLP-CVD法により、上部電極20を覆うようにボロンドープシリコンゲルマニウム等からなる40nm厚の容量サポート膜21を形成した。
これにより第一のホール16aは、容量絶縁膜19と上部電極20および容量サポート膜21により埋め込まれた。また、第二のホール16bと第三のホール16cの内壁も容量絶縁膜19と上部電極20および容量サポート膜21により覆われ、第二のホール16b内には第一の空洞16dが、第三のホール16c内には第二の空洞16eが構成された。
【0115】
(プレート電極22形成工程)
次いで、下記条件のスパッタ法により容量サポート膜21上を覆うように、タングステン等からなる150nm厚のプレート電極22を形成した。これにより、第一の空洞16dおよび第二の空洞16eは残留した状態となり、その上を覆うようにプレート電極22が構成された。この状態を図6に示す。
スパッタ法によるタングステン成膜条件の一例
・供給ガス(流量):アルゴン(110 sccm)
・圧力:0.51Pa
・基板温度:200℃
・ソースパワー:6KW
【0116】
(第一の空洞16dおよび第二の空洞16e開口工程)
次いで、プレート電極22上に250nm厚のシリコン酸化膜等を形成し、これをエッチングマスクとしてドライエッチングを行った。これにより、周辺回路部の一部のプレート電極22と容量サポート膜21と上部電極20と容量絶縁膜19がパターニングされ、キャパシタ31が形成された。
【0117】
次いで、第一の空洞16dと第二の空洞16eを覆っていたプレート電極22を下記条件のドライエッチングにより除去し、第一の空洞16dと第二の空洞16eを開口させた。このとき、第一の空洞16dと第二の空洞16e底部の、容量サポート膜21と上部電極20と容量絶縁膜19と下部電極18もドライエッチングにより除去された。これにより、第一の空洞16dの底部は第三のゲート絶縁膜11の一部を露出し、第二の空洞16eの底部は第二の容量パッド14bを露出する構成となった。また、第一の空洞16dの第一の上端部16f、および、第二の空洞16eの第二の上端部16gにおける各対象膜も除去され、第一の空洞16dおよび第二の空洞16eの深さは低減した。
【0118】
ドライエッチング条件の一例
・方式:誘導結合プラズマ(ICP:Inductively Cupled Plasma)による反応性イオンエッチング(RIE:Reactive Ion Eching)
・ソースパワー:1000W
・高周波パワー:50〜200W
・圧力:5〜20mTorr
・ステージ温度:20〜40℃
・プロセスガス及び流量:エッチング対象膜毎で異なるので、以下を参照。
a)プレート電極22及び容量サポート膜21:六フッ化硫黄(SF6)[90sccm]、塩素(Cl2)[100sccm]
b)上部電極20:塩素(Cl2)[140sccm]、アルゴン(Ar)[60sccm]
c)容量絶縁膜19:三塩化ホウ素(BCl3)[120sccm]、Cl2[80sccm]、Ar[60sccm]
d)下部電極18:塩素(Cl2)[140sccm]、アルゴン(Ar)[60sccm]
【0119】
これにより、第一の空洞16dの底部の下部電極18下の第三のゲート絶縁膜11はオーバーエッチングされずに残留したが、第二の空洞16e底部の下部電極18下の第二の容量パッド14bはd)のプロセスガスによりオーバーエッチングされた。この状態を図7に示す。
【0120】
(第五の層間絶縁膜23形成工程)
次いで、プレート電極22上を覆うように、下記条件のPE−CVD法により、シリコン酸化膜等からなる第五の層間絶縁膜23を1000nm厚で形成した。これにより、第一の空洞16dおよび第二の空洞16eは残留した状態となり、その上を覆うように第五の層間絶縁膜23が構成された。この状態を図8に示す。
【0121】
PE-CVD法によるシリコン酸化膜の成膜条件の一例
・圧力:400Pa
・温度:380℃
・プロセスガス:TEOS[Tetra Ethyl Ortho Silicate](225 sccm)/酸素(2070 sccm)
高周波パワー/低周波パワー:420/530W
【0122】
(配線10b露出工程)
次いで、第五の層間絶縁膜23上に1.2μm厚のレジストを形成し、これをエッチングマスクとして下記条件でドライエッチングを行った。これにより、プレート電極22を露出させる第四のホール23aが形成された。
【0123】
ドライエッチング条件の一例
・方式:3周波RIE
・ソースパワー:60MHz/27MHz/2MHz=500/1000/3000W
・圧力:15〜30mTorr
・温度:上部電極/下部電極=140℃/20℃
・プロセスガス及び流量:エッチング対象膜毎に異なるので、以下を参照。
a)第五の層間絶縁膜23:ヘキサフルオロ−1,3-ブタジエン(C4F6)/パーフルオロシクロブタン(C4F8)/酸素(O2)/アルゴン(Ar)=20/10/27/150sccm
b)第三のゲート絶縁膜11:六フッ化硫黄(SF6)/アルゴン(Ar)=100/100sccm
・処理時間:3分
【0124】
このとき、上記a)〜b)のプロセスガスのうち、b)により第一の空洞16dの底部における第三のゲート絶縁膜11が除去され、配線10bの一部が露出した。また、第一の空洞16dの底部に残留していたシリンダストッパ膜15も、プロセスガスを変更すること無く除去することができた。また、第四のホール23a底部のプレート電極22もエッチングされた。この状態を図9に示す。
【0125】
(コンタクト25a形成工程)
次いで、図10に示すようにコンタクト25aを形成したのちに、第五の層間絶縁膜23上およびコンタクト25aを覆うように上部配線の形成を行った。これにより、本実施形態の半導体装置が製造された。
【0126】
<実施例2>
実施例2として、第2の実施形態の半導体装置50の製造方法を用いて、最終的にコンタクト25aを形成する工程を以下に述べる。なお、本実施例の前に半導体装置50はプレート電極22まで形成されており、実施例1と同様の工程については説明を省略する。
【0127】
(配線10b露出工程)
まず、プレート電極22上に250nm厚のシリコン酸化膜等を形成し、これをエッチングマスクとしてドライエッチングを行った。これにより、周辺回路部の一部のプレート電極22と容量サポート膜21と上部電極20と容量絶縁膜19がパターニングされ、キャパシタ31が形成された。
次いで、第一の空洞16dと第二の空洞16eを覆っていたプレート電極22を下記条件のドライエッチングにより除去し、第一の空洞16dと第二の空洞16eを開口させた。
【0128】
ドライエッチング条件の一例
・方式:誘導結合プラズマ(ICP:Inductively Cupled Plasma)による反応性イオンエッチング(RIE:Reactive Ion Eching)
・ソースパワー:1000W
・高周波パワー:50〜200W
・圧力:5〜20mTorr
・ステージ温度:20〜40℃
・プロセスガス及び流量:エッチング対象膜毎で異なるので、以下を参照。
a)プレート電極22及び容量サポート膜21:六フッ化硫黄(SF6)[90sccm]、塩素(Cl2)[100sccm]
b)上部電極20:塩素(Cl2)[140sccm]、アルゴン(Ar)[60sccm]
c)容量絶縁膜19:三塩化ホウ素(BCl3)[120sccm]、Cl2[80sccm]、Ar[60sccm]
d)下部電極18:塩素(Cl2)[140sccm]、アルゴン(Ar)[60sccm]
e)第三のゲート絶縁膜11:三フッ化メタン(コンタクトホールF3)/酸素(O2)/アルゴン(Ar)=80/20/150sccm
【0129】
上記a)〜b)のプロセスガスのうちd)のプロセスガスにより、第二の空洞16eの底部では第二の容量パッド14bがオーバーエッチングされ、第一の空洞16dの底部では第三のゲート絶縁膜11がオーバーエッチングされることなく残留した。
また、e)のプロセスガスにより、第一の空洞16dの底部の第三のゲート絶縁膜11は除去され、第二の容量パッド14bはオーバーエッチングされることなく残留した。これにより、第一の空洞16dの底部は配線10bの一部を露出し、第二の空洞16eの底部は第二の容量パッド14bを露出する構成となった。また、第一の空洞16dと第二の空洞16eの上方の支持膜17および第三のゲート絶縁膜11は共にエッチングされた。
【0130】
(第五の層間絶縁膜23形成工程)
次いで、プレート電極22上を覆うように、下記条件のPE−CVD法により、シリコン酸化膜等からなる第五の層間絶縁膜23を1000nm厚で形成した。これにより、第一の空洞16dおよび第二の空洞16eは残留した状態となり、その上を覆うように第五の層間絶縁膜23が構成された。この状態を図12に示す。
【0131】
(第四のホール23a形成工程)
次いで、第五の層間絶縁膜23上に1.2μm厚のレジストを形成し、これをエッチングマスクとして下記条件でドライエッチングを行った。これにより、プレート電極22を露出させる第四のホール23aが形成された。このとき、第一の空洞16dの底部における第三のゲート絶縁膜11は既に露出しているため第三のゲート絶縁膜11のプロセスガスは不要となり、それに伴い処理時間も第一の実施例よりも短い2分程度に短縮された。
【0132】
ドライエッチング条件の一例
・方式:3周波RIE
・ソースパワー:60MHz/27MHz/2MHz=500/1000/3000W
・圧力:15〜30mTorr
・温度:上部電極/下部電極=140℃/20℃
・プロセスガス及び流量:エッチング対象膜毎に異なるので、以下を参照。
a)第五の層間絶縁膜23:ヘキサフルオロ−1,3-ブタジエン(C4F6)/パーフルオロシクロブタン(C4F8)/酸素(O2)/アルゴン(Ar)=20/10/27/150sccm
・処理時間:2分
【0133】
(コンタクト25a形成工程)
次いで、図14に示すようにコンタクト25aを形成したのちに、第五の層間絶縁膜23上およびコンタクト25aを覆うように上部配線の形成を行った。これにより、本実施形態の半導体装置が製造された。
【0134】
<実施例3>
実施例3として、第3の実施形態の半導体装置50の製造方法を用いて、最終的にコンタクト25aを形成する工程を以下に述べる。なお、本実施例の前に半導体装置50は支持膜17まで形成されている。
【0135】
(第一のホール16aと第二のホール16bおよび第三のホール16c形成工程)
支持膜17上に800nm厚のアモルファスカーボン等を形成し、これをエッチングマスクとして下記に示す条件にてドライエッチングを行った。
【0136】
ドライエッチング条件の一例
・方式:3周波RIE(Reactive Ion Etching)
・ソースパワー:60MHz/27MHz/2MHz=500/1000/3000W
・圧力:15〜30mTorr
・温度:上部電極/下部電極=140℃/20℃
・プロセスガス及び流量:エッチング対象膜毎で異なるので、以下を参照。
a)支持膜17:三フッ化メタン(CHF3)/酸素(O2)/アルゴン(Ar)=80/20/150sccm
b)第四の層間絶縁膜16:ヘキサフルオロ−1,3-ブタジエン(C4F6)/パーフルオロシクロブタン(C4F8)/酸素(O2)/アルゴン(Ar)=20/10/27/150sccm
c)シリンダストッパ膜15:三フッ化メタン(CHF3)/酸素(O2)/アルゴン(Ar)=80/20/150sccm
・処理時間:9分
【0137】
これにより、第一の容量パッド14aと第三のゲート絶縁膜11と第二の容量パッド14b上の、支持膜17と第四の層間絶縁膜16およびシリンダストッパ膜15が除去され、メモリセル部に第一の容量パッド14aを露出させる第一のホール16aが形成され、周辺回路部には、一部の配線10bを露出させる第二のホール16bと、第二の容量パッド14bを露出させる第三のホール16cが形成された。このとき、各ホールの直径はX1=130nm、X2=270nm、X3=270nmであり、深さはY1=2.6μm、Y2=2.8μm、Y3=2.6μmであった。この状態を図15に示す。
【0138】
次いで下部電極18および開口部17a形成工程と、メモリセル部の第四の層間絶縁膜16除去工程と、容量絶縁膜19と上部電極20および容量サポート膜21形成工程と、プレート電極22形成工程を行ったが、これらは実施例1と同様の工程であるためその説明を省略する。
【0139】
(第一の空洞16dおよび第二の空洞16e開口工程)
次いで、プレート電極22上に250nm厚のシリコン酸化膜等を形成し、これをエッチングマスクとしてドライエッチングを行った。これにより、周辺回路部の一部のプレート電極22と容量サポート膜21と上部電極20と容量絶縁膜19がパターニングされ、キャパシタ31が形成された。次いで、第一の空洞16dと第二の空洞16eを覆っていたプレート電極22を下記条件のドライエッチングにより除去し、第一の空洞16dと第二の空洞16eを開口させた。
【0140】
ドライエッチング条件の一例
・方式:誘導結合プラズマ(ICP:Inductively Cupled Plasma)による反応性イオンエッチング(RIE:Reactive Ion Eching)
・ソースパワー:1000W
・高周波パワー:50〜200W
・圧力:5〜20mTorr
・ステージ温度:20〜40℃
・プロセスガス及び流量:エッチング対象膜毎で異なるので、以下を参照。
a)プレート電極22及び容量サポート膜21:六フッ化硫黄(SF6)[90sccm]、塩素(Cl2)[100sccm]
b)上部電極20:塩素(Cl2)[140sccm]、アルゴン(Ar)[60sccm]
c)容量絶縁膜19:三塩化ホウ素(BCl3)[120sccm]、Cl2[80sccm]、Ar[60sccm]
d)下部電極18:塩素(Cl2)[140sccm]、アルゴン(Ar)[60sccm]
【0141】
これにより、第一の空洞16dの底部は配線10bの一部を露出し、第二の空洞16eの底部は第二の容量パッド14bを露出する構成となった。
また、上記a)〜b)のプロセスガスのうち、d)のプロセスガスにより、第一の空洞16dの底部では配線10bがオーバーエッチングされ、第二の空洞16eの底部では第二の容量パッド14bがオーバーエッチングされた。
【0142】
次いで第五の層間絶縁膜23形成工程と、第四のホール23a形成工程と、コンタクト25a形成工程を行ったが、これらは実施例1および実施例2と同様の工程であるためその説明を省略する。以上により、本実施形態の半導体装置50が製造された。
【符号の説明】
【0143】
1…半導体基板、7a…第一のコンタクトプラグ、7b…第二のコンタクトプラグ、7c…第三のコンタクトプラグ、9a…第四のコンタクトプラグ、9b…第五のコンタクトプラグ、10b…配線、13a…第六のコンタクトプラグ、13c…第八のコンタクトプラグ、14a…第一の容量パッド、14b…第二の容量パッド、16…第四の層間絶縁膜、16a…第一のホール、16b…第二のホール、16c…第三のホール、16d…第一の空洞、16e…第二の空洞、18…下部電極、19…容量絶縁膜、19a…拡散防止膜、20…上部電極、21…容量サポート膜、22…プレート電極、23…第五の層間絶縁膜、25a…コンタクト、30…トランジスタ形成層、31…キャパシタ、32…絶縁層、33…セルトランジスタ、34…周辺回路用トランジスタ、50…半導体装置
【技術分野】
【0001】
本発明は、DRAM(Dynamic Random Access Memory)のメモリセルと周辺回路を備える半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、半導体装置の微細化に伴い、半導体装置を構成する各部材に供される面積が縮小されている。たとえば、メモリセル部と周辺回路部とを有するDRAM(Dynamic Random Access Memory)素子においては、メモリセル部に供される面積が縮小されつつある。また、メモリセル部を構成するキャパシタが十分な静電容量を確保できるよう、クラウン型のキャパシタが提案されている。
また、キャパシタの構造は、より大きな静電容量を確保するために複雑化しており、その製造方法もそれに伴い複雑となりつつある。
【0003】
以下、そのような従来のキャパシタ31を有する半導体装置の製造方法について図1を参照に説明する。
従来の半導体装置の製造方法は、トランジスタ形成層30および絶縁層32を形成する工程と、絶縁層32上にシリンダストッパ膜15と絶縁膜(第四の層間絶縁膜16)および支持膜17を形成する工程と、メモリセル領域に容量ホール(第一のホール16a)を形成する工程と、下部電極18を形成する工程と、キャパシタ31を形成する工程と、上層層間絶縁膜(第五の層間絶縁膜23)形成を行なった後、周辺回路部にコンタクトホール(第二のホール16b、第三のホール16c)を形成する工程と、コンタクト25aを形成する工程と、から概略構成されている。ここではそのうち、メモリセル領域に容量ホール(第一のホール16a)を形成する工程およびコンタクトホール(第二のホール16b、第三のホール16c)を形成する工程について説明する。
【0004】
図1(a)は従来技術による課題を説明するためのDRAMの断面図、図1(b)はその平面図である。ここでは、破線の左側がメモリセル部、右側が周辺回路部を示しており、以下の図1cから図22においても同様のものとする。
【0005】
(メモリセル領域に容量ホールを形成する工程)
まずトランジスタ形成層30上を覆うようにシリンダストッパ膜15と第四の層間絶縁膜16と支持膜17を形成する。次いで、図1(a)に示すようにメモリセル部にドライエッチングを行い、容量ホール(第一のホール16a)を形成する。図1(b)に、容量ホール(第一のホール16a)が形成された状態の支持膜17の平面図を示す。図1(b)に示すように、周辺回路部にはコンタクトホール(第二のホール16b、第三のホール16c)は形成されていない。
【0006】
次いで、下部電極18形成工程と、キャパシタ31を形成する工程と、上層層間絶縁膜(第五の層間絶縁膜23)形成工程を行うが、これらの工程については説明を省略する。
【0007】
(コンタクトホール(第二のホール16b、第三のホール16c)を形成する工程)
次いで、図1(c)に示すように周辺回路部にドライエッチングを行い、コンタクトホール(第二のホール16b、第三のホール16c)および第四のホール23aを形成する。図1(d)に、コンタクトホール(第二のホール16b、第三のホール16c)が形成された状態の第五の層間絶縁膜23の平面図を示す。
【0008】
この後、コンタクトホール(第二のホール16b、第三のホール16c)および第四のホール23a内側をバリア膜24aで覆い、その内側を導電層25で充填することにより、図示しないコンタクト25aと、その周囲を覆うバリア層24が形成される。以上の工程により、第一のホール16aはキャパシタ31として機能し、第二のホール16bおよび第三のホール16cは、スルーホールとして機能する。
【0009】
また、このようなキャパシタを有する半導体装置の他の製造方法としては、複数の絶縁膜に対し必要最小限の配線のみを形成することにより、配線の形成を簡略化する方法が知られている(特許文献1)。また、層間接続用金属の下面の全面に対応する構成で配線を形成することにより、配線と層間接続用金属との接続不良を確実に防止する方法も採用されている(特許文献2)。その他には、リソグラフィー技術及びエッチング技術によりコンタクトホールを形成する方法が開示されている(特許文献3)。また、絶縁膜に開口部を設け、その上部にTEOS酸化膜を設けることにより下部電極材料中にボイドが発生することを抑える方法(特許文献4)や、コンタクトプラグの上面を層間絶縁膜の上面よりも高くすることにより、コンタクトプラグの低抵抗化を図る方法(特許文献5)も知られている。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】国際公開第97/019468号
【特許文献2】特開2000-058649号公報
【特許文献3】特開2003-203990号公報
【特許文献4】特開2003-243537号公報
【特許文献5】特開2007-317742号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
しかし、半導体装置の微細化に伴い、コンタクトホールのアスペクト比が大きくなり、ドライエッチングによる加工が困難になりつつある。また、このような構成の半導体装置を形成するためには、上層層間絶縁膜など複数の絶縁膜を貫通するコンタクトホールを形成する必要がある。
また、DRAMのキャパシタをクラウン構造とすることによって、蓄積容量を従来のものよりも大きくすることができるが、このような構造を実現するには、極めて複雑な工程が必要となる。そのため、キャパシタの形成に多くの時間を要するという問題があった。
【0012】
特に、従来技術では容量ホール(第一のホール16a)とコンタクトホール(第二のホール16b、第三のホール16c)は個別に形成する必要があるため、ドライエッチングに多くの時間を要するという問題があった。また、これら容量ホール(第一のホール16a)とコンタクトホール(第二のホール16b、第三のホール16c)を同時に形成すると、容量ホール(第一のホール16a)内に成膜した容量絶縁膜19が、コンタクトホール(第二のホール16b、第三のホール16c)内では絶縁膜として作用し、これにより導電性が阻害されるという問題が生じてしまう。そのため、容量ホール(第一のホール16a)とコンタクトホール(第二のホール16b、第三のホール16c)を同時に形成することは困難であり、このようなキャパシタの加工時間を低減することは困難であった。
【課題を解決するための手段】
【0013】
本発明の半導体装置の製造方法は、半導体基板上のメモリセル部にセルトランジシタを有し、かつ、周辺回路部に前記周辺回路用トランジスタを有するトランジスタ形成層を形成する工程と、前記トランジスタ形成層上に、内部にコンタクトプラグおよび配線を備え、かつ、表面に容量パッドを有する絶縁層を形成する工程と、前記絶縁層を層間絶縁膜で覆い、前記層間絶縁膜を貫通する第一のホールと、前記第一のホールよりも大きい直径を有する第二のホールおよび第三のホールを、それぞれ前記メモリセル部と前記周辺回路部に同時に形成する工程と、前記各ホール内を覆う下部電極を形成した後に、前記下部電極を容量絶縁膜と上部電極と容量サポート膜で覆うことにより前記第一のホールを充填するとともに、前記第二のホールと前記第三のホール内側にそれぞれ空洞を形成する工程と、前記空洞を残したまま、前記容量サポート膜を覆うようにプレート電極を形成したのちに前記空洞を開口するとともに前記第二のホールと前記第三のホール底部にそれぞれ前記配線と前記容量パッドを露出する工程と、前記空洞内に、前記配線と前記容量パッドにそれぞれ接続するコンタクトを形成する工程と、を具備してなることを特徴とする。
【発明の効果】
【0014】
以上説明した本発明の半導体装置の製造方法によれば、容量ホールとコンタクトホールを同時に形成することができる。そのため、キャパシタの加工時間を低減することが可能となる。また、被覆性の悪い方法で層間絶縁膜を形成することによりコンタクトホール内を埋め込むことなく、空洞を有したままその上部に上層層間絶縁膜を形成することができる。そのため、従来の方法と比べ、上層層間絶縁膜のドライエッチングを簡易に行うことが可能となる。
【図面の簡単な説明】
【0015】
【図1】従来技術による半導体装置の製造方法の一例を示す概略断面図および概略平面図である。
【図2】本発明の第1の実施形態の半導体装置の製造方法を示す概略断面図である。
【図3】本発明の第1の実施形態の半導体装置の製造方法を示す概略断面図である。
【図4】本発明の第1の実施形態の半導体装置の製造方法を示す概略断面図である。
【図5】本発明の第1の実施形態の半導体装置の製造方法を示す概略断面図である。
【図6】本発明の第1の実施形態の半導体装置の製造方法を示す概略断面図である。
【図7】本発明の第1の実施形態の半導体装置の製造方法を示す概略断面図である。
【図8】本発明の第1の実施形態の半導体装置の製造方法を示す概略断面図である。
【図9】本発明の第1の実施形態の半導体装置の製造方法を示す概略断面図である。
【図10】本発明の第1の実施形態の半導体装置および半導体装置の製造方法を示す概略断面図である。
【図11】本発明の第2の実施形態の半導体装置の製造方法を示す概略断面図である。
【図12】本発明の第2の実施形態の半導体装置の製造方法を示す概略断面図である。
【図13】本発明の第2の実施形態の半導体装置の製造方法を示す概略断面図である。
【図14】本発明の第2の実施形態の半導体装置の製造方法を示す概略断面図である。
【図15】本発明の第3の実施形態の半導体装置の製造方法を示す概略断面図である。
【図16】本発明の第3の実施形態の半導体装置の製造方法を示す概略断面図である。
【図17】本発明の第3の実施形態の半導体装置の製造方法を示す概略断面図である。
【図18】本発明の第3の実施形態の半導体装置の製造方法を示す概略断面図である。
【図19】本発明の第3の実施形態の半導体装置の製造方法を示す概略断面図である。
【図20】本発明の第3の実施形態の半導体装置の製造方法を示す概略断面図である。
【図21】本発明の第3の実施形態の半導体装置の製造方法を示す概略断面図である。
【図22】本発明の第3の実施形態の半導体装置の製造方法を示す概略断面図である。
【発明を実施するための形態】
【0016】
以下、本発明による半導体装置50について図10を参照して説明する。図10は本発明の第1の実施形態に係る半導体装置50を示す概略断面図である。
【0017】
本発明の半導体装置50は、トランジスタ形成層30と、絶縁層32と、シリンダストッパ膜15と層間絶縁膜(第四の層間絶縁膜16)および支持膜17と、キャパシタ31と、コンタクト25aと、プレート電極22と、上層層間絶縁膜(第五の層間絶縁膜23)と、から概略構成されている。以下、それぞれについて詳細に説明する。
【0018】
<トランジスタ形成層30>
トランジスタ形成層30はさらに半導体基板1と、セルトランジシタ33と、周辺回路用トランジスタ34と、第一の層間絶縁膜6とコンタクトプラグ(第一のコンタクトプラグ7a、第二のコンタクトプラグ7b、第三のコンタクトプラグ7c)から構成されている。以下、それぞれについて詳細に説明する。
【0019】
(半導体基板1)
半導体基板1は不純物のドープされたシリコンにより構成されており、その表面には分離絶縁膜2および拡散領域3が形成されている。
【0020】
(セルトランジシタ33)
メモリセル部の半導体基板1上には図示しないゲート絶縁膜とポリシリコンとタングステン等からなる第一のゲート電極4aが形成されており、図示しない拡散領域3に接した構成となっている。また、その上部には窒化シリコン等からなる第一のゲート絶縁膜5が形成されている。
【0021】
(周辺回路用トランジスタ34)
周辺回路部の半導体基板1上には第二のゲート電極4bが形成されており、拡散領域3に接した構成となっている。また、その上部には窒化シリコン等からなる第一のゲート絶縁膜5が形成されており、側面には第二のゲート絶縁膜5aが形成されている。
【0022】
(第一の層間絶縁膜6とコンタクトプラグ)
半導体基板1上とセルトランジスタ33および周辺回路用トランジスタ34上には、SODおよび酸化シリコン等からなる第一の層間絶縁膜6が形成されている。
また、メモリセル部の第一の層間絶縁膜6内には、第一の層間絶縁膜6を貫通し拡散領域3に接続する第一のコンタクトプラグ7a形成されている。
また、周辺回路部の第一の層間絶縁膜6内には、第一の層間絶縁膜6を貫通し拡散領域3に接続する第二のコンタクトプラグ7bと、第二のゲート電極4bに接続する第三のコンタクトプラグ7cが形成されている。
【0023】
<絶縁層32>
絶縁層32はさらに第二の層間絶縁膜8とコンタクトプラグ(第四のコンタクトプラグ9aおよび第五のコンタクトプラグ9b)と、ビットライン10aおよび配線10bと、第三の層間絶縁膜12とコンタクトプラグ(13a、13b、13c)と、第一の容量パッド14aおよび第二の容量パッド14bと、から構成されている。以下、それぞれについて詳細に説明する。
【0024】
(第二の層間絶縁膜8とコンタクトプラグ)
第二の層間絶縁膜8は酸化シリコン等からなり、第一の層間絶縁膜6を覆うように形成されている。
また、メモリセル部の第二の層間絶縁膜8内には、第二の層間絶縁膜8を貫通し一部の第一のコンタクトプラグ7aに接続する第四のコンタクトプラグ9aが形成されている。
また、周辺回路部の第二の層間絶縁膜8内には、第二の層間絶縁膜8を貫通し第二のコンタクトプラグ7bに接続する第五のコンタクトプラグ9bが形成されている。
【0025】
(ビットライン10aおよび配線10b)
ビットライン10aはメモリセル部の第二の層間絶縁膜8上に、第四のコンタクトプラグ9aと接続するように形成されている。また、ビットライン10aの上面を覆うように第三のゲート絶縁膜11が形成され、ビットライン10aと第三のゲート絶縁膜11の側面を覆うように第四のゲート絶縁膜11aが形成されている。
配線10bは周辺回路部の第二の層間絶縁膜8上に、第五のコンタクトプラグ9bと接続するように形成されている。また、配線10bの上面を覆うように第三のゲート絶縁膜11が形成され、配線10bと第三のゲート絶縁膜11の側面を覆うように第四のゲート絶縁膜11aが形成されている。
【0026】
(第三の層間絶縁膜12とコンタクトプラグ(13a、13b、13c))
第三の層間絶縁膜12はSOD等からなり、第二の層間絶縁膜8を覆うように形成されている。
また、メモリセル部の第三の層間絶縁膜12内には、第三の層間絶縁膜12を貫通し一部の第一のコンタクトプラグ7aに接続する第六のコンタクトプラグ13aが形成されている。
また、周辺回路部の第三の層間絶縁膜12内には、第三の層間絶縁膜12を貫通し、配線10bに接続された図示しない第七のコンタクトプラグ13bと、第三のコンタクトプラグ7cに接続された第八のコンタクトプラグ13cが形成されている。
【0027】
(第一の容量パッド14aおよび第二の容量パッド14b)
第一の容量パッド14aはメモリセル部の第六のコンタクトプラグ13a上に形成されている。また、第二の容量パッド14bは周辺回路部の第三の層間絶縁膜12上に、第八のコンタクトプラグ13cと接続するように形成されている。
【0028】
<シリンダストッパ膜15と層間絶縁膜(第四の層間絶縁膜16)および支持膜17>
シリンダストッパ膜15は窒化シリコン等からなり、第一の容量パッド14aと第二の容量パッド14bと、第三の層間絶縁膜12と第三のゲート絶縁膜11上を覆うように形成されている。また、その上を覆うようにたとえば砒素リンケイ酸ガラスおよび酸化シリコン等の積層膜からなる第四の層間絶縁膜16が形成されている。また、第四の層間絶縁膜16を覆うように、たとえば窒化シリコン等からなる支持膜17が形成されている。
【0029】
<キャパシタ31>
キャパシタ31はメモリセル部の第一のホール16a内に設けられ、その底部において第一の容量パッド14aと接続する構成となっている。
第一のホール16aは、支持膜17と第四の層間絶縁膜16とシリンダストッパ膜15を貫通し、第一の容量パッド14aを露出する構成となっている。第一のホール16aの内底面と内外周面には、窒化チタンとチタン等からなる下部電極18が形成されている。また、下部電極18の内底面と内外周面を覆うように容量絶縁膜19と上部電極20および容量サポート膜21がこの順で形成され、キャパシタ31を構成している。
【0030】
<コンタクト25a>
コンタクト25aは周辺回路部の第二のホール16bと第三のホール16cと第四のホール23a内にそれぞれ設けられ、第二のホール16bの底部において配線10bと、第三のホール16cの底部において第二の容量パッド14bと、第四のホール23aの底部において後述するプレート電極22と、それぞれ接続する構成となっている。
【0031】
第二のホール16b内に設けられたコンタクト25aは、後述する第五の層間絶縁膜23と支持膜17と第四の層間絶縁膜16とシリンダストッパ膜15と第三のゲート絶縁膜11を貫通し、配線10bと接続する構成となっている。
第三のホール16c内に設けられたコンタクト25aは、第五の層間絶縁膜23と支持膜17と第四の層間絶縁膜16とシリンダストッパ膜15を貫通し、第二の容量パッド14bと接続する構成となっている。
第四のホール23a内に設けられたコンタクト25aは、第五の層間絶縁膜23を貫通し、第二の容量パッド14bと接続する構成となっている。
また、それぞれのコンタクト25aは、その側面と底面が窒化チタン等からなるバリア層24により覆われた構成となっている。
【0032】
このうち、第二のホール16b内に設けられたコンタクト25aおよび第三のホール16c内に設けられたコンタクト25aは、第四の層間絶縁膜16内においてその周囲が拡散防止膜19a(容量絶縁膜)により覆われた構成となっている。なお、この拡散防止膜19a(容量絶縁膜)は、キャパシタ31の容量絶縁膜19と同時に形成され、同じ材料から構成されている。これにより、第二のホール16b内に設けられたコンタクト25aおよび第三のホール16c内に設けられたコンタクト25aは、拡散防止膜19a(容量絶縁膜)の内側に形成された構成となっている。
【0033】
<プレート電極22>
プレート電極22はタングステン等からなり、メモリセル部から周辺回路部の一部にかけて、容量サポート膜21を覆うように設けられている。また、プレート電極22はその底部においてキャパシタ31と接続し、その上面において第四のホール23a内に設けられたコンタクト25aと接続した構成となっている。
【0034】
<上層層間絶縁膜(第五の層間絶縁膜23)>
第五の層間絶縁膜23はたとえばシリコン酸化膜等からなり、プレート電極22と支持膜17を覆うように形成されている。
【0035】
本発明では、バリア層24に加え拡散防止膜19a(容量絶縁膜)がコンタクト25aの周囲を覆うことにより、コンタクト25aを構成するタングステンが第四の層間絶縁膜16中に拡散することが防がれる。これにより、半導体装置50に不良が発生することを防止することができ、信頼性の高い半導体装置50を提供することが可能となる。
【0036】
以下、本発明の第1の実施形態による半導体装置50の製造方法について図面を参照して説明する。図2は本発明の第1の実施形態に係る半導体装置の製造方法を示す概略断面図である。
第1の実施形態は、トランジスタ形成層30および絶縁層32形成工程(第一工程)と、シリンダストッパ膜15と第四の層間絶縁膜16および支持膜17形成工程と、第一のホール16aと第二のホール16bおよび第三のホール16c形成工程(第二工程)と、下部電極18および開口部17a形成工程と、メモリセル部の第四の層間絶縁膜16除去工程(第三工程)と、容量絶縁膜19と上部電極20および容量サポート膜21形成工程と、プレート電極22形成工程(第四工程)と、第一の空洞16dおよび第二の空洞16e開口工程と、第五の層間絶縁膜23形成工程(第五工程)と、配線10b露出工程と、コンタクト25a形成工程(第六工程)と、から概略構成されている。以下、それぞれの工程について詳細を説明する。
【0037】
<トランジスタ形成層30および絶縁層32形成工程(第一工程)>
トランジスタ形成層30および絶縁層32形成工程(第一工程)は更に、第一のゲート電極4aおよび第二のゲート電極4b形成工程と、コンタクトプラグ(7a、7b、7c、9a、9b)形成工程と、ビットライン10aおよび配線10b形成工程と、コンタクトプラグ(13a、13b、13c)形成工程と、第一の容量パッド14aおよび第二の容量パッド14b形成工程とから概略構成されている。以下、各工程について図2を用いて説明する。
【0038】
(第一のゲート電極4aおよび第二のゲート電極4b形成工程)
まず、半導体基板1上に分離絶縁膜2を形成し、さらに分離絶縁膜2の間に拡散領域3を形成する。次いで、半導体基板1上に図示しないゲート絶縁膜と、ポリシリコンとタングステン等を順次形成し、その上に窒化シリコン等からなる第一のゲート絶縁膜5を積層する。次いで、これらの積層体に対し、フォトリソグラフィとドライエッチングによりパターニングを行う。次いで、窒化シリコン等からなる第二のゲート絶縁膜5aを形成した後にエッチバックを行う。これにより、メモリセル部に第一のゲート電極4aが、周辺回路部に第二のゲート電極4bが形成される。
【0039】
(コンタクトプラグ(7a、7b、7c、9a、9b)形成工程)
次いで、半導体基板1上を覆うように、たとえば200nm厚の塗布絶縁材料:SOD[Spin On Dielectrics]を形成し、次いで、プラズマCVD[chemical Vapor Deposition]法により50nm厚の酸化シリコン等を順次積層する。これにより、第一のゲート電極4aと第二のゲート電極4bの各ゲートパターンの間は、酸化シリコン等からなる第一の層間絶縁膜6により埋め込まれた構成となる。次いで、CMPにより、第一の層間絶縁膜6の表面を平坦化する。
【0040】
次いで、フォトリソグラフィとドライエッチングによって、第一のゲート電極4a上の第一のゲート絶縁膜5と、一部の拡散領域3と、周辺回路部の第二のゲート電極4bが露出するように、第一の層間絶縁膜6に図示しないホールを形成する。
次いで、そのホールを埋め込むようにタングステンなどの導電膜を形成したのち、CMPにより第一の層間絶縁膜6上の余剰な導電膜を除去する。
【0041】
これにより、メモリセル部に導電膜からなる第一のコンタクトプラグ7aが、周辺回路部に第二のコンタクトプラグ7bおよび第三のコンタクトプラグ7cが形成される。これら第一のコンタクトプラグ7aおよび第二のコンタクトプラグ7bは拡散領域3に接続し、第三のコンタクトプラグ7cは第二のゲート電極4bに接続する構成となっている。また、第一のコンタクトプラグ7aは、図2では第一のゲート電極4aと絶縁膜5の背後に形成された構成となっているが、拡散領域3に接続した構成となる。これにより、メモリセル部にセルトランジシタ33が、周辺回路部に周辺回路用トランジスタ34がそれぞれ形成される。以上によりトランジスタ形成層30が形成される。
【0042】
次いで、絶縁層32を形成する。まず、第一の層間絶縁膜6上に、プラズマCVD法により、たとえば酸化シリコン等からなる150nm厚の第二の層間絶縁膜8を形成する。次いで、フォトリソグラフィとドライエッチングを行い、一部の第一のコンタクトプラグ7aおよび第二のコンタクトプラグ7bが露出するように、第二の層間絶縁膜8を貫通する図示しないホールを形成する。次いで、そのホールを埋め込むようにタングステンなどの導電膜を形成し、CMPにより第二の層間絶縁膜8上の余剰な導電膜を除去する。これにより、第一のコンタクトプラグ7aに接続された第四のコンタクトプラグ9a、および、第二のコンタクトプラグ7bに接続された第五のコンタクトプラグ9bが形成される。
【0043】
(ビットライン10aおよび配線10b形成工程)
次いで、第二の層間絶縁膜8上を覆うように、タングステン等からなる第一の導電膜10と窒化シリコン等からなる第三のゲート絶縁膜11をこの順で積層し、フォトリソグラフィとドライエッチングによりパターニングを行う。次いで、その上を覆うように窒化シリコン等を形成した後にエッチバックを行う。これにより、第一の導電膜10と第三のゲート絶縁膜11の側壁に、窒化シリコン等からなる第四のゲート絶縁膜11aが形成される。これにより、ビットライン10a(メモリセル部におけるパターニング後の第一の導電膜10の総称)と、配線10b(周辺回路部におけるパターニング後の第一の導電膜10の総称)が形成される。
【0044】
(コンタクトプラグ(13a、13b、13c)形成工程)
次いで、第二の層間絶縁膜8上を覆うように、たとえばSOD等からなる400nm厚の第三の層間絶縁膜12を形成する。次いで、第三の層間絶縁膜12の表面を、第三のゲート絶縁膜11の表面が露出するまでCMPにより平坦化する。
次いで、フォトリソグラフィとドライエッチングにより一部の第一のコンタクトプラグ7aと配線10bと第三のコンタクトプラグ7cが露出するように、図示しないホールを形成する。次いで、それらのホールを埋め込むようにタングステンなどの導電膜を形成し、CMPにより第三の層間絶縁膜12および第三のゲート絶縁膜11上の余剰な導電膜を除去する。これにより、第一のコンタクトプラグ7aに接続された第六のコンタクトプラグ13aと、配線10bに接続された図示しない第七のコンタクトプラグ13bと、第三のコンタクトプラグ7cに接続された第八のコンタクトプラグ13cが形成される。
【0045】
(第一の容量パッド14aおよび第二の容量パッド14b形成工程)
次いで、第三の層間絶縁膜12と第三のゲート絶縁膜11上を覆うように、たとえばタングステン等からなる50nm厚の第二の導電膜14を形成したのち、フォトリソグラフィとドライエッチングによりパターニングを行う。これにより、第六のコンタクトプラグ13aに接続する第一の容量パッド14a、および、第八のコンタクトプラグ13cに接続する第二の容量パッド14bが形成される。以上により絶縁層32が形成される。
【0046】
<第二工程>
第二工程はさらに、シリンダストッパ膜15と第四の層間絶縁膜16および支持膜17形成工程と、容量ホール(第一のホール16a)とコンタクトホール(第二のホール16bおよび第三のホール16c)形成工程とから概略構成されている。以下、各工程について図3を用いて説明する。
【0047】
(シリンダストッパ膜15と第四の層間絶縁膜16および支持膜17形成工程)
まず、第一の容量パッド14aと第二の容量パッド14bと、第三の層間絶縁膜12と第三のゲート絶縁膜11上を覆うように、減圧CVD法により、たとえば窒化シリコン等からなる50nm厚のシリンダストッパ膜15を形成する。次いで、シリンダストッパ膜15上を覆うように、常圧CVD法およびプラズマCVD法により、たとえば砒素リンケイ酸ガラス(BPSG[Boro Phospho Silicate Glass])および酸化シリコン等の積層膜からなる2.6μm厚の第四の層間絶縁膜16を形成する。次いで、第四の層間絶縁膜16表面をCMPにより平坦化する。次いで、第四の層間絶縁膜16上を覆うように、ALD[Atomic Layer Deposition]法により、たとえば窒化シリコン等からなる100nm厚の支持膜17を形成する。このうちシリンダストッパ膜15および支持膜17は、後述するメモリセル部の第四の層間絶縁膜16除去工程において、ウェットエッチング薬液の浸透から下層を保護する働きを有する。
【0048】
(第一のホール16aと第二のホール16bおよび第三のホール16c形成工程)
次いで、支持膜17上を覆うように図示しない800nm厚のアモルファスカーボン等を形成し、これをエッチングマスクとしてドライエッチングを行う。これにより、第一の容量パッド14aと第三のゲート絶縁膜11と第二の容量パッド14bに対応する位置の、支持膜17と第四の層間絶縁膜16およびシリンダストッパ膜15が除去される。このときプロセスガスとしては、タングステンである第一の容量パッド14aおよび第二の容量パッド14bを除去できないものを用いる。これにより、第一の容量パッド14aおよび第二の容量パッド14bのオーバーエッチングを防ぐことができる。
【0049】
このとき、窒化シリコンからなる第三のゲート絶縁膜11はこのプロセスガスによりエッチングされるが、エッチング処理時間を調整することにより、第三のゲート絶縁膜11のオーバーエッチングを実質的に無くすことができる。また、エッチング処理時間を調整して第三のゲート絶縁膜11上にシリンダストッパ膜15を残留させることにより、第三のゲート絶縁膜11のオーバーエッチングを回避させることもできる。
【0050】
これにより、メモリセル部に第一の容量パッド14aを露出させる第一のホール16aが形成され、周辺回路部に第三のゲート絶縁膜11を露出させる第二のホール16bと、第二の容量パッド14bを露出させる第三のホール16cとが形成される。このとき、各ホールの直径はたとえば、X1=130nm、X2=270nm、X3=270nmであり、深さはY1=2.6μm、Y2=2.65μm、Y3=2.6μmとする。
【0051】
<第三工程>
第三工程はさらに、下部電極18および開口部17a形成工程と、メモリセル部の第四の層間絶縁膜16除去工程とから概略構成されている。以下、各工程について図4および図5を用いて説明する。
【0052】
(下部電極18および開口部17a形成工程)
まず、図4に示すように下部電極18および開口部17aを形成する。
始めに、支持膜17上と、第一のホール16aと第二のホール16bと第三のホール16cの内側を覆うように、CVD法により、たとえば窒化チタンとチタン等からなる25nm厚の積層構造体を成膜する。次いで、フォトリソグラフィとドライエッチングにより、支持膜17上の積層構造体を除去する。これにより第一のホール16aの内壁を覆う構成の、積層構造体からなる下部電極18が形成される。
このとき積層構造体からなる下部電極18は、周辺回路部の第二のホール16bと第三のホール16cの内壁も覆う構成となるが、これらは下部電極としての機能を有しない。
【0053】
次いで、フォトリソグラフィとドライエッチングを行い、メモリセル部における下部電極18同士の間の支持膜17を一列置きに除去する。これにより第四の層間絶縁膜16を露出させる開口部17aが形成される。
【0054】
(メモリセル部の第四の層間絶縁膜16除去工程)
次いで、図5に示すように、メモリセル部の第四の層間絶縁膜16をウェットエッチングにより除去する。
まず、メモリセル部の開口部17aからウェットエッチング薬液を浸透させる。これにより開口部17a下の第四の層間絶縁膜16は除去され、下部電極18の外壁側面は全面が露出したクラウン形状となる。このとき第三の層間絶縁膜12はシリンダストッパ膜15で覆われているため、エッチングされることなくそのまま残留する。また、周辺回路部の第四の層間絶縁膜16も支持膜17で覆われているため、エッチングされることなくそのまま残留する。
【0055】
<第四工程>
第四工程はさらに、容量絶縁膜19と上部電極20および容量サポート膜21形成工程と、プレート電極22形成工程とから概略構成されている。以下、各工程について図6を用いて説明する。
【0056】
(容量絶縁膜19と上部電極20および容量サポート膜21形成工程)
まず、ALD法により、下部電極18を覆うように、たとえば酸化アルミニウムと酸化ジルコニウム等の積層構造体からなる10nm厚の容量絶縁膜19を形成する。次いでCVD法により、容量絶縁膜19を覆うように、たとえば10nm厚の窒化チタン等からなる上部電極20を形成する。次いでLP-CVD[Low Pressure-CVD]法により、上部電極20を覆うように、たとえば40nm厚のボロンドープシリコンゲルマニウム等からなる容量サポート膜21を形成する。
【0057】
これによりメモリセル部の第一のホール16aは、容量絶縁膜19と上部電極20および容量サポート膜21により埋め込まれた構成となる。このとき、周辺回路部の第二のホール16bと第三のホール16cの内壁も容量絶縁膜19と上部電極20および容量サポート膜21により覆われるが、これらの成膜量は、第二のホール16bと第三のホール16cを充填するには不十分な量である。そのため、第二のホール16b内には第一の空洞16dが、第三のホール16c内には第二の空洞16eが残留した構成となる。また、第二のホール16bと第三のホール16cの内壁に形成された容量絶縁膜19は、拡散防止膜19aとして機能する。
【0058】
(プレート電極22形成工程)
次いで、容量サポート膜21上を覆うように、スパッタ法により、たとえば150nm厚のタングステン等からなるプレート電極22を形成する。このとき、スパッタ法によるプレート電極22のカバレッジの高さは、第一の空洞16dおよび第二の空洞16eを充填するには十分でない。そのため、第一の空洞16dおよび第二の空洞16eは残留した状態となり、それらの上を覆うようにプレート電極22が構成される。
【0059】
<第五工程>
第五工程はさらに、第一の空洞16dおよび第二の空洞16e開口工程と、上層層間絶縁膜(第五の層間絶縁膜23)形成工程から概略構成されている。以下、各工程について図7、図8を用いて説明する。
【0060】
(第一の空洞16dおよび第二の空洞16e開口工程)
まず、図7に示すように第一の空洞16dおよび第二の空洞16eを開口する。
始めにプレート電極22上に、たとえば250nm厚の図示しないシリコン酸化膜等を形成し、これをエッチングマスクとしてドライエッチングを行う。これにより、周辺回路部の一部のプレート電極22と容量サポート膜21と上部電極20と容量絶縁膜19がパターニングされる。これによりメモリセル部にキャパシタ31が形成される。
【0061】
このとき、第一の空洞16dの第一の上端部16fと第二の空洞16eの第二の上端部16gを覆うプレート電極22もドライエッチングにより除去されるため、第一の空洞16dと第二の空洞16eは開口する。また、このとき第一の空洞16dと第二の空洞16e底部の、容量サポート膜21と上部電極20と容量絶縁膜19と下部電極18もドライエッチングにより除去される。これにより、第一の空洞16dの底部は第三のゲート絶縁膜11の一部を露出し、第二の空洞16eの底部は第二の容量パッド14bを露出する構成となる。
【0062】
本工程のドライエッチングにおいては、対象膜毎にオーバーエッチングを行う。このとき、第一の空洞16dの第一の上端部16f、および、第二の空洞16eの第二の上端部16gにおける各対象膜も除去されるため、第一の空洞16dおよび第二の空洞16eの深さは低減する。
【0063】
このとき、容量絶縁膜19を除去する際のプロセスガスは、容量絶縁膜19下の支持膜17をエッチングすることができないため、支持膜17はオーバーエッチングされることはない。
また、下部電極18を除去する際のプロセスガスにより、第一の空洞16dと第二の空洞16eの底部における下部電極18は除去される。このとき、第一の空洞16dの底部の下部電極18下は、窒化シリコンからなる第三のゲート絶縁膜11であるため、オーバーエッチングされることはない。それに対し、第二の空洞16e底部の下部電極18下はタングステンからなる第二の容量パッド14bであるため、オーバーエッチングされる。
【0064】
(上層層間絶縁膜(第五の層間絶縁膜23)形成工程)
次いで、図8に示すように第五の層間絶縁膜23を形成する。
まず、プレート電極22上を覆うように、PE−CVD法により、たとえばシリコン酸化膜等からなる1000nm厚の第五の層間絶縁膜23を形成する。このとき、PE−CVD法による第五の層間絶縁膜23のカバレッジの高さは、第一の空洞16dおよび第二の空洞16eを充填するには十分でない。そのため、第一の空洞16dおよび第二の空洞16eは残留した状態となり、その上を覆うように第五の層間絶縁膜23が構成される。
【0065】
<第六工程>
第六工程はさらに、配線10b露出工程と、コンタクト25a形成工程から概略構成されている。以下、各工程について図9、図10を用いて説明する。
【0066】
(配線10b露出工程)
まず、図9に示すように配線10bを露出する。
始めに第五の層間絶縁膜23上に、たとえば1.2μm厚のレジストを形成し、これをエッチングマスクとしてドライエッチングを行う。これにより第五の層間絶縁膜23が除去され、周辺回路部にプレート電極22の一部を露出させる第四のホール23aが形成される。
また、このとき、第一の空洞16dと第二の空洞16eを覆う第五の層間絶縁膜23は除去され、第一の空洞16dと第二の空洞16eが開口する。この際、第一の空洞16dの底部にある第三のゲート絶縁膜11もドライエッチングにより除去されるため、配線10bの一部が露出する。
【0067】
このとき、第一の空洞16dと第二の空洞16eが構成されていることにより、本工程のドライエッチングは、プレート電極22上の第五の層間絶縁膜23と、第一の空洞16dの第一の上端部16fおよび第二の空洞16eの第二の上端部16gを覆う第五の層間絶縁膜23と、第一の空洞16dの底部にある第三のゲート絶縁膜11を除去すれば足りる。そのため、従来の工程と比べ、エッチング処理時間を短縮することができる。
【0068】
また、本工程で用いるプロセスガスのうち、第三のゲート絶縁膜11除去用のプロセスガスにより、第四のホール23a底部に露出するプレート電極22もエッチングされる。このとき、第一の空洞16dの底部にシリンダストッパ膜15が残留していても、シリンダストッパ膜15は第三のゲート絶縁膜11と同じく窒化シリコンからなるため、プロセスガスを変更することなく除去することができる。
【0069】
(コンタクト25a形成工程)
次いで、図10に示すようにコンタクト25aを形成する。
まず、第五の層間絶縁膜23上と、第四のホール23a内壁と、第一の空洞16d内壁と、第二の空洞16e内壁を覆うように、CVD法によりたとえば10nm厚の窒化チタン等からなるバリア層24を形成する。次いでCVD法により、バリア層24を覆うように、たとえば250nm厚のタングステン等からなる導電層25を形成する。これにより、第四のホール23aと第一の空洞16dと第二の空洞16eの内側はバリア層24と、導電層25により充填された構成となる。
【0070】
次いでCMPにより、第五の層間絶縁膜23上のバリア層24と導電層25を除去する。これにより、第四のホール23aと第一の空洞16dと第二の空洞16e内にコンタクト25aが形成される。
この後、第五の層間絶縁膜23上およびコンタクト25aを覆うように、導電性材料からなる上部配線を形成することにより、本実施形態の半導体装置50が製造される。
【0071】
以上の通り、本実施形態では、メモリセル部における第一のホール16aと、周辺回路部における第二のホール16bおよび第三のホール16cを同時に形成することができるため、工程を短縮することが可能となる。
【0072】
また、第一のホール16aを容量絶縁膜19と上部電極20および容量サポート膜21により充填する際に、周辺回路部における第二のホール16bおよび第三のホール16cの内壁を、容量絶縁膜19と上部電極20および容量サポート膜21により覆うことにより、第二のホール16bおよび第三のホール16c内に第一の空洞16dと第二の空洞16eがそれぞれ構成される。
これら第一の空洞16dと第二の空洞16eの直径は、第二のホール16bと第三のホール16cの直径よりも小さくなるため、カバレッジの低い条件で第五の層間絶縁膜23を形成することにより、第五の層間絶縁膜23の下に第一の空洞16dと第二の空洞16eを残留させることができる。そのため、第五の層間絶縁膜23をドライエッチングにより除去する工程において、第一の空洞16dと第二の空洞16e内部をエッチングする必要がなく、従来の工程と比べエッチング処理時間を短縮するとともに、ドライエッチングを簡易に行うことが可能となる。
【0073】
以下、本発明の第2の実施形態による半導体装置50の製造方法について図面を参照して説明する。第2の実施形態は、トランジスタ形成層30および絶縁層32形成工程(第一工程)と、シリンダストッパ膜15と第四の層間絶縁膜16および支持膜17形成工程と、第一のホール16aと第二のホール16bおよび第三のホール16c形成工程(第二工程)と、下部電極18および開口部17a形成工程と、メモリセル部の第四の層間絶縁膜16除去工程(第三工程)と、容量絶縁膜19と上部電極20および容量サポート膜21形成工程と、プレート電極22形成工程(第四工程)と、配線10b露出工程と、第五の層間絶縁膜23形成工程(第五工程)と、第四のホール23a形成工程と、コンタクト25a形成工程(第六工程)と、から概略構成されており、第五工程において配線10bを露出する工程が、第1の実施形態と特に異なる部分である。
そのため、第一工程から第四工程までは第1の実施形態と同じ工程であるため説明を省略し、以下、第五工程以降について詳細を説明する。
【0074】
第五工程はさらに、配線10b露出工程と、第五の層間絶縁膜23形成工程から概略構成されている。以下、各工程について図11、図12を用いて説明する。
【0075】
(配線10b露出工程)
図11に示すように配線10bを露出する。
まず、プレート電極22上に、たとえば250nm厚の図示しないシリコン酸化膜等を形成し、これをエッチングマスクとしてドライエッチングを行う。これにより、周辺回路部の一部のプレート電極22と容量サポート膜21と上部電極20と容量絶縁膜19がパターニングされる。これによりメモリセル部にキャパシタ31が形成される。
【0076】
このとき、第一の空洞16dの第一の上端部16fと第二の空洞16eの第二の上端部16gを覆うプレート電極22もドライエッチングにより除去されるため、第一の空洞16dと第二の空洞16eは開口する。また、このとき、第一の空洞16d底部では容量サポート膜21と上部電極20と容量絶縁膜19と下部電極18および第三のゲート絶縁膜11が除去され、第二の空洞16e底部では容量サポート膜21と上部電極20と容量絶縁膜19と下部電極18が除去される。
これにより、第一の空洞16dの底部は配線10bの一部を露出し、第二の空洞16eの底部は第二の容量パッド14bを露出する構成となる。
【0077】
本工程のドライエッチングにおいては、対象膜毎にオーバーエッチングを行う。このとき、第一の空洞16dの第一の上端部16f、および、第二の空洞16eの第二の上端部16gにおける各対象膜も除去されるため、第一の空洞16dおよび第二の空洞16eの深さは低減する。
【0078】
このとき、容量絶縁膜19を除去する際のプロセスガスは容量絶縁膜19下の支持膜17をエッチングすることができない。そのため、容量絶縁膜19を除去する際に支持膜17がオーバーエッチングされることはない。
また、下部電極18を除去する際のプロセスガスにより、第一の空洞16dと第二の空洞16eの底部における下部電極18は除去される。このとき、第一の空洞16dの底部の下部電極18下は、窒化シリコンからなる第三のゲート絶縁膜11であるため、オーバーエッチングされることはない。それに対し、第二の空洞16e底部の下部電極18下はタングステンからなる第二の容量パッド14bであるため、オーバーエッチングされる。
【0079】
また、第三のゲート絶縁膜11を除去する際のプロセスガスは、タングステンからなる第二の容量パッド14bをエッチングすることはできない。そのため、第三のゲート絶縁膜11を除去する際に第二の容量パッド14bがさらにオーバーエッチングされることはない。また、第一の空洞16dと第二の空洞16eの上方に露出する支持膜17は、第三のゲート絶縁膜11と共にエッチングされる。
【0080】
(第五の層間絶縁膜23形成工程)
次いで、図12に示すように第五の層間絶縁膜23を形成する。
まず、プレート電極22上を覆うように、PE−CVD法により第五の層間絶縁膜23を形成する。このとき、PE−CVD法による第五の層間絶縁膜23のカバレッジの高さは、第一の空洞16dおよび第二の空洞16eを充填するには十分でない。そのため、第一の空洞16dおよび第二の空洞16eは残留した状態となり、その上を覆うように第五の層間絶縁膜23が構成される。
【0081】
<第六工程>
第六工程はさらに、第四のホール23a形成工程と、コンタクト25a形成工程から概略構成されている。以下、各工程について図13、図14を用いて説明する。
【0082】
(第四のホール23a形成工程)
まず、図13に示すように、第四のホール23aを形成する。
はじめに、第五の層間絶縁膜23上にレジストを形成し、これをエッチングマスクとしてドライエッチングを行う。これにより第五の層間絶縁膜23が除去され、周辺回路部にプレート電極22の一部を露出させる第四のホール23aが形成される。
【0083】
また、このとき、第一の空洞16dと第二の空洞16eを覆う第五の層間絶縁膜23は除去され、第一の空洞16dと第二の空洞16eが開口する。
この際、第1の実施形態と異なり、第一の空洞16d底部の第三のゲート絶縁膜11は既に除去され、配線10bの一部が露出した状態であるため、第三のゲート絶縁膜11をエッチングするためのプロセスガスは不要となる。それに伴い、第1の実施形態の同工程と比べ、ドライエッチングに要する処理時間が短縮される。
【0084】
(コンタクト25a形成工程)
次いで、図14に示すようにコンタクト25aを形成する。
まず、第五の層間絶縁膜23上と、第四のホール23a内壁と、第一の空洞16d内壁と、第二の空洞16e内壁を覆うように、CVD法によりバリア層24を形成する。次いでCVD法により、バリア層24を覆うように、導電層25を形成する。これにより、第四のホール23aと第一の空洞16dと第二の空洞16eの内側はバリア層24と、導電層25により充填された構成となる。
【0085】
次いでCMPにより、第五の層間絶縁膜23上のバリア層24と導電層25を除去する。これにより、第四のホール23aと第一の空洞16dと第二の空洞16e内にコンタクト25aが形成される。この後、第五の層間絶縁膜23上およびコンタクト25aを覆うように、導電性材料からなる上部配線を形成することにより、本実施形態の半導体装置50が製造される。
【0086】
以上の通り、本実施形態では、配線10bおよび第二の容量パッド14bを配線10b露出工程において、同時に露出させることができる。そのため第1の実施形態と比べ、工程を簡略化するとともに、同じ効果を得ることが可能となる。
【0087】
以下、本発明の第3の実施形態による半導体装置50の製造方法について図面を参照して説明する。第3の実施形態は、トランジスタ形成層30および絶縁層32形成工程(第一工程)と、シリンダストッパ膜15と第四の層間絶縁膜16および支持膜17形成工程と、第一のホール16aと第二のホール16bおよび第三のホール16c形成工程(第二工程)と、下部電極18および開口部17a形成工程と、メモリセル部の第四の層間絶縁膜16除去工程(第三工程)と、容量絶縁膜19と上部電極20および容量サポート膜21形成工程と、プレート電極22形成工程(第四工程)と、第一の空洞16dおよび第二の空洞16e開口工程と、第五の層間絶縁膜23形成工程(第五工程)と、配線10b露出工程と、コンタクト25a形成工程(第六工程)と、から概略構成されており、第二工程の第二のホール16b形成工程において第二のホール16b底部に配線10bを露出させる部分が特に第1の実施形態と異なる部分である。
そのため、以下、第二工程の第一のホール16aと第二のホール16bおよび第三のホール16c形成工程以降について詳細を説明する。
【0088】
(第一のホール16aと第二のホール16bおよび第三のホール16c形成工程)
第一のホール16aと第二のホール16bおよび第三のホール16c形成工程について図15を用いて説明する。
【0089】
まず、支持膜17上にアモルファスカーボン等を形成し、これをエッチングマスクとしてドライエッチングを行う。これにより、第一の容量パッド14aと第二の容量パッド14bおよび配線10b上の支持膜17と第四の層間絶縁膜16およびシリンダストッパ膜15が除去される。
このとき、第1の実施形態よりもドライエッチングの時間を長くすることにより、配線10b上の第三のゲート絶縁膜11も除去され、配線10bが露出する。これにより、メモリセル部に第一の容量パッド14aを露出させる第一のホール16aが形成され、周辺回路部に一部の配線10bを露出させる第二のホール16bと、第二の容量パッド14bを露出させる第三のホール16cとが形成される。
このとき、各ホールの直径はたとえば、X1=130nm、X2=270nm、X3=270nmであり、深さはY1=2.6μm、Y2=2.8μm、Y3=2.6μmとなり、第1の実施形態と比べて第二のホール16bの深さY2は大きい値となる。
【0090】
<第三工程>
第三工程はさらに、下部電極18および開口部17a形成工程と、メモリセル部の第四の層間絶縁膜16除去工程とから概略構成されている。以下、各工程について図16および図17を用いて説明する。
【0091】
(下部電極18および開口部17a形成工程)
まず、図16に示すように下部電極18および開口部17aを形成する。
始めに、支持膜17上と、第一のホール16aと第二のホール16bと第三のホール16c内側を覆うように、CVD法により窒化チタンとチタン等からなる積層構造体を成膜する。次いで、フォトリソグラフィとドライエッチングにより、支持膜17上の積層構造体を除去する。これにより第一のホール16aの内壁を覆う構成の、積層構造体からなる下部電極18が形成される。
【0092】
このとき第1の実施形態と異なり、第二のホール16b底部に配線10bが露出した状態となっているため、下部電極18は第二のホール16b底部において配線10b上を覆う構成となる。
【0093】
(メモリセル部の第四の層間絶縁膜16除去工程)
次いで、図17に示すようにメモリセル部の第四の層間絶縁膜16を除去する。本工程は第1の実施形態と同様であるため、その説明を省略する。
【0094】
<第四工程>
第四工程はさらに、容量絶縁膜19と上部電極20および容量サポート膜21形成工程と、プレート電極22形成工程とから概略構成されている。以下、各工程について図18を用いて説明する。
【0095】
(容量絶縁膜19と上部電極20および容量サポート膜21形成工程)
まず、ALD法により、下部電極18の表面を覆うように容量絶縁膜19を形成する。次いでCVD法により、容量絶縁膜19を覆うように上部電極20を形成する。次いでLP-CVD法により、上部電極20を覆うように容量サポート膜21を形成する。
これによりメモリセル部の第一のホール16aは、容量絶縁膜19と上部電極20および容量サポート膜21により埋め込まれた構成となる。また、第二のホール16b内には第一の空洞16dが、第三のホール16c内には第二の空洞16eが残留した構成となる。
このとき、第1の実施形態の第二のホール16bと比べ、本実施形態の第二のホール16bは深く形成されているため、第一の空洞16dも第1の実施形態のものと比べて深い構成となる。
【0096】
(プレート電極22形成工程)
次いで、容量サポート膜21上を覆うようにプレート電極22を形成するが、この工程は第1の実施形態と同様であるため、その説明を省略する。
【0097】
<第五工程>
第五工程はさらに、第一の空洞16dおよび第二の空洞16eを開口工程と、第五の層間絶縁膜23形成工程から概略構成されている。以下、各工程について図19、図20を用いて説明する。
【0098】
(第一の空洞16dおよび第二の空洞16e開口工程)
まず、図19に示すように第一の空洞16dおよび第二の空洞16eを開口する。
始めにプレート電極22上にシリコン酸化膜等を形成し、これをエッチングマスクとしてドライエッチングを行う。これにより、周辺回路部の一部のプレート電極22と容量サポート膜21と上部電極20と容量絶縁膜19がパターニングされる。これによりメモリセル部にキャパシタ31が形成される。
【0099】
このとき、第一の空洞16dの第一の上端部16fと第二の空洞16eの第二の上端部16gを覆うプレート電極22もドライエッチングにより除去されるため、第一の空洞16dと第二の空洞16eは開口する。また、このとき第一の空洞16dと第二の空洞16e底部の、容量サポート膜21と上部電極20と容量絶縁膜19と下部電極18もドライエッチングにより除去される。これにより、第一の空洞16dの底部は配線10bの一部を露出し、第二の空洞16eの底部は第二の容量パッド14bを露出する構成となる。
【0100】
本工程のドライエッチングにおいては、対象膜毎にオーバーエッチングを行う。このとき、第一の空洞16dの第一の上端部16f、および、第二の空洞16eの第二の上端部16gにおける各対象膜も除去されるため、第一の空洞16dおよび第二の空洞16eの深さは低減する。
【0101】
このとき、下部電極18を除去する際のプロセスガスにより、第一の空洞16dと第二の空洞16eの底部における下部電極18は除去される。また、第一の空洞16d底部の下部電極18下はタングステンからなる配線10bであるため、第2の実施形態と異なり配線10bはオーバーエッチングされる。同様に、第二の空洞16eの底部の下部電極18下はタングステンからなる第二の容量パッド14bであるため、オーバーエッチングされる。
【0102】
(第五の層間絶縁膜23形成工程)
次いで、図20に示すように第五の層間絶縁膜23を形成するが、この工程は第1の実施形態と同様であるため、その説明を省略する。
【0103】
<第六工程>
第六工程はさらに、第四のホール23a形成工程と、コンタクト25a形成工程から概略構成されている。以下、各工程について図21、図22を用いて説明する。
【0104】
(第四のホール23a形成工程)
まず、図21に示すように、第四のホール23aを形成する。
はじめに第五の層間絶縁膜23上にレジストを形成し、これをエッチングマスクとしてドライエッチングを行う。これにより、プレート電極22を露出させる第四のホール23aが形成される。また、このとき、第一の空洞16dと第二の空洞16eを覆う第五の層間絶縁膜23は除去され、第一の空洞16dと第二の空洞16eが開口する。この際、第1の実施形態と異なり、第一の空洞16dの底部の第三のゲート絶縁膜11は既に除去され、配線10bの一部が露出した状態であるため、第三のゲート絶縁膜11のプロセスガスは不要となる。そのため、第1の実施形態の同工程と比べ、エッチング処理時間を短縮することができる。
【0105】
(コンタクト25a形成工程)
次いで、図22に示すようにコンタクト25aを形成する。
まず、第五の層間絶縁膜23上と、第四のホール23a内壁と、第一の空洞16d内壁と、第二の空洞16e内壁を覆うように、バリア層24および導電層25を形成したのちにCMP処理を行う。これにより導電層25からなるコンタクト25aが形成される。このとき、第1の実施形態および第2の実施形態の第二のホール16bと比べ、本実施形態の第二のホール16bは深く形成されている。そのため、第二のホール16b内に形成されるコンタクト25aは、第1の実施形態および第2の実施形態のものと比べて縦に長い構成となる。
この後、第五の層間絶縁膜23上およびコンタクト25aを覆うように、導電性材料からなる上部配線を形成することにより、本実施形態の半導体装置50が製造される。
【0106】
以上の通り、本実施形態では第一のホール16aと第二のホール16bおよび第三のホール16cを形成する際に、同時に第一の容量パッド14aと第二の容量パッド14bおよび配線10bを露出することができる。そのため第2の実施形態よりも更に工程を簡略化させることができる。これにより、エッチング処理時間をさらに短縮することが可能となる。
【実施例】
【0107】
以下、本発明を実施例に基づいて具体的に説明する。ただし、本発明はこれらの実施例にのみ限定されるものではない。
【0108】
<実施例1>
実施例1として、第1の実施形態の半導体装置50の製造方法を用いて、最終的にコンタクト25aを形成する工程を以下に述べる。なお、本実施例の前に半導体装置50は支持膜17まで形成されている。
【0109】
(第一のホール16aと第二のホール16bおよび第三のホール16c形成工程)
支持膜17上に800nm厚のアモルファスカーボン等を形成し、これをエッチングマスクとして下記に示す条件にてドライエッチングを行った。
ドライエッチング条件の一例
・方式:3周波RIE(Reactive Ion Etching)
・ソースパワー:60MHz/27MHz/2MHz=500/1000/3000W
・圧力:15〜30mTorr
・温度:上部電極/下部電極=140℃/20℃
・プロセスガス及び流量:エッチング対象膜毎で異なるので、以下を参照。
a)支持膜17:三フッ化メタン(CHF3)/酸素(O2)/アルゴン(Ar)=80/20/150sccm
b)第四の層間絶縁膜16:ヘキサフルオロ−1,3-ブタジエン(C4F6)/パーフルオロシクロブタン(C4F8)/酸素(O2)/アルゴン(Ar)=20/10/27/150sccm
c)シリンダストッパ膜15:三フッ化メタン(CHF3)/酸素(O2)/アルゴン(Ar)=80/20/150sccm
・処理時間:8分
【0110】
これにより、第一の容量パッド14aと第三のゲート絶縁膜11と第二の容量パッド14b上の、支持膜17と第四の層間絶縁膜16およびシリンダストッパ膜15が除去され、メモリセル部に第一の容量パッド14aを露出させる第一のホール16aが形成され、周辺回路部には、一部の第三のゲート絶縁膜11を露出させる第二のホール16bおよび第二の容量パッド14bを露出させる第三のホール16cが形成された。このとき、各ホールの直径はX1=130nm、X2=270nm、X3=270nmであり、深さはY1=2.6μm、Y2=2.65μm、Y3=2.6μmであった。この状態を図3に示す。
【0111】
(下部電極18および開口部17a形成工程)
次いで、支持膜17上と、第一のホール16aと第二のホール16bと第三のホール16c内側を覆うように、CVD法により窒化チタンとチタン等からなる積層構造体を25nm厚で成膜した。次いで、フォトリソグラフィとドライエッチングにより、支持膜17上の積層構造体を除去して下部電極18を形成した。次いで、フォトリソグラフィとドライエッチングにより、メモリセル部における下部電極18同士の間の支持膜17を一列置きに除去し、開口部17aを形成した。この状態を図4に示す。
【0112】
(メモリセル部の第四の層間絶縁膜16除去工程)
次いで、メモリセル部の第四の層間絶縁膜16を下記条件のウェットエッチングによって除去した。ここでは、メモリセル部の開口部17aからウェットエッチング薬液を浸透させた。
ウェットエッチング条件の一例
・薬液:49wt%のフッ化水素酸
・液温:20℃
・酸化シリコン(プラズマCVD法)のエッチングレート:67nm/秒
・処理時間:40秒
【0113】
これにより第四の層間絶縁膜16は除去され、下部電極18の外壁側面は全面が露出した。このとき、第三の層間絶縁膜12はエッチングされることなくそのまま残留し、また、周辺回路部の第四の層間絶縁膜16もエッチングされることなく、そのまま残留した。この状態を図5に示す。
【0114】
(容量絶縁膜19と上部電極20および容量サポート膜21形成工程)
次いでALD法により、下部電極18の表面を覆うように、酸化アルミニウムと酸化ジルコニウム等の積層構造体からなる10nm厚の容量絶縁膜19を形成した。次いでCVD法により、容量絶縁膜19を覆うように窒化チタン等からなる10nm厚の上部電極20を形成した。次いでLP-CVD法により、上部電極20を覆うようにボロンドープシリコンゲルマニウム等からなる40nm厚の容量サポート膜21を形成した。
これにより第一のホール16aは、容量絶縁膜19と上部電極20および容量サポート膜21により埋め込まれた。また、第二のホール16bと第三のホール16cの内壁も容量絶縁膜19と上部電極20および容量サポート膜21により覆われ、第二のホール16b内には第一の空洞16dが、第三のホール16c内には第二の空洞16eが構成された。
【0115】
(プレート電極22形成工程)
次いで、下記条件のスパッタ法により容量サポート膜21上を覆うように、タングステン等からなる150nm厚のプレート電極22を形成した。これにより、第一の空洞16dおよび第二の空洞16eは残留した状態となり、その上を覆うようにプレート電極22が構成された。この状態を図6に示す。
スパッタ法によるタングステン成膜条件の一例
・供給ガス(流量):アルゴン(110 sccm)
・圧力:0.51Pa
・基板温度:200℃
・ソースパワー:6KW
【0116】
(第一の空洞16dおよび第二の空洞16e開口工程)
次いで、プレート電極22上に250nm厚のシリコン酸化膜等を形成し、これをエッチングマスクとしてドライエッチングを行った。これにより、周辺回路部の一部のプレート電極22と容量サポート膜21と上部電極20と容量絶縁膜19がパターニングされ、キャパシタ31が形成された。
【0117】
次いで、第一の空洞16dと第二の空洞16eを覆っていたプレート電極22を下記条件のドライエッチングにより除去し、第一の空洞16dと第二の空洞16eを開口させた。このとき、第一の空洞16dと第二の空洞16e底部の、容量サポート膜21と上部電極20と容量絶縁膜19と下部電極18もドライエッチングにより除去された。これにより、第一の空洞16dの底部は第三のゲート絶縁膜11の一部を露出し、第二の空洞16eの底部は第二の容量パッド14bを露出する構成となった。また、第一の空洞16dの第一の上端部16f、および、第二の空洞16eの第二の上端部16gにおける各対象膜も除去され、第一の空洞16dおよび第二の空洞16eの深さは低減した。
【0118】
ドライエッチング条件の一例
・方式:誘導結合プラズマ(ICP:Inductively Cupled Plasma)による反応性イオンエッチング(RIE:Reactive Ion Eching)
・ソースパワー:1000W
・高周波パワー:50〜200W
・圧力:5〜20mTorr
・ステージ温度:20〜40℃
・プロセスガス及び流量:エッチング対象膜毎で異なるので、以下を参照。
a)プレート電極22及び容量サポート膜21:六フッ化硫黄(SF6)[90sccm]、塩素(Cl2)[100sccm]
b)上部電極20:塩素(Cl2)[140sccm]、アルゴン(Ar)[60sccm]
c)容量絶縁膜19:三塩化ホウ素(BCl3)[120sccm]、Cl2[80sccm]、Ar[60sccm]
d)下部電極18:塩素(Cl2)[140sccm]、アルゴン(Ar)[60sccm]
【0119】
これにより、第一の空洞16dの底部の下部電極18下の第三のゲート絶縁膜11はオーバーエッチングされずに残留したが、第二の空洞16e底部の下部電極18下の第二の容量パッド14bはd)のプロセスガスによりオーバーエッチングされた。この状態を図7に示す。
【0120】
(第五の層間絶縁膜23形成工程)
次いで、プレート電極22上を覆うように、下記条件のPE−CVD法により、シリコン酸化膜等からなる第五の層間絶縁膜23を1000nm厚で形成した。これにより、第一の空洞16dおよび第二の空洞16eは残留した状態となり、その上を覆うように第五の層間絶縁膜23が構成された。この状態を図8に示す。
【0121】
PE-CVD法によるシリコン酸化膜の成膜条件の一例
・圧力:400Pa
・温度:380℃
・プロセスガス:TEOS[Tetra Ethyl Ortho Silicate](225 sccm)/酸素(2070 sccm)
高周波パワー/低周波パワー:420/530W
【0122】
(配線10b露出工程)
次いで、第五の層間絶縁膜23上に1.2μm厚のレジストを形成し、これをエッチングマスクとして下記条件でドライエッチングを行った。これにより、プレート電極22を露出させる第四のホール23aが形成された。
【0123】
ドライエッチング条件の一例
・方式:3周波RIE
・ソースパワー:60MHz/27MHz/2MHz=500/1000/3000W
・圧力:15〜30mTorr
・温度:上部電極/下部電極=140℃/20℃
・プロセスガス及び流量:エッチング対象膜毎に異なるので、以下を参照。
a)第五の層間絶縁膜23:ヘキサフルオロ−1,3-ブタジエン(C4F6)/パーフルオロシクロブタン(C4F8)/酸素(O2)/アルゴン(Ar)=20/10/27/150sccm
b)第三のゲート絶縁膜11:六フッ化硫黄(SF6)/アルゴン(Ar)=100/100sccm
・処理時間:3分
【0124】
このとき、上記a)〜b)のプロセスガスのうち、b)により第一の空洞16dの底部における第三のゲート絶縁膜11が除去され、配線10bの一部が露出した。また、第一の空洞16dの底部に残留していたシリンダストッパ膜15も、プロセスガスを変更すること無く除去することができた。また、第四のホール23a底部のプレート電極22もエッチングされた。この状態を図9に示す。
【0125】
(コンタクト25a形成工程)
次いで、図10に示すようにコンタクト25aを形成したのちに、第五の層間絶縁膜23上およびコンタクト25aを覆うように上部配線の形成を行った。これにより、本実施形態の半導体装置が製造された。
【0126】
<実施例2>
実施例2として、第2の実施形態の半導体装置50の製造方法を用いて、最終的にコンタクト25aを形成する工程を以下に述べる。なお、本実施例の前に半導体装置50はプレート電極22まで形成されており、実施例1と同様の工程については説明を省略する。
【0127】
(配線10b露出工程)
まず、プレート電極22上に250nm厚のシリコン酸化膜等を形成し、これをエッチングマスクとしてドライエッチングを行った。これにより、周辺回路部の一部のプレート電極22と容量サポート膜21と上部電極20と容量絶縁膜19がパターニングされ、キャパシタ31が形成された。
次いで、第一の空洞16dと第二の空洞16eを覆っていたプレート電極22を下記条件のドライエッチングにより除去し、第一の空洞16dと第二の空洞16eを開口させた。
【0128】
ドライエッチング条件の一例
・方式:誘導結合プラズマ(ICP:Inductively Cupled Plasma)による反応性イオンエッチング(RIE:Reactive Ion Eching)
・ソースパワー:1000W
・高周波パワー:50〜200W
・圧力:5〜20mTorr
・ステージ温度:20〜40℃
・プロセスガス及び流量:エッチング対象膜毎で異なるので、以下を参照。
a)プレート電極22及び容量サポート膜21:六フッ化硫黄(SF6)[90sccm]、塩素(Cl2)[100sccm]
b)上部電極20:塩素(Cl2)[140sccm]、アルゴン(Ar)[60sccm]
c)容量絶縁膜19:三塩化ホウ素(BCl3)[120sccm]、Cl2[80sccm]、Ar[60sccm]
d)下部電極18:塩素(Cl2)[140sccm]、アルゴン(Ar)[60sccm]
e)第三のゲート絶縁膜11:三フッ化メタン(コンタクトホールF3)/酸素(O2)/アルゴン(Ar)=80/20/150sccm
【0129】
上記a)〜b)のプロセスガスのうちd)のプロセスガスにより、第二の空洞16eの底部では第二の容量パッド14bがオーバーエッチングされ、第一の空洞16dの底部では第三のゲート絶縁膜11がオーバーエッチングされることなく残留した。
また、e)のプロセスガスにより、第一の空洞16dの底部の第三のゲート絶縁膜11は除去され、第二の容量パッド14bはオーバーエッチングされることなく残留した。これにより、第一の空洞16dの底部は配線10bの一部を露出し、第二の空洞16eの底部は第二の容量パッド14bを露出する構成となった。また、第一の空洞16dと第二の空洞16eの上方の支持膜17および第三のゲート絶縁膜11は共にエッチングされた。
【0130】
(第五の層間絶縁膜23形成工程)
次いで、プレート電極22上を覆うように、下記条件のPE−CVD法により、シリコン酸化膜等からなる第五の層間絶縁膜23を1000nm厚で形成した。これにより、第一の空洞16dおよび第二の空洞16eは残留した状態となり、その上を覆うように第五の層間絶縁膜23が構成された。この状態を図12に示す。
【0131】
(第四のホール23a形成工程)
次いで、第五の層間絶縁膜23上に1.2μm厚のレジストを形成し、これをエッチングマスクとして下記条件でドライエッチングを行った。これにより、プレート電極22を露出させる第四のホール23aが形成された。このとき、第一の空洞16dの底部における第三のゲート絶縁膜11は既に露出しているため第三のゲート絶縁膜11のプロセスガスは不要となり、それに伴い処理時間も第一の実施例よりも短い2分程度に短縮された。
【0132】
ドライエッチング条件の一例
・方式:3周波RIE
・ソースパワー:60MHz/27MHz/2MHz=500/1000/3000W
・圧力:15〜30mTorr
・温度:上部電極/下部電極=140℃/20℃
・プロセスガス及び流量:エッチング対象膜毎に異なるので、以下を参照。
a)第五の層間絶縁膜23:ヘキサフルオロ−1,3-ブタジエン(C4F6)/パーフルオロシクロブタン(C4F8)/酸素(O2)/アルゴン(Ar)=20/10/27/150sccm
・処理時間:2分
【0133】
(コンタクト25a形成工程)
次いで、図14に示すようにコンタクト25aを形成したのちに、第五の層間絶縁膜23上およびコンタクト25aを覆うように上部配線の形成を行った。これにより、本実施形態の半導体装置が製造された。
【0134】
<実施例3>
実施例3として、第3の実施形態の半導体装置50の製造方法を用いて、最終的にコンタクト25aを形成する工程を以下に述べる。なお、本実施例の前に半導体装置50は支持膜17まで形成されている。
【0135】
(第一のホール16aと第二のホール16bおよび第三のホール16c形成工程)
支持膜17上に800nm厚のアモルファスカーボン等を形成し、これをエッチングマスクとして下記に示す条件にてドライエッチングを行った。
【0136】
ドライエッチング条件の一例
・方式:3周波RIE(Reactive Ion Etching)
・ソースパワー:60MHz/27MHz/2MHz=500/1000/3000W
・圧力:15〜30mTorr
・温度:上部電極/下部電極=140℃/20℃
・プロセスガス及び流量:エッチング対象膜毎で異なるので、以下を参照。
a)支持膜17:三フッ化メタン(CHF3)/酸素(O2)/アルゴン(Ar)=80/20/150sccm
b)第四の層間絶縁膜16:ヘキサフルオロ−1,3-ブタジエン(C4F6)/パーフルオロシクロブタン(C4F8)/酸素(O2)/アルゴン(Ar)=20/10/27/150sccm
c)シリンダストッパ膜15:三フッ化メタン(CHF3)/酸素(O2)/アルゴン(Ar)=80/20/150sccm
・処理時間:9分
【0137】
これにより、第一の容量パッド14aと第三のゲート絶縁膜11と第二の容量パッド14b上の、支持膜17と第四の層間絶縁膜16およびシリンダストッパ膜15が除去され、メモリセル部に第一の容量パッド14aを露出させる第一のホール16aが形成され、周辺回路部には、一部の配線10bを露出させる第二のホール16bと、第二の容量パッド14bを露出させる第三のホール16cが形成された。このとき、各ホールの直径はX1=130nm、X2=270nm、X3=270nmであり、深さはY1=2.6μm、Y2=2.8μm、Y3=2.6μmであった。この状態を図15に示す。
【0138】
次いで下部電極18および開口部17a形成工程と、メモリセル部の第四の層間絶縁膜16除去工程と、容量絶縁膜19と上部電極20および容量サポート膜21形成工程と、プレート電極22形成工程を行ったが、これらは実施例1と同様の工程であるためその説明を省略する。
【0139】
(第一の空洞16dおよび第二の空洞16e開口工程)
次いで、プレート電極22上に250nm厚のシリコン酸化膜等を形成し、これをエッチングマスクとしてドライエッチングを行った。これにより、周辺回路部の一部のプレート電極22と容量サポート膜21と上部電極20と容量絶縁膜19がパターニングされ、キャパシタ31が形成された。次いで、第一の空洞16dと第二の空洞16eを覆っていたプレート電極22を下記条件のドライエッチングにより除去し、第一の空洞16dと第二の空洞16eを開口させた。
【0140】
ドライエッチング条件の一例
・方式:誘導結合プラズマ(ICP:Inductively Cupled Plasma)による反応性イオンエッチング(RIE:Reactive Ion Eching)
・ソースパワー:1000W
・高周波パワー:50〜200W
・圧力:5〜20mTorr
・ステージ温度:20〜40℃
・プロセスガス及び流量:エッチング対象膜毎で異なるので、以下を参照。
a)プレート電極22及び容量サポート膜21:六フッ化硫黄(SF6)[90sccm]、塩素(Cl2)[100sccm]
b)上部電極20:塩素(Cl2)[140sccm]、アルゴン(Ar)[60sccm]
c)容量絶縁膜19:三塩化ホウ素(BCl3)[120sccm]、Cl2[80sccm]、Ar[60sccm]
d)下部電極18:塩素(Cl2)[140sccm]、アルゴン(Ar)[60sccm]
【0141】
これにより、第一の空洞16dの底部は配線10bの一部を露出し、第二の空洞16eの底部は第二の容量パッド14bを露出する構成となった。
また、上記a)〜b)のプロセスガスのうち、d)のプロセスガスにより、第一の空洞16dの底部では配線10bがオーバーエッチングされ、第二の空洞16eの底部では第二の容量パッド14bがオーバーエッチングされた。
【0142】
次いで第五の層間絶縁膜23形成工程と、第四のホール23a形成工程と、コンタクト25a形成工程を行ったが、これらは実施例1および実施例2と同様の工程であるためその説明を省略する。以上により、本実施形態の半導体装置50が製造された。
【符号の説明】
【0143】
1…半導体基板、7a…第一のコンタクトプラグ、7b…第二のコンタクトプラグ、7c…第三のコンタクトプラグ、9a…第四のコンタクトプラグ、9b…第五のコンタクトプラグ、10b…配線、13a…第六のコンタクトプラグ、13c…第八のコンタクトプラグ、14a…第一の容量パッド、14b…第二の容量パッド、16…第四の層間絶縁膜、16a…第一のホール、16b…第二のホール、16c…第三のホール、16d…第一の空洞、16e…第二の空洞、18…下部電極、19…容量絶縁膜、19a…拡散防止膜、20…上部電極、21…容量サポート膜、22…プレート電極、23…第五の層間絶縁膜、25a…コンタクト、30…トランジスタ形成層、31…キャパシタ、32…絶縁層、33…セルトランジスタ、34…周辺回路用トランジスタ、50…半導体装置
【特許請求の範囲】
【請求項1】
半導体基板上のメモリセル部にセルトランジシタを有し、かつ、周辺回路部に前記周辺回路用トランジスタを有するトランジスタ形成層を形成する工程と、
前記トランジスタ形成層上に、内部にコンタクトプラグおよび配線を備え、かつ、表面に容量パッドを有する絶縁層を形成する工程と、
前記絶縁層を層間絶縁膜で覆い、前記層間絶縁膜を貫通する第一のホールと、前記第一のホールよりも大きい直径を有する第二のホールおよび第三のホールを、それぞれ前記メモリセル部と前記周辺回路部に同時に形成する工程と、
前記各ホール内を覆う下部電極を形成した後に、前記下部電極を容量絶縁膜と上部電極と容量サポート膜で覆うことにより前記第一のホールを充填するとともに、前記第二のホールと前記第三のホール内側にそれぞれ空洞を形成する工程と、
前記空洞を残したまま、前記容量サポート膜を覆うようにプレート電極を形成したのちに前記空洞を開口するとともに前記第二のホールと前記第三のホール底部にそれぞれ前記配線と前記容量パッドを露出する工程と、
前記空洞内に、前記配線と前記容量パッドにそれぞれ接続するコンタクトを形成する工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項2】
前記第一のホールと前記第二のホールおよび前記第三のホールを同時に形成する工程において前記第二のホール底部に前記配線を露出させず、前記プレート電極を形成する工程の後に前記プレート電極上に上層層間絶縁膜を形成し、その後に前記第一の空洞と前記第二の空洞を開口する工程において前記第二のホール底部に前記配線を露出させることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記第一のホールと前記第二のホールおよび前記第三のホールを同時に形成する工程において前記第二のホール底部に前記配線上のゲート絶縁膜を露出させ、前記プレート電極を形成したのちに、前記周辺回路部の前記プレート電極を除去するとともに前記空洞を開口する工程において前記第二のホール底部に前記配線を露出させることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項4】
前記第一のホールと前記第二のホールおよび前記第三のホールを同時に形成する工程において、前記第二のホール底部に前記配線を露出させることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
前記プレート電極を形成したのちに前記空洞を開口する工程において、前記第二のホール底部の前記配線および前記第三のホール底部の前記容量パッドをエッチングすることを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項6】
前記第一のホールと前記第二のホールおよび前記第三のホールを同時に形成する工程において、前記第二のホール底部に、前記絶縁層上のシリンダストッパ膜を残留させることを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項7】
前記プレート電極を形成したのちに前記空洞を開口する工程において、プロセスガスとして前記下部電極および前記容量パッドをエッチングすることができ、かつ、前記ゲート絶縁膜をエッチングすることができないものを用いることを特徴とする、請求項2に記載の半導体装置の製造方法。
【請求項8】
前記プレート電極を形成したのちに前記空洞を開口する工程において、前記プロセスガスとして前記ゲート絶縁膜をエッチングすることができ、かつ、前記容量パッドをエッチングすることができないものを用いることを特徴とする、請求項3に記載の半導体装置の製造方法。
【請求項9】
前記プレート電極を形成したのちに前記空洞を開口する工程において、前記プロセスガスとして前記下部電極と前記容量パッドと前記配線をエッチングすることができるものを用いることを特徴とする、請求項4に記載の半導体装置の製造方法。
【請求項10】
前記第一のホールと前記第二のホールおよび前記第三のホールを同時に形成する工程において、前記プロセスガスとして前記容量パッドを除去できないものを用いることを特徴とする請求項2または請求項3に記載の半導体装置の製造方法。
【請求項11】
前記プレート電極を形成する工程において、スパッタ法を用いることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置の製造方法。
【請求項12】
前記上層層間絶縁膜を形成する工程において、PE−CVD法を用いることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置の製造方法。
【請求項13】
メモリセル部および周辺回路部にわたって形成され、コンタクトプラグおよび配線を有する絶縁層と、
前記絶縁層上に形成された層間絶縁膜と、前記メモリセル部側の前記層間絶縁膜に形成され、前記コンタクトプラグに接続されるキャパシタと、
前記周辺回路部側の前記層間絶縁膜に設けられたホールと、
前記ホールの内側に前記キャパシタの容量絶縁膜の形成と同時に形成された
拡散防止膜と、前記拡散防止膜の内側に形成された前記コンタクトプラグおよび前記配線に接続されるコンタクトと、を具備してなることを特徴とする半導体装置。
【請求項1】
半導体基板上のメモリセル部にセルトランジシタを有し、かつ、周辺回路部に前記周辺回路用トランジスタを有するトランジスタ形成層を形成する工程と、
前記トランジスタ形成層上に、内部にコンタクトプラグおよび配線を備え、かつ、表面に容量パッドを有する絶縁層を形成する工程と、
前記絶縁層を層間絶縁膜で覆い、前記層間絶縁膜を貫通する第一のホールと、前記第一のホールよりも大きい直径を有する第二のホールおよび第三のホールを、それぞれ前記メモリセル部と前記周辺回路部に同時に形成する工程と、
前記各ホール内を覆う下部電極を形成した後に、前記下部電極を容量絶縁膜と上部電極と容量サポート膜で覆うことにより前記第一のホールを充填するとともに、前記第二のホールと前記第三のホール内側にそれぞれ空洞を形成する工程と、
前記空洞を残したまま、前記容量サポート膜を覆うようにプレート電極を形成したのちに前記空洞を開口するとともに前記第二のホールと前記第三のホール底部にそれぞれ前記配線と前記容量パッドを露出する工程と、
前記空洞内に、前記配線と前記容量パッドにそれぞれ接続するコンタクトを形成する工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項2】
前記第一のホールと前記第二のホールおよび前記第三のホールを同時に形成する工程において前記第二のホール底部に前記配線を露出させず、前記プレート電極を形成する工程の後に前記プレート電極上に上層層間絶縁膜を形成し、その後に前記第一の空洞と前記第二の空洞を開口する工程において前記第二のホール底部に前記配線を露出させることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記第一のホールと前記第二のホールおよび前記第三のホールを同時に形成する工程において前記第二のホール底部に前記配線上のゲート絶縁膜を露出させ、前記プレート電極を形成したのちに、前記周辺回路部の前記プレート電極を除去するとともに前記空洞を開口する工程において前記第二のホール底部に前記配線を露出させることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項4】
前記第一のホールと前記第二のホールおよび前記第三のホールを同時に形成する工程において、前記第二のホール底部に前記配線を露出させることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
前記プレート電極を形成したのちに前記空洞を開口する工程において、前記第二のホール底部の前記配線および前記第三のホール底部の前記容量パッドをエッチングすることを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項6】
前記第一のホールと前記第二のホールおよび前記第三のホールを同時に形成する工程において、前記第二のホール底部に、前記絶縁層上のシリンダストッパ膜を残留させることを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項7】
前記プレート電極を形成したのちに前記空洞を開口する工程において、プロセスガスとして前記下部電極および前記容量パッドをエッチングすることができ、かつ、前記ゲート絶縁膜をエッチングすることができないものを用いることを特徴とする、請求項2に記載の半導体装置の製造方法。
【請求項8】
前記プレート電極を形成したのちに前記空洞を開口する工程において、前記プロセスガスとして前記ゲート絶縁膜をエッチングすることができ、かつ、前記容量パッドをエッチングすることができないものを用いることを特徴とする、請求項3に記載の半導体装置の製造方法。
【請求項9】
前記プレート電極を形成したのちに前記空洞を開口する工程において、前記プロセスガスとして前記下部電極と前記容量パッドと前記配線をエッチングすることができるものを用いることを特徴とする、請求項4に記載の半導体装置の製造方法。
【請求項10】
前記第一のホールと前記第二のホールおよび前記第三のホールを同時に形成する工程において、前記プロセスガスとして前記容量パッドを除去できないものを用いることを特徴とする請求項2または請求項3に記載の半導体装置の製造方法。
【請求項11】
前記プレート電極を形成する工程において、スパッタ法を用いることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置の製造方法。
【請求項12】
前記上層層間絶縁膜を形成する工程において、PE−CVD法を用いることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置の製造方法。
【請求項13】
メモリセル部および周辺回路部にわたって形成され、コンタクトプラグおよび配線を有する絶縁層と、
前記絶縁層上に形成された層間絶縁膜と、前記メモリセル部側の前記層間絶縁膜に形成され、前記コンタクトプラグに接続されるキャパシタと、
前記周辺回路部側の前記層間絶縁膜に設けられたホールと、
前記ホールの内側に前記キャパシタの容量絶縁膜の形成と同時に形成された
拡散防止膜と、前記拡散防止膜の内側に形成された前記コンタクトプラグおよび前記配線に接続されるコンタクトと、を具備してなることを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
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【図19】
【図20】
【図21】
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【公開番号】特開2011−96780(P2011−96780A)
【公開日】平成23年5月12日(2011.5.12)
【国際特許分類】
【出願番号】特願2009−247824(P2009−247824)
【出願日】平成21年10月28日(2009.10.28)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成23年5月12日(2011.5.12)
【国際特許分類】
【出願日】平成21年10月28日(2009.10.28)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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