半導体装置の製造方法
【課題】ＲＣ型トランジスタのチャネル領域の高さを所望の範囲に調整するとともに、前記チャネル領域に近接して残存する薄皮状のバリ部を完全に除去して、半導体装置を製造するという課題があった。
【解決手段】半導体基板１の一面に、溝部と、溝部に囲まれ、側壁面の少なくとも一部が傾斜面である凸部３９とを形成してから、溝部を埋める素子分離用絶縁膜を形成する第１工程と、素子分離用絶縁膜をマスクの一部にして半導体基板１の一面をドライエッチングして凸部３９内に凹部２７を設けるとともに、凹部２７と素子分離用絶縁膜との間にチャネル領域４となる薄肉部４１を形成する第２工程と、ウェットエッチングにより、薄肉部４１の高さを調整する第３工程と、を有する半導体装置の製造方法を用いることにより、上記課題を解決できる。
【解決手段】半導体基板１の一面に、溝部と、溝部に囲まれ、側壁面の少なくとも一部が傾斜面である凸部３９とを形成してから、溝部を埋める素子分離用絶縁膜を形成する第１工程と、素子分離用絶縁膜をマスクの一部にして半導体基板１の一面をドライエッチングして凸部３９内に凹部２７を設けるとともに、凹部２７と素子分離用絶縁膜との間にチャネル領域４となる薄肉部４１を形成する第２工程と、ウェットエッチングにより、薄肉部４１の高さを調整する第３工程と、を有する半導体装置の製造方法を用いることにより、上記課題を解決できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの微細化の進展に伴い、ＭＯＳ型トランジスタのゲート長も縮小化が進んでいる。これに伴い、従来から用いられているプレーナ型のＭＯＳ型トランジスタでは、ゲート長の縮小に伴い短チャネル効果が顕著になって、しきい値電圧の低下に伴うオフ電流の増大等の問題が発生していた。
【０００３】
特許文献１は、ＳＴＩ領域の側面とゲートトレンチの側面との間に位置する部分がチャネル領域として機能する半導体装置及びその製造方法に関するものであり、特許文献２は、リセスチャンネル領域を含む半導体装置及びその製造方法に関するものである。上記問題を回避するための方法として、特許文献１、２には、半導体基板に形成した溝内にゲート電極を埋め込み、溝型ゲート電極の側面部分と素子分離領域との間にチャネル領域を設けた構造が開示されている。このような構造のトランジスタを、本明細書では、ＲＣ（Ｒｅｃｅｓｓｅｄ Ｃｈａｎｎｅｌ）型トランジスタと記載する。
【０００４】
特許文献３は、トレンチゲート型トランジスタのトレンチを形成するためのフォトリソグラフィー工程と、ゲート電極を形成するためのフォトリソグラフィー工程が同一の工程である半導体装置の製造方法に関するものである。特許文献３に記載の単に溝内にゲート電極を埋設しただけのトレンチゲート型（溝ゲート型）トランジスタと比較して、ＲＣ型トランジスタは、しきい値電圧の低下を抑制しながらオン電流をできるだけ大きくすることが可能な高性能なトランジスタである。ＲＣ型トランジスタでは、溝の側面部分に形成されるチャネル領域の形状・高さに応じて、その動作特性が変化する。
【０００５】
ＲＣ型トランジスタのチャネル領域の形状・高さは、適用するデバイスに要求される電気特性に応じて最適な形状に設定することが重要である。
しかしながら、従来の半導体装置の製造方法では、チャネル領域の形状・高さを微調整して、適切に加工することが困難であった。また、従来の方法では、チャネル領域の上部の素子分離領域の側面部分に薄皮状の半導体層からなるバリ部が残存しやすく、チャネル領域の形状・高さを適切に保持したまま、これを除去することが困難であった。
【０００６】
特許文献４には、関連する技術として、従来のトレンチゲート型トランジスタにおいて、ゲート電極用の溝と素子分離領域の間に残存する突起状の領域（Ｓｉバリ）を除去する方法が開示されている。しかし、特許文献４に開示の方法は、従来のトレンチゲート型トランジスタで動作時に悪影響を及ぼすＳｉバリを完全に除去もしくは１０ｎｍ以下の高さになるまで除去することを目的としたものである。従って、この方法ではシリコンの除去量が大きすぎ、Ｓｉバリに相当する半導体層をチャネル領域として残存させて用いるＲＣ型トランジスタへ適用することは困難であった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１５８２６９号公報
【特許文献２】特開２００７−２５８６６０号公報
【特許文献３】特開平９−２３２５３５号公報
【特許文献４】特開２００７−１９４３３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上のように、従来の半導体装置の製造方法では、ＲＣ型トランジスタのチャネル領域の高さを所望の範囲に調整することが困難であり、また、前記チャネル領域に近接して残存する薄皮状のバリ部を完全に除去することができないという課題があった。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、半導体基板の一面に、溝部と、前記溝部に囲まれ、側壁面の少なくとも一部が傾斜面である凸部とを形成してから、前記溝部を埋める素子分離用絶縁膜を形成する工程と、前記素子分離用絶縁膜をマスクの一部にして前記半導体基板の一面をドライエッチングして前記凸部内に凹部を設けるとともに、前記凹部と前記素子分離用絶縁膜との間にチャネル領域となる薄肉部を形成する工程と、ウェットエッチングにより、前記薄肉部の高さを調整する工程と、を有することを特徴とする。
【発明の効果】
【００１０】
上記の構成によれば、ＲＣ型トランジスタのチャネル領域の高さを所望の範囲に調整するとともに、前記チャネル領域に近接して残存する薄皮状のバリ部を完全に除去する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態である半導体装置の製造方法の一例を示す工程平面図である。
【図２】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図２（Ａ）は図１のＡ−Ａ’線の断面図であり、図２（Ｂ）は図１のＢ−Ｂ’線の断面図である。
【図３】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図３（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図であり、図３（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図である。
【図４】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図４（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図であり、図４（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図である。
【図５】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図５（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図であり、図５（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図である。
【図６】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図６（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図であり、図６（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図である。
【図７】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図７（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図であり、図７（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図である。
【図８】本発明の実施形態である半導体装置の製造方法を示す平面図である。
【図９】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図９（Ａ）は図８のＡ−Ａ’線の断面図であり、図９（Ｂ）は図８のＢ−Ｂ’線の断面図である。
【図１０】本発明の実施形態である半導体装置の製造方法を示す平面図である。
【図１１】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図１１（Ａ）は図１０のＡ−Ａ’線の断面図であり、図１１（Ｂ）は図１０のＢ−Ｂ’線の断面図であり、図１１（Ｃ）は図１０のＣ−Ｃ’線の断面図である。
【図１２】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図１２（Ａ）は図１０のＡ−Ａ’線に対応する部分の断面図であり、図１２（Ｂ）は図１０のＢ−Ｂ’線に対応する部分の断面図であり、図１２（Ｃ）は図１０のＣ−Ｃ’線に対応する部分の断面図である。
【図１３】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図１３（Ａ）は図１０のＡ−Ａ’線に対応する部分の断面図であり、図１３（Ｂ）は図１０のＢ−Ｂ’線に対応する部分の断面図である。
【図１４】本発明の実施形態である半導体装置の製造方法を示す平面図である。
【図１５】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図１５（Ａ）は図１４のＡ−Ａ’線の断面図であり、図１５（Ｂ）は図１４のＢ−Ｂ’線の断面図であり、図１５（Ｃ）は図１４のＣ−Ｃ’線の断面図である。
【図１６】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図１６（Ａ）は図１４のＡ−Ａ’線に対応する部分の断面図であり、図１６（Ｂ）は図１４のＢ−Ｂ’線に対応する部分の断面図である。
【図１７】本発明の実施形態である半導体装置の製造方法を示す平面図であって、本発明の実施形態である半導体装置の製造方法を用いて製造したＲＣ型トランジスタの一例を示す平面図である。
【図１８】本発明の実施形態である半導体装置の製造方法を示す工程図であって、本発明の実施形態である半導体装置の製造方法を用いて製造したＲＣ型トランジスタの断面図であって、図１８（Ａ）は図１７のＡ−Ａ’線の断面図であり、図１８（Ｂ）は図１７のＢ−Ｂ’線の断面図である。
【図１９】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図１９（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図であり、図１９（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図である。
【図２０】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図２０（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図であり、図２０（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図である。
【図２１】本発明の実施形態である半導体装置の製造方法を示す平面図である。
【図２２】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図２１のＡ−Ａ’線の断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態について説明する。
（第１の実施形態）
まず、本発明の第１の実施形態である半導体装置の製造方法について、ＲＣ型トランジスタを製造する工程を一例として図１〜図１８を用いて説明する。
図１は、本発明の実施形態である半導体装置の製造方法の一例を示す工程平面図であって、シリコン窒化膜２１を形成した時点の図である。また、図２は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、図２（Ａ）は図１のＡ−Ａ’線の断面図であり、図２（Ｂ）は図１のＢ−Ｂ’線の断面図である。図１では、ｘ方向と、これに垂直なｙ方向が規定されており、Ａ−Ａ’線は、ｘ方向に平行な線であり、Ｂ−Ｂ’線はｙ方向に平行な線である。
【００１３】
まず、熱酸化法等により、不純物を導入してＰ型としたシリコンからなる半導体基板１上に厚さ９ｎｍ程度のシリコン酸化膜を形成する。
次に、シリコン酸化膜上に、厚さ１２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２１を形成する。
次に、シリコン窒化膜上にフォトレジスト膜（図示せず）を形成した後、これを露光して所望のパターンマスクとしてから、ドライエッチング法を用いて、シリコン窒化膜とシリコン酸化膜をパターニングする。これにより、図１、図２（Ａ）及び図２（Ｂ）に示すように、半導体基板１上に、シリコン酸化膜２０を介して長方形状のシリコン窒化膜２１が形成される。シリコン窒化膜２１は、後述する拡散層領域（活性領域）２を覆うように形成する。
【００１４】
図３〜７は、素子分離領域３を形成する工程を示す図である。なお、図３〜７の各断面図で、各図の（Ａ）は図１のＡ−Ａ’ 線に対応する部分の断面図であり、各図の（Ｂ）は図１のＢ−Ｂ’ 線に対応する部分の断面図である。なお、素子分離領域３は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いて形成する。
図３は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、第１の溝２２を形成した時点の図である。
シリコン窒化膜２１形成後、シリコン窒化膜２１をマスクとして用いて、シリコンのドライエッチングを行う。これにより、図３（Ａ）及び図３（Ｂ）に示すように、半導体基板１のシリコン窒化膜２１で覆われていない領域に溝（第１の溝）２２を形成する。第１の溝２２の深さは１２０ｎｍ程度とする。第１の溝２２は、ｘ方向に伸びる溝とｙ方向に伸びる溝とから構成している。第１の溝２２の側壁面２２ｃは、鉛直方向となす角度（テーパー角）が概略垂直（テーパー角０度）となるように形成する。
前記ドライエッチングは、異方性ドライエッチングとし、例えば、塩素（Ｃｌ２）、臭化水素（ＨＢｒ）及び酸素（Ｏ２）等を混合したガスを用いて、圧力１０〜５０ｍＴｏｒｒの雰囲気下で実施する。
【００１５】
図４は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、サイドウォール２３を形成した時点の図である。
第１の溝２２形成後、ＣＶＤ法を用いて、第１の溝２２の表面及びシリコン窒化膜２１の表面を覆うように、厚さ１５〜２０ｎｍ程度のシリコン酸化膜を形成する。
次に、全面ドライエッチングを行う。これにより、図４（Ａ）及び図４（Ｂ）に示すように、第１の溝２２の側壁面２２ｃにサイドウォール２３を形成する。
【００１６】
図５は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、第２の溝２４を形成した時点の図である。
サイドウォール２３形成後、シリコン窒化膜２１およびサイドウォール２３をマスクとして、再度、シリコンのドライエッチングを行う。第２の溝２４の深さは８０〜１００ｎｍ程度とし、第２の溝２４の傾斜面２４ｃは、鉛直方向Ｚと角度αをなし、深さ方向に凸部３９の領域を広げるように形成する。
これにより、図５（Ａ）及び図５（Ｂ）に示すように、第２の溝２４を形成して、第１の溝２２と第２の溝２４とからなる溝部４０を形成するとともに、溝部４０に囲まれた凸部３９を形成する。
凸部３９の側壁面の上部は、半導体基板１の一面１ａに対してほぼ垂直な面２２ｃとされ、凸部３９の側壁面の下部は傾斜面２４ｃとされる。また、傾斜面２４ｃとほぼ垂直な面２２ｃとの間に半導体基板１の一面１ａに対してほぼ平行な段部１９が設けられる。
【００１７】
図６は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、シリコン酸化膜２５を形成した時点の図である。
第２の溝２４形成後、図６（Ａ）及び図６（Ｂ）に示すように、ＣＶＤ法を用いて、溝部４０を充填するとともに、シリコン窒化膜２１を覆うようにシリコン酸化膜からなる素子分離用絶縁膜２５を形成する。
なお、先に形成したサイドウォール２３は、素子分離用絶縁膜２５と同じシリコン酸化膜で形成されているので、図６（Ａ）及び図６（Ｂ）では、簡略化のためにサイドウォール２３の記載を省略している（以降の図において同じ。）。
【００１８】
図７は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、シリコン窒化膜２１の残存部分を除去した時点の図である。
素子分離用絶縁膜２５形成後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて、シリコン窒化膜２１が露出するまで、シリコン酸化膜２５表面の平坦化を行う。
次に、フッ酸等の薬液を用いてウェットエッチングを行って、溝部４０の内部に充填された素子分離用絶縁膜２５の高さが、半導体基板１の一面（上面）と概略同等の高さとなるように調整する。これにより、溝部４０に充填された素子分離用絶縁膜２５からなる素子分離領域３を形成する。
【００１９】
次に、熱リン酸等の薬液を用いて、シリコン窒化膜２１の残存部分を除去する。これにより、図７（Ａ）及び図７（Ｂ）に示すように、シリコン酸化膜２０が露出される。なお、素子分離領域３で区画された凸部３９を拡散層領域（活性領域）２とする。
【００２０】
図８は、本発明の実施形態である半導体装置の製造方法を示す工程平面図であって、フォトレジスト膜２６の開口部２６ｃを形成した時点の図である。図９は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、図９（Ａ）は図８のＡ−Ａ’線の断面図であり、図９（Ｂ）は図８のＢ−Ｂ’線の断面図である。
シリコン酸化膜２０を露出させた後、シリコン酸化膜２０及び素子分離領域３を覆うようにフォトレジスト膜２６を形成する。
次に、フォトリソグラフィー法によりフォトレジスト膜２６をパターニングして、図８及び図９に示すように、帯状の開口部２６ｃを設ける。開口部２６ｃは、平面視長方形状の拡散層領域（活性領域）２と中心部分で交差するように形成する。
【００２１】
図１０は、本発明の実施形態である半導体装置の製造方法を示す工程平面図であって、ゲート電極用の凹部２７を形成した時点の図である。図１１は、本発明の実施形態である半導体装置の製造方法の工程図であって、図１１（Ａ）は図１０のＡ−Ａ’線の断面図であり、図１１（Ｂ）は図１０のＢ−Ｂ’線の断面図であり、図１１（Ｃ）は図１０のＣ−Ｃ’線の断面図である。
次に、フォトレジスト膜２６をマスクとして、シリコンの異方性ドライエッチングを行う。エッチングガスとしては、例えば、塩素（Ｃｌ２）、臭化水素（ＨＢｒ）及び酸素（Ｏ２）の混合ガスを用いる。
【００２２】
このドライエッチングにより、開口部２６ｃのシリコンが除去されて、ゲート電極用の凹部２７が形成される。このとき、シリコン酸化膜もエッチングされる。しかし、シリコン酸化膜のエッチング速度はシリコンのエッチング速度よりも遅いため、シリコン酸化膜のエッチング量は少ない。そのため、図１１（Ｂ）及び図１１（Ｃ）に示すように、素子分離領域３に浅い溝２７ａが形成される。
【００２３】
図１１（Ｂ）に示すように、凹部２７と素子分離領域３との間には、薄肉部４１が形成されている。素子分離領域３の一部は平面視したときに活性領域２方向に突出した突出部３ｄとされている。シリコンの異方性ドライエッチングでは、突出部３ｄもマスクの一部として用いられる。
薄肉部４１は、半導体基板１を形成するシリコンを一面１ａ側から他面１ｂ側に向けて膜厚が厚くされるように形成する。すなわち、薄肉部４１は、先端側から基端側に向けて膜厚が厚くなるように形成される。薄肉部４１の高さＨ１は、段部１９と凹部２７の底面２７ｂとの間の距離に相当し、概略５０〜７０ｎｍ程度とする。
なお、薄肉部４１は、ＲＣ型トランジスタのチャネル領域４として機能する。第２の溝２４の側壁２４ｃが鉛直方向Ｚとなす角度αの大きさを変更して、このチャネル領域の幅を調整する。
【００２４】
このドライエッチングでは、通常、図１１（Ｂ）に示すように、薄肉部４１（チャネル領域４）の先端側に接し、素子分離領域３の側面に貼り付くように、薄皮状のシリコンからなるバリ部２８が残存する。
バリ部２８を残存させてトランジスタを形成すると、バリ部２８がチャネル領域４の一部として機能して、トランジスタのしきい値電圧低下を起こし、最適な動作特性の設定を困難にするので、バリ部２８は除去することが好ましい。
そのため、本実施形態では、次の工程で示すように、シリコンのウェットエッチングを行って、バリ部２８を除去する。
【００２５】
図１２は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、図１２（Ａ）は図１０のＡ−Ａ’線に対応する部分の断面図であり、図１２（Ｂ）は図１０のＢ−Ｂ’線に対応する部分の断面図であり、図１２（Ｃ）は図１０のＣ−Ｃ’線に対応する部分の断面図である。
前記シリコンの異方性ドライエッチング終了後、フォトレジスト膜２６を除去する。
次に、凹部２７まで形成した半導体基板を、７０℃程度に加熱した純水中に２０分間浸漬して、シリコンのウェットエッチングを行う。このウェットエッチングによって、バリ部２８を完全に除去できる。また、このウェットエッチングの進行に伴って、薄肉部４１（チャネル領域４）の上端部分の薬液にさらされる領域が拡大して、薄肉部４１（チャネル領域４）の上端部分のシリコンの除去を早く進めることができ、最終的に形成される薄肉部４１（チャネル領域４）の高さＨ２を約３０〜５０ｎｍの範囲に正確に調節することができる。
なお、このウェットエッチングにより、凹部２７の側面及び底面のシリコンも若干除去される。
【００２６】
本実施形態でしめしたように、シリコンのウェットエッチングに用いる薬剤としては、純水を用いることが好ましい。純水は、一般的な半導体製造工場で洗浄工程等に用いられており、液中に残存する有機物、微粒子、菌、イオン、酸素等の溶存ガス等が高純度に取り除かれた水である。
【００２７】
前記純水は、７０℃程度に加熱することが好ましく、少なくとも８０℃以下とすることが好ましい。純水を７０℃程度に加熱することにより、シリコンを１分間で約１ｎｍ程度除去可能な薬液として用いることができ、エッチング速度を適切な速度に制御して、シリコンの除去量を正確に制御できる。
純水の温度を８０℃より高くすると、純水中にわずかに残存している溶存ガス（酸素等）が気泡となって発生し、半導体基板表面に付着する可能性が高くなり、気泡がエッチングを阻害する。一方、純水の温度を低くするに従って、シリコンのエッチング速度が低下する。このため生産性を考慮すると、純水の温度は６０℃以上にすることが好ましい。
【００２８】
なお、ドライエッチング条件のみを制御してバリ部２８を除去しようとすると、オーバーエッチングにより、凹部２７の底面位置が深くなりすぎて、薄肉部４１の高さＨ１を所望の高さに制御できないとともに、横方向へのシリコンのエッチングが進行しすぎて適正なチャネル領域４の幅を確保できない場合が発生する。また、ドライエッチング条件のみを制御して薄肉部４１の高さを３０〜５０ｎｍの範囲とするために凹部２７のドライエッチング時間を短くすると、バリ部２８がより多く残る。以上の理由により、ドライエッチング条件のみを制御して、バリ部２８を除去するとともに、薄肉部４１を所望の形状及び高さに制御することは困難である。
【００２９】
図１３は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、多結晶シリコン膜３０を形成した時点の図であり、図１３（Ａ）は図１０のＡ−Ａ’線に対応する部分の断面図であり、図１３（Ｂ）は図１０のＢ−Ｂ’線に対応する部分の断面図である。
シリコンのウェットエッチング後、フッ酸等の薬液を用いてシリコン酸化膜２０を除去して、拡散層領域２におけるシリコン表面を露出させる。
次に、凹部２７の側面及び底面、前記シリコン表面及び素子分離領域３の表面を覆うように、厚さ４〜８ｎｍのゲート絶縁膜８を形成する。ゲート絶縁膜８としては、シリコン酸化膜や、シリコン窒化膜とシリコン酸化膜の積層膜の他に、高誘電率を有するＨｉｇｈ−Ｋ膜（例えば、ＨｆＳｉＯＮ等）などを用いる。
【００３０】
次に、図１３に示すように、ＣＶＤ法を用いて、ゲート絶縁膜８を覆い、ゲート電極用の凹部２７の内部を充填するように、Ｎ型の不純物としてリン（Ｐ）を導入した多結晶シリコン（Ｐｏｌｙ−Ｓｉ）膜３０を厚さ８０ｎｍ程度で堆積する。
なお、不純物を含まない多結晶シリコン膜を堆積した後に、前記多結晶シリコン膜中に、イオン注入法によってＮ型の不純物を導入して、多結晶シリコン膜３０を形成してもよい。
【００３１】
図１４は、本発明の実施形態である半導体装置の製造方法を示す工程平面図であって、ゲート電極５を形成した時点の図である。図１５は、本発明の実施形態である半導体装置の製造方法の工程図であって、図１５（Ａ）は図１４のＡ−Ａ’線の断面図であり、図１５（Ｂ）は図１４のＢ−Ｂ’線の断面図であり、図１５（Ｃ）は図１４のＣ−Ｃ’線の断面図である。
【００３２】
多結晶シリコン膜３０形成後、多結晶シリコン膜３０を貫通して、薄肉部４１（チャネル領域４）を含む半導体基板１の内部に到達するように、５０〜８０ＫｅＶのエネルギーでボロン（Ｂ）のイオン注入を行い、半導体基板１の内部に不純物注入層（図示せず）を形成する。
ボロン濃度（イオン注入のドーズ量）を調節することにより、トランジスタのしきい値電圧を所望の値に調節することができる。なお、しきい値電圧調整用の不純物注入層は、多結晶シリコン膜３０の堆積前に形成してもよい。
【００３３】
次に、多結晶シリコン膜３０上に低抵抗の材料からなる導電膜を形成する。導電膜としては、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）等の高融点金属膜、それらを含んだシリサイド化合物（ＷＳｉ、ＣｏＳｉ、ＴｉＳｉ）等を用いることができる。また、前記高融点金属膜と、前記高融点金属の窒化物（ＷＮ、ＴｉＮ等）からなるバリア膜とを積層して用いてもよい。
【００３４】
次に、導電膜上にフォトレジスト膜を形成してから、前記フォトレジスト膜をパターニングして、ゲート電極の形成領域のみを覆うフォトレジスト膜マスク（不図示）を形成する。
次に、前記フォトレジスト膜マスクを用いて、導電膜及び多結晶シリコン膜３０をドライエッチングする。これにより、図１４及び図１５に示すように、導電層６と多結晶シリコン膜７からなるゲート電極５を形成する。
ゲート電極５は、平面視帯状であり、平面視帯状の拡散層領域（活性領域）２と垂直に交差するように形成する。また、ゲート電極５は、多結晶シリコン７上に導電層６が積層された壁状に形成する。多結晶シリコン７の下部は、ゲート絶縁膜８を介して薄肉部４１（チャネル領域４）により挟み込まれている。
【００３５】
図１６は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、Ｎ型不純物層９を形成した時点の図であり、図１６（Ａ）は図１４のＡ−Ａ’線に対応する部分の断面図であり、図１６（Ｂ）は図１４のＢ−Ｂ’線に対応する部分の断面図である。
ゲート電極５形成後、リン（Ｐ）を、エネルギー１０〜２０ＫｅＶ、ドーズ量１×１０１２〜１×１０１３ｉｏｎｓ／ｃｍ２で、拡散層領域２のゲート電極５で覆われていない領域にイオン注入してＮ型不純物層９を形成する。Ｎ型不純物層９は、トランジスタのソース・ドレイン領域として機能する。
【００３６】
図１７は、本発明の実施形態である半導体装置の製造方法を示す工程平面図であって、コンタクトプラグ１１を形成した時点の図である。図１８は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、図１８（Ａ）は図１７のＡ−Ａ’線の断面図であり、図１８（Ｂ）は図１７のＢ−Ｂ’線の断面図である。
Ｎ型不純物層９形成後、ゲート電極５及びゲート絶縁膜８を覆うように、シリコン酸化膜等からなる層間絶縁膜１０を堆積する。
次に、層間絶縁膜１０にＮ型不純物層９を露出させる孔部を設け、前記孔部を埋めるように導電材料を充填して、コンタクトプラグ１１を形成する。前記導電材料としては、タングステン（Ｗ）や、不純物を導入した多結晶シリコン等を用いることができる。図１８（Ａ）に示すように、コンタクトプラグ１１は、ソース・ドレイン領域用のＮ型不純物層９に接続されている。
【００３７】
次に、ゲート電極５についても同様に、引き出し用のコンタクトプラグ（図示せず）を形成する。
次に、コンタクトプラグ１１と接続する金属配線層（図示せず）をタングステンやアルミニウム（Ａｌ）、銅（Ｃｕ）等を用いて形成する。
以上の工程により、ＲＣ型トランジスタが完成する。
【００３８】
図１７には、ＲＣ型トランジスタの平面視長方形状の領域が示されている。前記領域は、層間絶縁膜１０により覆われている。前記領域内には、帯状の拡散層領域（活性領域）２と、帯状のゲート電極５が交差するように配置されている。拡散層領域２の周りには、拡散層領域２を区画する素子分離領域３が形成されている。拡散層領域２には、円形状の２つのコンタクトプラグ１１が設けられている。
【００３９】
図１８（Ａ）に示すように、半導体基板１には、素子分離領域３が設けられている。素子分離領域３には、凸部３９が形成されている。凸部３９には、トランジスタのソース・ドレイン領域として機能する２つのＮ型不純物層９と、ゲート電極５が形成されている。
ゲート電極５は、半導体基板１の一面１ａに設けられた凹部２７を充填し、半導体基板１の一面１ａから突出するように形成された多結晶シリコン７と、多結晶シリコン７上に形成された導電層６とから構成されている。凹部２７の内壁面と底面を覆うと共に、半導体基板１の一面１ａ及び素子分離領域３を覆うようにゲート絶縁膜８が形成されている。
層間絶縁膜１０は、ゲート電極５とゲート絶縁膜８を覆うように形成されている。層間絶縁膜１０に設けられたコンタクトプラグ１１を用いて、Ｎ型不純物層９と上層に設けた配線層（図示せず）との導通が得られる構成とされている。
【００４０】
図１８（Ｂ）に示すように、ゲート電極５の基端側の多結晶シリコン７は、凹部２７を充填するように形成されている。多結晶シリコン７の基端側は、ゲート絶縁膜８を介して、サイドウォール状の薄肉部４１により挟まれている。薄肉部４１は、先端側から基端側に向けて膜厚が厚くされるように形成されている。
【００４１】
薄肉部４１は、ＲＣ型トランジスタのチャネル領域４として機能する。薄肉部４１（チャネル領域４）は、ゲート絶縁膜８を介してゲート電極５の下層部分と対向するように配置されている。ＲＣ型トランジスタがオン状態に有る場合のＮ型不純物層９間の相互の導通は、ゲート電極５に印加された電界によって、薄肉部４１（チャネル領域４）の導電型をＰ型からＮ型に反転することにより行われる。
【００４２】
本実施形態では、Ｎチャネル型トランジスタを形成する場合について説明したが、Ｐチャネル型トランジスタを形成する場合に利用してもよい。Ｐチャネル型トランジスタを形成する場合には、不純物の導電型を変更すればよい。すなわち、Ｐ型の半導体基板を用いる場合には、あらかじめＮ型ウェルを形成しておき、そのＮ型ウェル中にＲＣ型トランジスタを形成し、ソース・ドレイン領域の形成にはボロンまたはフッ化ボロン（ＢＦ２）を注入して、Ｐ型不純物層を形成すればよい。Ｐチャネル型の場合にもチャネル領域を含む半導体基板内に注入した不純物層の濃度と導電型を制御することで、しきい値電圧を調整することができる。
【００４３】
本実施形態では、シングルドレイン構造を用いたが、トランジスタの特性をより高性能なものとするために、ＬＤＤ構造としてもよい。具体的には、ゲート電極の側面部分に公知の手段でシリコン窒化膜等を用いたサイドウォールを形成した後に、Ｎチャネル型トランジスタの場合には、イオン注入法を用いて、ヒ素（Ａｓ）等の不純物をドーズ量が１×１０１３〜１×１０１４ｉｏｎｓ／ｃｍ２となるように導入すればよい。ＬＤＤ構造としてソース・ドレイン領域の抵抗値を下げることにより、より大きなオン電流を得ることができる。
【００４４】
その他、本発明の趣旨を逸脱しない範囲において、従来のプレーナ型ＭＯＳトランジスタまたはトレンチゲート型トランジスタなどで用いられている高性能化の手法を組合せて用いてもよい。
【００４５】
本発明の実施形態である半導体装置の製造方法は、半導体基板１の一面１ａに、溝部４０と、溝部４０に囲まれ、側壁面の少なくとも一部が傾斜面２４ｃである凸部３９とを形成してから、溝部４０を埋める素子分離用絶縁膜２５を形成する工程と、素子分離用絶縁膜２５をマスクの一部にして半導体基板１の一面１ａをドライエッチングして凸部３９内に凹部２７を設けるとともに、凹部２７と素子分離用絶縁膜２５との間にチャネル領域４となる薄肉部４１を形成する工程と、ウェットエッチングにより、薄肉部４１の高さを調整する工程と、を有する構成なので、ＲＣ型トランジスタのチャネル領域４の高さＨ２を所望の範囲に調整するとともに、チャネル領域４に近接して残存し、トランジスタの動作に悪影響を及ぼす薄皮状の半導体層からなるバリ部２８を完全に除去することができる。このため、チャネル領域４を流れる電流を安定化して、ＲＣ型トランジスタの動作特性を安定化できる。
【００４６】
本発明の実施形態である半導体装置の製造方法は、第１工程において、凸部３９の側壁面の上部を半導体基板１の一面１ａに対してほぼ垂直な面２２ｃとするとともに、凸部の側壁面の下部を傾斜面２４ｃとし、かつ、傾斜面２４ｃとほぼ垂直な面２２ｃとの間に半導体基板１の一面１ａに対してほぼ平行な段部１９を設けることで、素子分離用絶縁膜３に前記ほぼ垂直な面２２ｃと対向する突出部を設け、第２工程において、前記突出部をマスクの一部にして異方性エッチングすることで、凹部２７と素子分離用絶縁膜３との間にチャネル領域４となる薄肉部４１を形成する構成なので、素子分離用絶縁膜２５をマスクの一部として凹部２７を形成して、チャネル領域４の高さＨ２を所望の範囲にするとともに、チャネル領域４に近接して残存する薄皮状の半導体層２８を完全に除去することができる。
【００４７】
本発明の実施形態である半導体装置の製造方法は、凸部３９は、凸部３９の側壁面の上部に位置する半導体基板１の一面１ａに対してほぼ垂直な面２２ｃを形成する第１のドライエッチングを行った後に、ほぼ垂直な面２２ｃ上を覆う絶縁膜でサイドウォール２３を形成し、サイドウォール２３をマスクの一部として第２のドライエッチングを行って、凸部３９の側壁面の下部に位置する傾斜面２４ｃを形成すると共に、サイドウォール２３の底面と対向するように半導体基板１の一面１ａに対してほぼ平行な段部１９を形成する構成なので、素子分離用絶縁膜２５をマスクの一部として凹部２７を形成して、段部１９を形成して、チャネル領域４の高さＨ２を所望の範囲にすることができる。
【００４８】
本発明の実施形態である半導体装置の製造方法は、傾斜面２４ｃを、深さ方向に凸部３９の領域を広げるように形成する構成なので、素子分離用絶縁膜２５をマスクの一部として凹部２７を形成して、チャネル領域４の高さＨ２を所望の範囲にすることができる。
【００４９】
本発明の実施形態である半導体装置の製造方法は、前記ウェットエッチングで用いる薬液が、加熱した純水である構成なので、薄肉部４１（チャネル領域４）の高さの制御を、ドライエッチングのみで実施する場合よりも容易に行うことができ、ＲＣ型トランジスタの薄肉部４１（チャネル領域４）の形状・高さを、トランジスタの動作に最適な形状・高さにすることができる。また、チャネル領域４に近接して残存する薄皮状のバリ部２８を完全に容易に除去することができる。
【００５０】
本発明の実施形態である半導体装置の製造方法は、前記純水の温度が６０℃〜８０℃の範囲である構成なので、薄肉部４１（チャネル領域４）の高さの制御を、ドライエッチングのみで実施する場合よりも容易に行うことができ、ＲＣ型トランジスタの薄肉部４１（チャネル領域４）の形状・高さを、トランジスタの動作に最適な形状・高さにすることができる。
【００５１】
本発明の実施形態である半導体装置の製造方法は、薄肉部４１の高さを３０〜５０ｎｍの範囲に調整する構成なので、チャネル領域４を流れる電流を安定化して、ＲＣ型トランジスタの動作特性を安定化できる。
【００５２】
本発明の実施形態である半導体装置の製造方法は、薄肉部４１の高さを調整した後に、凹部２７の内面を覆うようにゲート絶縁膜８を形成してから、ゲート絶縁膜８を介して凹部２７を充填するようにゲート電極５を形成する工程と、を有する構成なので、チャネル領域４の高さＨ２を所望の範囲に調整するとともに、チャネル領域４に近接して残存する薄皮状のバリ部２８を完全に除去して、ゲート電極５を形成することができる。
【００５３】
（第２の実施形態）
本発明の第２の実施形態である半導体装置の製造方法について説明する。本発明の実施形態である半導体装置の製造方法は、素子分離領域３の形状及び形成工程を変えた他は第１の実施形態と同様である。第１の実施形態では２回のエッチングを実施して第１の溝２２と第２の溝２４からなる溝部４０を形成したが、本実施形態では１回のエッチングで溝部４０を形成する。
【００５４】
図１９は、本発明の実施形態である半導体装置の製造方法の工程図であって、素子分離領域３を形成した時点の図であり、図１９（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図であり、図１９（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図である。
第１の実施形態と同様にして、熱酸化法等により、半導体基板１上に厚さ９ｎｍ程度のシリコン酸化膜２０を形成した後、シリコン酸化膜２０上に厚さ１２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２１を形成する。
次に、シリコン窒化膜２１上にフォトレジスト膜を形成した後、これを露光して所望のパターンマスクとしてから、ドライエッチング法を用いて、シリコン窒化膜２１とシリコン酸化膜２０をパターニングする。
【００５５】
次に、シリコン窒化膜２１をマスクとして、シリコンのドライエッチングを行い、溝部４０を形成する。溝部４０の深さは８０〜１００ｎｍ程度とする。溝部４０は深さ方向に幅が狭くなるように形成されており、溝部４０の側壁面４０ｃは、鉛直方向Ｚと角度αをなす傾斜面とされている。
【００５６】
次に、ＣＶＤ法を用いて、溝部４０の内部を充填するとともに、シリコン窒化膜２１を覆うようにシリコン酸化膜からなる素子分離用絶縁膜２５を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて素子分離用絶縁膜２５の表面の平坦化を行う。
次に、フッ酸等の薬液を用いてウェットエッチングを行って、溝部４０の内部に充填されたシリコン酸化膜２５の高さが、半導体基板１の一面１ａと概略同等の高さとなるように調整して、溝部４０に充填された素子分離用絶縁膜２５からなる素子分離領域３ａを形成する。なお、素子分離領域３ａで区画された領域は、拡散層領域（活性領域）２と形成する。また、拡散層領域（活性領域）２の表面には、シリコン酸化膜２０が残されている。
【００５７】
図２０は、本発明の実施形態である半導体装置の製造方法の工程図であって、凹部２７を形成した時点の図であり、図２０（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図であり、図２０（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図である。
素子分離領域３ａ形成後、シリコン酸化膜２０及び素子分離領域３ａを覆うようにフォトレジスト膜を形成してから、フォトリソグラフィー法により、フォトレジスト膜をパターニングして、平面視帯状の開口部を設ける。
【００５８】
次に、フォトレジスト膜をマスクとして、シリコンの異方性ドライエッチングを行い、開口部のシリコンを除去して、凹部２７を形成する。
このとき、図２０（Ｂ）に示すように、凹部２７と素子分離領域３ａとの間に薄肉部４１ａが形成される。また、通常、薄肉部４１ａの先端側に接し、素子分離領域３の側面に貼り付くように、薄皮状のシリコンからなるバリ部２８ａが残存する。
なお、素子分離領域３ａの一部は平面視したときに活性領域２方向に突出した突出部３ｄとされている。シリコンの異方性ドライエッチングでは、突出部３ｄもマスクの一部として用いられる。
【００５９】
薄肉部４１ａは、半導体基板１を形成するシリコンが先端側から基端側に向けて膜厚が厚くされるように形成される。薄肉部４１ａの高さは、例えば、概略５０〜７０ｎｍ程度とする。なお、薄肉部４１ａは、ＲＣ型トランジスタのチャネル領域４ａとして機能する。溝部４０の側壁面４０ｃが鉛直方向Ｚとなす角度αの大きさを変更して、チャネル領域４ａの幅を調整できる。
【００６０】
なお、図２０（Ａ）及び図２０（Ｂ）に示すように、溝部４０は１回のドライエッチングで形成され、第１の実施形態で示した段部１９が形成されない。そのため、薄肉部４１ａ（チャネル領域４ａ）の高さの制御は、第１の実施形態より困難となる。
【００６１】
次に、第１の実施形態と同様に、７０℃程度に加熱した純水を用いてシリコンのウェットエッチングを行う。これにより、バリ部２８ａが除去され、薄肉部４１ａ（チャネル領域４ａ）の高さを最適な値にできる。
更に、第１の実施形態で示した工程と同様の工程を実施して、ＲＣ型トランジスタを完成する。
【００６２】
本発明の実施形態である半導体装置の製造方法は、第１工程において、凸部３９の幅が半導体基板１の一面１ａから離れる方向に進むに従って広くなるように凸部３９の側壁面全体を傾斜面４０ｃとすることで、前記素子分離用絶縁膜３に前記傾斜面４０ｃと対向する突出部を設け、第２工程において、前記突出部をマスクの一部にして異方性エッチングすることで、凹部２７と素子分離用絶縁膜３との間にチャネル領域４となる薄肉部４１を形成する構成なので、素子分離用絶縁膜２５をマスクの一部として凹部２７を形成して、チャネル領域４ａの高さＨ２を所望の範囲に調整するとともに、チャネル領域４に近接して残存する薄皮状のバリ部２８を完全に除去することができる。
【００６３】
本発明の実施形態である半導体装置の製造方法は、凸部３９を１回のドライエッチングで形成する構成なので、素子分離用絶縁膜２５をマスクの一部として凹部２７を形成して、チャネル領域４ａの高さＨ２を所望の範囲に調整するとともに、チャネル領域４に近接して残存する薄皮状のバリ部２８を完全に除去することができる。
【００６４】
（第３の実施形態）
本発明の第３の実施形態である半導体装置の製造方法について説明する。本発明の実施形態である半導体装置の製造方法は、シリコンのウェットエッチングの工程で用いる薬液として加熱したリン酸を用いた他は第１の実施形態と同様である。
【００６５】
シリコンのウェットエッチングの工程で用いる薬液として、シリコンのエッチングレートが遅い液体薬剤を使用してもよい。シリコンのエッチングレートが遅い液体薬剤を使用することにより、薄肉部４１（チャネル領域４）の高さをより正確に調節することができる。
【００６６】
本実施形態では、シリコンのウェットエッチングの薬液として、加熱したリン酸（Ｈ３ＰＯ４）を用いる。具体的には、１６０℃程度に加熱したリン酸（薬液）中に所定の前工程を実施した半導体基板を６０分程度浸漬する。これにより、第１の実施形態の示した加熱した純水を用いた場合と概略同程度のシリコンを除去することが可能となり、制御性よくチャネル領域を形成できる。薬液としてリン酸を用いる場合には、エッチング速度等を考慮して、温度は１５０〜１７０℃の範囲に設定するのが好ましい。
【００６７】
なお、シリコンのウェットエッチングの薬液として、ＡＰＭ（アンモニア過酸化水素水溶液）を用いてシリコンをエッチングすることも可能である。しかし、ＡＰＭを用いた場合には、加熱した純水やリン酸を用いた場合に比べてシリコンのエッチング速度が速いので、最終的に形成する薄肉部４１（チャネル領域４）の形状・高さの制御性に劣る。
【００６８】
本発明の実施形態である半導体装置の製造方法は、ウェットエッチング法で用いる薬液が、加熱したリン酸である構成なので、チャネル領域４の高さＨ２を所望の範囲に調整するとともに、チャネル領域４に近接して残存し、トランジスタの動作に悪影響を及ぼす薄皮状のバリ部２８を完全に除去することができる。このため、動作特性に優れた高性能のＲＣ型トランジスタを容易に形成できる。
【００６９】
本発明の実施形態である半導体装置の製造方法は、前記リン酸の温度が１５０℃〜１７０℃の範囲である構成なので、チャネル領域４の高さＨ２を所望の範囲に調整するとともに、チャネル領域４に近接して残存し、トランジスタの動作に悪影響を及ぼす薄皮状のバリ部２８を完全に除去することができる。
【００７０】
（第４の実施形態）
本発明の第４の実施形態である半導体装置の製造方法について説明する。本発明の実施形態である半導体装置の製造方法は、本発明の実施形態である半導体装置の製造方法を用いて形成したＲＣ型トランジスタを、ＤＲＡＭのメモリセルに適用した場合の製造方法である。
図２１は、本発明の実施形態である半導体装置の製造方法の工程平面図であって、ＤＲＡＭ素子のメモリセル部の平面レイアウトの一例を示す概念図である。図２２は、本発明の実施形態である半導体装置の製造方法の工程図であって、図２１のＡ−Ａ’線の断面図である。
なお、図２１の右手側は、ワード配線Ｗとなるゲート電極１０５とサイドウォール１０５ｂとを切断する面を基準とした透過断面図として示している。また、簡略化のために、キャパシタ素子の記載は図２１においては省略し、断面図（図２２）にのみ記載している。
【００７１】
図２１に示すように、半導体基板１０１には、横（Ｘ）方向に延設された折れ線形状（湾曲形状）のビット配線１０６が、縦（Ｙ）方向に所定の間隔で複数配置されている。また、縦（Ｙ）方向に延在する直線形状のワード配線Ｗは、横（Ｘ）方向に所定の間隔で複数配置されている。ゲート電極（ワード配線Ｗ）にはサイドウォール１０５ｂが設けられている。各ワード配線Ｗの間には、不純物拡散層１０８及び素子分離領域１０３が形成されている。不純物拡散層１０８は、例えば、リン（Ｐ）のようなＮ型不純物を半導体基板１０１に導入して形成する。
【００７２】
更に、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されており、一般に６Ｆ２型メモリセルと呼ばれるレイアウトに沿って配列されている。活性領域Ｋには、円形状の基板コンタクト部２０５ｃ、２０５ａ、２０５ｂが設けられている。
各ワード配線Ｗは、各活性領域Ｋと交差する部分において、図２２に示すゲート電極１０５を含むように構成されている。また、本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【００７３】
図２１に示すように、半導体基板１０１において、素子分離領域１０３により区画された活性領域Ｋにソース・ドレイン領域として機能する不純物拡散層１０８が離間して形成されている。そして、不純物拡散層１０８の間に、溝型のゲート電極１０５が形成されている。
ゲート電極１０５は、多結晶シリコン膜と金属膜との多層膜により形成されており、半導体基板１０１の上部に突出されている。ＣＶＤ法での成膜時にリン等の不純物を含有させることにより、前記多結晶シリコン膜を形成することができる。前記金属膜としては、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００７４】
各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。ソース・ドレイン領域（不純物拡散層）の真上に配置されるように基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置が規定されている。
図２１には、ＲＣ型トランジスタのゲート電極のチャネル領域ＣＨの形成位置が、太線により透過的に示されている。
【００７５】
図２２に示すように、メモリセル部は、メモリセル用のＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に複数のコンタクトプラグを介して接続されたキャパシタ素子Ｃａｐとを有して概略構成されている。ＭＯＳトランジスタＴｒ１には、ＲＣ型トランジスタが用いられている。
【００７６】
図２２に示すように、不純物拡散層１０８上には、不純物拡散層１０８と接触するように基板コンタクトプラグ１０９が形成されている。この基板コンタクトプラグ１０９は、例えば、リンを含有した多結晶シリコンから形成され、図２０に示す基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置されている。基板コンタクトプラグ１０９の横（Ｘ）方向の幅は、隣接するゲート電極（ワード配線Ｗ）に設けられたサイドウォール１０５ｂによって規定される、セルフアライン構造となっている。
【００７７】
図２１及び図２２において、半導体基板１０１は、所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。
半導体基板１０１には、素子分離領域１０３が形成されている。素子分離領域１０３は、半導体基板１０１の表面にＳＴＩ法によりシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋設することで、活性領域（拡散層領域）Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。
素子分離領域１０３を第１の実施形態で示したように２回の溝エッチングで形成した場合には、中間部分に段差が形成されるが、図２２では記載を省略した。
【００７８】
ゲート電極１０５と半導体基板１０１との間には、ゲート絶縁膜１０５ａが形成されている。また、ゲート電極１０５の側壁には窒化シリコン（Ｓｉ３Ｎ４）などの絶縁膜によるサイドウォール１０５ｂが形成されている。ゲート電極１０５上にも窒化シリコンなどの絶縁膜１０５ｃが形成されており、ゲート電極１０５の上面を保護している。
【００７９】
図２２に示すように、ゲート電極上の絶縁膜１０５ｃ及び基板コンタクトプラグ１０９を覆うように第１の層間絶縁膜１０４が形成されている。
また、第１の層間絶縁膜１０４を貫通するように、ビット線コンタクトプラグ１０４Ａが形成されている。ビット線コンタクトプラグ１０４Ａは、基板コンタクト部２０５ａの位置に配置され、基板コンタクトプラグ１０９と導通している。ビット線コンタクトプラグ１０４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ１０４Ａに接続するようにビット配線１０６が形成されている。ビット配線６は窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。
【００８０】
ビット配線１０６を覆うように、第２の層間絶縁膜１０７が形成されている。第１の層間絶縁膜１０４及び第２の層間絶縁膜１０７を貫通して、基板コンタクトプラグ１０９に接続するように容量コンタクトプラグ１０７Ａが形成されている。容量コンタクトプラグ１０７Ａは、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。
【００８１】
第２の層間絶縁膜１０７上には、窒化シリコンを用いた第３の層間絶縁膜１１１およびシリコン酸化膜を用いた第４の層間絶縁膜１１２が形成されている。
第３の層間絶縁膜１１１および第４の層間絶縁膜１１２を貫通して、容量コンタクトプラグ１０７Ａと接続するようにキャパシタ素子Ｃａｐが形成されている。
【００８２】
キャパシタ素子Ｃａｐは、下部電極１１３と、上部電極１１５と、両電極の間に形成された高誘電体の容量絶縁膜１１４とからなる。前記高誘電体としては、例えば、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）や、それらの積層体等を用いることができる。
下部電極１１３および上部電極１１５には、窒化チタン等の金属膜を使用できる。
下部電極１１３は容量コンタクトプラグ１０７Ａと導通している。
【００８３】
上部電極１１５の上面を覆うように、酸化シリコン等で形成した第５の層間絶縁膜１２０が形成されている。さらに、第５の層間絶縁膜１２０上には、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層１２１及び表面保護膜１２２が形成されている。
【００８４】
ＭＯＳ型トランジスタＴｒ１をオン状態にすることで、ビット配線１０６を介して、キャパシタ素子Ｃａｐに蓄積した電荷の有無の判定を行うことができ、情報の記憶動作を行うことが可能なＤＲＡＭのメモリセルとして動作する。
【００８５】
本発明の実施形態である半導体装置の製造方法は、ゲート電極５を備えたトランジスタＴｒ１を形成してから、トランジスタＴｒ１にキャパシタ素子Ｃａｐを接続して、トランジスタＴｒ１とキャパシタ素子Ｃａｐとを有するメモリセルを形成する構成なので、メモリセルに用いるＲＣ型トランジスタのチャネル領域ＣＨの高さを所望の範囲に調整するとともに最適な形状とし、チャネル領域に近接して残存し、トランジスタの動作に悪影響を及ぼす薄皮状の半導体層からなるバリ部を完全に除去することができる。このため、動作特性に優れた高性能のＲＣ型トランジスタを容易に形成できる。また、本発明を適用して形成したＲＣ型トランジスタをＤＲＡＭ素子のメモリセルに用いることで、リフレッシュ特性およびデータ書き込み特性に優れたＤＲＡＭ素子を容易に製造できる。
【実施例】
【００８６】
以下、本発明を実施例に基づいて具体的に説明する。しかし、本発明はこれらの実施例にのみ限定されるものではない。
（実施例１）
図２２に示す半導体装置を、次のようにして製造した。
まず、熱酸化法等により、Ｐ型のシリコン基板（以下、半導体基板）上に厚さ９ｎｍのシリコン酸化膜を形成した後、シリコン酸化膜上に、厚さ１２０ｎｍのシリコン窒化膜（Ｓｉ３Ｎ４）を形成した。
次に、シリコン窒化膜上にフォトレジスト膜を形成した後、これを露光して所望のパターンマスクとしてから、ドライエッチング法を用いてシリコン窒化膜とシリコン酸化膜をパターニングして、半導体基板上にシリコン酸化膜を介して長方形状のシリコン窒化膜を形成した。
【００８７】
次に、シリコン窒化膜をマスクとして、塩素（Ｃｌ２）、臭化水素（ＨＢｒ）及び酸素（Ｏ２）を混合したガスを用いて、圧力２５ｍＴｏｒｒの雰囲気下でシリコンのドライエッチングを行い、半導体基板のシリコン窒化膜で覆われていない領域に深さ１２０ｎｍの溝（第１の溝）を形成した。第１の溝の側壁面は、鉛直方向となす角度（テーパー角）が概略垂直（テーパー角０度）となるように形成した。
次に、ＣＶＤ法を用いて、第１の溝の表面及びシリコン窒化膜の表面を覆うように厚さ１８ｎｍのシリコン酸化膜を形成した。
【００８８】
次に、全面ドライエッチングを行い、第１の溝の側面部分にサイドウォールを形成してから、シリコン窒化膜およびサイドウォールをマスクとして、再度、シリコンのドライエッチングを行い、深さは９０ｎｍの溝（第２の溝）を形成した。これにより、第１の溝及び第２の溝からなる溝部に囲まれた凸部を形成した。なお、深さ方向に凸部の領域を広げるように、第２の溝の側壁面は傾斜させて形成した。
次に、ＣＶＤ法を用いて、溝部の内部を充填するとともに、シリコン窒化膜を覆うようにシリコン酸化膜からなる素子分離用絶縁膜を形成した。
【００８９】
次に、ＣＭＰ法を用いて素子分離用絶縁膜表面の平坦化を行った後、フッ酸の薬液を用いてウェットエッチングを行って、溝部の内部に充填された素子分離用絶縁膜の高さが、半導体基板の一面（上面）と概略同等の高さとなるように調整して、溝部に充填されたシリコン酸化膜からなる素子分離領域を形成した。
次に、熱リン酸の薬液を用いて、シリコン窒化膜の残存部分を除去した。
次に、シリコン酸化膜及び素子分離領域を覆うようにフォトレジスト膜を形成した後、フォトリソグラフィー法により、フォトレジスト膜をパターニングして、フォトレジスト膜に、平面視帯状の開口部を、拡散層領域（活性領域）の中心部分で交差するように設けた。
【００９０】
次に、フォトレジスト膜をマスクとして、塩素（Ｃｌ２）、臭化水素（ＨＢｒ）及び酸素（Ｏ２）の混合ガスを用いて、シリコンの異方性ドライエッチングを行った。このドライエッチングにより、開口部のシリコンが除去されて凹部が形成された。なお、フォトレジスト膜で覆われていない領域の素子分離領域には浅い溝が形成された。また、このドライエッチングにより、凹部と溝部（素子分離領域）との間に薄肉部が形成された。薄肉部は、半導体基板を形成するシリコンが一面側から他面側に向けて膜厚が厚くされるように加工されたものであり、薄肉部の高さは６０ｎｍであった。更にまた、薄肉部の一面側に接し、素子分離領域の側面に貼り付くように、薄皮状のシリコンからなるバリ部が残存していた。
このシリコンの異方性ドライエッチング終了後、フォトレジスト膜を除去した。
【００９１】
次に、この半導体基板を７０℃に温度設定した純水中に２０分間浸漬して、シリコンのウェットエッチングを行い、バリ部を完全に除去するとともに、薄肉部の高さ、すなわち、チャネル領域の半導体層の高さを４０ｎｍとした。
次に、フッ酸の薬液を用いてシリコン酸化膜を除去して、拡散層領域におけるシリコン表面を露出させた後、凹部の露出面、前記シリコン表面及び素子分離領域の表面を覆うように、厚さ６ｎｍのシリコン酸化膜からなるゲート絶縁膜を形成した。
【００９２】
次に、ＣＶＤ法を用いて、ゲート絶縁膜を覆い、凹部の内部を充填するように、リン（Ｐ）を導入した多結晶シリコン膜を厚さ８０ｎｍで堆積した。
次に、多結晶シリコン膜を貫通して半導体基板の内部に到達するように、６０ＫｅＶのエネルギーでボロン（Ｂ）のイオン注入を行い、半導体基板の内部に不純物注入層を形成した。
【００９３】
次に、多結晶シリコン膜上にタングステン（Ｗ）からなる導電膜を形成し、前記導電膜上にフォトレジスト膜を形成してから、前記フォトレジスト膜をパターニングして、ゲート電極の形成領域のみを覆うフォトレジスト膜マスクを形成した後、前記フォトレジスト膜マスクを用いて前記導電膜及び前記多結晶シリコン膜をドライエッチングして、平面視帯状のゲート電極を形成した。
【００９４】
次に、リン（Ｐ）をエネルギー１５ＫｅＶ、ドーズ量５×１０１２ｉｏｎｓ／ｃｍ２で、拡散層領域のゲート電極で覆われていない領域にイオン注入して、トランジスタのソース・ドレイン領域として機能するＮ型不純物層を形成した。
次に、ゲート電極及びゲート絶縁膜を覆うように、シリコン酸化膜からなる層間絶縁膜を堆積した後、層間絶縁膜にＮ型不純物層を露出させる孔部を設け、前記孔部を埋めるようにタングステン（Ｗ）からなる導電材料を充填して、コンタクトプラグを形成した。
【００９５】
次に、ゲート電極についても引き出し用のコンタクトプラグを形成し、これらのコンタクトプラグと接続する金属配線層を、タングステンを用いて形成した。
以上の工程により、ＲＣ型トランジスタを完成した。
更に、ＲＣ型トランジスタをメモリセルに用いて設計ルール５０ｎｍ世代のＤＲＡＭ素子を作成し、ＲＣ型トランジスタのチャネル領域の半導体層（薄肉部）の高さとＤＲＡＭ素子の動作特性との関係について評価を行った。
【００９６】
（実施例２〜３、比較離１〜４）
チャネル領域の半導体層（薄肉部）の高さを３０ｎｍ（実施例２）、５０ｎｍ（実施例３）、１０ｎｍ（比較例１）、２０ｎｍ（比較例２）、６０ｎｍ（比較例３）、７０ｎｍ（比較例４）とした他は実施例１と同様にして、ＲＣ型トランジスタを備えたＤＲＡＭ素子を作成した。
実施例１と同様の方法で、ＲＣ型トランジスタのチャネル領域の半導体層の高さとＤＲＡＭ素子の動作特性との関係について評価を行った。以上の結果、次のような知見を得た。
【００９７】
チャネル領域の半導体層の高さが約３０〜５０ｎｍに設定されている場合に、ＤＲＡＭ素子の動作が最も安定した。チャネル領域の半導体層の高さを約５０ｎｍよりも大きくするに従い、トランジスタのしきい値電圧に低下がみられた。しきい値電圧の低下は、チャネル領域に導入する不純物（ソース・ドレイン領域と反対導電型の不純物）の濃度を大きくすることで抑制できるが、それによってソース・ドレイン領域端での電界強度が上昇し、オフ状態でのリーク電流が増加する。このため、ＤＲＡＭ素子のリフレッシュ特性（データ保持特性）が悪化した。一方、チャネル領域の半導体層の高さを約３０ｎｍよりも小さくするに従い、トランジスタのオン電流およびＳ係数（サブスレッショルド係数）が低下した。このため、データ保持に用いるキャパシタ素子へのデータの書き込み特性が悪化した。
【産業上の利用可能性】
【００９８】
本発明は、半導体装置の製造方法に関するものであり、特に、チャネル領域の高さを所望の範囲に調整するとともに、前記チャネル領域に近接して残存する薄皮状のバリ部を完全に除去する半導体装置の製造方法に関するものであり、半導体装置を製造・利用する産業において利用可能性がある。
【符号の説明】
【００９９】
１…半導体基板、１ａ…一面、２…拡散層領域（活性領域）、３、３ａ…素子分離領域、３ｄ…突出部、４、４ａ…チャネル領域、５…ゲート電極、６…導電層、７…多結晶シリコン、８…ゲート絶縁膜、９…Ｎ型不純物層（ソース・ドレイン領域）、１０…層間絶縁膜、１１…コンタクトプラグ、１９…段部、２０…シリコン酸化膜、２１…シリコン窒化膜、２２…第１の溝、２２ｃ…側壁面、２３…サイドウォール、２４…第２の溝、２４ｃ…側壁面、２５…素子分離用絶縁膜（シリコン酸化膜）、２６…フォトレジスト膜、２６ｃ…開口部、２７…凹部、２７ａ…浅い溝、２８、２８ａ…バリ部、３０…多結晶シリコン膜、３９…凸部、４０…溝部、４１、４１ａ…薄肉部、１０１…半導体基板、１０３…素子分離領域、１０４…第１の層間絶縁膜、１０４Ａ…ビット線コンタクトプラグ、１０５…ゲート電極、１０５ａ…ゲート絶縁膜、１０５ｂ…サイドウォール、１０５ｃ…絶縁膜、１０６…ビット配線、１０７…第２の層間絶縁膜、１０７Ａ…容量コンタクトプラグ、１０８…不純物拡散層、１０９…基板コンタクトプラグ、１１１…第３の層間絶縁膜、１１２…第４の層間絶縁膜、１１３…下部電極、１１４…容量絶縁膜、１１５…上部電極、１２０…第５の層間絶縁膜、１２１…配線層、１２２…表面保護膜、２０５ａ、２０５ｂ、２０５ｃ…基板コンタクト部、Ｃａｐ…キャパシタ素子、Ｋ…活性領域、Ｔｒ…トランジスタ、Ｗ…ゲート配線。
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの微細化の進展に伴い、ＭＯＳ型トランジスタのゲート長も縮小化が進んでいる。これに伴い、従来から用いられているプレーナ型のＭＯＳ型トランジスタでは、ゲート長の縮小に伴い短チャネル効果が顕著になって、しきい値電圧の低下に伴うオフ電流の増大等の問題が発生していた。
【０００３】
特許文献１は、ＳＴＩ領域の側面とゲートトレンチの側面との間に位置する部分がチャネル領域として機能する半導体装置及びその製造方法に関するものであり、特許文献２は、リセスチャンネル領域を含む半導体装置及びその製造方法に関するものである。上記問題を回避するための方法として、特許文献１、２には、半導体基板に形成した溝内にゲート電極を埋め込み、溝型ゲート電極の側面部分と素子分離領域との間にチャネル領域を設けた構造が開示されている。このような構造のトランジスタを、本明細書では、ＲＣ（Ｒｅｃｅｓｓｅｄ Ｃｈａｎｎｅｌ）型トランジスタと記載する。
【０００４】
特許文献３は、トレンチゲート型トランジスタのトレンチを形成するためのフォトリソグラフィー工程と、ゲート電極を形成するためのフォトリソグラフィー工程が同一の工程である半導体装置の製造方法に関するものである。特許文献３に記載の単に溝内にゲート電極を埋設しただけのトレンチゲート型（溝ゲート型）トランジスタと比較して、ＲＣ型トランジスタは、しきい値電圧の低下を抑制しながらオン電流をできるだけ大きくすることが可能な高性能なトランジスタである。ＲＣ型トランジスタでは、溝の側面部分に形成されるチャネル領域の形状・高さに応じて、その動作特性が変化する。
【０００５】
ＲＣ型トランジスタのチャネル領域の形状・高さは、適用するデバイスに要求される電気特性に応じて最適な形状に設定することが重要である。
しかしながら、従来の半導体装置の製造方法では、チャネル領域の形状・高さを微調整して、適切に加工することが困難であった。また、従来の方法では、チャネル領域の上部の素子分離領域の側面部分に薄皮状の半導体層からなるバリ部が残存しやすく、チャネル領域の形状・高さを適切に保持したまま、これを除去することが困難であった。
【０００６】
特許文献４には、関連する技術として、従来のトレンチゲート型トランジスタにおいて、ゲート電極用の溝と素子分離領域の間に残存する突起状の領域（Ｓｉバリ）を除去する方法が開示されている。しかし、特許文献４に開示の方法は、従来のトレンチゲート型トランジスタで動作時に悪影響を及ぼすＳｉバリを完全に除去もしくは１０ｎｍ以下の高さになるまで除去することを目的としたものである。従って、この方法ではシリコンの除去量が大きすぎ、Ｓｉバリに相当する半導体層をチャネル領域として残存させて用いるＲＣ型トランジスタへ適用することは困難であった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１５８２６９号公報
【特許文献２】特開２００７−２５８６６０号公報
【特許文献３】特開平９−２３２５３５号公報
【特許文献４】特開２００７−１９４３３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上のように、従来の半導体装置の製造方法では、ＲＣ型トランジスタのチャネル領域の高さを所望の範囲に調整することが困難であり、また、前記チャネル領域に近接して残存する薄皮状のバリ部を完全に除去することができないという課題があった。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、半導体基板の一面に、溝部と、前記溝部に囲まれ、側壁面の少なくとも一部が傾斜面である凸部とを形成してから、前記溝部を埋める素子分離用絶縁膜を形成する工程と、前記素子分離用絶縁膜をマスクの一部にして前記半導体基板の一面をドライエッチングして前記凸部内に凹部を設けるとともに、前記凹部と前記素子分離用絶縁膜との間にチャネル領域となる薄肉部を形成する工程と、ウェットエッチングにより、前記薄肉部の高さを調整する工程と、を有することを特徴とする。
【発明の効果】
【００１０】
上記の構成によれば、ＲＣ型トランジスタのチャネル領域の高さを所望の範囲に調整するとともに、前記チャネル領域に近接して残存する薄皮状のバリ部を完全に除去する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態である半導体装置の製造方法の一例を示す工程平面図である。
【図２】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図２（Ａ）は図１のＡ−Ａ’線の断面図であり、図２（Ｂ）は図１のＢ−Ｂ’線の断面図である。
【図３】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図３（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図であり、図３（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図である。
【図４】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図４（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図であり、図４（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図である。
【図５】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図５（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図であり、図５（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図である。
【図６】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図６（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図であり、図６（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図である。
【図７】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図７（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図であり、図７（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図である。
【図８】本発明の実施形態である半導体装置の製造方法を示す平面図である。
【図９】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図９（Ａ）は図８のＡ−Ａ’線の断面図であり、図９（Ｂ）は図８のＢ−Ｂ’線の断面図である。
【図１０】本発明の実施形態である半導体装置の製造方法を示す平面図である。
【図１１】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図１１（Ａ）は図１０のＡ−Ａ’線の断面図であり、図１１（Ｂ）は図１０のＢ−Ｂ’線の断面図であり、図１１（Ｃ）は図１０のＣ−Ｃ’線の断面図である。
【図１２】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図１２（Ａ）は図１０のＡ−Ａ’線に対応する部分の断面図であり、図１２（Ｂ）は図１０のＢ−Ｂ’線に対応する部分の断面図であり、図１２（Ｃ）は図１０のＣ−Ｃ’線に対応する部分の断面図である。
【図１３】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図１３（Ａ）は図１０のＡ−Ａ’線に対応する部分の断面図であり、図１３（Ｂ）は図１０のＢ−Ｂ’線に対応する部分の断面図である。
【図１４】本発明の実施形態である半導体装置の製造方法を示す平面図である。
【図１５】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図１５（Ａ）は図１４のＡ−Ａ’線の断面図であり、図１５（Ｂ）は図１４のＢ−Ｂ’線の断面図であり、図１５（Ｃ）は図１４のＣ−Ｃ’線の断面図である。
【図１６】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図１６（Ａ）は図１４のＡ−Ａ’線に対応する部分の断面図であり、図１６（Ｂ）は図１４のＢ−Ｂ’線に対応する部分の断面図である。
【図１７】本発明の実施形態である半導体装置の製造方法を示す平面図であって、本発明の実施形態である半導体装置の製造方法を用いて製造したＲＣ型トランジスタの一例を示す平面図である。
【図１８】本発明の実施形態である半導体装置の製造方法を示す工程図であって、本発明の実施形態である半導体装置の製造方法を用いて製造したＲＣ型トランジスタの断面図であって、図１８（Ａ）は図１７のＡ−Ａ’線の断面図であり、図１８（Ｂ）は図１７のＢ−Ｂ’線の断面図である。
【図１９】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図１９（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図であり、図１９（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図である。
【図２０】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図２０（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図であり、図２０（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図である。
【図２１】本発明の実施形態である半導体装置の製造方法を示す平面図である。
【図２２】本発明の実施形態である半導体装置の製造方法を示す工程図であって、図２１のＡ−Ａ’線の断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態について説明する。
（第１の実施形態）
まず、本発明の第１の実施形態である半導体装置の製造方法について、ＲＣ型トランジスタを製造する工程を一例として図１〜図１８を用いて説明する。
図１は、本発明の実施形態である半導体装置の製造方法の一例を示す工程平面図であって、シリコン窒化膜２１を形成した時点の図である。また、図２は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、図２（Ａ）は図１のＡ−Ａ’線の断面図であり、図２（Ｂ）は図１のＢ−Ｂ’線の断面図である。図１では、ｘ方向と、これに垂直なｙ方向が規定されており、Ａ−Ａ’線は、ｘ方向に平行な線であり、Ｂ−Ｂ’線はｙ方向に平行な線である。
【００１３】
まず、熱酸化法等により、不純物を導入してＰ型としたシリコンからなる半導体基板１上に厚さ９ｎｍ程度のシリコン酸化膜を形成する。
次に、シリコン酸化膜上に、厚さ１２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２１を形成する。
次に、シリコン窒化膜上にフォトレジスト膜（図示せず）を形成した後、これを露光して所望のパターンマスクとしてから、ドライエッチング法を用いて、シリコン窒化膜とシリコン酸化膜をパターニングする。これにより、図１、図２（Ａ）及び図２（Ｂ）に示すように、半導体基板１上に、シリコン酸化膜２０を介して長方形状のシリコン窒化膜２１が形成される。シリコン窒化膜２１は、後述する拡散層領域（活性領域）２を覆うように形成する。
【００１４】
図３〜７は、素子分離領域３を形成する工程を示す図である。なお、図３〜７の各断面図で、各図の（Ａ）は図１のＡ−Ａ’ 線に対応する部分の断面図であり、各図の（Ｂ）は図１のＢ−Ｂ’ 線に対応する部分の断面図である。なお、素子分離領域３は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いて形成する。
図３は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、第１の溝２２を形成した時点の図である。
シリコン窒化膜２１形成後、シリコン窒化膜２１をマスクとして用いて、シリコンのドライエッチングを行う。これにより、図３（Ａ）及び図３（Ｂ）に示すように、半導体基板１のシリコン窒化膜２１で覆われていない領域に溝（第１の溝）２２を形成する。第１の溝２２の深さは１２０ｎｍ程度とする。第１の溝２２は、ｘ方向に伸びる溝とｙ方向に伸びる溝とから構成している。第１の溝２２の側壁面２２ｃは、鉛直方向となす角度（テーパー角）が概略垂直（テーパー角０度）となるように形成する。
前記ドライエッチングは、異方性ドライエッチングとし、例えば、塩素（Ｃｌ２）、臭化水素（ＨＢｒ）及び酸素（Ｏ２）等を混合したガスを用いて、圧力１０〜５０ｍＴｏｒｒの雰囲気下で実施する。
【００１５】
図４は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、サイドウォール２３を形成した時点の図である。
第１の溝２２形成後、ＣＶＤ法を用いて、第１の溝２２の表面及びシリコン窒化膜２１の表面を覆うように、厚さ１５〜２０ｎｍ程度のシリコン酸化膜を形成する。
次に、全面ドライエッチングを行う。これにより、図４（Ａ）及び図４（Ｂ）に示すように、第１の溝２２の側壁面２２ｃにサイドウォール２３を形成する。
【００１６】
図５は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、第２の溝２４を形成した時点の図である。
サイドウォール２３形成後、シリコン窒化膜２１およびサイドウォール２３をマスクとして、再度、シリコンのドライエッチングを行う。第２の溝２４の深さは８０〜１００ｎｍ程度とし、第２の溝２４の傾斜面２４ｃは、鉛直方向Ｚと角度αをなし、深さ方向に凸部３９の領域を広げるように形成する。
これにより、図５（Ａ）及び図５（Ｂ）に示すように、第２の溝２４を形成して、第１の溝２２と第２の溝２４とからなる溝部４０を形成するとともに、溝部４０に囲まれた凸部３９を形成する。
凸部３９の側壁面の上部は、半導体基板１の一面１ａに対してほぼ垂直な面２２ｃとされ、凸部３９の側壁面の下部は傾斜面２４ｃとされる。また、傾斜面２４ｃとほぼ垂直な面２２ｃとの間に半導体基板１の一面１ａに対してほぼ平行な段部１９が設けられる。
【００１７】
図６は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、シリコン酸化膜２５を形成した時点の図である。
第２の溝２４形成後、図６（Ａ）及び図６（Ｂ）に示すように、ＣＶＤ法を用いて、溝部４０を充填するとともに、シリコン窒化膜２１を覆うようにシリコン酸化膜からなる素子分離用絶縁膜２５を形成する。
なお、先に形成したサイドウォール２３は、素子分離用絶縁膜２５と同じシリコン酸化膜で形成されているので、図６（Ａ）及び図６（Ｂ）では、簡略化のためにサイドウォール２３の記載を省略している（以降の図において同じ。）。
【００１８】
図７は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、シリコン窒化膜２１の残存部分を除去した時点の図である。
素子分離用絶縁膜２５形成後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて、シリコン窒化膜２１が露出するまで、シリコン酸化膜２５表面の平坦化を行う。
次に、フッ酸等の薬液を用いてウェットエッチングを行って、溝部４０の内部に充填された素子分離用絶縁膜２５の高さが、半導体基板１の一面（上面）と概略同等の高さとなるように調整する。これにより、溝部４０に充填された素子分離用絶縁膜２５からなる素子分離領域３を形成する。
【００１９】
次に、熱リン酸等の薬液を用いて、シリコン窒化膜２１の残存部分を除去する。これにより、図７（Ａ）及び図７（Ｂ）に示すように、シリコン酸化膜２０が露出される。なお、素子分離領域３で区画された凸部３９を拡散層領域（活性領域）２とする。
【００２０】
図８は、本発明の実施形態である半導体装置の製造方法を示す工程平面図であって、フォトレジスト膜２６の開口部２６ｃを形成した時点の図である。図９は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、図９（Ａ）は図８のＡ−Ａ’線の断面図であり、図９（Ｂ）は図８のＢ−Ｂ’線の断面図である。
シリコン酸化膜２０を露出させた後、シリコン酸化膜２０及び素子分離領域３を覆うようにフォトレジスト膜２６を形成する。
次に、フォトリソグラフィー法によりフォトレジスト膜２６をパターニングして、図８及び図９に示すように、帯状の開口部２６ｃを設ける。開口部２６ｃは、平面視長方形状の拡散層領域（活性領域）２と中心部分で交差するように形成する。
【００２１】
図１０は、本発明の実施形態である半導体装置の製造方法を示す工程平面図であって、ゲート電極用の凹部２７を形成した時点の図である。図１１は、本発明の実施形態である半導体装置の製造方法の工程図であって、図１１（Ａ）は図１０のＡ−Ａ’線の断面図であり、図１１（Ｂ）は図１０のＢ−Ｂ’線の断面図であり、図１１（Ｃ）は図１０のＣ−Ｃ’線の断面図である。
次に、フォトレジスト膜２６をマスクとして、シリコンの異方性ドライエッチングを行う。エッチングガスとしては、例えば、塩素（Ｃｌ２）、臭化水素（ＨＢｒ）及び酸素（Ｏ２）の混合ガスを用いる。
【００２２】
このドライエッチングにより、開口部２６ｃのシリコンが除去されて、ゲート電極用の凹部２７が形成される。このとき、シリコン酸化膜もエッチングされる。しかし、シリコン酸化膜のエッチング速度はシリコンのエッチング速度よりも遅いため、シリコン酸化膜のエッチング量は少ない。そのため、図１１（Ｂ）及び図１１（Ｃ）に示すように、素子分離領域３に浅い溝２７ａが形成される。
【００２３】
図１１（Ｂ）に示すように、凹部２７と素子分離領域３との間には、薄肉部４１が形成されている。素子分離領域３の一部は平面視したときに活性領域２方向に突出した突出部３ｄとされている。シリコンの異方性ドライエッチングでは、突出部３ｄもマスクの一部として用いられる。
薄肉部４１は、半導体基板１を形成するシリコンを一面１ａ側から他面１ｂ側に向けて膜厚が厚くされるように形成する。すなわち、薄肉部４１は、先端側から基端側に向けて膜厚が厚くなるように形成される。薄肉部４１の高さＨ１は、段部１９と凹部２７の底面２７ｂとの間の距離に相当し、概略５０〜７０ｎｍ程度とする。
なお、薄肉部４１は、ＲＣ型トランジスタのチャネル領域４として機能する。第２の溝２４の側壁２４ｃが鉛直方向Ｚとなす角度αの大きさを変更して、このチャネル領域の幅を調整する。
【００２４】
このドライエッチングでは、通常、図１１（Ｂ）に示すように、薄肉部４１（チャネル領域４）の先端側に接し、素子分離領域３の側面に貼り付くように、薄皮状のシリコンからなるバリ部２８が残存する。
バリ部２８を残存させてトランジスタを形成すると、バリ部２８がチャネル領域４の一部として機能して、トランジスタのしきい値電圧低下を起こし、最適な動作特性の設定を困難にするので、バリ部２８は除去することが好ましい。
そのため、本実施形態では、次の工程で示すように、シリコンのウェットエッチングを行って、バリ部２８を除去する。
【００２５】
図１２は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、図１２（Ａ）は図１０のＡ−Ａ’線に対応する部分の断面図であり、図１２（Ｂ）は図１０のＢ−Ｂ’線に対応する部分の断面図であり、図１２（Ｃ）は図１０のＣ−Ｃ’線に対応する部分の断面図である。
前記シリコンの異方性ドライエッチング終了後、フォトレジスト膜２６を除去する。
次に、凹部２７まで形成した半導体基板を、７０℃程度に加熱した純水中に２０分間浸漬して、シリコンのウェットエッチングを行う。このウェットエッチングによって、バリ部２８を完全に除去できる。また、このウェットエッチングの進行に伴って、薄肉部４１（チャネル領域４）の上端部分の薬液にさらされる領域が拡大して、薄肉部４１（チャネル領域４）の上端部分のシリコンの除去を早く進めることができ、最終的に形成される薄肉部４１（チャネル領域４）の高さＨ２を約３０〜５０ｎｍの範囲に正確に調節することができる。
なお、このウェットエッチングにより、凹部２７の側面及び底面のシリコンも若干除去される。
【００２６】
本実施形態でしめしたように、シリコンのウェットエッチングに用いる薬剤としては、純水を用いることが好ましい。純水は、一般的な半導体製造工場で洗浄工程等に用いられており、液中に残存する有機物、微粒子、菌、イオン、酸素等の溶存ガス等が高純度に取り除かれた水である。
【００２７】
前記純水は、７０℃程度に加熱することが好ましく、少なくとも８０℃以下とすることが好ましい。純水を７０℃程度に加熱することにより、シリコンを１分間で約１ｎｍ程度除去可能な薬液として用いることができ、エッチング速度を適切な速度に制御して、シリコンの除去量を正確に制御できる。
純水の温度を８０℃より高くすると、純水中にわずかに残存している溶存ガス（酸素等）が気泡となって発生し、半導体基板表面に付着する可能性が高くなり、気泡がエッチングを阻害する。一方、純水の温度を低くするに従って、シリコンのエッチング速度が低下する。このため生産性を考慮すると、純水の温度は６０℃以上にすることが好ましい。
【００２８】
なお、ドライエッチング条件のみを制御してバリ部２８を除去しようとすると、オーバーエッチングにより、凹部２７の底面位置が深くなりすぎて、薄肉部４１の高さＨ１を所望の高さに制御できないとともに、横方向へのシリコンのエッチングが進行しすぎて適正なチャネル領域４の幅を確保できない場合が発生する。また、ドライエッチング条件のみを制御して薄肉部４１の高さを３０〜５０ｎｍの範囲とするために凹部２７のドライエッチング時間を短くすると、バリ部２８がより多く残る。以上の理由により、ドライエッチング条件のみを制御して、バリ部２８を除去するとともに、薄肉部４１を所望の形状及び高さに制御することは困難である。
【００２９】
図１３は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、多結晶シリコン膜３０を形成した時点の図であり、図１３（Ａ）は図１０のＡ−Ａ’線に対応する部分の断面図であり、図１３（Ｂ）は図１０のＢ−Ｂ’線に対応する部分の断面図である。
シリコンのウェットエッチング後、フッ酸等の薬液を用いてシリコン酸化膜２０を除去して、拡散層領域２におけるシリコン表面を露出させる。
次に、凹部２７の側面及び底面、前記シリコン表面及び素子分離領域３の表面を覆うように、厚さ４〜８ｎｍのゲート絶縁膜８を形成する。ゲート絶縁膜８としては、シリコン酸化膜や、シリコン窒化膜とシリコン酸化膜の積層膜の他に、高誘電率を有するＨｉｇｈ−Ｋ膜（例えば、ＨｆＳｉＯＮ等）などを用いる。
【００３０】
次に、図１３に示すように、ＣＶＤ法を用いて、ゲート絶縁膜８を覆い、ゲート電極用の凹部２７の内部を充填するように、Ｎ型の不純物としてリン（Ｐ）を導入した多結晶シリコン（Ｐｏｌｙ−Ｓｉ）膜３０を厚さ８０ｎｍ程度で堆積する。
なお、不純物を含まない多結晶シリコン膜を堆積した後に、前記多結晶シリコン膜中に、イオン注入法によってＮ型の不純物を導入して、多結晶シリコン膜３０を形成してもよい。
【００３１】
図１４は、本発明の実施形態である半導体装置の製造方法を示す工程平面図であって、ゲート電極５を形成した時点の図である。図１５は、本発明の実施形態である半導体装置の製造方法の工程図であって、図１５（Ａ）は図１４のＡ−Ａ’線の断面図であり、図１５（Ｂ）は図１４のＢ−Ｂ’線の断面図であり、図１５（Ｃ）は図１４のＣ−Ｃ’線の断面図である。
【００３２】
多結晶シリコン膜３０形成後、多結晶シリコン膜３０を貫通して、薄肉部４１（チャネル領域４）を含む半導体基板１の内部に到達するように、５０〜８０ＫｅＶのエネルギーでボロン（Ｂ）のイオン注入を行い、半導体基板１の内部に不純物注入層（図示せず）を形成する。
ボロン濃度（イオン注入のドーズ量）を調節することにより、トランジスタのしきい値電圧を所望の値に調節することができる。なお、しきい値電圧調整用の不純物注入層は、多結晶シリコン膜３０の堆積前に形成してもよい。
【００３３】
次に、多結晶シリコン膜３０上に低抵抗の材料からなる導電膜を形成する。導電膜としては、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）等の高融点金属膜、それらを含んだシリサイド化合物（ＷＳｉ、ＣｏＳｉ、ＴｉＳｉ）等を用いることができる。また、前記高融点金属膜と、前記高融点金属の窒化物（ＷＮ、ＴｉＮ等）からなるバリア膜とを積層して用いてもよい。
【００３４】
次に、導電膜上にフォトレジスト膜を形成してから、前記フォトレジスト膜をパターニングして、ゲート電極の形成領域のみを覆うフォトレジスト膜マスク（不図示）を形成する。
次に、前記フォトレジスト膜マスクを用いて、導電膜及び多結晶シリコン膜３０をドライエッチングする。これにより、図１４及び図１５に示すように、導電層６と多結晶シリコン膜７からなるゲート電極５を形成する。
ゲート電極５は、平面視帯状であり、平面視帯状の拡散層領域（活性領域）２と垂直に交差するように形成する。また、ゲート電極５は、多結晶シリコン７上に導電層６が積層された壁状に形成する。多結晶シリコン７の下部は、ゲート絶縁膜８を介して薄肉部４１（チャネル領域４）により挟み込まれている。
【００３５】
図１６は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、Ｎ型不純物層９を形成した時点の図であり、図１６（Ａ）は図１４のＡ−Ａ’線に対応する部分の断面図であり、図１６（Ｂ）は図１４のＢ−Ｂ’線に対応する部分の断面図である。
ゲート電極５形成後、リン（Ｐ）を、エネルギー１０〜２０ＫｅＶ、ドーズ量１×１０１２〜１×１０１３ｉｏｎｓ／ｃｍ２で、拡散層領域２のゲート電極５で覆われていない領域にイオン注入してＮ型不純物層９を形成する。Ｎ型不純物層９は、トランジスタのソース・ドレイン領域として機能する。
【００３６】
図１７は、本発明の実施形態である半導体装置の製造方法を示す工程平面図であって、コンタクトプラグ１１を形成した時点の図である。図１８は、本発明の実施形態である半導体装置の製造方法を示す工程図であって、図１８（Ａ）は図１７のＡ−Ａ’線の断面図であり、図１８（Ｂ）は図１７のＢ−Ｂ’線の断面図である。
Ｎ型不純物層９形成後、ゲート電極５及びゲート絶縁膜８を覆うように、シリコン酸化膜等からなる層間絶縁膜１０を堆積する。
次に、層間絶縁膜１０にＮ型不純物層９を露出させる孔部を設け、前記孔部を埋めるように導電材料を充填して、コンタクトプラグ１１を形成する。前記導電材料としては、タングステン（Ｗ）や、不純物を導入した多結晶シリコン等を用いることができる。図１８（Ａ）に示すように、コンタクトプラグ１１は、ソース・ドレイン領域用のＮ型不純物層９に接続されている。
【００３７】
次に、ゲート電極５についても同様に、引き出し用のコンタクトプラグ（図示せず）を形成する。
次に、コンタクトプラグ１１と接続する金属配線層（図示せず）をタングステンやアルミニウム（Ａｌ）、銅（Ｃｕ）等を用いて形成する。
以上の工程により、ＲＣ型トランジスタが完成する。
【００３８】
図１７には、ＲＣ型トランジスタの平面視長方形状の領域が示されている。前記領域は、層間絶縁膜１０により覆われている。前記領域内には、帯状の拡散層領域（活性領域）２と、帯状のゲート電極５が交差するように配置されている。拡散層領域２の周りには、拡散層領域２を区画する素子分離領域３が形成されている。拡散層領域２には、円形状の２つのコンタクトプラグ１１が設けられている。
【００３９】
図１８（Ａ）に示すように、半導体基板１には、素子分離領域３が設けられている。素子分離領域３には、凸部３９が形成されている。凸部３９には、トランジスタのソース・ドレイン領域として機能する２つのＮ型不純物層９と、ゲート電極５が形成されている。
ゲート電極５は、半導体基板１の一面１ａに設けられた凹部２７を充填し、半導体基板１の一面１ａから突出するように形成された多結晶シリコン７と、多結晶シリコン７上に形成された導電層６とから構成されている。凹部２７の内壁面と底面を覆うと共に、半導体基板１の一面１ａ及び素子分離領域３を覆うようにゲート絶縁膜８が形成されている。
層間絶縁膜１０は、ゲート電極５とゲート絶縁膜８を覆うように形成されている。層間絶縁膜１０に設けられたコンタクトプラグ１１を用いて、Ｎ型不純物層９と上層に設けた配線層（図示せず）との導通が得られる構成とされている。
【００４０】
図１８（Ｂ）に示すように、ゲート電極５の基端側の多結晶シリコン７は、凹部２７を充填するように形成されている。多結晶シリコン７の基端側は、ゲート絶縁膜８を介して、サイドウォール状の薄肉部４１により挟まれている。薄肉部４１は、先端側から基端側に向けて膜厚が厚くされるように形成されている。
【００４１】
薄肉部４１は、ＲＣ型トランジスタのチャネル領域４として機能する。薄肉部４１（チャネル領域４）は、ゲート絶縁膜８を介してゲート電極５の下層部分と対向するように配置されている。ＲＣ型トランジスタがオン状態に有る場合のＮ型不純物層９間の相互の導通は、ゲート電極５に印加された電界によって、薄肉部４１（チャネル領域４）の導電型をＰ型からＮ型に反転することにより行われる。
【００４２】
本実施形態では、Ｎチャネル型トランジスタを形成する場合について説明したが、Ｐチャネル型トランジスタを形成する場合に利用してもよい。Ｐチャネル型トランジスタを形成する場合には、不純物の導電型を変更すればよい。すなわち、Ｐ型の半導体基板を用いる場合には、あらかじめＮ型ウェルを形成しておき、そのＮ型ウェル中にＲＣ型トランジスタを形成し、ソース・ドレイン領域の形成にはボロンまたはフッ化ボロン（ＢＦ２）を注入して、Ｐ型不純物層を形成すればよい。Ｐチャネル型の場合にもチャネル領域を含む半導体基板内に注入した不純物層の濃度と導電型を制御することで、しきい値電圧を調整することができる。
【００４３】
本実施形態では、シングルドレイン構造を用いたが、トランジスタの特性をより高性能なものとするために、ＬＤＤ構造としてもよい。具体的には、ゲート電極の側面部分に公知の手段でシリコン窒化膜等を用いたサイドウォールを形成した後に、Ｎチャネル型トランジスタの場合には、イオン注入法を用いて、ヒ素（Ａｓ）等の不純物をドーズ量が１×１０１３〜１×１０１４ｉｏｎｓ／ｃｍ２となるように導入すればよい。ＬＤＤ構造としてソース・ドレイン領域の抵抗値を下げることにより、より大きなオン電流を得ることができる。
【００４４】
その他、本発明の趣旨を逸脱しない範囲において、従来のプレーナ型ＭＯＳトランジスタまたはトレンチゲート型トランジスタなどで用いられている高性能化の手法を組合せて用いてもよい。
【００４５】
本発明の実施形態である半導体装置の製造方法は、半導体基板１の一面１ａに、溝部４０と、溝部４０に囲まれ、側壁面の少なくとも一部が傾斜面２４ｃである凸部３９とを形成してから、溝部４０を埋める素子分離用絶縁膜２５を形成する工程と、素子分離用絶縁膜２５をマスクの一部にして半導体基板１の一面１ａをドライエッチングして凸部３９内に凹部２７を設けるとともに、凹部２７と素子分離用絶縁膜２５との間にチャネル領域４となる薄肉部４１を形成する工程と、ウェットエッチングにより、薄肉部４１の高さを調整する工程と、を有する構成なので、ＲＣ型トランジスタのチャネル領域４の高さＨ２を所望の範囲に調整するとともに、チャネル領域４に近接して残存し、トランジスタの動作に悪影響を及ぼす薄皮状の半導体層からなるバリ部２８を完全に除去することができる。このため、チャネル領域４を流れる電流を安定化して、ＲＣ型トランジスタの動作特性を安定化できる。
【００４６】
本発明の実施形態である半導体装置の製造方法は、第１工程において、凸部３９の側壁面の上部を半導体基板１の一面１ａに対してほぼ垂直な面２２ｃとするとともに、凸部の側壁面の下部を傾斜面２４ｃとし、かつ、傾斜面２４ｃとほぼ垂直な面２２ｃとの間に半導体基板１の一面１ａに対してほぼ平行な段部１９を設けることで、素子分離用絶縁膜３に前記ほぼ垂直な面２２ｃと対向する突出部を設け、第２工程において、前記突出部をマスクの一部にして異方性エッチングすることで、凹部２７と素子分離用絶縁膜３との間にチャネル領域４となる薄肉部４１を形成する構成なので、素子分離用絶縁膜２５をマスクの一部として凹部２７を形成して、チャネル領域４の高さＨ２を所望の範囲にするとともに、チャネル領域４に近接して残存する薄皮状の半導体層２８を完全に除去することができる。
【００４７】
本発明の実施形態である半導体装置の製造方法は、凸部３９は、凸部３９の側壁面の上部に位置する半導体基板１の一面１ａに対してほぼ垂直な面２２ｃを形成する第１のドライエッチングを行った後に、ほぼ垂直な面２２ｃ上を覆う絶縁膜でサイドウォール２３を形成し、サイドウォール２３をマスクの一部として第２のドライエッチングを行って、凸部３９の側壁面の下部に位置する傾斜面２４ｃを形成すると共に、サイドウォール２３の底面と対向するように半導体基板１の一面１ａに対してほぼ平行な段部１９を形成する構成なので、素子分離用絶縁膜２５をマスクの一部として凹部２７を形成して、段部１９を形成して、チャネル領域４の高さＨ２を所望の範囲にすることができる。
【００４８】
本発明の実施形態である半導体装置の製造方法は、傾斜面２４ｃを、深さ方向に凸部３９の領域を広げるように形成する構成なので、素子分離用絶縁膜２５をマスクの一部として凹部２７を形成して、チャネル領域４の高さＨ２を所望の範囲にすることができる。
【００４９】
本発明の実施形態である半導体装置の製造方法は、前記ウェットエッチングで用いる薬液が、加熱した純水である構成なので、薄肉部４１（チャネル領域４）の高さの制御を、ドライエッチングのみで実施する場合よりも容易に行うことができ、ＲＣ型トランジスタの薄肉部４１（チャネル領域４）の形状・高さを、トランジスタの動作に最適な形状・高さにすることができる。また、チャネル領域４に近接して残存する薄皮状のバリ部２８を完全に容易に除去することができる。
【００５０】
本発明の実施形態である半導体装置の製造方法は、前記純水の温度が６０℃〜８０℃の範囲である構成なので、薄肉部４１（チャネル領域４）の高さの制御を、ドライエッチングのみで実施する場合よりも容易に行うことができ、ＲＣ型トランジスタの薄肉部４１（チャネル領域４）の形状・高さを、トランジスタの動作に最適な形状・高さにすることができる。
【００５１】
本発明の実施形態である半導体装置の製造方法は、薄肉部４１の高さを３０〜５０ｎｍの範囲に調整する構成なので、チャネル領域４を流れる電流を安定化して、ＲＣ型トランジスタの動作特性を安定化できる。
【００５２】
本発明の実施形態である半導体装置の製造方法は、薄肉部４１の高さを調整した後に、凹部２７の内面を覆うようにゲート絶縁膜８を形成してから、ゲート絶縁膜８を介して凹部２７を充填するようにゲート電極５を形成する工程と、を有する構成なので、チャネル領域４の高さＨ２を所望の範囲に調整するとともに、チャネル領域４に近接して残存する薄皮状のバリ部２８を完全に除去して、ゲート電極５を形成することができる。
【００５３】
（第２の実施形態）
本発明の第２の実施形態である半導体装置の製造方法について説明する。本発明の実施形態である半導体装置の製造方法は、素子分離領域３の形状及び形成工程を変えた他は第１の実施形態と同様である。第１の実施形態では２回のエッチングを実施して第１の溝２２と第２の溝２４からなる溝部４０を形成したが、本実施形態では１回のエッチングで溝部４０を形成する。
【００５４】
図１９は、本発明の実施形態である半導体装置の製造方法の工程図であって、素子分離領域３を形成した時点の図であり、図１９（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図であり、図１９（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図である。
第１の実施形態と同様にして、熱酸化法等により、半導体基板１上に厚さ９ｎｍ程度のシリコン酸化膜２０を形成した後、シリコン酸化膜２０上に厚さ１２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２１を形成する。
次に、シリコン窒化膜２１上にフォトレジスト膜を形成した後、これを露光して所望のパターンマスクとしてから、ドライエッチング法を用いて、シリコン窒化膜２１とシリコン酸化膜２０をパターニングする。
【００５５】
次に、シリコン窒化膜２１をマスクとして、シリコンのドライエッチングを行い、溝部４０を形成する。溝部４０の深さは８０〜１００ｎｍ程度とする。溝部４０は深さ方向に幅が狭くなるように形成されており、溝部４０の側壁面４０ｃは、鉛直方向Ｚと角度αをなす傾斜面とされている。
【００５６】
次に、ＣＶＤ法を用いて、溝部４０の内部を充填するとともに、シリコン窒化膜２１を覆うようにシリコン酸化膜からなる素子分離用絶縁膜２５を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて素子分離用絶縁膜２５の表面の平坦化を行う。
次に、フッ酸等の薬液を用いてウェットエッチングを行って、溝部４０の内部に充填されたシリコン酸化膜２５の高さが、半導体基板１の一面１ａと概略同等の高さとなるように調整して、溝部４０に充填された素子分離用絶縁膜２５からなる素子分離領域３ａを形成する。なお、素子分離領域３ａで区画された領域は、拡散層領域（活性領域）２と形成する。また、拡散層領域（活性領域）２の表面には、シリコン酸化膜２０が残されている。
【００５７】
図２０は、本発明の実施形態である半導体装置の製造方法の工程図であって、凹部２７を形成した時点の図であり、図２０（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図であり、図２０（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図である。
素子分離領域３ａ形成後、シリコン酸化膜２０及び素子分離領域３ａを覆うようにフォトレジスト膜を形成してから、フォトリソグラフィー法により、フォトレジスト膜をパターニングして、平面視帯状の開口部を設ける。
【００５８】
次に、フォトレジスト膜をマスクとして、シリコンの異方性ドライエッチングを行い、開口部のシリコンを除去して、凹部２７を形成する。
このとき、図２０（Ｂ）に示すように、凹部２７と素子分離領域３ａとの間に薄肉部４１ａが形成される。また、通常、薄肉部４１ａの先端側に接し、素子分離領域３の側面に貼り付くように、薄皮状のシリコンからなるバリ部２８ａが残存する。
なお、素子分離領域３ａの一部は平面視したときに活性領域２方向に突出した突出部３ｄとされている。シリコンの異方性ドライエッチングでは、突出部３ｄもマスクの一部として用いられる。
【００５９】
薄肉部４１ａは、半導体基板１を形成するシリコンが先端側から基端側に向けて膜厚が厚くされるように形成される。薄肉部４１ａの高さは、例えば、概略５０〜７０ｎｍ程度とする。なお、薄肉部４１ａは、ＲＣ型トランジスタのチャネル領域４ａとして機能する。溝部４０の側壁面４０ｃが鉛直方向Ｚとなす角度αの大きさを変更して、チャネル領域４ａの幅を調整できる。
【００６０】
なお、図２０（Ａ）及び図２０（Ｂ）に示すように、溝部４０は１回のドライエッチングで形成され、第１の実施形態で示した段部１９が形成されない。そのため、薄肉部４１ａ（チャネル領域４ａ）の高さの制御は、第１の実施形態より困難となる。
【００６１】
次に、第１の実施形態と同様に、７０℃程度に加熱した純水を用いてシリコンのウェットエッチングを行う。これにより、バリ部２８ａが除去され、薄肉部４１ａ（チャネル領域４ａ）の高さを最適な値にできる。
更に、第１の実施形態で示した工程と同様の工程を実施して、ＲＣ型トランジスタを完成する。
【００６２】
本発明の実施形態である半導体装置の製造方法は、第１工程において、凸部３９の幅が半導体基板１の一面１ａから離れる方向に進むに従って広くなるように凸部３９の側壁面全体を傾斜面４０ｃとすることで、前記素子分離用絶縁膜３に前記傾斜面４０ｃと対向する突出部を設け、第２工程において、前記突出部をマスクの一部にして異方性エッチングすることで、凹部２７と素子分離用絶縁膜３との間にチャネル領域４となる薄肉部４１を形成する構成なので、素子分離用絶縁膜２５をマスクの一部として凹部２７を形成して、チャネル領域４ａの高さＨ２を所望の範囲に調整するとともに、チャネル領域４に近接して残存する薄皮状のバリ部２８を完全に除去することができる。
【００６３】
本発明の実施形態である半導体装置の製造方法は、凸部３９を１回のドライエッチングで形成する構成なので、素子分離用絶縁膜２５をマスクの一部として凹部２７を形成して、チャネル領域４ａの高さＨ２を所望の範囲に調整するとともに、チャネル領域４に近接して残存する薄皮状のバリ部２８を完全に除去することができる。
【００６４】
（第３の実施形態）
本発明の第３の実施形態である半導体装置の製造方法について説明する。本発明の実施形態である半導体装置の製造方法は、シリコンのウェットエッチングの工程で用いる薬液として加熱したリン酸を用いた他は第１の実施形態と同様である。
【００６５】
シリコンのウェットエッチングの工程で用いる薬液として、シリコンのエッチングレートが遅い液体薬剤を使用してもよい。シリコンのエッチングレートが遅い液体薬剤を使用することにより、薄肉部４１（チャネル領域４）の高さをより正確に調節することができる。
【００６６】
本実施形態では、シリコンのウェットエッチングの薬液として、加熱したリン酸（Ｈ３ＰＯ４）を用いる。具体的には、１６０℃程度に加熱したリン酸（薬液）中に所定の前工程を実施した半導体基板を６０分程度浸漬する。これにより、第１の実施形態の示した加熱した純水を用いた場合と概略同程度のシリコンを除去することが可能となり、制御性よくチャネル領域を形成できる。薬液としてリン酸を用いる場合には、エッチング速度等を考慮して、温度は１５０〜１７０℃の範囲に設定するのが好ましい。
【００６７】
なお、シリコンのウェットエッチングの薬液として、ＡＰＭ（アンモニア過酸化水素水溶液）を用いてシリコンをエッチングすることも可能である。しかし、ＡＰＭを用いた場合には、加熱した純水やリン酸を用いた場合に比べてシリコンのエッチング速度が速いので、最終的に形成する薄肉部４１（チャネル領域４）の形状・高さの制御性に劣る。
【００６８】
本発明の実施形態である半導体装置の製造方法は、ウェットエッチング法で用いる薬液が、加熱したリン酸である構成なので、チャネル領域４の高さＨ２を所望の範囲に調整するとともに、チャネル領域４に近接して残存し、トランジスタの動作に悪影響を及ぼす薄皮状のバリ部２８を完全に除去することができる。このため、動作特性に優れた高性能のＲＣ型トランジスタを容易に形成できる。
【００６９】
本発明の実施形態である半導体装置の製造方法は、前記リン酸の温度が１５０℃〜１７０℃の範囲である構成なので、チャネル領域４の高さＨ２を所望の範囲に調整するとともに、チャネル領域４に近接して残存し、トランジスタの動作に悪影響を及ぼす薄皮状のバリ部２８を完全に除去することができる。
【００７０】
（第４の実施形態）
本発明の第４の実施形態である半導体装置の製造方法について説明する。本発明の実施形態である半導体装置の製造方法は、本発明の実施形態である半導体装置の製造方法を用いて形成したＲＣ型トランジスタを、ＤＲＡＭのメモリセルに適用した場合の製造方法である。
図２１は、本発明の実施形態である半導体装置の製造方法の工程平面図であって、ＤＲＡＭ素子のメモリセル部の平面レイアウトの一例を示す概念図である。図２２は、本発明の実施形態である半導体装置の製造方法の工程図であって、図２１のＡ−Ａ’線の断面図である。
なお、図２１の右手側は、ワード配線Ｗとなるゲート電極１０５とサイドウォール１０５ｂとを切断する面を基準とした透過断面図として示している。また、簡略化のために、キャパシタ素子の記載は図２１においては省略し、断面図（図２２）にのみ記載している。
【００７１】
図２１に示すように、半導体基板１０１には、横（Ｘ）方向に延設された折れ線形状（湾曲形状）のビット配線１０６が、縦（Ｙ）方向に所定の間隔で複数配置されている。また、縦（Ｙ）方向に延在する直線形状のワード配線Ｗは、横（Ｘ）方向に所定の間隔で複数配置されている。ゲート電極（ワード配線Ｗ）にはサイドウォール１０５ｂが設けられている。各ワード配線Ｗの間には、不純物拡散層１０８及び素子分離領域１０３が形成されている。不純物拡散層１０８は、例えば、リン（Ｐ）のようなＮ型不純物を半導体基板１０１に導入して形成する。
【００７２】
更に、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されており、一般に６Ｆ２型メモリセルと呼ばれるレイアウトに沿って配列されている。活性領域Ｋには、円形状の基板コンタクト部２０５ｃ、２０５ａ、２０５ｂが設けられている。
各ワード配線Ｗは、各活性領域Ｋと交差する部分において、図２２に示すゲート電極１０５を含むように構成されている。また、本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【００７３】
図２１に示すように、半導体基板１０１において、素子分離領域１０３により区画された活性領域Ｋにソース・ドレイン領域として機能する不純物拡散層１０８が離間して形成されている。そして、不純物拡散層１０８の間に、溝型のゲート電極１０５が形成されている。
ゲート電極１０５は、多結晶シリコン膜と金属膜との多層膜により形成されており、半導体基板１０１の上部に突出されている。ＣＶＤ法での成膜時にリン等の不純物を含有させることにより、前記多結晶シリコン膜を形成することができる。前記金属膜としては、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００７４】
各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。ソース・ドレイン領域（不純物拡散層）の真上に配置されるように基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置が規定されている。
図２１には、ＲＣ型トランジスタのゲート電極のチャネル領域ＣＨの形成位置が、太線により透過的に示されている。
【００７５】
図２２に示すように、メモリセル部は、メモリセル用のＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に複数のコンタクトプラグを介して接続されたキャパシタ素子Ｃａｐとを有して概略構成されている。ＭＯＳトランジスタＴｒ１には、ＲＣ型トランジスタが用いられている。
【００７６】
図２２に示すように、不純物拡散層１０８上には、不純物拡散層１０８と接触するように基板コンタクトプラグ１０９が形成されている。この基板コンタクトプラグ１０９は、例えば、リンを含有した多結晶シリコンから形成され、図２０に示す基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置されている。基板コンタクトプラグ１０９の横（Ｘ）方向の幅は、隣接するゲート電極（ワード配線Ｗ）に設けられたサイドウォール１０５ｂによって規定される、セルフアライン構造となっている。
【００７７】
図２１及び図２２において、半導体基板１０１は、所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。
半導体基板１０１には、素子分離領域１０３が形成されている。素子分離領域１０３は、半導体基板１０１の表面にＳＴＩ法によりシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋設することで、活性領域（拡散層領域）Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。
素子分離領域１０３を第１の実施形態で示したように２回の溝エッチングで形成した場合には、中間部分に段差が形成されるが、図２２では記載を省略した。
【００７８】
ゲート電極１０５と半導体基板１０１との間には、ゲート絶縁膜１０５ａが形成されている。また、ゲート電極１０５の側壁には窒化シリコン（Ｓｉ３Ｎ４）などの絶縁膜によるサイドウォール１０５ｂが形成されている。ゲート電極１０５上にも窒化シリコンなどの絶縁膜１０５ｃが形成されており、ゲート電極１０５の上面を保護している。
【００７９】
図２２に示すように、ゲート電極上の絶縁膜１０５ｃ及び基板コンタクトプラグ１０９を覆うように第１の層間絶縁膜１０４が形成されている。
また、第１の層間絶縁膜１０４を貫通するように、ビット線コンタクトプラグ１０４Ａが形成されている。ビット線コンタクトプラグ１０４Ａは、基板コンタクト部２０５ａの位置に配置され、基板コンタクトプラグ１０９と導通している。ビット線コンタクトプラグ１０４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ１０４Ａに接続するようにビット配線１０６が形成されている。ビット配線６は窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。
【００８０】
ビット配線１０６を覆うように、第２の層間絶縁膜１０７が形成されている。第１の層間絶縁膜１０４及び第２の層間絶縁膜１０７を貫通して、基板コンタクトプラグ１０９に接続するように容量コンタクトプラグ１０７Ａが形成されている。容量コンタクトプラグ１０７Ａは、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。
【００８１】
第２の層間絶縁膜１０７上には、窒化シリコンを用いた第３の層間絶縁膜１１１およびシリコン酸化膜を用いた第４の層間絶縁膜１１２が形成されている。
第３の層間絶縁膜１１１および第４の層間絶縁膜１１２を貫通して、容量コンタクトプラグ１０７Ａと接続するようにキャパシタ素子Ｃａｐが形成されている。
【００８２】
キャパシタ素子Ｃａｐは、下部電極１１３と、上部電極１１５と、両電極の間に形成された高誘電体の容量絶縁膜１１４とからなる。前記高誘電体としては、例えば、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）や、それらの積層体等を用いることができる。
下部電極１１３および上部電極１１５には、窒化チタン等の金属膜を使用できる。
下部電極１１３は容量コンタクトプラグ１０７Ａと導通している。
【００８３】
上部電極１１５の上面を覆うように、酸化シリコン等で形成した第５の層間絶縁膜１２０が形成されている。さらに、第５の層間絶縁膜１２０上には、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層１２１及び表面保護膜１２２が形成されている。
【００８４】
ＭＯＳ型トランジスタＴｒ１をオン状態にすることで、ビット配線１０６を介して、キャパシタ素子Ｃａｐに蓄積した電荷の有無の判定を行うことができ、情報の記憶動作を行うことが可能なＤＲＡＭのメモリセルとして動作する。
【００８５】
本発明の実施形態である半導体装置の製造方法は、ゲート電極５を備えたトランジスタＴｒ１を形成してから、トランジスタＴｒ１にキャパシタ素子Ｃａｐを接続して、トランジスタＴｒ１とキャパシタ素子Ｃａｐとを有するメモリセルを形成する構成なので、メモリセルに用いるＲＣ型トランジスタのチャネル領域ＣＨの高さを所望の範囲に調整するとともに最適な形状とし、チャネル領域に近接して残存し、トランジスタの動作に悪影響を及ぼす薄皮状の半導体層からなるバリ部を完全に除去することができる。このため、動作特性に優れた高性能のＲＣ型トランジスタを容易に形成できる。また、本発明を適用して形成したＲＣ型トランジスタをＤＲＡＭ素子のメモリセルに用いることで、リフレッシュ特性およびデータ書き込み特性に優れたＤＲＡＭ素子を容易に製造できる。
【実施例】
【００８６】
以下、本発明を実施例に基づいて具体的に説明する。しかし、本発明はこれらの実施例にのみ限定されるものではない。
（実施例１）
図２２に示す半導体装置を、次のようにして製造した。
まず、熱酸化法等により、Ｐ型のシリコン基板（以下、半導体基板）上に厚さ９ｎｍのシリコン酸化膜を形成した後、シリコン酸化膜上に、厚さ１２０ｎｍのシリコン窒化膜（Ｓｉ３Ｎ４）を形成した。
次に、シリコン窒化膜上にフォトレジスト膜を形成した後、これを露光して所望のパターンマスクとしてから、ドライエッチング法を用いてシリコン窒化膜とシリコン酸化膜をパターニングして、半導体基板上にシリコン酸化膜を介して長方形状のシリコン窒化膜を形成した。
【００８７】
次に、シリコン窒化膜をマスクとして、塩素（Ｃｌ２）、臭化水素（ＨＢｒ）及び酸素（Ｏ２）を混合したガスを用いて、圧力２５ｍＴｏｒｒの雰囲気下でシリコンのドライエッチングを行い、半導体基板のシリコン窒化膜で覆われていない領域に深さ１２０ｎｍの溝（第１の溝）を形成した。第１の溝の側壁面は、鉛直方向となす角度（テーパー角）が概略垂直（テーパー角０度）となるように形成した。
次に、ＣＶＤ法を用いて、第１の溝の表面及びシリコン窒化膜の表面を覆うように厚さ１８ｎｍのシリコン酸化膜を形成した。
【００８８】
次に、全面ドライエッチングを行い、第１の溝の側面部分にサイドウォールを形成してから、シリコン窒化膜およびサイドウォールをマスクとして、再度、シリコンのドライエッチングを行い、深さは９０ｎｍの溝（第２の溝）を形成した。これにより、第１の溝及び第２の溝からなる溝部に囲まれた凸部を形成した。なお、深さ方向に凸部の領域を広げるように、第２の溝の側壁面は傾斜させて形成した。
次に、ＣＶＤ法を用いて、溝部の内部を充填するとともに、シリコン窒化膜を覆うようにシリコン酸化膜からなる素子分離用絶縁膜を形成した。
【００８９】
次に、ＣＭＰ法を用いて素子分離用絶縁膜表面の平坦化を行った後、フッ酸の薬液を用いてウェットエッチングを行って、溝部の内部に充填された素子分離用絶縁膜の高さが、半導体基板の一面（上面）と概略同等の高さとなるように調整して、溝部に充填されたシリコン酸化膜からなる素子分離領域を形成した。
次に、熱リン酸の薬液を用いて、シリコン窒化膜の残存部分を除去した。
次に、シリコン酸化膜及び素子分離領域を覆うようにフォトレジスト膜を形成した後、フォトリソグラフィー法により、フォトレジスト膜をパターニングして、フォトレジスト膜に、平面視帯状の開口部を、拡散層領域（活性領域）の中心部分で交差するように設けた。
【００９０】
次に、フォトレジスト膜をマスクとして、塩素（Ｃｌ２）、臭化水素（ＨＢｒ）及び酸素（Ｏ２）の混合ガスを用いて、シリコンの異方性ドライエッチングを行った。このドライエッチングにより、開口部のシリコンが除去されて凹部が形成された。なお、フォトレジスト膜で覆われていない領域の素子分離領域には浅い溝が形成された。また、このドライエッチングにより、凹部と溝部（素子分離領域）との間に薄肉部が形成された。薄肉部は、半導体基板を形成するシリコンが一面側から他面側に向けて膜厚が厚くされるように加工されたものであり、薄肉部の高さは６０ｎｍであった。更にまた、薄肉部の一面側に接し、素子分離領域の側面に貼り付くように、薄皮状のシリコンからなるバリ部が残存していた。
このシリコンの異方性ドライエッチング終了後、フォトレジスト膜を除去した。
【００９１】
次に、この半導体基板を７０℃に温度設定した純水中に２０分間浸漬して、シリコンのウェットエッチングを行い、バリ部を完全に除去するとともに、薄肉部の高さ、すなわち、チャネル領域の半導体層の高さを４０ｎｍとした。
次に、フッ酸の薬液を用いてシリコン酸化膜を除去して、拡散層領域におけるシリコン表面を露出させた後、凹部の露出面、前記シリコン表面及び素子分離領域の表面を覆うように、厚さ６ｎｍのシリコン酸化膜からなるゲート絶縁膜を形成した。
【００９２】
次に、ＣＶＤ法を用いて、ゲート絶縁膜を覆い、凹部の内部を充填するように、リン（Ｐ）を導入した多結晶シリコン膜を厚さ８０ｎｍで堆積した。
次に、多結晶シリコン膜を貫通して半導体基板の内部に到達するように、６０ＫｅＶのエネルギーでボロン（Ｂ）のイオン注入を行い、半導体基板の内部に不純物注入層を形成した。
【００９３】
次に、多結晶シリコン膜上にタングステン（Ｗ）からなる導電膜を形成し、前記導電膜上にフォトレジスト膜を形成してから、前記フォトレジスト膜をパターニングして、ゲート電極の形成領域のみを覆うフォトレジスト膜マスクを形成した後、前記フォトレジスト膜マスクを用いて前記導電膜及び前記多結晶シリコン膜をドライエッチングして、平面視帯状のゲート電極を形成した。
【００９４】
次に、リン（Ｐ）をエネルギー１５ＫｅＶ、ドーズ量５×１０１２ｉｏｎｓ／ｃｍ２で、拡散層領域のゲート電極で覆われていない領域にイオン注入して、トランジスタのソース・ドレイン領域として機能するＮ型不純物層を形成した。
次に、ゲート電極及びゲート絶縁膜を覆うように、シリコン酸化膜からなる層間絶縁膜を堆積した後、層間絶縁膜にＮ型不純物層を露出させる孔部を設け、前記孔部を埋めるようにタングステン（Ｗ）からなる導電材料を充填して、コンタクトプラグを形成した。
【００９５】
次に、ゲート電極についても引き出し用のコンタクトプラグを形成し、これらのコンタクトプラグと接続する金属配線層を、タングステンを用いて形成した。
以上の工程により、ＲＣ型トランジスタを完成した。
更に、ＲＣ型トランジスタをメモリセルに用いて設計ルール５０ｎｍ世代のＤＲＡＭ素子を作成し、ＲＣ型トランジスタのチャネル領域の半導体層（薄肉部）の高さとＤＲＡＭ素子の動作特性との関係について評価を行った。
【００９６】
（実施例２〜３、比較離１〜４）
チャネル領域の半導体層（薄肉部）の高さを３０ｎｍ（実施例２）、５０ｎｍ（実施例３）、１０ｎｍ（比較例１）、２０ｎｍ（比較例２）、６０ｎｍ（比較例３）、７０ｎｍ（比較例４）とした他は実施例１と同様にして、ＲＣ型トランジスタを備えたＤＲＡＭ素子を作成した。
実施例１と同様の方法で、ＲＣ型トランジスタのチャネル領域の半導体層の高さとＤＲＡＭ素子の動作特性との関係について評価を行った。以上の結果、次のような知見を得た。
【００９７】
チャネル領域の半導体層の高さが約３０〜５０ｎｍに設定されている場合に、ＤＲＡＭ素子の動作が最も安定した。チャネル領域の半導体層の高さを約５０ｎｍよりも大きくするに従い、トランジスタのしきい値電圧に低下がみられた。しきい値電圧の低下は、チャネル領域に導入する不純物（ソース・ドレイン領域と反対導電型の不純物）の濃度を大きくすることで抑制できるが、それによってソース・ドレイン領域端での電界強度が上昇し、オフ状態でのリーク電流が増加する。このため、ＤＲＡＭ素子のリフレッシュ特性（データ保持特性）が悪化した。一方、チャネル領域の半導体層の高さを約３０ｎｍよりも小さくするに従い、トランジスタのオン電流およびＳ係数（サブスレッショルド係数）が低下した。このため、データ保持に用いるキャパシタ素子へのデータの書き込み特性が悪化した。
【産業上の利用可能性】
【００９８】
本発明は、半導体装置の製造方法に関するものであり、特に、チャネル領域の高さを所望の範囲に調整するとともに、前記チャネル領域に近接して残存する薄皮状のバリ部を完全に除去する半導体装置の製造方法に関するものであり、半導体装置を製造・利用する産業において利用可能性がある。
【符号の説明】
【００９９】
１…半導体基板、１ａ…一面、２…拡散層領域（活性領域）、３、３ａ…素子分離領域、３ｄ…突出部、４、４ａ…チャネル領域、５…ゲート電極、６…導電層、７…多結晶シリコン、８…ゲート絶縁膜、９…Ｎ型不純物層（ソース・ドレイン領域）、１０…層間絶縁膜、１１…コンタクトプラグ、１９…段部、２０…シリコン酸化膜、２１…シリコン窒化膜、２２…第１の溝、２２ｃ…側壁面、２３…サイドウォール、２４…第２の溝、２４ｃ…側壁面、２５…素子分離用絶縁膜（シリコン酸化膜）、２６…フォトレジスト膜、２６ｃ…開口部、２７…凹部、２７ａ…浅い溝、２８、２８ａ…バリ部、３０…多結晶シリコン膜、３９…凸部、４０…溝部、４１、４１ａ…薄肉部、１０１…半導体基板、１０３…素子分離領域、１０４…第１の層間絶縁膜、１０４Ａ…ビット線コンタクトプラグ、１０５…ゲート電極、１０５ａ…ゲート絶縁膜、１０５ｂ…サイドウォール、１０５ｃ…絶縁膜、１０６…ビット配線、１０７…第２の層間絶縁膜、１０７Ａ…容量コンタクトプラグ、１０８…不純物拡散層、１０９…基板コンタクトプラグ、１１１…第３の層間絶縁膜、１１２…第４の層間絶縁膜、１１３…下部電極、１１４…容量絶縁膜、１１５…上部電極、１２０…第５の層間絶縁膜、１２１…配線層、１２２…表面保護膜、２０５ａ、２０５ｂ、２０５ｃ…基板コンタクト部、Ｃａｐ…キャパシタ素子、Ｋ…活性領域、Ｔｒ…トランジスタ、Ｗ…ゲート配線。
【特許請求の範囲】
【請求項１】
半導体基板の一面に、溝部と、前記溝部に囲まれ、側壁面の少なくとも一部が傾斜面である凸部とを形成してから、前記溝部を埋める素子分離用絶縁膜を形成する第１工程と、
前記素子分離用絶縁膜をマスクの一部にして前記半導体基板の一面をドライエッチングして前記凸部内に凹部を設けるとともに、前記凹部と前記素子分離用絶縁膜との間にチャネル領域となる薄肉部を形成する第２工程と、
ウェットエッチングにより、前記薄肉部の高さを調整する第３工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１工程において、前記凸部の側壁面の上部を前記半導体基板の一面に対してほぼ垂直な面とするとともに、前記凸部の側壁面の下部を傾斜面とし、かつ、前記傾斜面と前記ほぼ垂直な面との間に前記半導体基板の一面に対してほぼ平行な段部を設けることで、前記素子分離用絶縁膜に前記ほぼ垂直な面と対向する突出部を設け、
前記第２工程において、前記突出部をマスクの一部にして異方性エッチングすることで、前記凹部と前記素子分離用絶縁膜との間にチャネル領域となる薄肉部を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１工程において、前記凸部の幅が前記半導体基板の一面から離れる方向に進むに従って広くなるように前記凸部の側壁面全体を傾斜面とすることで、前記素子分離用絶縁膜に前記傾斜面と対向する突出部を設け、
前記第２工程において、前記突出部をマスクの一部にして異方性エッチングすることで、前記凹部と前記素子分離用絶縁膜との間にチャネル領域となる薄肉部を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記凸部は、前記凸部の側壁面の上部に位置する前記半導体基板の一面に対してほぼ垂直な面を形成する第１のドライエッチングを行った後に、前記ほぼ垂直な面上を覆う絶縁膜でサイドウォールを形成し、前記サイドウォールをマスクの一部として第２のドライエッチングを行って、前記凸部の側壁面の下部に位置する傾斜面を形成すると共に、前記サイドウォールの底面と対向するように前記半導体基板の一面に対してほぼ平行な段部を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記凸部を１回のドライエッチングで形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記傾斜面を、深さ方向に前記凸部の領域を広げるように形成することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記ウェットエッチングで用いる薬液が、加熱した純水であることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記純水の温度が６０℃〜８０℃の範囲であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ウェットエッチングで用いる薬液が、加熱したリン酸であることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記リン酸の温度が１５０℃〜１７０℃の範囲であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記薄肉部の高さを３０〜５０ｎｍの範囲に調整することを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記薄肉部の高さを調整した後に、前記凹部の内面を覆うようにゲート絶縁膜を形成してから、前記ゲート絶縁膜を介して前記凹部を充填するようにゲート電極を形成することを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記ゲート電極を備えたトランジスタを形成してから、前記トランジスタにキャパシタ素子を接続して、前記トランジスタと前記キャパシタ素子とを有するメモリセルを形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１】
半導体基板の一面に、溝部と、前記溝部に囲まれ、側壁面の少なくとも一部が傾斜面である凸部とを形成してから、前記溝部を埋める素子分離用絶縁膜を形成する第１工程と、
前記素子分離用絶縁膜をマスクの一部にして前記半導体基板の一面をドライエッチングして前記凸部内に凹部を設けるとともに、前記凹部と前記素子分離用絶縁膜との間にチャネル領域となる薄肉部を形成する第２工程と、
ウェットエッチングにより、前記薄肉部の高さを調整する第３工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１工程において、前記凸部の側壁面の上部を前記半導体基板の一面に対してほぼ垂直な面とするとともに、前記凸部の側壁面の下部を傾斜面とし、かつ、前記傾斜面と前記ほぼ垂直な面との間に前記半導体基板の一面に対してほぼ平行な段部を設けることで、前記素子分離用絶縁膜に前記ほぼ垂直な面と対向する突出部を設け、
前記第２工程において、前記突出部をマスクの一部にして異方性エッチングすることで、前記凹部と前記素子分離用絶縁膜との間にチャネル領域となる薄肉部を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１工程において、前記凸部の幅が前記半導体基板の一面から離れる方向に進むに従って広くなるように前記凸部の側壁面全体を傾斜面とすることで、前記素子分離用絶縁膜に前記傾斜面と対向する突出部を設け、
前記第２工程において、前記突出部をマスクの一部にして異方性エッチングすることで、前記凹部と前記素子分離用絶縁膜との間にチャネル領域となる薄肉部を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記凸部は、前記凸部の側壁面の上部に位置する前記半導体基板の一面に対してほぼ垂直な面を形成する第１のドライエッチングを行った後に、前記ほぼ垂直な面上を覆う絶縁膜でサイドウォールを形成し、前記サイドウォールをマスクの一部として第２のドライエッチングを行って、前記凸部の側壁面の下部に位置する傾斜面を形成すると共に、前記サイドウォールの底面と対向するように前記半導体基板の一面に対してほぼ平行な段部を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記凸部を１回のドライエッチングで形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記傾斜面を、深さ方向に前記凸部の領域を広げるように形成することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記ウェットエッチングで用いる薬液が、加熱した純水であることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記純水の温度が６０℃〜８０℃の範囲であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ウェットエッチングで用いる薬液が、加熱したリン酸であることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記リン酸の温度が１５０℃〜１７０℃の範囲であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記薄肉部の高さを３０〜５０ｎｍの範囲に調整することを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記薄肉部の高さを調整した後に、前記凹部の内面を覆うようにゲート絶縁膜を形成してから、前記ゲート絶縁膜を介して前記凹部を充填するようにゲート電極を形成することを特徴とする請求項１〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記ゲート電極を備えたトランジスタを形成してから、前記トランジスタにキャパシタ素子を接続して、前記トランジスタと前記キャパシタ素子とを有するメモリセルを形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１１−８２２６５（Ｐ２０１１−８２２６５Ａ）
【公開日】平成２３年４月２１日（２０１１．４．２１）
【国際特許分類】
【出願番号】特願２００９−２３１７２５（Ｐ２００９−２３１７２５）
【出願日】平成２１年１０月５日（２００９．１０．５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年４月２１日（２０１１．４．２１）
【国際特許分類】
【出願日】平成２１年１０月５日（２００９．１０．５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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