半導体装置の製造方法
【課題】第１領域におけるライナー膜の膜厚と、第２領域におけるライナー膜の膜厚とが互いに異なる半導体装置において、コンタクトホールの形成時に、活性領域及び素子分離領域に削れが形成されることを防止する。
【解決手段】ゲート構造体Ｇｂが密に配置された第１領域におけるライナー膜２２ｂ及び層間絶縁膜２３に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第１の膜厚を有するライナー膜が残存する第１のコンタクトホール２８ｒを形成する。次に、ゲート構造体が疎に配置された第２領域におけるライナー膜及び層間絶縁膜に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第２の膜厚を有するライナー膜が残存する第２のコンタクトホール３４ｒを形成する。次に、第１のコンタクトホールの底部に残存するライナー膜、及び第２のコンタクトホールの底部に残存するライナー膜を除去する。第１の膜厚と第２の膜厚とは、同等である。
【解決手段】ゲート構造体Ｇｂが密に配置された第１領域におけるライナー膜２２ｂ及び層間絶縁膜２３に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第１の膜厚を有するライナー膜が残存する第１のコンタクトホール２８ｒを形成する。次に、ゲート構造体が疎に配置された第２領域におけるライナー膜及び層間絶縁膜に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第２の膜厚を有するライナー膜が残存する第２のコンタクトホール３４ｒを形成する。次に、第１のコンタクトホールの底部に残存するライナー膜、及び第２のコンタクトホールの底部に残存するライナー膜を除去する。第１の膜厚と第２の膜厚とは、同等である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ライナー膜を有する半導体装置におけるコンタクトの製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高性能化の要望を受けて、１チップ当たりのトランジスタの集積数を増大させるために、トランジスタの微細化が進展し、現在、４５ｎｍノードの超微細トランジスタが量産されている。しかしながら、単にムーアの法則に従ってトランジスタ寸法を縮小しても、トランジスタの能力の確保ができず、キャリアの移動度の低下によるトランジスタの駆動力の低下により、所望のデバイス特性が得られないといった問題が顕在化している。
【０００３】
この問題を解決するために、トランジスタの駆動力を向上させる技術として、チャネル領域に応力（ストレス）を印加する技術が提案されている。チャネル領域へのストレス印加方法として、第１に例えば、ソース・ドレイン領域に、半導体基板の格子定数と異なる格子定数を有する膜を埋め込み、Ｎ型ＭＯＳトランジスタのチャネル領域に引っ張り応力を印加する、又はＰ型ＭＯＳトランジスタのチャネル領域に圧縮応力を印加する技術が提案されている。第２に例えば、Ｎ型ＭＯＳトランジスタ上に、引っ張り応力を有するライナー膜を設ける一方、Ｐ型ＭＯＳトランジスタ上に、圧縮応力を有するライナー膜を設ける技術（「デュアルストレスライナー(Dual Stress Liner)技術」）が提案されている。
【０００４】
以下に、デュアルストレスライナー技術を用いた従来の半導体装置の製造方法について、図１５(a) 〜(d) 、及び図１６(a) 〜(c) を参照しながら説明する（例えば特許文献１参照）。図１５(a) 〜図１６(c) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。ここで、図１５(a) 〜図１６(c) において、左側に「ＮＭＯＳ領域」を示し、右側に「ＰＭＯＳ領域」を示す。なお、「ＮＭＯＳ領域」とは、Ｎ型ＭＯＳトランジスタが形成される領域をいう。一方、「ＰＭＯＳ領域」とは、Ｐ型ＭＯＳトランジスタが形成される領域をいう。
【０００５】
まず、図１５(a) に示すように、半導体基板１００の上部に、素子分離領域１０１を形成する。これにより、ＮＭＯＳ領域における半導体基板１００に活性領域１００ａを形成する一方、ＰＭＯＳ領域における半導体基板１００に活性領域１００ｂを形成する。
【０００６】
次に、活性領域１００ａ，１００ｂ上に、ゲート絶縁膜１０２ａ，１０２ｂ、ゲート電極１０３ａ，１０３ｂを順次形成した後、ゲート電極１０３ａ，１０３ｂの側面上に、オフセットスペーサ１０４ａ，１０４ｂを形成する。その後、活性領域１００ａにおけるゲート電極１０３ａの側方下に、Ｎ型エクステンション領域１０５ａを形成する一方、活性領域１００ｂにおけるゲート電極１０３ｂの側方下に、Ｐ型エクステンション領域１０５ｂを形成する。
【０００７】
次に、図１５(b) に示すように、ゲート電極１０３ａ，１０３ｂの側面上に、オフセットスペーサ１０４ａ，１０４ｂを介して、内側サイドウォール１０６ａ，１０６ｂ、及び外側サイドウォール１０７ａ，１０７ｂからなるサイドウォール１０７Ａ，１０７Ｂを形成する。その後、活性領域１００ａにおけるサイドウォール１０７Ａの側方下に、Ｎ型ソース・ドレイン領域１０８ａを形成する一方、活性領域１００ｂにおけるサイドウォール１０７Ｂの側方下に、Ｐ型ソース・ドレイン領域１０８ｂを形成する。
【０００８】
その後、ソース・ドレイン領域１０８ａ，１０８ｂの上部に、シリサイド層１０９ａ１，１０９ｂ１を形成すると共に、ゲート電極１０３ａ，１０３ｂの上部に、シリサイド層１０９ａ２，１０９ｂ２を形成する。
【０００９】
このようにして、半導体基板１００上に、ゲート構造体（Ｎ型ＭＯＳトランジスタ）Ｇａ、及びゲート構造体（Ｐ型ＭＯＳトランジスタ）Ｇｂを形成する。
【００１０】
次に、図１５(c) に示すように、半導体基板１００上の全面に、引っ張り応力を有する第１のライナー膜１１０、及び絶縁膜１１１を順次形成する。
【００１１】
次に、図１５(d) に示すように、ＮＭＯＳ領域を覆うレジスト（図示せず）をマスクとして、ドライエッチングにより、ＰＭＯＳ領域における絶縁膜１１１を除去し、絶縁膜１１１ａを残存させた後、レジストを除去する。その後、絶縁膜１１１ａをマスクとして、ドライエッチングにより、ＰＭＯＳ領域における第１のライナー膜１１０を除去し、第１のライナー膜１１０ａを残存させる。
【００１２】
次に、図１６(a) に示すように、半導体基板１００上の全面に、圧縮応力を有する第２のライナー膜１１２を形成する。
【００１３】
次に、図１６(b) に示すように、ＰＭＯＳ領域を覆うレジスト（図示せず）をマスクとして、ドライエッチングにより、ＮＭＯＳ領域における第２のライナー膜１１２を除去し、第２のライナー膜１１２ｂを残存させる。
【００１４】
次に、図１６(c) に示すように、半導体基板１００上の全面に、層間膜絶縁膜１１３を形成する。
【００１５】
その後、図示は省略するが、層間絶縁膜１１３上に、コンタクトホール形成用ホールが形成されたレジストパターンを形成する。その後、レジストパターンをマスクとして、ＮＭＯＳ領域における層間絶縁膜１１３、絶縁膜１１１ａ、及び第１のライナー膜１１０ａに対して順次エッチングを行い、シリサイド層１０９ａ１の上面を露出させるコンタクトホールを形成する。それと共に、レジストパターンをマスクとして、ＰＭＯＳ領域における層間絶縁膜１１３、及び第２のライナー膜１１２ｂに対して順次エッチングを行い、シリサイド層１０９ｂ１の上面を露出させるコンタクトホールを形成する。その後、コンタクトホール内に、コンタクトを形成する。
【００１６】
以上のようにして、従来の半導体装置を製造する。
【００１７】
ここで、図１７(a) に示すように、例えば、ＰＭＯＳ領域において、ゲート電極１０３ｂ間の間隔が狭い「密領域」における第２のライナー膜１１２ｂは、ゲート電極１０３ｂ間を埋め込むように形成され、ゲート電極１０３ｂ間の間隔が広い「疎領域」における第２のライナー膜１１２ｂに比べて、厚く形成される。そのため、密領域における第２のライナー膜１１２ｂを除去するのに必要とされるエッチング時間は、疎領域における第２のライナー膜１１２ｂを除去するのに必要とされるエッチング時間に比べて長い。しかしながら、従来では、１度のエッチングにより、密領域，疎領域における第２のライナー膜１１２ｂを除去しなければならない。
【００１８】
そのため、第１に例えば、第２のライナー膜１１２ｂのエッチング時間を、密領域における第２のライナー膜１１２ｂを除去するのに必要とされるエッチング時間にすると、図１７(b) に示すように、疎領域におけるコンタクトホール１１４ｓの形成において、レジストパターン（図示せず）のズレが生じた場合（レジストパターンのコンタクトホール形成用ホールが、素子分離領域１０１上から活性領域１００ａ上に跨って位置した場合）、過剰なオーバーエッチングにより、活性領域１００ｂ、及び素子分離領域１０１に削れが形成され、接合リークが増大するという問題がある。この問題は、いわゆる「ボーダレスコンタクト」のように、コンタクトホールと活性領域とのオーバーラップ量が少ないコンタクトホールの場合、顕著に発生する。
【００１９】
一方、第２に例えば、第２のライナー膜１１２ｂのエッチング時間を、疎領域における第２のライナー膜１１２ｂを除去するのに必要とされるエッチング時間にすると、図１７(c) に示すように、密領域におけるコンタクトホール１１４ｃの形成において、エッチングの不足により、第２のライナー膜１１２ｂを完全に除去することができずに、コンタクトホール１１４ｃのオープン不良が発生するという問題がある。
【００２０】
なお、図１７(a) において、ＰＭＯＳ領域における密領域及び疎領域を示し、ＰＭＯＳ領域における疎領域での問題を、図１７(b) を参照しながら説明し、ＰＭＯＳ領域における密領域での問題を、図１７(c) を参照しながら説明したが、ＮＭＯＳ領域における疎領域においても、ＰＭＯＳ領域における疎領域での問題と同様の問題（即ち、活性領域１００ａ、及び素子分離領域１０１に削れが形成されるという問題）があり、ＮＭＯＳ領域における密領域においても、ＰＭＯＳ領域における密領域での問題と同様の問題（即ち、コンタクトホールのオープン不良が発生するという問題）がある。
【００２１】
ところで、例えばＳＡＣ（自己整合コンタクト）の形成において、レジストパターンのズレが生じた場合、活性領域、及び素子分離領域に削れが形成されることを防止する方法として、非感光性の有機膜を利用する技術が提案されている（例えば特許文献２参照）。
【００２２】
ここで、既存のＳＡＣの形成方法としては、次に示す方法がある。第１のレジストパターンをマスクとして、１回目のエッチングにより、ゲート電極上のライナー膜（エッチングストッパー膜）、ソース・ドレイン領域上のライナー膜を除去する。その後、層間絶縁膜を形成した後、第２のレジストパターンをマスクとして、２回目のエッチングにより、層間絶縁膜を除去し、コンタクトホールを形成する。
【００２３】
しかしながら、レジストパターンのズレが生じると、２回目のエッチングの際に、活性領域、及び素子分離領域が過剰にオーバーエッチングされて、活性領域、及び素子分離領域に削れが形成される。
【００２４】
そこで、特許文献２に記載の技術では、１回目のエッチングの前に、ゲート電極間の凹部に、非感光性の有機膜を埋め込むことにより、活性領域、及び素子分離領域に削れが形成されることを防止する。
【特許文献１】特開２００７−２０８１６６号公報
【特許文献２】特開２００１−２１７２００号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、特許文献２に記載の技術では、ライナー膜の膜厚が全領域に亘って同じ半導体装置において、活性領域、及び素子分離領域に削れが形成されることを防止することは可能なものの、第１領域（例えば密領域）におけるライナー膜の膜厚と、第２領域（例えば疎領域）におけるライナー膜の膜厚とが互いに異なる半導体装置において、活性領域、及び素子分離領域に削れが形成されることを防止することはできない。
【００２６】
前記に鑑み、本発明は、第１領域におけるライナー膜の膜厚と、第２領域におけるライナー膜の膜厚とが互いに異なる半導体装置において、コンタクトホールの形成時に、活性領域、及び素子分離領域に削れが形成されることを防止することである。
【課題を解決するための手段】
【００２７】
前記の課題を解決するために、本発明に係る第１の半導体装置の製造方法は、半導体基板の上に、複数のゲート構造体を形成する工程（ａ）と、半導体基板の上に、複数のゲート構造体を覆うようにライナー膜及び層間絶縁膜を順次形成する工程（ｂ）と、ゲート構造体が密に配置された第１領域におけるライナー膜及び層間絶縁膜に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第１の膜厚を有するライナー膜が残存する第１のコンタクトホールを形成する工程（ｃ）と、ゲート構造体が疎に配置された第２領域におけるライナー膜及び層間絶縁膜に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第２の膜厚を有するライナー膜が残存する第２のコンタクトホールを形成する工程（ｄ）と、工程（ｃ）及び工程（ｄ）よりも後に、第１のコンタクトホールの底部に残存するライナー膜、及び第２のコンタクトホールの底部に残存するライナー膜を除去する工程（ｅ）とを備え、第１の膜厚と第２の膜厚とは、同等であることを特徴とする。
【００２８】
本発明に係る第１の半導体装置の製造方法によると、第１，第２のコンタクトホールの底部に残存するライナー膜を除去する工程を行う前に、底部に第１の膜厚を有するライナー膜が残存する第１のコンタクトホールを形成する工程と、底部に第２の膜厚を有するライナー膜が残存する第２のコンタクトホールを形成する工程とを、独立して行うことによって、第１の膜厚と第２の膜厚とを独立に制御し、第１の膜厚と第２の膜厚とを同等に制御することができる。そのため、第１，第２のコンタクトホールの底部に残存するライナー膜を除去する工程において、第１の膜厚を有するライナー膜のオーバーエッチング量と、第２の膜厚を有するライナー膜のオーバーエッチング量とを同等に制御することができる。
【００２９】
従って、第２領域（疎領域）において、コンタクトホールの形成時に、過剰なオーバーエッチングにより、活性領域、又は素子分離領域に削れが形成されることを防止し、接合リークの増大を防止することができる。それと共に、第１領域（密領域）において、コンタクトホールの形成時に、エッチングの不足により、コンタクトホールのオープン不良が発生することを防止することができる。
【００３０】
本発明に係る第２の半導体装置の製造方法は、半導体基板の上に、第１のゲート構造体、第２のゲート構造体、及び第３のゲート構造体を形成する工程（ａ）と、半導体基板の上に、第１のゲート構造体、第２のゲート構造体、及び第３のゲート構造体を覆うようにライナー膜及び層間絶縁膜を順次形成する工程（ｂ）と、ライナー膜及び層間絶縁膜に、互いに隣接する第１のゲート構造体と第２のゲート構造体との間の領域を開口して、底部に第１の膜厚を有するライナー膜が残存する第１のコンタクトホールを形成する工程（ｃ）と、ライナー膜及び層間絶縁膜に、互いに隣接する第２のゲート構造体と第３のゲート構造体との間の領域を開口して、底部に第２の膜厚を有するライナー膜が残存する第２のコンタクトホールを形成する工程（ｄ）と、工程（ｃ）及び工程（ｄ）よりも後に、第１のコンタクトホールの底部に残存するライナー膜、及び第２のコンタクトホールの底部に残存するライナー膜を除去する工程（ｅ）とを備え、第１のコンタクトホール及び第２のコンタクトホールの平面形状は、ゲート幅方向の長さがゲート長方向の長さよりも長い長方形状であり、第１の膜厚と第２の膜厚とは、同等であることを特徴とする。
【００３１】
本発明に係る第２の半導体装置の製造方法によると、第１，第２のコンタクトホールの底部に残存するライナー膜を除去する工程において、第１の膜厚を有するライナー膜のオーバーエッチング量と、第２の膜厚を有するライナー膜のオーバーエッチング量とを同等に制御することができる。
【００３２】
加えて、第１のコンタクトホールと、第２のコンタクトホールとを、独立して形成することにより、第１，第２のコンタクトホール間の間隔を縮小化し、コンタクトホールの密集度を高めて、平面形状が長方形状を有するコンタクトの密集度を高めることができる。即ち、コンタクトホール間の間隔を縮小化することができるため、ゲート構造体の微細化がさらに進行し、互いに隣接するゲート構造体間の間隔が縮小化されることがあっても、不具合を招くことなく、コンタクトホールを形成することができる。
【００３３】
さらに、第１，第２のコンタクトホールの平面形状を、長方形状にすることにより、第１，第２のコンタクトホール内に、平面形状が長方形状を有する第１，第２のコンタクトを形成することができる。そのため、ゲート構造体の微細化がさらに進行することがあっても、コンタクトと活性領域との接触面積を充分に確保することができるため、コンタクト抵抗が増大することを抑制することができる。
【００３４】
本発明に係る第３の半導体装置の製造方法は、半導体基板の上に、ゲート構造体を形成する工程（ａ）と、半導体基板の上に、ゲート構造体を覆うようにライナー膜及び層間絶縁膜を順次形成する工程（ｂ）と、ライナー膜及び層間絶縁膜に、ゲート構造体を構成するゲート電極上からソース・ドレイン領域上に至る領域のうちの第１の部分領域を開口して、底部に第１の膜厚を有するライナー膜が残存する第１のコンタクトホールを形成する工程（ｃ）と、ライナー膜及び層間絶縁膜に、ゲート構造体を構成するゲート電極上からソース・ドレイン領域上に至る領域のうちの第２の部分領域を開口して、底部に第２の膜厚を有するライナー膜が残存する第２のコンタクトホールを形成する工程（ｄ）と、工程（ｃ）及び工程（ｄ）よりも後に、第１のコンタクトホールの底部に残存するライナー膜、及び第２のコンタクトホールの底部に残存するライナー膜を除去して、第１のコンタクトホール及び第２のコンタクトホールからなる第１の合体コンタクトホールを形成する工程（ｅ）とを備え、第１のコンタクトホールと第２のコンタクトホールとは、ゲート長方向に沿って互いに隣接し、且つ該第１のコンタクトホールの一部分と該第２のコンタクトホールの一部分とが互いに重なり合って配置され、第１のコンタクトホール及び第２のコンタクトホールの平面形状は、円形状、又は角部が丸められた正方形状であり、第１の膜厚と第２の膜厚とは、同等であることを特徴とする。
【００３５】
本発明に係る第３の半導体装置の製造方法によると、第１，第２のコンタクトホールの底部に残存するライナー膜を除去する工程において、第１の膜厚を有するライナー膜のオーバーエッチング量と、第２の膜厚を有するライナー膜のオーバーエッチング量とを同等に制御することができる。
【００３６】
本発明に係る第３の半導体装置の製造方法において、工程（ｃ）は、ライナー膜及び層間絶縁膜に、ゲート構造体を構成するゲート電極上からソース・ドレイン領域上に至る領域のうちの第３の部分領域を開口して、底部に第３の膜厚を有するライナー膜が残存する第３のコンタクトホールを形成する工程を含み、工程（ｄ）は、ライナー膜及び層間絶縁膜に、ゲート構造体を構成するゲート電極上からソース・ドレイン領域上に至る領域のうちの第４の部分領域を開口して、底部に第４の膜厚を有するライナー膜が残存する第４のコンタクトホールを形成する工程を含み、工程（ｅ）は、第３のコンタクトホールの底部に残存するライナー膜、及び第４のコンタクトホールの底部に残存するライナー膜を除去して、第３のコンタクトホール及び第４のコンタクトホールからなる第２の合体コンタクトホールを形成する工程を含み、第１の合体コンタクトホールと第２の合体コンタクトホールとは、ゲート幅方向に沿って互いに間隔を空けて隣り合い、且つゲート長方向に沿って互いにずれて配置され、第１のコンタクトホールと第３のコンタクトホールとは、ゲート幅方向に沿って対向して配置され、第３のコンタクトホールと第４のコンタクトホールとは、ゲート長方向に沿って互いに隣接し、且つ該第３のコンタクトホールの一部分と該第４のコンタクトホールの一部分とが互いに重なり合って配置され、第３のコンタクトホール及び第４のコンタクトホールの平面形状は、円形状、又は角部が丸められた正方形状であり、第３の膜厚及び第４の膜厚は、第１の膜厚及び第２の膜厚と同等であることが好ましい。
【００３７】
このようにすると、平面形状が、角部が丸められた正方形状、又は円形状を有する第１，第２のコンタクトホールからなる第１の合体コンタクトホールを形成すると共に、平面形状が、角部が丸められた正方形状、又は円形状を有する第３，第４のコンタクトホールからなる第２の合体コンタクトホールを形成することにより、ゲート幅方向に沿って互いに間隔を空けて隣り合う第１，第２の合体コンタクトホール間の間隔を縮小化し、合体コンタクトホールの密集度を高めて、合体コンタクトの密集度を高めることができる。
【００３８】
本発明に係る第１〜第３の半導体装置の製造方法において、工程（ｄ）は、工程（ｃ）よりも後で且つ工程（ｅ）よりも前に行い、工程（ｃ）よりも後で且つ工程（ｄ）よりも前に、第１のコンタクトホールの内部に、有機膜を埋め込む工程（ｆ）をさらに備えていることが好ましい。
【００３９】
本発明に係る第１〜第３の半導体装置の製造方法において、工程（ｃ）は、工程（ｄ）よりも後で且つ工程（ｅ）よりも前に行い、工程（ｄ）よりも後で且つ工程（ｃ）よりも前に、第２のコンタクトホールの内部に、有機膜を埋め込む工程（ｇ）をさらに備えていることが好ましい。
【発明の効果】
【００４０】
本発明に係る半導体装置の製造方法によると、第１領域（例えば密領域）におけるライナー膜の膜厚と、第２領域（例えば疎領域）におけるライナー膜の膜厚とが互いに異なる半導体装置において、コンタクトホールの形成時に、活性領域、及び素子分離領域に削れが形成されることを防止し、接合リークの増大を防止することができる。また、コンタクトホール間の間隔を縮小化し、コンタクトホールの密集度を高めて、コンタクトの密集度を高めることができる。即ち、コンタクトホール間の間隔を縮小化することができるため、ゲート構造体（トランジスタ）の微細化がさらに進行し、互いに隣接するゲート構造体間の間隔が縮小化されることがあっても、不具合を招くことなく、コンタクトホールを形成することができる。
【発明を実施するための最良の形態】
【００４１】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００４２】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(d) 、及び図２(a) 〜(c) 、並びに図３(a) 〜(d) 、及び図４(a) 〜(c) を参照しながら説明する。図１(a) 〜図４(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。ここで、図１(a) 〜図２(c) において、左側に「ＮＭＯＳ領域」を示し、右側に「ＰＭＯＳ領域」を示す。なお、「ＮＭＯＳ領域」とは、Ｎ型ＭＯＳトランジスタが形成される領域をいう。一方、「ＰＭＯＳ領域」とは、Ｐ型ＭＯＳトランジスタが形成される領域をいう。
【００４３】
まず、図１(a) に示すように、ＳＴＩ(Shallow Trench Isolation）法により、半導体基板１０に、例えば深さが３００ｎｍの溝内にシリコン酸化膜が埋め込まれた素子分離領域１１を形成する。これにより、ＮＭＯＳ領域における半導体基板１０に、素子分離領域１１に囲まれた活性領域１０ａが形成されると共に、ＰＭＯＳ領域における半導体基板１０に、素子分離領域１１に囲まれた活性領域１０ｂが形成される。
【００４４】
次に、半導体基板１０上に、例えば膜厚が２ｎｍのゲート絶縁膜形成膜、及び例えば膜厚が１００ｎｍのポリシリコン膜からなるゲート電極形成膜を順次形成する。その後、エッチングにより、ゲート電極形成膜、及びゲート絶縁膜形成膜を順次パターニングし、活性領域１０ａ上に、ゲート絶縁膜１２ａ、及びゲート電極１３ａを順次形成すると共に、活性領域１０ｂ上に、ゲート絶縁膜１２ｂ、及びゲート電極１３ｂを順次形成する。
【００４５】
次に、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜を形成する。その後、全面エッチバックにより、シリコン酸化膜に対して、半導体基板１０の表面が露出するまでエッチングを行い、ゲート電極１３ａ，１３ｂの側面上に、オフセットスペーサ１４ａ，１４ｂを形成する。その後、ゲート電極１３ａ、及びオフセットスペーサ１４ａをマスクとして、活性領域１０ａに、例えばＡｓ+を、加速電圧が例えば１．５ｋｅＶ，ドーズ量が例えば１×１０15ｃｍ-2でイオン注入し、活性領域１０ａにおけるゲート電極１２ａの側方下に位置する領域に、Ｎ型エクステンション領域１５ａを自己整合的に形成する。一方、ゲート電極１３ｂ、及びオフセットスペーサ１４ｂをマスクとして、活性領域１０ｂに、例えばＢＦ2+を、加速電圧が例えば３ｋｅＶ，ドーズ量が例えば５×１０14ｃｍ-2でイオン注入し、活性領域１０ｂにおけるゲート電極１２ｂの側方下に位置する領域に、Ｐ型エクステンション領域１５ｂを自己整合的に形成する。
【００４６】
次に、図１(b) に示すように、半導体基板１０上に、ゲート電極１３ａ，１３ｂ、及びオフセットスペーサ１４ａ，１４ｂを覆うように、例えば膜厚が１０ｎｍのシリコン酸化膜を形成した後、シリコン酸化膜上に、例えば膜厚が３０ｎｍのシリコン窒化膜を形成する。その後、全面エッチバックにより、シリコン窒化膜及びシリコン酸化膜に対して、半導体基板１０の表面が露出するまで順次エッチングを行い、オフセットスペーサ１４ａ，１４ｂの側面上に、内側サイドウォール１６ａ，１６ｂと外側サイドウォール１７ａ，１７ｂとからなるサイドウォール１７Ａ，１７Ｂを形成する。その後、ゲート電極１３ａ、オフセットスペーサ１４ａ、及びサイドウォール１７Ａをマスクとして、活性領域１０ａに、例えばＡｓ+を、加速電圧が例えば１５ｋｅＶ，ドーズ量が例えば７×１０14ｃｍ-2でイオン注入し、活性領域１０ａにおけるサイドウォール１７Ａの側方下に位置する領域に、Ｎ型ソース・ドレイン領域１８ａを自己整合的に形成する。一方、ゲート電極１３ｂ、オフセットスペーサ１４ｂ、及びサイドウォール１７Ｂをマスクとして、活性領域１０ｂに、例えばＢＦ2+を、加速電圧が例えば３．５ｋｅＶ，ドーズ量が例えば２×１０15ｃｍ-2でイオン注入し、活性領域１０ｂにおけるサイドウォール１７Ｂの側方下に位置する領域に、Ｐ型ソース・ドレイン領域１８ｂを自己整合的に形成する。
【００４７】
次に、半導体基板１０上の全面に、膜厚が例えば１０ｎｍのシリコン酸化膜（図示せず）を形成した後、シリコン酸化膜上に、シリサイド層が形成されない非シリサイド形成領域を覆うレジスト（図示せず）を形成した後、エッチングにより、シリコン酸化膜のうちの非シリサイド形成領域以外の領域（即ち、シリサイド形成領域）に形成された部分を除去し、ソース・ドレイン領域１８ａ，１８ｂの表面、及びゲート電極１３ａ，１３ｂの上面を露出する。その後、アッシング・洗浄処理により、レジストを除去した後、スパッタ法により、半導体基板１０上の全面に、膜厚が例えば５ｎｍのＮｉからなる金属膜（図示せず）を形成する。その後、急速熱処理により、ソース・ドレイン領域１８ａ，１８ｂの上部に、ニッケルシリサイドからなるシリサイド層１９ａ１，１９ｂ１を形成すると共に、ゲート電極１３ａ，１３ｂの上部に、ニッケルシリサイドからなるシリサイド層１９ａ２，１９ｂ２を形成する。その後、ＳＰＭ洗浄により、未反応の金属膜（即ち、金属膜のうちの非シリサイド形成領域に形成された部分）を除去する。
【００４８】
このようにして、半導体基板１０上に、ゲート構造体Ｇａ，Ｇｂを形成する。
【００４９】
ここで、ゲート構造体Ｇａ，Ｇｂは、活性領域１０ａ，１０ｂ上に形成されたゲート絶縁膜１２ａ，１２ｂと、ゲート絶縁膜１２ａ，１２ｂ上に形成されたゲート電極１３ａ，１３ｂと、ゲート電極１３ａ，１３ｂの側面上に形成されたオフセットスペーサ１４ａ，１４ｂと、活性領域１０ａ，１０ｂにおけるゲート電極１２ａ，１２ｂの側方下に形成されたエクステンション領域１５ａ，１５ｂと、オフセットスペーサ１３ａ，１３ｂの側面上に形成されたサイドウォール１７Ａ，１７Ｂと、活性領域１０ａ，１０ｂにおけるサイドウォール１７Ａ，１７Ｂの側方下に形成されたソース・ドレイン領域１８ａ，１８ｂと、ソース・ドレイン領域１８ａ，１８ｂの上部に形成されたシリサイド層１９ａ１，１９ｂ１と、ゲート電極１３ａ，１３ｂの上部に形成されたシリサイド層１９ａ２，１９ｂ２とを備えている。
【００５０】
次に、図１(c) に示すように、プラズマＣＶＤ法、又はＬＰ−ＣＶＤ法により、半導体基板１０上の全面に、引っ張り応力を有し、例えば膜厚が５０ｎｍシリコン窒化膜からなる第１のライナー膜２０を形成する。その後、第１のライナー膜２０上に、膜厚が例えば１０ｎｍのシリコン酸化膜からなる絶縁膜２１を形成する。
【００５１】
次に、図１(d) に示すように、絶縁膜２１上に、ＮＭＯＳ領域を覆いＰＭＯＳ領域を開口するレジスト（図示せず）を形成した後、ドライエッチングにより、ＰＭＯＳ領域における絶縁膜２１を除去し、絶縁膜２１ａを残存させる。その後、アッシング処理により、レジストを除去する。その後、絶縁膜２１ａをマスクとして、ドライエッチングにより、ＰＭＯＳ領域における第１のライナー膜２０を除去し、第１のライナー膜２０ａを残存させる。
【００５２】
次に、図２(a) に示すように、プラズマＣＶＤ法、又はＬＰ−ＣＶＤ法により、半導体基板１０上の全面に、圧縮応力を有し、例えば膜厚が５０ｎｍのシリコン窒化膜からなる第２のライナー膜２２を形成する。
【００５３】
次に、図２(b) に示すように、第２のライナー膜２２上に、ＰＭＯＳ領域を覆いＮＭＯＳ領域を開口するレジスト（図示せず）を形成した後、第２のライナー膜２２に対して、絶縁膜２１ａと選択性のある条件でエッチングを行い、ＮＭＯＳ領域における第２のライナー膜２２を除去し、第２のライナー膜２２ｂを残存させる。
【００５４】
次に、図２(c) に示すように、半導体基板１０上の全面に、シリコン酸化膜を形成した後、ＣＭＰ法により、シリコン酸化膜に対して平坦化処理を行い、層間膜絶縁膜２３を形成する。
【００５５】
このようにして、図２(c) に示すように、ＮＭＯＳ領域における半導体基板１０上に、ゲート構造体Ｇａを覆うように、第１のライナー膜２０ａ、絶縁膜２１ａ、及び層間絶縁膜２３を順次形成すると共に、ＰＭＯＳ領域における半導体基板１０上に、ゲート構造体Ｇｂを覆うように、第２のライナー膜２２ｂ、及び層間絶縁膜２３を順次形成する。
【００５６】
続いて、本実施形態におけるコンタクトホールの形成方法を用いて、コンタクトホールの形成を行う。ここで、図３(a) 〜図４(c) に示す断面図は、図１(a) 〜図２(c) に示す断面図とは異なる断面図であり、図２のＰＭＯＳ領域を代表として記載している。図３(a) 〜図４(c) において、左側に「密領域」を示し、右側に「疎領域」を示す。なお、「密領域」とは、ゲート構造体Ｇｂが密に配置された領域（即ち、隣接するゲート電極１３ｂ間が狭い領域、言い換えれば、第２のライナー膜２２ｂのうちの隣接するゲート電極１３ｂ間に形成された部分の膜厚（図３(a)：Ｔｃ参照）が厚い領域）をいう。一方、「疎領域」とは、ゲート構造体Ｇｂが疎に配置された領域（即ち、隣接するゲート電極１３ｂ間が広い領域、言い換えれば、第２のライナー膜２２ｂのうちの隣接するゲート電極１３ｂ間に形成された部分の膜厚（図３(a)：Ｔｓ参照）が薄い領域）をいう。
【００５７】
−多層レジストパターンの形成−
まず、図３(a) に示すように、層間絶縁膜２３上に、下層レジスト２４、中間層レジスト２５、及び上層レジスト２６が順次積層されてなる多層レジスト２７を形成する。その後、密領域における上層レジスト２６にホール２６ｈを形成し、上層レジストパターンを形成する。
【００５８】
次に、図３(b) に示すように、上層レジストパターンをマスクとして、中間層レジスト２５、及び下層レジスト２４に対して順次ドライエッチングを行い、多層レジスト２７に、コンタクトホール形成用ホール２７ｈを形成し、多層レジストパターンを形成する。
【００５９】
ここで、中間層レジスト２５のドライエッチング条件の具体例としては、次に示す例が挙げられる。例えば、２周波ＲＩＥ方式のエッチング装置を用い、エッチングガスにＣＦ4／ＣＨＦ3を用い、流量をＣＦ4／ＣＨＦ3＝３．３４×１０-6／０．６６８×１０-6ｍ3／ｓ，エッチング雰囲気の圧力を１３．３３Ｐａ，上部電極のＲＦパワーを６００Ｗ，下部電極のＲＦパワーを３００Ｗ，基板温度を２０℃に設定する。
【００６０】
またここで、下層レジスト２４のドライエッチング条件の具体例としては、次に示す例が挙げられる。例えば、２周波ＲＩＥ方式のエッチング装置を用い、エッチングガスにＣＯ／Ｏ2／Ａｒを用い、流量をＣＯ／Ｏ2／Ａｒ＝１．６７×１０-6／０．８３５×１０-6／８．３５×１０-6ｍ3／ｓ，エッチング雰囲気の圧力を２．００Ｐａ，上部電極のＲＦパワーを１５００Ｗ，下部電極のＲＦパワーを３００Ｗ，基板温度を２０℃に設定する。
【００６１】
−層間絶縁膜の第１エッチング−
次に、多層レジストパターンをマスクとして、層間絶縁膜２３に対して、第２のライナー膜２２ｂが露出するまでドライエッチングを行う（ここで、図示は省略するが、図３(b) に示すようなゲート構造体Ｇｂが密に配置された密領域ではなく、ゲート構造体Ｇａが密に配置された密領域の場合、絶縁膜２１ａ、及び層間絶縁膜２３に対して、第１のライナー膜２０ａが露出するまでドライエッチングを行う）。
【００６２】
ここで、層間絶縁膜２３のドライエッチング条件の具体例としては、次に示す例が挙げられる。例えば、２周波ＲＩＥ方式のエッチング装置を用い、エッチングガスにＣ4Ｆ6／Ａｒ／Ｏ2を用い、流量をＣ4Ｆ6／Ａｒ／Ｏ2＝０．３３４×１０-6／２５．０５×１０-6／０．３０１×１０-6ｍ3／ｓ，エッチング雰囲気の圧力を４．００Ｐａ，上部電極のＲＦパワーを１０００Ｗ，下部電極のＲＦパワーを１５００Ｗ，基板温度を２０℃に設定する。
【００６３】
−ライナー膜の第１エッチング−
次に、第２のライナー膜２２ｂに対して、第２のライナー膜２２ｂの膜厚が例えば２０ｎｍ（図３(b)：Ｔｒｃ参照）になるまでドライエッチングを行う（ここで、ゲート構造体Ｇａが密に配置された密領域の場合、第１のライナー膜２０ａに対して、第１のライナー膜２０ａの膜厚が例えば２０ｎｍになるまでドライエッチングを行う）。
【００６４】
ここで、第２のライナー膜２２ｂのドライエッチング条件の具体例としては、次に示す例が挙げられる。例えば、２周波ＲＩＥ方式のエッチング装置を用い、エッチングガスにＣＨＦ3／Ａｒ／Ｏ2を用い、流量をＣＨＦ3／Ａｒ／Ｏ2＝０．３３４×１０-6／１３．３６×１０-6／０．２５１×１０-6ｍ3／ｓ，エッチング雰囲気の圧力を２．６７Ｐａ，上部電極のＲＦパワーを１０００Ｗ，下部電極のＲＦパワーを３００Ｗ，基板温度を２０℃に設定する。
【００６５】
このようにして、図３(b) に示すように、密領域における第２のライナー膜２２ｂ、及び層間絶縁膜２３に、互いに隣接するゲート構造体Ｇｂ同士の間の領域を開口して、底部に第１の膜厚（具体的には例えば、２０ｎｍ）を有する第２のライナー膜２２ｂが残存する第１のコンタクトホール２８ｒを形成する。
【００６６】
−有機膜の形成−
次に、図３(c) に示すように、アッシング・洗浄処理により、多層レジストパターンを除去する。その後、層間絶縁膜２３上に、第１のコンタクトホール２８ｒ内を埋め込むように、有機膜を形成する。その後、全面エッチバックにより、有機膜のうちの第１のコンタクトホール２８ｒ外に形成された部分を除去し、第１のコンタクトホール２８ｒ内に埋め込まれた有機膜２９を形成する。このとき、第１のコンタクトホール２８ｒ内に埋め込まれた有機膜２９の上面が、第１のコンタクトホール２８ｒの上端よりも下に位置することがないように、例えば、発光強度によるエンドポイント検出により、全面エッチバックの処理時間を検出することが好ましい。
【００６７】
ここで、有機膜の全面エッチバック条件の具体例としては、次に示す例が挙げられる。例えば、ＲＩＥ方式のエッチング装置を用い、エッチングガスにＯ2を用い、流量をＯ2＝３．３４×１０-6ｍ3／ｓ，エッチング雰囲気の圧力を１０．００Ｐａ，上部電極のＲＦパワーを４００Ｗ，下部電極のＲＦパワーを４００Ｗ，基板温度を２０℃に設定する。
【００６８】
−多層レジストパターンの形成−
次に、図３(d) に示すように、層間絶縁膜２３及び有機膜２９の上に、下層レジスト３０、中間層レジスト３１、及び上層レジスト３２が順次積層されてなる多層レジスト３３を形成する。その後、上層レジスト３２に、ホール３２ｈを形成し、上層レジストパターンを形成する。
【００６９】
次に、図４(a) に示すように、上層レジストパターンをマスクとして、中間層レジスト３１、及び下層レジスト３０に対して順次ドライエッチングを行い、多層レジスト３３に、コンタクトホール形成用ホール３３ｈを形成し、多層レジストパターンを形成する。ここで、中間層レジスト３１，下層レジスト３０のドライエッチング条件の具体例としては、例えば、図３(b) に示す工程における中間層レジスト２５，下層レジスト２４のドライエッチング条件と同様の条件が挙げられる。
【００７０】
−層間絶縁膜の第２エッチング−
次に、多層レジストパターンをマスクとして、層間絶縁膜２３に対して、第２のライナー膜２２ｂが露出するまでドライエッチングを行う（ここで、ゲート構造体Ｇａが疎に配置された疎領域の場合、絶縁膜２１ａ、及び層間絶縁膜２３に対して、第１のライナー膜２０ａが露出するまでドライエッチングを行う）。ここで、層間絶縁膜２３のドライエッチング条件の具体例としては、例えば、図３(b) に示す工程における層間絶縁膜２３のドライエッチング条件と同様の条件が挙げられる。
【００７１】
−ライナー膜の第２エッチング−
次に、第２のライナー膜２２ｂに対して、第２のライナー膜２２ｂの膜厚が例えば２０ｎｍ（図４(a)：Ｔｒｓ参照）になるまでドライエッチングを行う（ここで、ゲート構造体Ｇａが疎に配置された疎領域の場合、第１のライナー膜２０ａに対して、第１のライナー膜２０ａの膜厚が例えば２０ｎｍになるまでドライエッチングを行う）。ここで、第２のライナー膜２２ｂのドライエッチング条件の具体例としては、例えば、図３(b) に示す工程における第２のライナー膜２２ｂのドライエッチング条件と同様の条件が挙げられる。
【００７２】
このようにして、図４(a) に示すように、疎領域における第２のライナー膜２２ｂ、及び層間絶縁膜２３に、互いに隣接するゲート構造体Ｇｂ同士の間の領域を開口して、底部に第２の膜厚（具体的には例えば、２０ｎｍ）を有する第２のライナー膜２２ｂが残存する第２のコンタクトホール３４ｒを形成する。
【００７３】
−有機膜の除去−
次に、図４(b) に示すように、アッシング・洗浄処理により、多層レジストパターン、及び有機膜２９を除去する。
【００７４】
このようにして、図４(b) に示すように、底部に残存する第２のライナー膜２２ｂの膜厚が互いに同じ第１，第２のコンタクトホール２８ｒ，３４ｒを形成する。
【００７５】
−ライナー膜の第３エッチング−
次に、図４(c) に示すように、ドライエッチングにより、第１のコンタクトホール２８ｒの底部に残存する第２のライナー膜２２ｂ、及び第２のコンタクトホール３４ｒの底部に残存する第２のライナー膜２２ｂを除去し、底部にシリサイド層１９ｂ１が露出する第１，第２のコンタクトホール２８，３４を形成する（ここで、図４(c) に示すようなゲート構造体Ｇｂが配置された領域（即ち、ＰＭＯＳ領域）ではなく、ゲート構造体Ｇａが配置された領域（即ち、ＮＭＯＳ領域）の場合、第１のコンタクトホールの底部に残存する第１のライナー膜、及び第２のコンタクトホールの底部に残存する第１のライナー膜を除去し、底部にシリサイド層１９ａ１が露出する第１，第２のコンタクトホールを形成する）。
【００７６】
ここで、第２のライナー膜２２ｂのドライエッチング条件の具体例としては、次に示す例が挙げられる。例えば、２周波ＲＩＥ方式のエッチング装置を用い、エッチングガスにＣＨＦ3／Ａｒ／Ｏ2を用い、流量をＣＨＦ3／Ａｒ／Ｏ2＝０．３３４×１０-6／１３．３６×１０-6／０．２５１×１０-6ｍ3／ｓ，エッチング雰囲気の圧力を２．６７Ｐａ，上部電極のＲＦパワーを１０００Ｗ，下部電極のＲＦパワーを３００Ｗ，基板温度を２０℃に設定する。
【００７７】
その後、図示は省略するが、第１，第２のコンタクトホール２８，３４内に、バリアメタル膜を介して、導電膜が埋め込まれてなる第１，第２のコンタクトを形成する。
【００７８】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００７９】
本実施形態によると、ライナー膜の第３エッチング（図４(c) 参照）を行う前に、ライナー膜の第１エッチング（図３(b) 参照）と、ライナー膜の第２エッチング（図４(a) 参照）とを、独立して行うことによって、第１のコンタクトホールの底部に残存する第２のライナー膜（以下、「第１の残膜」と称す）の膜厚と、第２のコンタクトホールの底部に残存する第２のライナー膜（以下、「第２の残膜」と称す）の膜厚とを、独立に制御し、第１の残膜と第２の残膜とを同等膜厚に制御することができる。そのため、ライナー膜の第３エッチングにおいて、第１の残膜のオーバーエッチング量と、第２の残膜のオーバーエッチング量とを同等に制御することができる。
【００８０】
従って、疎領域において、コンタクトホールの形成時に、過剰なオーバーエッチングにより、活性領域、又は素子分離領域に削れが形成されることを防止し、接合リークの増大を防止することができる。それと共に、密領域において、コンタクトホールの形成時に、エッチングの不足により、コンタクトホールのオープン不良が発生することを防止することができる。
【００８１】
また、第１の残膜及び第２の残膜の各膜厚を、薄膜（具体的には例えば、２０ｎｍ）にすることにより、ライナー膜の第３エッチングにおいて、第１の残膜及び第２の残膜の各オーバーエッチング量を低減することができるため、活性領域、又は素子分離領域に削れが形成されることを効果的に防止することができる。
【００８２】
なお、本実施形態では、第１の残膜（図３(b)：Ｔｒｃ参照）と、第２の残膜（図４(a)：Ｔｒｓ参照）とを同等膜厚に制御する方法として、図３(b) に示すように、密領域において、層間絶縁膜の第１エッチングを行った後、第１の残膜の膜厚が２０ｎｍになるまで、ライナー膜の第１エッチングを行い、その後、図４(a) に示すように、疎領域において、層間絶縁膜の第２エッチングを行った後、第２の残膜の膜厚が２０ｎｍになるまで、ライナー膜の第２エッチングを行う場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【００８３】
例えば、密領域における層間絶縁膜の第１エッチングを行った後、第１の残膜の膜厚が疎領域における第２のライナー膜２２ｂのうちのゲート電極１３ｂ間に形成された部分の膜厚（図３(a)：Ｔｓ参照）になるまで、密領域におけるライナー膜の第１エッチングを行い、その後、疎領域における層間絶縁膜の第２エッチングを行ってもよい。このようにすると、疎領域におけるライナー膜の第２エッチングを行わずに済む。
【００８４】
また、本実施形態では、図３(b) に示す工程において、多層レジストパターンをマスクとして、第２のライナー膜２２ｂ、及び層間絶縁膜２３に、第１のコンタクトホール２８ｒを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、多層レジストパターンの代わりに、単層レジストパターンを用いてもよい。同様に、図４(a) に示す工程において、多層レジストパターンをマスクとして、第２のライナー膜２２ｂ、及び層間絶縁膜２３に、第２のコンタクトホール３４ｒを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、多層レジストパターンの代わりに、単層レジストパターンを用いてもよい。
【００８５】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図５(a) 〜(b) 、図６(a) 〜(c) 、及び図７(a) 〜(b) を参照しながら説明する。図５(a) 〜図７(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、図５(a) 〜図７(b) において、第１の実施形態における構成要素と同一の構成要素には、図１(a) 〜図２(c) に示す符号と同一の符号を付す。従って、本実施形態では、第１の実施形態と共通する説明は適宜省略する。
【００８６】
まず、第１の実施形態における図１(a) 〜図２(c) に示す工程と同様の工程を順次行う。
【００８７】
続いて、本実施形態におけるコンタクトホールの形成方法を用いて、コンタクトホールの形成を行う。ここで、本実施形態における図５(a) 〜図７(b) に示す断面図は、第１の実施形態における図１(a) 〜図２(c) に示す断面図とは異なる断面図であり、図２のＰＭＯＳ領域を代表として記載している。図５(a) 〜図７(b) において、３コのゲート構造体Ｇｂが密に配置された領域（具体的には例えば、ＳＲＡＭ領域）を示す。
【００８８】
−多層レジストパターンの形成−
まず、図５(a) に示すように、層間絶縁膜２３上に、下層レジスト２４、中間層レジスト２５、及び上層レジスト２６が順次積層されてなる多層レジスト２７を形成する。その後、上層レジスト２６に、ホール２６ｈｘを形成し、上層レジストパターンを形成する。このとき、ホール２６ｈｘは、図５(a) に示すように、その平面形状が、ゲート幅方向の幅がゲート長方向の幅よりも長い長方形状になるように形成される。
【００８９】
次に、図５(b) に示すように、上層レジストパターンをマスクとして、中間層レジスト２５、及び下層レジスト２４に対して順次ドライエッチングを行い、多層レジスト２７に、コンタクトホール形成用ホール２７ｈｘを形成し、多層レジストパターンを形成する。ここで、中間層レジスト２５，下層レジスト２４のドライエッチング条件の具体例としては、例えば、第１の実施形態の図３(b) に示す工程における中間層レジスト２５，下層レジスト２４のドライエッチング条件と同様の条件が挙げられる。
【００９０】
−層間絶縁膜の第１エッチング−
次に、多層レジストパターンをマスクとして、層間絶縁膜２３に対して、第２のライナー膜２２ｂが露出するまでドライエッチングを行う（ここで、図示は省略するが、図５(b) に示すようなゲート構造体Ｇｂが密に配置された領域ではなく、ゲート構造体Ｇａが密に配置された領域の場合、絶縁膜２１ａ、及び層間絶縁膜２３に対して、第１のライナー膜２０ａが露出するまでドライエッチングを行う）。ここで、層間絶縁膜２３のドライエッチング条件の具体例としては、例えば、第１の実施形態の図３(b) に示す工程における層間絶縁膜２３のドライエッチングの条件と同様の条件が挙げられる。
【００９１】
−ライナー膜の第１エッチング−
次に、第２のライナー膜２２ｂに対して、第２のライナー膜２２ｂの膜厚が例えば２０ｎｍになるまでドライエッチングを行う（ここで、ゲート構造体Ｇａが密に配置された領域の場合、第１のライナー膜２０ａに対して、第１のライナー膜２０ａの膜厚が例えば２０ｎｍになるまでドライエッチングを行う）。ここで、第２のライナー膜２２ｂのドライエッチング条件の具体例としては、例えば、第１の実施形態の図３(b) に示す工程における第２のライナー膜２２ｂのドライエッチング条件と同様の条件が挙げられる。
【００９２】
このようにして、図５(b) に示すように、第２のライナー膜２２ｂ、及び層間絶縁膜２３に、互いに隣接するゲート構造体Ｇｂ同士の間の領域を開口して、底部に第１の膜厚（具体的には例えば、２０ｎｍ）を有する第２のライナー膜２２ｂが残存する第１のコンタクトホール２８ｒｘを形成する。ここで、第１のコンタクトホール２８ｒｘの平面形状は、図５(b) に示すように、ゲート幅方向の幅がゲート長方向の幅よりも長い長方形状である。
【００９３】
−有機膜の形成−
次に、図６(a) に示すように、アッシング・洗浄処理により、多層レジストパターンを除去する。その後、層間絶縁膜２３上に、第１のコンタクトホール２８ｒｘ内を埋め込むように、有機膜を形成する。その後、全面エッチバックにより、有機膜のうちの第１のコンタクトホール２８ｒｘ外に形成された部分を除去し、第１のコンタクトホール２８ｒｘ内に埋め込まれた有機膜２９ｘを形成する。このとき、第１のコンタクトホール２８ｒｘ内に埋め込まれた有機膜２９ｘの上面が、第１のコンタクトホール２８ｒｘの上端よりも、下に位置することがないように、例えば、発光強度によるエンドポイント検出により、全面エッチバックの処理時間を検出することが好ましい。ここで、有機膜の全面エッチバック条件の具体例としては、例えば、第１の実施形態の図３(c) に示す工程における有機膜の全面エッチバック条件と同様の条件が挙げられる。
【００９４】
−多層レジストパターンの形成−
次に、図６(b) に示すように、層間絶縁膜２３及び有機膜２９ｘの上に、下層レジスト３０、中間層レジスト３１、及び上層レジスト３２が順次積層されてなる多層レジスト３３を形成する。その後、上層レジスト３２に、ホール３２ｈｘを形成し、上層レジストパターンを形成する。このとき、ホール３２ｈｘは、その平面形状が、ゲート幅方向の幅がゲート長方向の幅よりも長い長方形状になるように形成される。
【００９５】
次に、図６(c) に示すように、上層レジストパターンをマスクとして、中間層レジスト３１、及び下層レジスト３０に対して順次ドライエッチングを行い、多層レジスト３３に、コンタクトホール形成用ホール３３ｈｘを形成し、多層レジストパターンを形成する。ここで、中間層レジスト３１，下層レジスト３０のドライエッチング条件の具体例としては、例えば、図５(b) に示す工程における中間層レジスト２５，下層レジスト２４のドライエッチング条件と同様の条件が挙げられる。
【００９６】
−層間絶縁膜の第２エッチング−
次に、多層レジストパターンをマスクとして、層間絶縁膜２３に対して、第２のライナー膜２２ｂが露出するまでドライエッチングを行う（ここで、ゲート構造体Ｇａが密に配置された領域の場合、絶縁膜２１ａ、及び層間絶縁膜２３に対して、第１のライナー膜２０ａが露出するまでドライエッチングを行う）。ここで、層間絶縁膜２３のドライエッチング条件の具体例としては、図５(b) に示す工程における層間絶縁膜２３のドライエッチング条件と同様の条件が挙げられる。
【００９７】
−ライナー膜の第２エッチング−
次に、第２のライナー膜２２ｂに対して、第２のライナー膜２２ｂの膜厚が例えば２０ｎｍになるまでドライエッチングを行う（ここで、ゲート構造体Ｇａが密に配置された領域の場合、第１のライナー膜２０ａに対して、第１のライナー膜２０ａの膜厚が例えば２０ｎｍになるまでドライエッチングを行う）。ここで、第２のライナー膜２２ｂのドライエッチング条件の具体例としては、例えば、図５(b) に示す工程における第２のライナー膜２２ｂのドライエッチング条件と同様の条件が挙げられる。
【００９８】
このようにして、図６(c) に示すように、第２のライナー膜２２ｂ、及び層間絶縁膜２３に、互いに隣接するゲート構造体Ｇｂ同士の間の領域を開口して、底部に第２の膜厚（具体的には例えば、２０ｎｍ）を有する第２のライナー膜２２ｂが残存する第２のコンタクトホール３４ｒｘを形成する。ここで、第２のコンタクトホール３４ｒｘの平面形状は、ゲート幅方向の幅がゲート長方向の幅よりも長い長方形状である。
【００９９】
−有機膜の除去−
次に、図７(a) に示すように、アッシング・洗浄処理により、多層レジストパターン、及び有機膜２９ｘを除去する。
【０１００】
このようにして、図７(a) に示すように、底部に残存する第２のライナー膜２２ｂの膜厚が互いに同じ第１，第２のコンタクトホール２８ｒｘ，３４ｒｘを形成する。
【０１０１】
−ライナー膜の第３エッチング−
次に、図７(b) に示すように、ドライエッチングにより、第１のコンタクトホール２８ｒｘの底部に残存する第２のライナー膜２２ｂ、及び第２のコンタクトホール３４ｒｘの底部に残存する第２のライナー膜２２ｂを除去し、底部にシリサイド層１９ｂ１が露出する第１，第２のコンタクトホール２８ｘ，３４ｘを形成する（ここで、図７(a) に示すようなゲート構造体Ｇｂが配置された領域（即ち、ＰＭＯＳ領域）ではなく、ゲート構造体Ｇａが配置された領域（即ち、ＮＭＯＳ領域）の場合、第１のコンタクトホールの底部に残存する第１のライナー膜、及び第２のコンタクトホールの底部に残存する第１のライナー膜を除去し、底部にシリサイド層１９ａ１が露出する第１，第２のコンタクトホールを形成する）。ここで、第２のライナー膜２２ｂのドライエッチング条件の具体例としては、例えば、第１の実施形態における図４(c) に示す工程における第２のライナー膜２２ｂのドライエッチング条件と同様の条件が挙げられる。
【０１０２】
このようにして、図７(b) に示すように、平面形状が、ゲート幅方向の長さがゲート長方向の長さよりも長い長方形状を有する第１，第２のコンタクトホール２８ｘ，３４ｘを形成する。
【０１０３】
その後、図示は省略するが、第１，第２のコンタクトホール２８ｘ，３４ｘ内に、バリアメタル膜を介して、導電膜が埋め込まれてなる第１，第２のコンタクトを形成する。
【０１０４】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１０５】
ここで、図８は、通常の正方形型コンタクトと、一辺が他辺よりも長い長方形型コンタクトとの、ＣＤ−ｓｈｉｆｔの関係を示す図である。図８に示すように、長方形型コンタクトの場合、正方形型コンタクトに比べて、ＣＤ−ｓｈｉｆｔ量が大きくなる。
【０１０６】
そのため、長方形型コンタクトの場合、隣接するコンタクトホールを、通常の方法により形成する、即ち、１回のリソグラフィ・１回のエッチングにより形成した場合（例えば、図９(a) に示すように、コンタクトホール形成用ホールパターン３５ｌ，３５ｒが形成されたレジストパターンをマスクとして、コンタクトホール３６ｌ，３６ｒを形成した場合）、１コのレジストパターンに、互いに間隔を空けてコンタクトホール形成用ホールパターン３５ｌ，３５ｒが形成されるため、コンタクトホール３６ｌ，３６ｒ間の間隔Ｌは比較的広くなる（図９(b) 参照，図９(b) は、左側にリソグラフィ後のＳＥＭ写真を示し、右側にエッチング後のＳＥＭ写真を示す）。
【０１０７】
これに対し、隣接するコンタクトホールを、本実施形態におけるコンタクトホールの形成方法により形成する、即ち、２回のリソグラフィ・２回のエッチングにより形成した場合（例えば、図１０に示すように、コンタクトホール形成用ホールパターン３７が形成された第１のレジストパターンをマスクとして、第１のコンタクトホール３８を形成した後、第１のレジストパターンを除去し、その後、コンタクトホール形成用ホールパターン３９が形成された第２のレジストパターンをマスクとして、第２のコンタクトホール４０を形成した場合）、コンタクトホール形成用ホールパターン３９の配置位置を、コンタクトホール形成用ホールパターン３７の配置位置と重ね合わせて配置することができるため、第１，第２のコンタクトホール３８，４０間の間隔Ｌは比較的狭くなる。
【０１０８】
このように、本実施形態におけるコンタクトホールの形成方法により形成された第１，第２のコンタクトホール３８，４０間の間隔Ｌを、通常の方法により形成されたコンタクトホール３６ｌ，３６ｒ間の間隔Ｌに比べて狭くすることができる。
【０１０９】
本実施形態によると、第１のコンタクトホール２８ｒｘと、第２のコンタクトホール３４ｒｘとを、独立して形成することにより、隣接する第１，第２のコンタクトホール２８ｒｘ，３４ｒｘ間の間隔を縮小化し、コンタクトホールの密集度を高めて、平面形状が長方形状を有するコンタクトの密集度を高めることができる。即ち、第１，第２のコンタクトホール２８ｒｘ，３４ｒｘ間の間隔を縮小化することができるため、ゲート構造体（トランジスタ）の微細化がさらに進行し、互いに隣接するゲート構造体間の間隔が縮小化されることがあっても、不具合を招くことなく、コンタクトホールを形成することができる。
【０１１０】
さらに、図７(b) に示すように、第１，第２のコンタクトホール２８ｘ，３４ｘの平面形状を、長方形状にすることにより、第１，第２のコンタクトホール２８ｘ，３４ｘ内に、平面形状が長方形状を有する第１，第２のコンタクトを形成することができる。そのため、ゲート構造体の微細化がさらに進行することがあっても、コンタクトと活性領域との接触面積を充分に確保することができるため、コンタクト抵抗が増大することを抑制することができる。
【０１１１】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置の製造方法について、図１１(a) 〜(b) 、図１２(a) 〜(b) 、及び図１３(a) 〜(c) を参照しながら説明する。図１１(a) 〜図１３(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、図１１(a) 〜図１３(c) において、第１の実施形態における構成要素と同一の構成要素には、図１(a) 〜図２(c) に示す符号と同一の符号を付す。従って、本実施形態では、第１の実施形態と共通する説明は適宜省略する。
【０１１２】
まず、第１の実施形態における図１(a) 〜図２(c) に示す工程と同様の工程を順次行う。
【０１１３】
続いて、本実施形態における合体コンタクトホールの形成方法を用いて、合体コンタクトホールの形成を行う。ここで、本実施形態における図１１(a) 〜図１３(c) に示す断面図は、第１の実施形態における図１(a) 〜図２(c) に示す断面図とは異なる断面図であり、図２のＰＭＯＳ領域を代表として記載している。図１１(a) 〜図１３(c) において、２コのゲート構造体Ｇｂが密に配置された領域（具体的には例えば、ＳＲＡＭ領域）を示す。
【０１１４】
−多層レジストパターンの形成−
まず、図１１(a) に示すように、層間絶縁膜２３上に、下層レジスト２４、中間層レジスト２５、及び上層レジスト２６が順次積層されてなる多層レジスト２７を形成する。その後、マスク（図示せず）を用いて、上層レジスト２６に、ホール２６ｈｙを形成し、上層レジストパターンを形成する。このとき、描画されたパターンの平面形状が正方形状のマスクを用いるため、ホール２６ｈｙは、図１１(a) に示すように、その平面形状が、角部が丸められた正方形状（又は円形状）になるように形成される。また、このとき、ホール２６ｈｙは、ゲート構造体Ｇｂを構成するゲート電極１３ｂ上からソース・ドレイン領域１８ｂ上に至る領域のうちの第１の部分領域に形成される。
【０１１５】
次に、図１１(b) に示すように、上層レジストパターンをマスクとして、中間層レジスト２５、及び下層レジスト２４に対して順次ドライエッチングを行い、多層レジスト２７に、コンタクトホール形成用ホール２７ｈｙを形成し、多層レジストパターンを形成する。ここで、中間層レジスト２５，下層レジスト２４のドライエッチング条件の具体例としては、第１の実施形態の図３(b) に示す工程における中間層レジスト２５，下層レジスト２４のドライエッチング条件と同様の条件が挙げられる。
【０１１６】
−層間絶縁膜の第１エッチング−
次に、多層レジストパターンをマスクとして、層間絶縁膜２３に対して、第２のライナー膜２２ｂが露出するまでドライエッチングを行う（ここで、図示は省略するが、図１１(b) に示すようなゲート構造体Ｇｂが密に配置された領域ではなく、ゲート構造体Ｇａが密に配置された領域の場合、絶縁膜２１ａ、及び層間絶縁膜２３に対して、第１のライナー膜２０ａが露出するまでドライエッチングを行う）。ここで、層間絶縁膜２３のドライエッチング条件の具体例としては、例えば、第１の実施形態の図３(b) に示す工程における層間絶縁膜２３のドライエッチング条件と同様の条件が挙げられる。
【０１１７】
−ライナー膜の第１エッチング−
次に、第２のライナー膜２２ｂに対して、第２のライナー膜２２ｂの膜厚が例えば２０ｎｍになるまでドライエッチングを行う（ここで、ゲート構造体Ｇａが密に配置された領域の場合、第１のライナー膜２０ａに対して、第１のライナー膜２０ａの膜厚が例えば２０ｎｍになるまでドライエッチングを行う）。ここで、第２のライナー膜２２ｂのドライエッチング条件の具体例としては、例えば、第１の実施形態の図３(b) に示す工程における第２のライナー膜２２ｂのドライエッチング条件と同様の条件が挙げられる。
【０１１８】
このようにして、図１１(b) に示すように、第２のライナー膜２２ｂ、及び層間絶縁膜２３に、ゲート構造体Ｇｂを構成するゲート電極１３ｂ上からソース・ドレイン領域１８ｂ上に至る領域のうちの第１の部分領域を開口して、底部に第１の膜厚（具体的には例えば、２０ｎｍ）を有する第２のライナー膜２２ｂが残存する第１のコンタクトホール２８ｒｙを形成する。ここで、第１のコンタクトホール２８ｒｙの平面形状は、角部が丸められた正方形状（又は円形状）である。
【０１１９】
−有機膜の形成−
次に、図１２(a) に示すように、アッシング・洗浄処理により、多層レジストパターンを除去する。その後、層間絶縁膜２３上に、第１のコンタクトホール２８ｒｙ内を埋め込むように、有機膜を形成する。その後、全面エッチバックにより、有機膜のうちの第１のコンタクトホール２８ｒｙ外に形成された部分を除去し、第１のコンタクトホール２８ｒｙ内に埋め込まれた有機膜２９ｙを形成する。このとき、第１のコンタクトホール２８ｒｙ内に埋め込まれた有機膜２９ｙの上面が、第１のコンタクトホール２８ｒｙの上端よりも、下に位置することがないように、例えば、発光強度によるエンドポイント検出により、全面エッチバックの処理時間を検出することが好ましい。ここで、有機膜の全面エッチバック条件の具体例としては、例えば、第１の実施形態の図３(c) に示す工程における有機膜の全面エッチバック条件と同様の条件が挙げられる。
【０１２０】
−多層レジストパターンの形成−
次に、図１２(b) に示すように、層間絶縁膜２３及び有機膜２９ｙの上に、下層レジスト３０、中間層レジスト３１、及び上層レジスト３２が順次積層されてなる多層レジスト３３を形成する。その後、マスク（図示せず）を用いて、上層レジスト３２に、ホール３２ｈｙを形成し、上層レジストパターンを形成する。このとき、描画されたパターンの平面形状が正方形状のマスクを用いるため、ホール３２ｈｙは、図１２(b) に示すように、その平面形状が、角部が丸められた正方形状（又は円形状）になるように形成される。また、このとき、ホール３２ｈｙは、ゲート構造体Ｇｂを構成するゲート電極１３ｂ上からソース・ドレイン領域１８ｂ上に至る領域のうちの第２の部分領域に形成される。また、このとき、ホール３２ｈｙは、図１２(b) に示すように、ホール３２ｈｙの形成領域が、第１のコンタクトホール２８ｒｙの形成領域とゲート長方向に沿って互いに隣接し、且つホール３２ｈｙの形成領域の一部分が、第１のコンタクトホール２８ｒｙの形成領域の一部分と互いに重なり合うように形成される。
【０１２１】
次に、図１３(a) に示すように、上層レジストパターンをマスクとして、中間層レジスト３１、及び下層レジスト３０に対して順次ドライエッチングを行い、多層レジスト３３に、コンタクトホール形成用ホール３３ｈｙを形成し、多層レジストパターンを形成する。ここで、中間層レジスト３１，下層レジスト３０のドライエッチング条件の具体例としては、図１１(b) に示す工程における中間層レジスト２５，下層レジスト２４のドライエッチング条件と同様の条件が挙げられる。
【０１２２】
−層間絶縁膜の第２エッチング−
次に、多層レジストパターンをマスクとして、層間絶縁膜２３に対して、第２のライナー膜２２ｂが露出するまでドライエッチングを行う（ここで、ゲート構造体Ｇａが密に配置された領域の場合、絶縁膜２１ａ、及び層間絶縁膜２３に対して、第１のライナー膜２０ａが露出するまでドライエッチングを行う）。ここで、層間絶縁膜２３のドライエッチング条件の具体例としては、図１１(b) に示す工程における層間絶縁膜２３のドライエッチング条件と同様の条件が挙げられる。
【０１２３】
−ライナー膜の第２エッチング−
次に、第２のライナー膜２２ｂに対して、第２のライナー膜２２ｂの膜厚が例えば２０ｎｍになるまでドライエッチングを行う（ここで、ゲート構造体Ｇａが密に配置された領域の場合、第１のライナー膜２０ａに対して、第１のライナー膜２０ａの膜厚が例えば２０ｎｍになるまでドライエッチングを行う）。ここで、第２のライナー膜２２ｂのドライエッチング条件の具体例としては、図１１(b) に示す工程における第２のライナー膜２２ｂのドライエッチング条件と同様の条件が挙げられる。
【０１２４】
このようにして、図１３(a) に示すように、第２のライナー膜２２ｂ、及び層間絶縁膜２３に、ゲート構造体Ｇｂを構成するゲート電極１３ｂ上からソース・ドレイン領域１８ｂ上に至る領域のうちの第２の部分領域を開口して、底部に第２の膜厚（具体的には例えば、２０ｎｍ）を有する第２のライナー膜２２ｂが残存する第２のコンタクトホール３４ｒｙを形成する。ここで、第２のコンタクトホール３４ｒｙの平面形状は、角部が丸められた正方形状（又は円形状）である。またここで、第２のコンタクトホール３４ｒｙは、第１のコンタクトホール２８ｒｙとゲート長方向に沿って互いに隣接し、且つ第２のコンタクトホールの一部分は、第１のコンタクトホールの一部分と互いに重なり合って配置される。
【０１２５】
−有機膜の除去−
次に、図１３(b) に示すように、アッシング・洗浄処理により、多層レジストパターン、及び有機膜２９ｙを除去する。
【０１２６】
このようにして、図１３(b) に示すように、底部に残存する第２のライナー膜２２ｂの膜厚が互いに同じ第１，第２のコンタクトホール２８ｒｙ，３４ｒｙを形成する。
【０１２７】
−ライナー膜の第３エッチング−
次に、図１３(c) に示すように、ドライエッチングにより、第１のコンタクトホール２８ｒｙの底部に残存する第２のライナー膜２２ｂ、及び第２のコンタクトホール３４ｒｙの底部に残存する第２のライナー膜２２ｂを除去し、底部にシリサイド層１９ｂ１が露出し、第１のコンタクトホール２８ｙ、及び第２のコンタクトホール３４ｙからなる合体コンタクトホール３４Ｙを形成する。（ここで、図１３(c) に示すようなゲート構造体Ｇｂが配置された領域（即ち、ＰＭＯＳ領域）ではなく、第１の実施形態におけるゲート構造体Ｇａが配置された領域（即ち、ＮＭＯＳ領域）の場合、第１のコンタクトホールの底部に残存する第１のライナー膜、及び第２のコンタクトホールの底部に残存する第１のライナー膜を除去し、底部にシリサイド層１９ａ１が露出し、第１のコンタクトホール、及び第２のコンタクトホールからなる合体コンタクトホールを形成する）。ここで、第２のライナー膜２２ｂのドライエッチング条件としては、第１の実施形態の図４(c) に示す工程における第２のライナー膜２２ｂのドライエッチング条件と同様の条件が挙げられる。
【０１２８】
その後、図示は省略するが、合体コンタクトホール３４Ｙ内に、バリアメタル膜を介して、導電膜が埋め込まれてなる合体コンタクト（シェアードコンタクト）を形成する。
【０１２９】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１３０】
ここで、本実施形態における合体コンタクトホールの形成方法を用いて、隣接する２コの合体コンタクトホールを形成する方法について、以下に簡単に説明する。
【０１３１】
本実施形態の場合、図１４(a) に示すように、第１のレジストパターン（図示せず）をマスクとして、対向する正方形型の第１，第３のコンタクトホール４１ｌ，４１ｒを形成する。その後、第２のレジストパターン（図示せず）をマスクとして、第２，第４のコンタクトホール４２ｌ，４２ｒを形成し、第１，第２のコンタクトホール４１ｌ，４２ｌからなる第１の合体コンタクトホール４２Ｌ、及び第３，第４のコンタクトホール４１ｒ，４２ｒからなる第２の合体コンタクトホール４２Ｒを形成する。その後、第１，第２の合体コンタクトホール４２Ｌ，４２Ｒ内に、第１，第２の合体コンタクト４３ｌ，４３ｒを埋め込む。ここで、第１の合体コンタクトホール４２Ｌと第２の合体コンタクトホール４２Ｒとは、ゲート幅方向に沿って互いに間隔を空けて隣り合い、且つゲート長方向に沿って互いにずれて配置されている。第１のコンタクトホール４１ｌと第３のコンタクトホール４１ｒとは、ゲート幅方向に沿って対向して配置されている。またここで、図示は省略するが、第１，第２，第３，第４のコンタクトホール４１ｌ，４２ｌ，４１ｒ，４２ｒは、ゲート電極上からソース・ドレイン領域上に至る領域内に形成される。
【０１３２】
なお、従来の場合、図１４(c) に示すように、レジストパターン（図示せず）をマスクとして、隣接する長方形型のコンタクトホール４４ｌ，４４ｒを形成した後、コンタクトホール４４ｌ，４４ｒ内に、コンタクト４５ｌ，４５ｒを埋め込む。
【０１３３】
ここで、既述の通り、図８に示すように、正方形型コンタクトの場合、長方形型コンタクトに比べて、ＣＤ−ｓｈｉｆｔ量が小さくなる。そのため、第１のレジストパターンにおいて、第１のコンタクトホール４１ｌの形成用パターン（図示せず）と、第３のコンタクトホール４１ｒの形成用パターン（図示せず）とを、互いに近接して配置し、第１のコンタクトホール４１ｌと第３のコンタクトホール４１ｒ間の間隔を縮小化し、第１の合体コンタクト４３ｌと第２の合体コンタクト４３ｒ間の間隔を縮小化することができる。
【０１３４】
本実施形態によると、平面形状が、角部が丸められた正方形状（又は円形状）を有する第１，第２のコンタクトホール２８ｙ，３４ｙからなる合体コンタクトホール３４Ｙを形成すると共に、平面形状が、角部が丸められた正方形状（又は円形状）を有する第３，第４のコンタクトホールからなる合体コンタクトホールを形成することにより、ゲート幅方向に沿って互いに間隔を空けて隣り合う合体コンタクトホール間の間隔を縮小化し、合体コンタクトホールの密集度を高めて、合体コンタクトの密集度を高めることができる。
【０１３５】
ここで、第１のコンタクトホール２８ｒｙと第２のコンタクトホール３４ｒｙとが離れて形成されることのないように、互いに一部分が重なり合うように、第１，第２のコンタクトホール２８ｒｙ，３４ｒｙを形成することが好ましい。また、図１４(a) に示すように、第３のコンタクトホール４１ｒと第４のコンタクトホール４２ｒとが離れて形成されることのないように、互いに一部分が重なり合うように、第３，第４のコンタクトホール４１ｒ，４２ｒを形成することが好ましい。
【０１３６】
さらに、図１４(b) に示すように、対向する第１，第３のコンタクトホール４１ｌｘ，４１ｒｘ間の間隔を、対向する第１，第３のコンタクトホール４１ｌ，４１ｒ間の間隔（図１４(a) 参照）よりも広くすることにより、第１の合体コンタクト４３ｌｘと第２の合体コンタクト４３ｒｘ間のショートマージン（即ち、第１の合体コンタクト４３ｌｘと第２の合体コンタクト４３ｒｘ間の短絡を防止する余裕領域）を、第１の合体コンタクト４３ｌと第２の合体コンタクト４３ｒ間のショートマージンよりも大きくすることができる。
【０１３７】
なお、本実施形態では、長方形型の合体コンタクトとして、ＳＲＡＭ領域に配置されるシェアードコンタクトを具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【産業上の利用可能性】
【０１３８】
本発明は、第１領域（例えば密領域）におけるライナー膜の膜厚と、第２領域（例えば疎領域）におけるライナー膜の膜厚とが互いに異なる半導体装置において、コンタクトホールの形成時に、活性領域及び素子分離領域に削れが形成されることを防止することができるため、ライナー膜を有する半導体装置におけるコンタクトの製造方法に有用である。
【図面の簡単な説明】
【０１３９】
【図１】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図２】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図３】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図４】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図５】(a) 〜(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図６】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図７】(a) 〜(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図８】正方形型コンタクトと、長方形型コンタクトとの、ＣＤ−ｓｈｉｆｔの関係を示す図である。
【図９】(a) は、従来のコンタクトホールの形成方法を簡単に示す平面図である。(b) は、左側にリソグラフィ後のＳＥＭ写真を示し、右側にエッチング後のＳＥＭ写真を示す。
【図１０】本発明の第２の実施形態におけるコンタクトホールの形成方法を簡単に示す平面図である。
【図１１】(a) 〜(b) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図１２】(a) 〜(b) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図１３】(a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図１４】(a) 〜(b) は、本発明の第３の実施形態における合体コンタクトの形成方法を簡単に示す平面図であり、(c) は、従来のコンタクトの形成方法を簡単に示す平面図である。
【図１５】(a) 〜(d) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。
【図１６】(a) 〜(c) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。
【図１７】(a) 〜(c) は、従来の半導体装置の製造方法の問題を示す断面図である。
【符号の説明】
【０１４０】
１０ 半導体基板
１１ 素子分離領域
１２ａ，１２ｂ ゲート絶縁膜
１３ａ，１３ｂ ゲート電極
１４ａ，１４ｂ オフセットスペーサ
１５ａ，１５ｂ エクステンション領域
１６ａ，１６ｂ 内側サイドウォール
１７ａ，１７ｂ 外側サイドウォール
１７Ａ，１７Ｂ サイドウォール
１８ａ，１８ｂ ソース・ドレイン領域
１９ａ１，１９ｂ１，１９ａ２，１９ｂ２ シリサイド層
２０，２０ａ 第１のライナー膜
２１，２１ａ 絶縁膜
２２，２２ｂ 第２のライナー膜
２３ 層間絶縁膜
２４ 下層レジスト
２５ 中間層レジスト
２６ 上層レジスト
２６ｈ，２６ｈｘ，２６ｈｙ ホール
２７ 多層レジスト
２７ｈ，２７ｈｘ，２７ｈｙ コンタクトホール形成用ホール
２８ｒ，２８，２８ｒｘ，２８ｘ，２８ｒｙ，２８ｙ 第１のコンタクトホール
２９，２９ｘ，２９ｙ 有機膜
３０ 下層レジスト
３１ 中間層レジスト
３２ 上層レジスト
３２ｈ，３２ｈｘ，３２ｈｙ ホール
３３ 多層レジスト
３３ｈ，３３ｈｘ，３３ｈｙ コンタクトホール形成用ホール
３４ｒ，３４，３４ｒｘ，３４ｘ，３４ｒｙ，３４ｙ 第２のコンタクトホール
３５ｌ，３５ｒ コンタクトホール形成用ホールパターン
３６ｌ，３６ｒ コンタクトホール
３７ コンタクトホール形成用ホールパターン
３８ 第１のコンタクトホール
３９ コンタクトホール形成用ホールパターン
４０ 第２のコンタクトホール
４１ｌ，４１ｌｘ 第１のコンタクトホール
４１ｒ，４１ｒｘ 第３のコンタクトホール
４２ｌ 第２のコンタクトホール
４２ｒ 第４のコンタクトホール
４２Ｌ，４２Ｌｘ 第１の合体コンタクトホール
４２Ｒ，４２Ｒｘ 第２の合体コンタクトホール
４３ｌ，４３ｌｘ 第１の合体コンタクト
４３ｒ，４３ｒｘ 第２の合体コンタクト
４４ｌ，４４ｒ コンタクトホール
４５ｌ，４５ｒ コンタクト
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ライナー膜を有する半導体装置におけるコンタクトの製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高性能化の要望を受けて、１チップ当たりのトランジスタの集積数を増大させるために、トランジスタの微細化が進展し、現在、４５ｎｍノードの超微細トランジスタが量産されている。しかしながら、単にムーアの法則に従ってトランジスタ寸法を縮小しても、トランジスタの能力の確保ができず、キャリアの移動度の低下によるトランジスタの駆動力の低下により、所望のデバイス特性が得られないといった問題が顕在化している。
【０００３】
この問題を解決するために、トランジスタの駆動力を向上させる技術として、チャネル領域に応力（ストレス）を印加する技術が提案されている。チャネル領域へのストレス印加方法として、第１に例えば、ソース・ドレイン領域に、半導体基板の格子定数と異なる格子定数を有する膜を埋め込み、Ｎ型ＭＯＳトランジスタのチャネル領域に引っ張り応力を印加する、又はＰ型ＭＯＳトランジスタのチャネル領域に圧縮応力を印加する技術が提案されている。第２に例えば、Ｎ型ＭＯＳトランジスタ上に、引っ張り応力を有するライナー膜を設ける一方、Ｐ型ＭＯＳトランジスタ上に、圧縮応力を有するライナー膜を設ける技術（「デュアルストレスライナー(Dual Stress Liner)技術」）が提案されている。
【０００４】
以下に、デュアルストレスライナー技術を用いた従来の半導体装置の製造方法について、図１５(a) 〜(d) 、及び図１６(a) 〜(c) を参照しながら説明する（例えば特許文献１参照）。図１５(a) 〜図１６(c) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。ここで、図１５(a) 〜図１６(c) において、左側に「ＮＭＯＳ領域」を示し、右側に「ＰＭＯＳ領域」を示す。なお、「ＮＭＯＳ領域」とは、Ｎ型ＭＯＳトランジスタが形成される領域をいう。一方、「ＰＭＯＳ領域」とは、Ｐ型ＭＯＳトランジスタが形成される領域をいう。
【０００５】
まず、図１５(a) に示すように、半導体基板１００の上部に、素子分離領域１０１を形成する。これにより、ＮＭＯＳ領域における半導体基板１００に活性領域１００ａを形成する一方、ＰＭＯＳ領域における半導体基板１００に活性領域１００ｂを形成する。
【０００６】
次に、活性領域１００ａ，１００ｂ上に、ゲート絶縁膜１０２ａ，１０２ｂ、ゲート電極１０３ａ，１０３ｂを順次形成した後、ゲート電極１０３ａ，１０３ｂの側面上に、オフセットスペーサ１０４ａ，１０４ｂを形成する。その後、活性領域１００ａにおけるゲート電極１０３ａの側方下に、Ｎ型エクステンション領域１０５ａを形成する一方、活性領域１００ｂにおけるゲート電極１０３ｂの側方下に、Ｐ型エクステンション領域１０５ｂを形成する。
【０００７】
次に、図１５(b) に示すように、ゲート電極１０３ａ，１０３ｂの側面上に、オフセットスペーサ１０４ａ，１０４ｂを介して、内側サイドウォール１０６ａ，１０６ｂ、及び外側サイドウォール１０７ａ，１０７ｂからなるサイドウォール１０７Ａ，１０７Ｂを形成する。その後、活性領域１００ａにおけるサイドウォール１０７Ａの側方下に、Ｎ型ソース・ドレイン領域１０８ａを形成する一方、活性領域１００ｂにおけるサイドウォール１０７Ｂの側方下に、Ｐ型ソース・ドレイン領域１０８ｂを形成する。
【０００８】
その後、ソース・ドレイン領域１０８ａ，１０８ｂの上部に、シリサイド層１０９ａ１，１０９ｂ１を形成すると共に、ゲート電極１０３ａ，１０３ｂの上部に、シリサイド層１０９ａ２，１０９ｂ２を形成する。
【０００９】
このようにして、半導体基板１００上に、ゲート構造体（Ｎ型ＭＯＳトランジスタ）Ｇａ、及びゲート構造体（Ｐ型ＭＯＳトランジスタ）Ｇｂを形成する。
【００１０】
次に、図１５(c) に示すように、半導体基板１００上の全面に、引っ張り応力を有する第１のライナー膜１１０、及び絶縁膜１１１を順次形成する。
【００１１】
次に、図１５(d) に示すように、ＮＭＯＳ領域を覆うレジスト（図示せず）をマスクとして、ドライエッチングにより、ＰＭＯＳ領域における絶縁膜１１１を除去し、絶縁膜１１１ａを残存させた後、レジストを除去する。その後、絶縁膜１１１ａをマスクとして、ドライエッチングにより、ＰＭＯＳ領域における第１のライナー膜１１０を除去し、第１のライナー膜１１０ａを残存させる。
【００１２】
次に、図１６(a) に示すように、半導体基板１００上の全面に、圧縮応力を有する第２のライナー膜１１２を形成する。
【００１３】
次に、図１６(b) に示すように、ＰＭＯＳ領域を覆うレジスト（図示せず）をマスクとして、ドライエッチングにより、ＮＭＯＳ領域における第２のライナー膜１１２を除去し、第２のライナー膜１１２ｂを残存させる。
【００１４】
次に、図１６(c) に示すように、半導体基板１００上の全面に、層間膜絶縁膜１１３を形成する。
【００１５】
その後、図示は省略するが、層間絶縁膜１１３上に、コンタクトホール形成用ホールが形成されたレジストパターンを形成する。その後、レジストパターンをマスクとして、ＮＭＯＳ領域における層間絶縁膜１１３、絶縁膜１１１ａ、及び第１のライナー膜１１０ａに対して順次エッチングを行い、シリサイド層１０９ａ１の上面を露出させるコンタクトホールを形成する。それと共に、レジストパターンをマスクとして、ＰＭＯＳ領域における層間絶縁膜１１３、及び第２のライナー膜１１２ｂに対して順次エッチングを行い、シリサイド層１０９ｂ１の上面を露出させるコンタクトホールを形成する。その後、コンタクトホール内に、コンタクトを形成する。
【００１６】
以上のようにして、従来の半導体装置を製造する。
【００１７】
ここで、図１７(a) に示すように、例えば、ＰＭＯＳ領域において、ゲート電極１０３ｂ間の間隔が狭い「密領域」における第２のライナー膜１１２ｂは、ゲート電極１０３ｂ間を埋め込むように形成され、ゲート電極１０３ｂ間の間隔が広い「疎領域」における第２のライナー膜１１２ｂに比べて、厚く形成される。そのため、密領域における第２のライナー膜１１２ｂを除去するのに必要とされるエッチング時間は、疎領域における第２のライナー膜１１２ｂを除去するのに必要とされるエッチング時間に比べて長い。しかしながら、従来では、１度のエッチングにより、密領域，疎領域における第２のライナー膜１１２ｂを除去しなければならない。
【００１８】
そのため、第１に例えば、第２のライナー膜１１２ｂのエッチング時間を、密領域における第２のライナー膜１１２ｂを除去するのに必要とされるエッチング時間にすると、図１７(b) に示すように、疎領域におけるコンタクトホール１１４ｓの形成において、レジストパターン（図示せず）のズレが生じた場合（レジストパターンのコンタクトホール形成用ホールが、素子分離領域１０１上から活性領域１００ａ上に跨って位置した場合）、過剰なオーバーエッチングにより、活性領域１００ｂ、及び素子分離領域１０１に削れが形成され、接合リークが増大するという問題がある。この問題は、いわゆる「ボーダレスコンタクト」のように、コンタクトホールと活性領域とのオーバーラップ量が少ないコンタクトホールの場合、顕著に発生する。
【００１９】
一方、第２に例えば、第２のライナー膜１１２ｂのエッチング時間を、疎領域における第２のライナー膜１１２ｂを除去するのに必要とされるエッチング時間にすると、図１７(c) に示すように、密領域におけるコンタクトホール１１４ｃの形成において、エッチングの不足により、第２のライナー膜１１２ｂを完全に除去することができずに、コンタクトホール１１４ｃのオープン不良が発生するという問題がある。
【００２０】
なお、図１７(a) において、ＰＭＯＳ領域における密領域及び疎領域を示し、ＰＭＯＳ領域における疎領域での問題を、図１７(b) を参照しながら説明し、ＰＭＯＳ領域における密領域での問題を、図１７(c) を参照しながら説明したが、ＮＭＯＳ領域における疎領域においても、ＰＭＯＳ領域における疎領域での問題と同様の問題（即ち、活性領域１００ａ、及び素子分離領域１０１に削れが形成されるという問題）があり、ＮＭＯＳ領域における密領域においても、ＰＭＯＳ領域における密領域での問題と同様の問題（即ち、コンタクトホールのオープン不良が発生するという問題）がある。
【００２１】
ところで、例えばＳＡＣ（自己整合コンタクト）の形成において、レジストパターンのズレが生じた場合、活性領域、及び素子分離領域に削れが形成されることを防止する方法として、非感光性の有機膜を利用する技術が提案されている（例えば特許文献２参照）。
【００２２】
ここで、既存のＳＡＣの形成方法としては、次に示す方法がある。第１のレジストパターンをマスクとして、１回目のエッチングにより、ゲート電極上のライナー膜（エッチングストッパー膜）、ソース・ドレイン領域上のライナー膜を除去する。その後、層間絶縁膜を形成した後、第２のレジストパターンをマスクとして、２回目のエッチングにより、層間絶縁膜を除去し、コンタクトホールを形成する。
【００２３】
しかしながら、レジストパターンのズレが生じると、２回目のエッチングの際に、活性領域、及び素子分離領域が過剰にオーバーエッチングされて、活性領域、及び素子分離領域に削れが形成される。
【００２４】
そこで、特許文献２に記載の技術では、１回目のエッチングの前に、ゲート電極間の凹部に、非感光性の有機膜を埋め込むことにより、活性領域、及び素子分離領域に削れが形成されることを防止する。
【特許文献１】特開２００７−２０８１６６号公報
【特許文献２】特開２００１−２１７２００号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、特許文献２に記載の技術では、ライナー膜の膜厚が全領域に亘って同じ半導体装置において、活性領域、及び素子分離領域に削れが形成されることを防止することは可能なものの、第１領域（例えば密領域）におけるライナー膜の膜厚と、第２領域（例えば疎領域）におけるライナー膜の膜厚とが互いに異なる半導体装置において、活性領域、及び素子分離領域に削れが形成されることを防止することはできない。
【００２６】
前記に鑑み、本発明は、第１領域におけるライナー膜の膜厚と、第２領域におけるライナー膜の膜厚とが互いに異なる半導体装置において、コンタクトホールの形成時に、活性領域、及び素子分離領域に削れが形成されることを防止することである。
【課題を解決するための手段】
【００２７】
前記の課題を解決するために、本発明に係る第１の半導体装置の製造方法は、半導体基板の上に、複数のゲート構造体を形成する工程（ａ）と、半導体基板の上に、複数のゲート構造体を覆うようにライナー膜及び層間絶縁膜を順次形成する工程（ｂ）と、ゲート構造体が密に配置された第１領域におけるライナー膜及び層間絶縁膜に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第１の膜厚を有するライナー膜が残存する第１のコンタクトホールを形成する工程（ｃ）と、ゲート構造体が疎に配置された第２領域におけるライナー膜及び層間絶縁膜に、互いに隣接するゲート構造体同士の間の領域を開口して、底部に第２の膜厚を有するライナー膜が残存する第２のコンタクトホールを形成する工程（ｄ）と、工程（ｃ）及び工程（ｄ）よりも後に、第１のコンタクトホールの底部に残存するライナー膜、及び第２のコンタクトホールの底部に残存するライナー膜を除去する工程（ｅ）とを備え、第１の膜厚と第２の膜厚とは、同等であることを特徴とする。
【００２８】
本発明に係る第１の半導体装置の製造方法によると、第１，第２のコンタクトホールの底部に残存するライナー膜を除去する工程を行う前に、底部に第１の膜厚を有するライナー膜が残存する第１のコンタクトホールを形成する工程と、底部に第２の膜厚を有するライナー膜が残存する第２のコンタクトホールを形成する工程とを、独立して行うことによって、第１の膜厚と第２の膜厚とを独立に制御し、第１の膜厚と第２の膜厚とを同等に制御することができる。そのため、第１，第２のコンタクトホールの底部に残存するライナー膜を除去する工程において、第１の膜厚を有するライナー膜のオーバーエッチング量と、第２の膜厚を有するライナー膜のオーバーエッチング量とを同等に制御することができる。
【００２９】
従って、第２領域（疎領域）において、コンタクトホールの形成時に、過剰なオーバーエッチングにより、活性領域、又は素子分離領域に削れが形成されることを防止し、接合リークの増大を防止することができる。それと共に、第１領域（密領域）において、コンタクトホールの形成時に、エッチングの不足により、コンタクトホールのオープン不良が発生することを防止することができる。
【００３０】
本発明に係る第２の半導体装置の製造方法は、半導体基板の上に、第１のゲート構造体、第２のゲート構造体、及び第３のゲート構造体を形成する工程（ａ）と、半導体基板の上に、第１のゲート構造体、第２のゲート構造体、及び第３のゲート構造体を覆うようにライナー膜及び層間絶縁膜を順次形成する工程（ｂ）と、ライナー膜及び層間絶縁膜に、互いに隣接する第１のゲート構造体と第２のゲート構造体との間の領域を開口して、底部に第１の膜厚を有するライナー膜が残存する第１のコンタクトホールを形成する工程（ｃ）と、ライナー膜及び層間絶縁膜に、互いに隣接する第２のゲート構造体と第３のゲート構造体との間の領域を開口して、底部に第２の膜厚を有するライナー膜が残存する第２のコンタクトホールを形成する工程（ｄ）と、工程（ｃ）及び工程（ｄ）よりも後に、第１のコンタクトホールの底部に残存するライナー膜、及び第２のコンタクトホールの底部に残存するライナー膜を除去する工程（ｅ）とを備え、第１のコンタクトホール及び第２のコンタクトホールの平面形状は、ゲート幅方向の長さがゲート長方向の長さよりも長い長方形状であり、第１の膜厚と第２の膜厚とは、同等であることを特徴とする。
【００３１】
本発明に係る第２の半導体装置の製造方法によると、第１，第２のコンタクトホールの底部に残存するライナー膜を除去する工程において、第１の膜厚を有するライナー膜のオーバーエッチング量と、第２の膜厚を有するライナー膜のオーバーエッチング量とを同等に制御することができる。
【００３２】
加えて、第１のコンタクトホールと、第２のコンタクトホールとを、独立して形成することにより、第１，第２のコンタクトホール間の間隔を縮小化し、コンタクトホールの密集度を高めて、平面形状が長方形状を有するコンタクトの密集度を高めることができる。即ち、コンタクトホール間の間隔を縮小化することができるため、ゲート構造体の微細化がさらに進行し、互いに隣接するゲート構造体間の間隔が縮小化されることがあっても、不具合を招くことなく、コンタクトホールを形成することができる。
【００３３】
さらに、第１，第２のコンタクトホールの平面形状を、長方形状にすることにより、第１，第２のコンタクトホール内に、平面形状が長方形状を有する第１，第２のコンタクトを形成することができる。そのため、ゲート構造体の微細化がさらに進行することがあっても、コンタクトと活性領域との接触面積を充分に確保することができるため、コンタクト抵抗が増大することを抑制することができる。
【００３４】
本発明に係る第３の半導体装置の製造方法は、半導体基板の上に、ゲート構造体を形成する工程（ａ）と、半導体基板の上に、ゲート構造体を覆うようにライナー膜及び層間絶縁膜を順次形成する工程（ｂ）と、ライナー膜及び層間絶縁膜に、ゲート構造体を構成するゲート電極上からソース・ドレイン領域上に至る領域のうちの第１の部分領域を開口して、底部に第１の膜厚を有するライナー膜が残存する第１のコンタクトホールを形成する工程（ｃ）と、ライナー膜及び層間絶縁膜に、ゲート構造体を構成するゲート電極上からソース・ドレイン領域上に至る領域のうちの第２の部分領域を開口して、底部に第２の膜厚を有するライナー膜が残存する第２のコンタクトホールを形成する工程（ｄ）と、工程（ｃ）及び工程（ｄ）よりも後に、第１のコンタクトホールの底部に残存するライナー膜、及び第２のコンタクトホールの底部に残存するライナー膜を除去して、第１のコンタクトホール及び第２のコンタクトホールからなる第１の合体コンタクトホールを形成する工程（ｅ）とを備え、第１のコンタクトホールと第２のコンタクトホールとは、ゲート長方向に沿って互いに隣接し、且つ該第１のコンタクトホールの一部分と該第２のコンタクトホールの一部分とが互いに重なり合って配置され、第１のコンタクトホール及び第２のコンタクトホールの平面形状は、円形状、又は角部が丸められた正方形状であり、第１の膜厚と第２の膜厚とは、同等であることを特徴とする。
【００３５】
本発明に係る第３の半導体装置の製造方法によると、第１，第２のコンタクトホールの底部に残存するライナー膜を除去する工程において、第１の膜厚を有するライナー膜のオーバーエッチング量と、第２の膜厚を有するライナー膜のオーバーエッチング量とを同等に制御することができる。
【００３６】
本発明に係る第３の半導体装置の製造方法において、工程（ｃ）は、ライナー膜及び層間絶縁膜に、ゲート構造体を構成するゲート電極上からソース・ドレイン領域上に至る領域のうちの第３の部分領域を開口して、底部に第３の膜厚を有するライナー膜が残存する第３のコンタクトホールを形成する工程を含み、工程（ｄ）は、ライナー膜及び層間絶縁膜に、ゲート構造体を構成するゲート電極上からソース・ドレイン領域上に至る領域のうちの第４の部分領域を開口して、底部に第４の膜厚を有するライナー膜が残存する第４のコンタクトホールを形成する工程を含み、工程（ｅ）は、第３のコンタクトホールの底部に残存するライナー膜、及び第４のコンタクトホールの底部に残存するライナー膜を除去して、第３のコンタクトホール及び第４のコンタクトホールからなる第２の合体コンタクトホールを形成する工程を含み、第１の合体コンタクトホールと第２の合体コンタクトホールとは、ゲート幅方向に沿って互いに間隔を空けて隣り合い、且つゲート長方向に沿って互いにずれて配置され、第１のコンタクトホールと第３のコンタクトホールとは、ゲート幅方向に沿って対向して配置され、第３のコンタクトホールと第４のコンタクトホールとは、ゲート長方向に沿って互いに隣接し、且つ該第３のコンタクトホールの一部分と該第４のコンタクトホールの一部分とが互いに重なり合って配置され、第３のコンタクトホール及び第４のコンタクトホールの平面形状は、円形状、又は角部が丸められた正方形状であり、第３の膜厚及び第４の膜厚は、第１の膜厚及び第２の膜厚と同等であることが好ましい。
【００３７】
このようにすると、平面形状が、角部が丸められた正方形状、又は円形状を有する第１，第２のコンタクトホールからなる第１の合体コンタクトホールを形成すると共に、平面形状が、角部が丸められた正方形状、又は円形状を有する第３，第４のコンタクトホールからなる第２の合体コンタクトホールを形成することにより、ゲート幅方向に沿って互いに間隔を空けて隣り合う第１，第２の合体コンタクトホール間の間隔を縮小化し、合体コンタクトホールの密集度を高めて、合体コンタクトの密集度を高めることができる。
【００３８】
本発明に係る第１〜第３の半導体装置の製造方法において、工程（ｄ）は、工程（ｃ）よりも後で且つ工程（ｅ）よりも前に行い、工程（ｃ）よりも後で且つ工程（ｄ）よりも前に、第１のコンタクトホールの内部に、有機膜を埋め込む工程（ｆ）をさらに備えていることが好ましい。
【００３９】
本発明に係る第１〜第３の半導体装置の製造方法において、工程（ｃ）は、工程（ｄ）よりも後で且つ工程（ｅ）よりも前に行い、工程（ｄ）よりも後で且つ工程（ｃ）よりも前に、第２のコンタクトホールの内部に、有機膜を埋め込む工程（ｇ）をさらに備えていることが好ましい。
【発明の効果】
【００４０】
本発明に係る半導体装置の製造方法によると、第１領域（例えば密領域）におけるライナー膜の膜厚と、第２領域（例えば疎領域）におけるライナー膜の膜厚とが互いに異なる半導体装置において、コンタクトホールの形成時に、活性領域、及び素子分離領域に削れが形成されることを防止し、接合リークの増大を防止することができる。また、コンタクトホール間の間隔を縮小化し、コンタクトホールの密集度を高めて、コンタクトの密集度を高めることができる。即ち、コンタクトホール間の間隔を縮小化することができるため、ゲート構造体（トランジスタ）の微細化がさらに進行し、互いに隣接するゲート構造体間の間隔が縮小化されることがあっても、不具合を招くことなく、コンタクトホールを形成することができる。
【発明を実施するための最良の形態】
【００４１】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００４２】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(d) 、及び図２(a) 〜(c) 、並びに図３(a) 〜(d) 、及び図４(a) 〜(c) を参照しながら説明する。図１(a) 〜図４(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。ここで、図１(a) 〜図２(c) において、左側に「ＮＭＯＳ領域」を示し、右側に「ＰＭＯＳ領域」を示す。なお、「ＮＭＯＳ領域」とは、Ｎ型ＭＯＳトランジスタが形成される領域をいう。一方、「ＰＭＯＳ領域」とは、Ｐ型ＭＯＳトランジスタが形成される領域をいう。
【００４３】
まず、図１(a) に示すように、ＳＴＩ(Shallow Trench Isolation）法により、半導体基板１０に、例えば深さが３００ｎｍの溝内にシリコン酸化膜が埋め込まれた素子分離領域１１を形成する。これにより、ＮＭＯＳ領域における半導体基板１０に、素子分離領域１１に囲まれた活性領域１０ａが形成されると共に、ＰＭＯＳ領域における半導体基板１０に、素子分離領域１１に囲まれた活性領域１０ｂが形成される。
【００４４】
次に、半導体基板１０上に、例えば膜厚が２ｎｍのゲート絶縁膜形成膜、及び例えば膜厚が１００ｎｍのポリシリコン膜からなるゲート電極形成膜を順次形成する。その後、エッチングにより、ゲート電極形成膜、及びゲート絶縁膜形成膜を順次パターニングし、活性領域１０ａ上に、ゲート絶縁膜１２ａ、及びゲート電極１３ａを順次形成すると共に、活性領域１０ｂ上に、ゲート絶縁膜１２ｂ、及びゲート電極１３ｂを順次形成する。
【００４５】
次に、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜を形成する。その後、全面エッチバックにより、シリコン酸化膜に対して、半導体基板１０の表面が露出するまでエッチングを行い、ゲート電極１３ａ，１３ｂの側面上に、オフセットスペーサ１４ａ，１４ｂを形成する。その後、ゲート電極１３ａ、及びオフセットスペーサ１４ａをマスクとして、活性領域１０ａに、例えばＡｓ+を、加速電圧が例えば１．５ｋｅＶ，ドーズ量が例えば１×１０15ｃｍ-2でイオン注入し、活性領域１０ａにおけるゲート電極１２ａの側方下に位置する領域に、Ｎ型エクステンション領域１５ａを自己整合的に形成する。一方、ゲート電極１３ｂ、及びオフセットスペーサ１４ｂをマスクとして、活性領域１０ｂに、例えばＢＦ2+を、加速電圧が例えば３ｋｅＶ，ドーズ量が例えば５×１０14ｃｍ-2でイオン注入し、活性領域１０ｂにおけるゲート電極１２ｂの側方下に位置する領域に、Ｐ型エクステンション領域１５ｂを自己整合的に形成する。
【００４６】
次に、図１(b) に示すように、半導体基板１０上に、ゲート電極１３ａ，１３ｂ、及びオフセットスペーサ１４ａ，１４ｂを覆うように、例えば膜厚が１０ｎｍのシリコン酸化膜を形成した後、シリコン酸化膜上に、例えば膜厚が３０ｎｍのシリコン窒化膜を形成する。その後、全面エッチバックにより、シリコン窒化膜及びシリコン酸化膜に対して、半導体基板１０の表面が露出するまで順次エッチングを行い、オフセットスペーサ１４ａ，１４ｂの側面上に、内側サイドウォール１６ａ，１６ｂと外側サイドウォール１７ａ，１７ｂとからなるサイドウォール１７Ａ，１７Ｂを形成する。その後、ゲート電極１３ａ、オフセットスペーサ１４ａ、及びサイドウォール１７Ａをマスクとして、活性領域１０ａに、例えばＡｓ+を、加速電圧が例えば１５ｋｅＶ，ドーズ量が例えば７×１０14ｃｍ-2でイオン注入し、活性領域１０ａにおけるサイドウォール１７Ａの側方下に位置する領域に、Ｎ型ソース・ドレイン領域１８ａを自己整合的に形成する。一方、ゲート電極１３ｂ、オフセットスペーサ１４ｂ、及びサイドウォール１７Ｂをマスクとして、活性領域１０ｂに、例えばＢＦ2+を、加速電圧が例えば３．５ｋｅＶ，ドーズ量が例えば２×１０15ｃｍ-2でイオン注入し、活性領域１０ｂにおけるサイドウォール１７Ｂの側方下に位置する領域に、Ｐ型ソース・ドレイン領域１８ｂを自己整合的に形成する。
【００４７】
次に、半導体基板１０上の全面に、膜厚が例えば１０ｎｍのシリコン酸化膜（図示せず）を形成した後、シリコン酸化膜上に、シリサイド層が形成されない非シリサイド形成領域を覆うレジスト（図示せず）を形成した後、エッチングにより、シリコン酸化膜のうちの非シリサイド形成領域以外の領域（即ち、シリサイド形成領域）に形成された部分を除去し、ソース・ドレイン領域１８ａ，１８ｂの表面、及びゲート電極１３ａ，１３ｂの上面を露出する。その後、アッシング・洗浄処理により、レジストを除去した後、スパッタ法により、半導体基板１０上の全面に、膜厚が例えば５ｎｍのＮｉからなる金属膜（図示せず）を形成する。その後、急速熱処理により、ソース・ドレイン領域１８ａ，１８ｂの上部に、ニッケルシリサイドからなるシリサイド層１９ａ１，１９ｂ１を形成すると共に、ゲート電極１３ａ，１３ｂの上部に、ニッケルシリサイドからなるシリサイド層１９ａ２，１９ｂ２を形成する。その後、ＳＰＭ洗浄により、未反応の金属膜（即ち、金属膜のうちの非シリサイド形成領域に形成された部分）を除去する。
【００４８】
このようにして、半導体基板１０上に、ゲート構造体Ｇａ，Ｇｂを形成する。
【００４９】
ここで、ゲート構造体Ｇａ，Ｇｂは、活性領域１０ａ，１０ｂ上に形成されたゲート絶縁膜１２ａ，１２ｂと、ゲート絶縁膜１２ａ，１２ｂ上に形成されたゲート電極１３ａ，１３ｂと、ゲート電極１３ａ，１３ｂの側面上に形成されたオフセットスペーサ１４ａ，１４ｂと、活性領域１０ａ，１０ｂにおけるゲート電極１２ａ，１２ｂの側方下に形成されたエクステンション領域１５ａ，１５ｂと、オフセットスペーサ１３ａ，１３ｂの側面上に形成されたサイドウォール１７Ａ，１７Ｂと、活性領域１０ａ，１０ｂにおけるサイドウォール１７Ａ，１７Ｂの側方下に形成されたソース・ドレイン領域１８ａ，１８ｂと、ソース・ドレイン領域１８ａ，１８ｂの上部に形成されたシリサイド層１９ａ１，１９ｂ１と、ゲート電極１３ａ，１３ｂの上部に形成されたシリサイド層１９ａ２，１９ｂ２とを備えている。
【００５０】
次に、図１(c) に示すように、プラズマＣＶＤ法、又はＬＰ−ＣＶＤ法により、半導体基板１０上の全面に、引っ張り応力を有し、例えば膜厚が５０ｎｍシリコン窒化膜からなる第１のライナー膜２０を形成する。その後、第１のライナー膜２０上に、膜厚が例えば１０ｎｍのシリコン酸化膜からなる絶縁膜２１を形成する。
【００５１】
次に、図１(d) に示すように、絶縁膜２１上に、ＮＭＯＳ領域を覆いＰＭＯＳ領域を開口するレジスト（図示せず）を形成した後、ドライエッチングにより、ＰＭＯＳ領域における絶縁膜２１を除去し、絶縁膜２１ａを残存させる。その後、アッシング処理により、レジストを除去する。その後、絶縁膜２１ａをマスクとして、ドライエッチングにより、ＰＭＯＳ領域における第１のライナー膜２０を除去し、第１のライナー膜２０ａを残存させる。
【００５２】
次に、図２(a) に示すように、プラズマＣＶＤ法、又はＬＰ−ＣＶＤ法により、半導体基板１０上の全面に、圧縮応力を有し、例えば膜厚が５０ｎｍのシリコン窒化膜からなる第２のライナー膜２２を形成する。
【００５３】
次に、図２(b) に示すように、第２のライナー膜２２上に、ＰＭＯＳ領域を覆いＮＭＯＳ領域を開口するレジスト（図示せず）を形成した後、第２のライナー膜２２に対して、絶縁膜２１ａと選択性のある条件でエッチングを行い、ＮＭＯＳ領域における第２のライナー膜２２を除去し、第２のライナー膜２２ｂを残存させる。
【００５４】
次に、図２(c) に示すように、半導体基板１０上の全面に、シリコン酸化膜を形成した後、ＣＭＰ法により、シリコン酸化膜に対して平坦化処理を行い、層間膜絶縁膜２３を形成する。
【００５５】
このようにして、図２(c) に示すように、ＮＭＯＳ領域における半導体基板１０上に、ゲート構造体Ｇａを覆うように、第１のライナー膜２０ａ、絶縁膜２１ａ、及び層間絶縁膜２３を順次形成すると共に、ＰＭＯＳ領域における半導体基板１０上に、ゲート構造体Ｇｂを覆うように、第２のライナー膜２２ｂ、及び層間絶縁膜２３を順次形成する。
【００５６】
続いて、本実施形態におけるコンタクトホールの形成方法を用いて、コンタクトホールの形成を行う。ここで、図３(a) 〜図４(c) に示す断面図は、図１(a) 〜図２(c) に示す断面図とは異なる断面図であり、図２のＰＭＯＳ領域を代表として記載している。図３(a) 〜図４(c) において、左側に「密領域」を示し、右側に「疎領域」を示す。なお、「密領域」とは、ゲート構造体Ｇｂが密に配置された領域（即ち、隣接するゲート電極１３ｂ間が狭い領域、言い換えれば、第２のライナー膜２２ｂのうちの隣接するゲート電極１３ｂ間に形成された部分の膜厚（図３(a)：Ｔｃ参照）が厚い領域）をいう。一方、「疎領域」とは、ゲート構造体Ｇｂが疎に配置された領域（即ち、隣接するゲート電極１３ｂ間が広い領域、言い換えれば、第２のライナー膜２２ｂのうちの隣接するゲート電極１３ｂ間に形成された部分の膜厚（図３(a)：Ｔｓ参照）が薄い領域）をいう。
【００５７】
−多層レジストパターンの形成−
まず、図３(a) に示すように、層間絶縁膜２３上に、下層レジスト２４、中間層レジスト２５、及び上層レジスト２６が順次積層されてなる多層レジスト２７を形成する。その後、密領域における上層レジスト２６にホール２６ｈを形成し、上層レジストパターンを形成する。
【００５８】
次に、図３(b) に示すように、上層レジストパターンをマスクとして、中間層レジスト２５、及び下層レジスト２４に対して順次ドライエッチングを行い、多層レジスト２７に、コンタクトホール形成用ホール２７ｈを形成し、多層レジストパターンを形成する。
【００５９】
ここで、中間層レジスト２５のドライエッチング条件の具体例としては、次に示す例が挙げられる。例えば、２周波ＲＩＥ方式のエッチング装置を用い、エッチングガスにＣＦ4／ＣＨＦ3を用い、流量をＣＦ4／ＣＨＦ3＝３．３４×１０-6／０．６６８×１０-6ｍ3／ｓ，エッチング雰囲気の圧力を１３．３３Ｐａ，上部電極のＲＦパワーを６００Ｗ，下部電極のＲＦパワーを３００Ｗ，基板温度を２０℃に設定する。
【００６０】
またここで、下層レジスト２４のドライエッチング条件の具体例としては、次に示す例が挙げられる。例えば、２周波ＲＩＥ方式のエッチング装置を用い、エッチングガスにＣＯ／Ｏ2／Ａｒを用い、流量をＣＯ／Ｏ2／Ａｒ＝１．６７×１０-6／０．８３５×１０-6／８．３５×１０-6ｍ3／ｓ，エッチング雰囲気の圧力を２．００Ｐａ，上部電極のＲＦパワーを１５００Ｗ，下部電極のＲＦパワーを３００Ｗ，基板温度を２０℃に設定する。
【００６１】
−層間絶縁膜の第１エッチング−
次に、多層レジストパターンをマスクとして、層間絶縁膜２３に対して、第２のライナー膜２２ｂが露出するまでドライエッチングを行う（ここで、図示は省略するが、図３(b) に示すようなゲート構造体Ｇｂが密に配置された密領域ではなく、ゲート構造体Ｇａが密に配置された密領域の場合、絶縁膜２１ａ、及び層間絶縁膜２３に対して、第１のライナー膜２０ａが露出するまでドライエッチングを行う）。
【００６２】
ここで、層間絶縁膜２３のドライエッチング条件の具体例としては、次に示す例が挙げられる。例えば、２周波ＲＩＥ方式のエッチング装置を用い、エッチングガスにＣ4Ｆ6／Ａｒ／Ｏ2を用い、流量をＣ4Ｆ6／Ａｒ／Ｏ2＝０．３３４×１０-6／２５．０５×１０-6／０．３０１×１０-6ｍ3／ｓ，エッチング雰囲気の圧力を４．００Ｐａ，上部電極のＲＦパワーを１０００Ｗ，下部電極のＲＦパワーを１５００Ｗ，基板温度を２０℃に設定する。
【００６３】
−ライナー膜の第１エッチング−
次に、第２のライナー膜２２ｂに対して、第２のライナー膜２２ｂの膜厚が例えば２０ｎｍ（図３(b)：Ｔｒｃ参照）になるまでドライエッチングを行う（ここで、ゲート構造体Ｇａが密に配置された密領域の場合、第１のライナー膜２０ａに対して、第１のライナー膜２０ａの膜厚が例えば２０ｎｍになるまでドライエッチングを行う）。
【００６４】
ここで、第２のライナー膜２２ｂのドライエッチング条件の具体例としては、次に示す例が挙げられる。例えば、２周波ＲＩＥ方式のエッチング装置を用い、エッチングガスにＣＨＦ3／Ａｒ／Ｏ2を用い、流量をＣＨＦ3／Ａｒ／Ｏ2＝０．３３４×１０-6／１３．３６×１０-6／０．２５１×１０-6ｍ3／ｓ，エッチング雰囲気の圧力を２．６７Ｐａ，上部電極のＲＦパワーを１０００Ｗ，下部電極のＲＦパワーを３００Ｗ，基板温度を２０℃に設定する。
【００６５】
このようにして、図３(b) に示すように、密領域における第２のライナー膜２２ｂ、及び層間絶縁膜２３に、互いに隣接するゲート構造体Ｇｂ同士の間の領域を開口して、底部に第１の膜厚（具体的には例えば、２０ｎｍ）を有する第２のライナー膜２２ｂが残存する第１のコンタクトホール２８ｒを形成する。
【００６６】
−有機膜の形成−
次に、図３(c) に示すように、アッシング・洗浄処理により、多層レジストパターンを除去する。その後、層間絶縁膜２３上に、第１のコンタクトホール２８ｒ内を埋め込むように、有機膜を形成する。その後、全面エッチバックにより、有機膜のうちの第１のコンタクトホール２８ｒ外に形成された部分を除去し、第１のコンタクトホール２８ｒ内に埋め込まれた有機膜２９を形成する。このとき、第１のコンタクトホール２８ｒ内に埋め込まれた有機膜２９の上面が、第１のコンタクトホール２８ｒの上端よりも下に位置することがないように、例えば、発光強度によるエンドポイント検出により、全面エッチバックの処理時間を検出することが好ましい。
【００６７】
ここで、有機膜の全面エッチバック条件の具体例としては、次に示す例が挙げられる。例えば、ＲＩＥ方式のエッチング装置を用い、エッチングガスにＯ2を用い、流量をＯ2＝３．３４×１０-6ｍ3／ｓ，エッチング雰囲気の圧力を１０．００Ｐａ，上部電極のＲＦパワーを４００Ｗ，下部電極のＲＦパワーを４００Ｗ，基板温度を２０℃に設定する。
【００６８】
−多層レジストパターンの形成−
次に、図３(d) に示すように、層間絶縁膜２３及び有機膜２９の上に、下層レジスト３０、中間層レジスト３１、及び上層レジスト３２が順次積層されてなる多層レジスト３３を形成する。その後、上層レジスト３２に、ホール３２ｈを形成し、上層レジストパターンを形成する。
【００６９】
次に、図４(a) に示すように、上層レジストパターンをマスクとして、中間層レジスト３１、及び下層レジスト３０に対して順次ドライエッチングを行い、多層レジスト３３に、コンタクトホール形成用ホール３３ｈを形成し、多層レジストパターンを形成する。ここで、中間層レジスト３１，下層レジスト３０のドライエッチング条件の具体例としては、例えば、図３(b) に示す工程における中間層レジスト２５，下層レジスト２４のドライエッチング条件と同様の条件が挙げられる。
【００７０】
−層間絶縁膜の第２エッチング−
次に、多層レジストパターンをマスクとして、層間絶縁膜２３に対して、第２のライナー膜２２ｂが露出するまでドライエッチングを行う（ここで、ゲート構造体Ｇａが疎に配置された疎領域の場合、絶縁膜２１ａ、及び層間絶縁膜２３に対して、第１のライナー膜２０ａが露出するまでドライエッチングを行う）。ここで、層間絶縁膜２３のドライエッチング条件の具体例としては、例えば、図３(b) に示す工程における層間絶縁膜２３のドライエッチング条件と同様の条件が挙げられる。
【００７１】
−ライナー膜の第２エッチング−
次に、第２のライナー膜２２ｂに対して、第２のライナー膜２２ｂの膜厚が例えば２０ｎｍ（図４(a)：Ｔｒｓ参照）になるまでドライエッチングを行う（ここで、ゲート構造体Ｇａが疎に配置された疎領域の場合、第１のライナー膜２０ａに対して、第１のライナー膜２０ａの膜厚が例えば２０ｎｍになるまでドライエッチングを行う）。ここで、第２のライナー膜２２ｂのドライエッチング条件の具体例としては、例えば、図３(b) に示す工程における第２のライナー膜２２ｂのドライエッチング条件と同様の条件が挙げられる。
【００７２】
このようにして、図４(a) に示すように、疎領域における第２のライナー膜２２ｂ、及び層間絶縁膜２３に、互いに隣接するゲート構造体Ｇｂ同士の間の領域を開口して、底部に第２の膜厚（具体的には例えば、２０ｎｍ）を有する第２のライナー膜２２ｂが残存する第２のコンタクトホール３４ｒを形成する。
【００７３】
−有機膜の除去−
次に、図４(b) に示すように、アッシング・洗浄処理により、多層レジストパターン、及び有機膜２９を除去する。
【００７４】
このようにして、図４(b) に示すように、底部に残存する第２のライナー膜２２ｂの膜厚が互いに同じ第１，第２のコンタクトホール２８ｒ，３４ｒを形成する。
【００７５】
−ライナー膜の第３エッチング−
次に、図４(c) に示すように、ドライエッチングにより、第１のコンタクトホール２８ｒの底部に残存する第２のライナー膜２２ｂ、及び第２のコンタクトホール３４ｒの底部に残存する第２のライナー膜２２ｂを除去し、底部にシリサイド層１９ｂ１が露出する第１，第２のコンタクトホール２８，３４を形成する（ここで、図４(c) に示すようなゲート構造体Ｇｂが配置された領域（即ち、ＰＭＯＳ領域）ではなく、ゲート構造体Ｇａが配置された領域（即ち、ＮＭＯＳ領域）の場合、第１のコンタクトホールの底部に残存する第１のライナー膜、及び第２のコンタクトホールの底部に残存する第１のライナー膜を除去し、底部にシリサイド層１９ａ１が露出する第１，第２のコンタクトホールを形成する）。
【００７６】
ここで、第２のライナー膜２２ｂのドライエッチング条件の具体例としては、次に示す例が挙げられる。例えば、２周波ＲＩＥ方式のエッチング装置を用い、エッチングガスにＣＨＦ3／Ａｒ／Ｏ2を用い、流量をＣＨＦ3／Ａｒ／Ｏ2＝０．３３４×１０-6／１３．３６×１０-6／０．２５１×１０-6ｍ3／ｓ，エッチング雰囲気の圧力を２．６７Ｐａ，上部電極のＲＦパワーを１０００Ｗ，下部電極のＲＦパワーを３００Ｗ，基板温度を２０℃に設定する。
【００７７】
その後、図示は省略するが、第１，第２のコンタクトホール２８，３４内に、バリアメタル膜を介して、導電膜が埋め込まれてなる第１，第２のコンタクトを形成する。
【００７８】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００７９】
本実施形態によると、ライナー膜の第３エッチング（図４(c) 参照）を行う前に、ライナー膜の第１エッチング（図３(b) 参照）と、ライナー膜の第２エッチング（図４(a) 参照）とを、独立して行うことによって、第１のコンタクトホールの底部に残存する第２のライナー膜（以下、「第１の残膜」と称す）の膜厚と、第２のコンタクトホールの底部に残存する第２のライナー膜（以下、「第２の残膜」と称す）の膜厚とを、独立に制御し、第１の残膜と第２の残膜とを同等膜厚に制御することができる。そのため、ライナー膜の第３エッチングにおいて、第１の残膜のオーバーエッチング量と、第２の残膜のオーバーエッチング量とを同等に制御することができる。
【００８０】
従って、疎領域において、コンタクトホールの形成時に、過剰なオーバーエッチングにより、活性領域、又は素子分離領域に削れが形成されることを防止し、接合リークの増大を防止することができる。それと共に、密領域において、コンタクトホールの形成時に、エッチングの不足により、コンタクトホールのオープン不良が発生することを防止することができる。
【００８１】
また、第１の残膜及び第２の残膜の各膜厚を、薄膜（具体的には例えば、２０ｎｍ）にすることにより、ライナー膜の第３エッチングにおいて、第１の残膜及び第２の残膜の各オーバーエッチング量を低減することができるため、活性領域、又は素子分離領域に削れが形成されることを効果的に防止することができる。
【００８２】
なお、本実施形態では、第１の残膜（図３(b)：Ｔｒｃ参照）と、第２の残膜（図４(a)：Ｔｒｓ参照）とを同等膜厚に制御する方法として、図３(b) に示すように、密領域において、層間絶縁膜の第１エッチングを行った後、第１の残膜の膜厚が２０ｎｍになるまで、ライナー膜の第１エッチングを行い、その後、図４(a) に示すように、疎領域において、層間絶縁膜の第２エッチングを行った後、第２の残膜の膜厚が２０ｎｍになるまで、ライナー膜の第２エッチングを行う場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【００８３】
例えば、密領域における層間絶縁膜の第１エッチングを行った後、第１の残膜の膜厚が疎領域における第２のライナー膜２２ｂのうちのゲート電極１３ｂ間に形成された部分の膜厚（図３(a)：Ｔｓ参照）になるまで、密領域におけるライナー膜の第１エッチングを行い、その後、疎領域における層間絶縁膜の第２エッチングを行ってもよい。このようにすると、疎領域におけるライナー膜の第２エッチングを行わずに済む。
【００８４】
また、本実施形態では、図３(b) に示す工程において、多層レジストパターンをマスクとして、第２のライナー膜２２ｂ、及び層間絶縁膜２３に、第１のコンタクトホール２８ｒを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、多層レジストパターンの代わりに、単層レジストパターンを用いてもよい。同様に、図４(a) に示す工程において、多層レジストパターンをマスクとして、第２のライナー膜２２ｂ、及び層間絶縁膜２３に、第２のコンタクトホール３４ｒを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、多層レジストパターンの代わりに、単層レジストパターンを用いてもよい。
【００８５】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図５(a) 〜(b) 、図６(a) 〜(c) 、及び図７(a) 〜(b) を参照しながら説明する。図５(a) 〜図７(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、図５(a) 〜図７(b) において、第１の実施形態における構成要素と同一の構成要素には、図１(a) 〜図２(c) に示す符号と同一の符号を付す。従って、本実施形態では、第１の実施形態と共通する説明は適宜省略する。
【００８６】
まず、第１の実施形態における図１(a) 〜図２(c) に示す工程と同様の工程を順次行う。
【００８７】
続いて、本実施形態におけるコンタクトホールの形成方法を用いて、コンタクトホールの形成を行う。ここで、本実施形態における図５(a) 〜図７(b) に示す断面図は、第１の実施形態における図１(a) 〜図２(c) に示す断面図とは異なる断面図であり、図２のＰＭＯＳ領域を代表として記載している。図５(a) 〜図７(b) において、３コのゲート構造体Ｇｂが密に配置された領域（具体的には例えば、ＳＲＡＭ領域）を示す。
【００８８】
−多層レジストパターンの形成−
まず、図５(a) に示すように、層間絶縁膜２３上に、下層レジスト２４、中間層レジスト２５、及び上層レジスト２６が順次積層されてなる多層レジスト２７を形成する。その後、上層レジスト２６に、ホール２６ｈｘを形成し、上層レジストパターンを形成する。このとき、ホール２６ｈｘは、図５(a) に示すように、その平面形状が、ゲート幅方向の幅がゲート長方向の幅よりも長い長方形状になるように形成される。
【００８９】
次に、図５(b) に示すように、上層レジストパターンをマスクとして、中間層レジスト２５、及び下層レジスト２４に対して順次ドライエッチングを行い、多層レジスト２７に、コンタクトホール形成用ホール２７ｈｘを形成し、多層レジストパターンを形成する。ここで、中間層レジスト２５，下層レジスト２４のドライエッチング条件の具体例としては、例えば、第１の実施形態の図３(b) に示す工程における中間層レジスト２５，下層レジスト２４のドライエッチング条件と同様の条件が挙げられる。
【００９０】
−層間絶縁膜の第１エッチング−
次に、多層レジストパターンをマスクとして、層間絶縁膜２３に対して、第２のライナー膜２２ｂが露出するまでドライエッチングを行う（ここで、図示は省略するが、図５(b) に示すようなゲート構造体Ｇｂが密に配置された領域ではなく、ゲート構造体Ｇａが密に配置された領域の場合、絶縁膜２１ａ、及び層間絶縁膜２３に対して、第１のライナー膜２０ａが露出するまでドライエッチングを行う）。ここで、層間絶縁膜２３のドライエッチング条件の具体例としては、例えば、第１の実施形態の図３(b) に示す工程における層間絶縁膜２３のドライエッチングの条件と同様の条件が挙げられる。
【００９１】
−ライナー膜の第１エッチング−
次に、第２のライナー膜２２ｂに対して、第２のライナー膜２２ｂの膜厚が例えば２０ｎｍになるまでドライエッチングを行う（ここで、ゲート構造体Ｇａが密に配置された領域の場合、第１のライナー膜２０ａに対して、第１のライナー膜２０ａの膜厚が例えば２０ｎｍになるまでドライエッチングを行う）。ここで、第２のライナー膜２２ｂのドライエッチング条件の具体例としては、例えば、第１の実施形態の図３(b) に示す工程における第２のライナー膜２２ｂのドライエッチング条件と同様の条件が挙げられる。
【００９２】
このようにして、図５(b) に示すように、第２のライナー膜２２ｂ、及び層間絶縁膜２３に、互いに隣接するゲート構造体Ｇｂ同士の間の領域を開口して、底部に第１の膜厚（具体的には例えば、２０ｎｍ）を有する第２のライナー膜２２ｂが残存する第１のコンタクトホール２８ｒｘを形成する。ここで、第１のコンタクトホール２８ｒｘの平面形状は、図５(b) に示すように、ゲート幅方向の幅がゲート長方向の幅よりも長い長方形状である。
【００９３】
−有機膜の形成−
次に、図６(a) に示すように、アッシング・洗浄処理により、多層レジストパターンを除去する。その後、層間絶縁膜２３上に、第１のコンタクトホール２８ｒｘ内を埋め込むように、有機膜を形成する。その後、全面エッチバックにより、有機膜のうちの第１のコンタクトホール２８ｒｘ外に形成された部分を除去し、第１のコンタクトホール２８ｒｘ内に埋め込まれた有機膜２９ｘを形成する。このとき、第１のコンタクトホール２８ｒｘ内に埋め込まれた有機膜２９ｘの上面が、第１のコンタクトホール２８ｒｘの上端よりも、下に位置することがないように、例えば、発光強度によるエンドポイント検出により、全面エッチバックの処理時間を検出することが好ましい。ここで、有機膜の全面エッチバック条件の具体例としては、例えば、第１の実施形態の図３(c) に示す工程における有機膜の全面エッチバック条件と同様の条件が挙げられる。
【００９４】
−多層レジストパターンの形成−
次に、図６(b) に示すように、層間絶縁膜２３及び有機膜２９ｘの上に、下層レジスト３０、中間層レジスト３１、及び上層レジスト３２が順次積層されてなる多層レジスト３３を形成する。その後、上層レジスト３２に、ホール３２ｈｘを形成し、上層レジストパターンを形成する。このとき、ホール３２ｈｘは、その平面形状が、ゲート幅方向の幅がゲート長方向の幅よりも長い長方形状になるように形成される。
【００９５】
次に、図６(c) に示すように、上層レジストパターンをマスクとして、中間層レジスト３１、及び下層レジスト３０に対して順次ドライエッチングを行い、多層レジスト３３に、コンタクトホール形成用ホール３３ｈｘを形成し、多層レジストパターンを形成する。ここで、中間層レジスト３１，下層レジスト３０のドライエッチング条件の具体例としては、例えば、図５(b) に示す工程における中間層レジスト２５，下層レジスト２４のドライエッチング条件と同様の条件が挙げられる。
【００９６】
−層間絶縁膜の第２エッチング−
次に、多層レジストパターンをマスクとして、層間絶縁膜２３に対して、第２のライナー膜２２ｂが露出するまでドライエッチングを行う（ここで、ゲート構造体Ｇａが密に配置された領域の場合、絶縁膜２１ａ、及び層間絶縁膜２３に対して、第１のライナー膜２０ａが露出するまでドライエッチングを行う）。ここで、層間絶縁膜２３のドライエッチング条件の具体例としては、図５(b) に示す工程における層間絶縁膜２３のドライエッチング条件と同様の条件が挙げられる。
【００９７】
−ライナー膜の第２エッチング−
次に、第２のライナー膜２２ｂに対して、第２のライナー膜２２ｂの膜厚が例えば２０ｎｍになるまでドライエッチングを行う（ここで、ゲート構造体Ｇａが密に配置された領域の場合、第１のライナー膜２０ａに対して、第１のライナー膜２０ａの膜厚が例えば２０ｎｍになるまでドライエッチングを行う）。ここで、第２のライナー膜２２ｂのドライエッチング条件の具体例としては、例えば、図５(b) に示す工程における第２のライナー膜２２ｂのドライエッチング条件と同様の条件が挙げられる。
【００９８】
このようにして、図６(c) に示すように、第２のライナー膜２２ｂ、及び層間絶縁膜２３に、互いに隣接するゲート構造体Ｇｂ同士の間の領域を開口して、底部に第２の膜厚（具体的には例えば、２０ｎｍ）を有する第２のライナー膜２２ｂが残存する第２のコンタクトホール３４ｒｘを形成する。ここで、第２のコンタクトホール３４ｒｘの平面形状は、ゲート幅方向の幅がゲート長方向の幅よりも長い長方形状である。
【００９９】
−有機膜の除去−
次に、図７(a) に示すように、アッシング・洗浄処理により、多層レジストパターン、及び有機膜２９ｘを除去する。
【０１００】
このようにして、図７(a) に示すように、底部に残存する第２のライナー膜２２ｂの膜厚が互いに同じ第１，第２のコンタクトホール２８ｒｘ，３４ｒｘを形成する。
【０１０１】
−ライナー膜の第３エッチング−
次に、図７(b) に示すように、ドライエッチングにより、第１のコンタクトホール２８ｒｘの底部に残存する第２のライナー膜２２ｂ、及び第２のコンタクトホール３４ｒｘの底部に残存する第２のライナー膜２２ｂを除去し、底部にシリサイド層１９ｂ１が露出する第１，第２のコンタクトホール２８ｘ，３４ｘを形成する（ここで、図７(a) に示すようなゲート構造体Ｇｂが配置された領域（即ち、ＰＭＯＳ領域）ではなく、ゲート構造体Ｇａが配置された領域（即ち、ＮＭＯＳ領域）の場合、第１のコンタクトホールの底部に残存する第１のライナー膜、及び第２のコンタクトホールの底部に残存する第１のライナー膜を除去し、底部にシリサイド層１９ａ１が露出する第１，第２のコンタクトホールを形成する）。ここで、第２のライナー膜２２ｂのドライエッチング条件の具体例としては、例えば、第１の実施形態における図４(c) に示す工程における第２のライナー膜２２ｂのドライエッチング条件と同様の条件が挙げられる。
【０１０２】
このようにして、図７(b) に示すように、平面形状が、ゲート幅方向の長さがゲート長方向の長さよりも長い長方形状を有する第１，第２のコンタクトホール２８ｘ，３４ｘを形成する。
【０１０３】
その後、図示は省略するが、第１，第２のコンタクトホール２８ｘ，３４ｘ内に、バリアメタル膜を介して、導電膜が埋め込まれてなる第１，第２のコンタクトを形成する。
【０１０４】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１０５】
ここで、図８は、通常の正方形型コンタクトと、一辺が他辺よりも長い長方形型コンタクトとの、ＣＤ−ｓｈｉｆｔの関係を示す図である。図８に示すように、長方形型コンタクトの場合、正方形型コンタクトに比べて、ＣＤ−ｓｈｉｆｔ量が大きくなる。
【０１０６】
そのため、長方形型コンタクトの場合、隣接するコンタクトホールを、通常の方法により形成する、即ち、１回のリソグラフィ・１回のエッチングにより形成した場合（例えば、図９(a) に示すように、コンタクトホール形成用ホールパターン３５ｌ，３５ｒが形成されたレジストパターンをマスクとして、コンタクトホール３６ｌ，３６ｒを形成した場合）、１コのレジストパターンに、互いに間隔を空けてコンタクトホール形成用ホールパターン３５ｌ，３５ｒが形成されるため、コンタクトホール３６ｌ，３６ｒ間の間隔Ｌは比較的広くなる（図９(b) 参照，図９(b) は、左側にリソグラフィ後のＳＥＭ写真を示し、右側にエッチング後のＳＥＭ写真を示す）。
【０１０７】
これに対し、隣接するコンタクトホールを、本実施形態におけるコンタクトホールの形成方法により形成する、即ち、２回のリソグラフィ・２回のエッチングにより形成した場合（例えば、図１０に示すように、コンタクトホール形成用ホールパターン３７が形成された第１のレジストパターンをマスクとして、第１のコンタクトホール３８を形成した後、第１のレジストパターンを除去し、その後、コンタクトホール形成用ホールパターン３９が形成された第２のレジストパターンをマスクとして、第２のコンタクトホール４０を形成した場合）、コンタクトホール形成用ホールパターン３９の配置位置を、コンタクトホール形成用ホールパターン３７の配置位置と重ね合わせて配置することができるため、第１，第２のコンタクトホール３８，４０間の間隔Ｌは比較的狭くなる。
【０１０８】
このように、本実施形態におけるコンタクトホールの形成方法により形成された第１，第２のコンタクトホール３８，４０間の間隔Ｌを、通常の方法により形成されたコンタクトホール３６ｌ，３６ｒ間の間隔Ｌに比べて狭くすることができる。
【０１０９】
本実施形態によると、第１のコンタクトホール２８ｒｘと、第２のコンタクトホール３４ｒｘとを、独立して形成することにより、隣接する第１，第２のコンタクトホール２８ｒｘ，３４ｒｘ間の間隔を縮小化し、コンタクトホールの密集度を高めて、平面形状が長方形状を有するコンタクトの密集度を高めることができる。即ち、第１，第２のコンタクトホール２８ｒｘ，３４ｒｘ間の間隔を縮小化することができるため、ゲート構造体（トランジスタ）の微細化がさらに進行し、互いに隣接するゲート構造体間の間隔が縮小化されることがあっても、不具合を招くことなく、コンタクトホールを形成することができる。
【０１１０】
さらに、図７(b) に示すように、第１，第２のコンタクトホール２８ｘ，３４ｘの平面形状を、長方形状にすることにより、第１，第２のコンタクトホール２８ｘ，３４ｘ内に、平面形状が長方形状を有する第１，第２のコンタクトを形成することができる。そのため、ゲート構造体の微細化がさらに進行することがあっても、コンタクトと活性領域との接触面積を充分に確保することができるため、コンタクト抵抗が増大することを抑制することができる。
【０１１１】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置の製造方法について、図１１(a) 〜(b) 、図１２(a) 〜(b) 、及び図１３(a) 〜(c) を参照しながら説明する。図１１(a) 〜図１３(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、図１１(a) 〜図１３(c) において、第１の実施形態における構成要素と同一の構成要素には、図１(a) 〜図２(c) に示す符号と同一の符号を付す。従って、本実施形態では、第１の実施形態と共通する説明は適宜省略する。
【０１１２】
まず、第１の実施形態における図１(a) 〜図２(c) に示す工程と同様の工程を順次行う。
【０１１３】
続いて、本実施形態における合体コンタクトホールの形成方法を用いて、合体コンタクトホールの形成を行う。ここで、本実施形態における図１１(a) 〜図１３(c) に示す断面図は、第１の実施形態における図１(a) 〜図２(c) に示す断面図とは異なる断面図であり、図２のＰＭＯＳ領域を代表として記載している。図１１(a) 〜図１３(c) において、２コのゲート構造体Ｇｂが密に配置された領域（具体的には例えば、ＳＲＡＭ領域）を示す。
【０１１４】
−多層レジストパターンの形成−
まず、図１１(a) に示すように、層間絶縁膜２３上に、下層レジスト２４、中間層レジスト２５、及び上層レジスト２６が順次積層されてなる多層レジスト２７を形成する。その後、マスク（図示せず）を用いて、上層レジスト２６に、ホール２６ｈｙを形成し、上層レジストパターンを形成する。このとき、描画されたパターンの平面形状が正方形状のマスクを用いるため、ホール２６ｈｙは、図１１(a) に示すように、その平面形状が、角部が丸められた正方形状（又は円形状）になるように形成される。また、このとき、ホール２６ｈｙは、ゲート構造体Ｇｂを構成するゲート電極１３ｂ上からソース・ドレイン領域１８ｂ上に至る領域のうちの第１の部分領域に形成される。
【０１１５】
次に、図１１(b) に示すように、上層レジストパターンをマスクとして、中間層レジスト２５、及び下層レジスト２４に対して順次ドライエッチングを行い、多層レジスト２７に、コンタクトホール形成用ホール２７ｈｙを形成し、多層レジストパターンを形成する。ここで、中間層レジスト２５，下層レジスト２４のドライエッチング条件の具体例としては、第１の実施形態の図３(b) に示す工程における中間層レジスト２５，下層レジスト２４のドライエッチング条件と同様の条件が挙げられる。
【０１１６】
−層間絶縁膜の第１エッチング−
次に、多層レジストパターンをマスクとして、層間絶縁膜２３に対して、第２のライナー膜２２ｂが露出するまでドライエッチングを行う（ここで、図示は省略するが、図１１(b) に示すようなゲート構造体Ｇｂが密に配置された領域ではなく、ゲート構造体Ｇａが密に配置された領域の場合、絶縁膜２１ａ、及び層間絶縁膜２３に対して、第１のライナー膜２０ａが露出するまでドライエッチングを行う）。ここで、層間絶縁膜２３のドライエッチング条件の具体例としては、例えば、第１の実施形態の図３(b) に示す工程における層間絶縁膜２３のドライエッチング条件と同様の条件が挙げられる。
【０１１７】
−ライナー膜の第１エッチング−
次に、第２のライナー膜２２ｂに対して、第２のライナー膜２２ｂの膜厚が例えば２０ｎｍになるまでドライエッチングを行う（ここで、ゲート構造体Ｇａが密に配置された領域の場合、第１のライナー膜２０ａに対して、第１のライナー膜２０ａの膜厚が例えば２０ｎｍになるまでドライエッチングを行う）。ここで、第２のライナー膜２２ｂのドライエッチング条件の具体例としては、例えば、第１の実施形態の図３(b) に示す工程における第２のライナー膜２２ｂのドライエッチング条件と同様の条件が挙げられる。
【０１１８】
このようにして、図１１(b) に示すように、第２のライナー膜２２ｂ、及び層間絶縁膜２３に、ゲート構造体Ｇｂを構成するゲート電極１３ｂ上からソース・ドレイン領域１８ｂ上に至る領域のうちの第１の部分領域を開口して、底部に第１の膜厚（具体的には例えば、２０ｎｍ）を有する第２のライナー膜２２ｂが残存する第１のコンタクトホール２８ｒｙを形成する。ここで、第１のコンタクトホール２８ｒｙの平面形状は、角部が丸められた正方形状（又は円形状）である。
【０１１９】
−有機膜の形成−
次に、図１２(a) に示すように、アッシング・洗浄処理により、多層レジストパターンを除去する。その後、層間絶縁膜２３上に、第１のコンタクトホール２８ｒｙ内を埋め込むように、有機膜を形成する。その後、全面エッチバックにより、有機膜のうちの第１のコンタクトホール２８ｒｙ外に形成された部分を除去し、第１のコンタクトホール２８ｒｙ内に埋め込まれた有機膜２９ｙを形成する。このとき、第１のコンタクトホール２８ｒｙ内に埋め込まれた有機膜２９ｙの上面が、第１のコンタクトホール２８ｒｙの上端よりも、下に位置することがないように、例えば、発光強度によるエンドポイント検出により、全面エッチバックの処理時間を検出することが好ましい。ここで、有機膜の全面エッチバック条件の具体例としては、例えば、第１の実施形態の図３(c) に示す工程における有機膜の全面エッチバック条件と同様の条件が挙げられる。
【０１２０】
−多層レジストパターンの形成−
次に、図１２(b) に示すように、層間絶縁膜２３及び有機膜２９ｙの上に、下層レジスト３０、中間層レジスト３１、及び上層レジスト３２が順次積層されてなる多層レジスト３３を形成する。その後、マスク（図示せず）を用いて、上層レジスト３２に、ホール３２ｈｙを形成し、上層レジストパターンを形成する。このとき、描画されたパターンの平面形状が正方形状のマスクを用いるため、ホール３２ｈｙは、図１２(b) に示すように、その平面形状が、角部が丸められた正方形状（又は円形状）になるように形成される。また、このとき、ホール３２ｈｙは、ゲート構造体Ｇｂを構成するゲート電極１３ｂ上からソース・ドレイン領域１８ｂ上に至る領域のうちの第２の部分領域に形成される。また、このとき、ホール３２ｈｙは、図１２(b) に示すように、ホール３２ｈｙの形成領域が、第１のコンタクトホール２８ｒｙの形成領域とゲート長方向に沿って互いに隣接し、且つホール３２ｈｙの形成領域の一部分が、第１のコンタクトホール２８ｒｙの形成領域の一部分と互いに重なり合うように形成される。
【０１２１】
次に、図１３(a) に示すように、上層レジストパターンをマスクとして、中間層レジスト３１、及び下層レジスト３０に対して順次ドライエッチングを行い、多層レジスト３３に、コンタクトホール形成用ホール３３ｈｙを形成し、多層レジストパターンを形成する。ここで、中間層レジスト３１，下層レジスト３０のドライエッチング条件の具体例としては、図１１(b) に示す工程における中間層レジスト２５，下層レジスト２４のドライエッチング条件と同様の条件が挙げられる。
【０１２２】
−層間絶縁膜の第２エッチング−
次に、多層レジストパターンをマスクとして、層間絶縁膜２３に対して、第２のライナー膜２２ｂが露出するまでドライエッチングを行う（ここで、ゲート構造体Ｇａが密に配置された領域の場合、絶縁膜２１ａ、及び層間絶縁膜２３に対して、第１のライナー膜２０ａが露出するまでドライエッチングを行う）。ここで、層間絶縁膜２３のドライエッチング条件の具体例としては、図１１(b) に示す工程における層間絶縁膜２３のドライエッチング条件と同様の条件が挙げられる。
【０１２３】
−ライナー膜の第２エッチング−
次に、第２のライナー膜２２ｂに対して、第２のライナー膜２２ｂの膜厚が例えば２０ｎｍになるまでドライエッチングを行う（ここで、ゲート構造体Ｇａが密に配置された領域の場合、第１のライナー膜２０ａに対して、第１のライナー膜２０ａの膜厚が例えば２０ｎｍになるまでドライエッチングを行う）。ここで、第２のライナー膜２２ｂのドライエッチング条件の具体例としては、図１１(b) に示す工程における第２のライナー膜２２ｂのドライエッチング条件と同様の条件が挙げられる。
【０１２４】
このようにして、図１３(a) に示すように、第２のライナー膜２２ｂ、及び層間絶縁膜２３に、ゲート構造体Ｇｂを構成するゲート電極１３ｂ上からソース・ドレイン領域１８ｂ上に至る領域のうちの第２の部分領域を開口して、底部に第２の膜厚（具体的には例えば、２０ｎｍ）を有する第２のライナー膜２２ｂが残存する第２のコンタクトホール３４ｒｙを形成する。ここで、第２のコンタクトホール３４ｒｙの平面形状は、角部が丸められた正方形状（又は円形状）である。またここで、第２のコンタクトホール３４ｒｙは、第１のコンタクトホール２８ｒｙとゲート長方向に沿って互いに隣接し、且つ第２のコンタクトホールの一部分は、第１のコンタクトホールの一部分と互いに重なり合って配置される。
【０１２５】
−有機膜の除去−
次に、図１３(b) に示すように、アッシング・洗浄処理により、多層レジストパターン、及び有機膜２９ｙを除去する。
【０１２６】
このようにして、図１３(b) に示すように、底部に残存する第２のライナー膜２２ｂの膜厚が互いに同じ第１，第２のコンタクトホール２８ｒｙ，３４ｒｙを形成する。
【０１２７】
−ライナー膜の第３エッチング−
次に、図１３(c) に示すように、ドライエッチングにより、第１のコンタクトホール２８ｒｙの底部に残存する第２のライナー膜２２ｂ、及び第２のコンタクトホール３４ｒｙの底部に残存する第２のライナー膜２２ｂを除去し、底部にシリサイド層１９ｂ１が露出し、第１のコンタクトホール２８ｙ、及び第２のコンタクトホール３４ｙからなる合体コンタクトホール３４Ｙを形成する。（ここで、図１３(c) に示すようなゲート構造体Ｇｂが配置された領域（即ち、ＰＭＯＳ領域）ではなく、第１の実施形態におけるゲート構造体Ｇａが配置された領域（即ち、ＮＭＯＳ領域）の場合、第１のコンタクトホールの底部に残存する第１のライナー膜、及び第２のコンタクトホールの底部に残存する第１のライナー膜を除去し、底部にシリサイド層１９ａ１が露出し、第１のコンタクトホール、及び第２のコンタクトホールからなる合体コンタクトホールを形成する）。ここで、第２のライナー膜２２ｂのドライエッチング条件としては、第１の実施形態の図４(c) に示す工程における第２のライナー膜２２ｂのドライエッチング条件と同様の条件が挙げられる。
【０１２８】
その後、図示は省略するが、合体コンタクトホール３４Ｙ内に、バリアメタル膜を介して、導電膜が埋め込まれてなる合体コンタクト（シェアードコンタクト）を形成する。
【０１２９】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１３０】
ここで、本実施形態における合体コンタクトホールの形成方法を用いて、隣接する２コの合体コンタクトホールを形成する方法について、以下に簡単に説明する。
【０１３１】
本実施形態の場合、図１４(a) に示すように、第１のレジストパターン（図示せず）をマスクとして、対向する正方形型の第１，第３のコンタクトホール４１ｌ，４１ｒを形成する。その後、第２のレジストパターン（図示せず）をマスクとして、第２，第４のコンタクトホール４２ｌ，４２ｒを形成し、第１，第２のコンタクトホール４１ｌ，４２ｌからなる第１の合体コンタクトホール４２Ｌ、及び第３，第４のコンタクトホール４１ｒ，４２ｒからなる第２の合体コンタクトホール４２Ｒを形成する。その後、第１，第２の合体コンタクトホール４２Ｌ，４２Ｒ内に、第１，第２の合体コンタクト４３ｌ，４３ｒを埋め込む。ここで、第１の合体コンタクトホール４２Ｌと第２の合体コンタクトホール４２Ｒとは、ゲート幅方向に沿って互いに間隔を空けて隣り合い、且つゲート長方向に沿って互いにずれて配置されている。第１のコンタクトホール４１ｌと第３のコンタクトホール４１ｒとは、ゲート幅方向に沿って対向して配置されている。またここで、図示は省略するが、第１，第２，第３，第４のコンタクトホール４１ｌ，４２ｌ，４１ｒ，４２ｒは、ゲート電極上からソース・ドレイン領域上に至る領域内に形成される。
【０１３２】
なお、従来の場合、図１４(c) に示すように、レジストパターン（図示せず）をマスクとして、隣接する長方形型のコンタクトホール４４ｌ，４４ｒを形成した後、コンタクトホール４４ｌ，４４ｒ内に、コンタクト４５ｌ，４５ｒを埋め込む。
【０１３３】
ここで、既述の通り、図８に示すように、正方形型コンタクトの場合、長方形型コンタクトに比べて、ＣＤ−ｓｈｉｆｔ量が小さくなる。そのため、第１のレジストパターンにおいて、第１のコンタクトホール４１ｌの形成用パターン（図示せず）と、第３のコンタクトホール４１ｒの形成用パターン（図示せず）とを、互いに近接して配置し、第１のコンタクトホール４１ｌと第３のコンタクトホール４１ｒ間の間隔を縮小化し、第１の合体コンタクト４３ｌと第２の合体コンタクト４３ｒ間の間隔を縮小化することができる。
【０１３４】
本実施形態によると、平面形状が、角部が丸められた正方形状（又は円形状）を有する第１，第２のコンタクトホール２８ｙ，３４ｙからなる合体コンタクトホール３４Ｙを形成すると共に、平面形状が、角部が丸められた正方形状（又は円形状）を有する第３，第４のコンタクトホールからなる合体コンタクトホールを形成することにより、ゲート幅方向に沿って互いに間隔を空けて隣り合う合体コンタクトホール間の間隔を縮小化し、合体コンタクトホールの密集度を高めて、合体コンタクトの密集度を高めることができる。
【０１３５】
ここで、第１のコンタクトホール２８ｒｙと第２のコンタクトホール３４ｒｙとが離れて形成されることのないように、互いに一部分が重なり合うように、第１，第２のコンタクトホール２８ｒｙ，３４ｒｙを形成することが好ましい。また、図１４(a) に示すように、第３のコンタクトホール４１ｒと第４のコンタクトホール４２ｒとが離れて形成されることのないように、互いに一部分が重なり合うように、第３，第４のコンタクトホール４１ｒ，４２ｒを形成することが好ましい。
【０１３６】
さらに、図１４(b) に示すように、対向する第１，第３のコンタクトホール４１ｌｘ，４１ｒｘ間の間隔を、対向する第１，第３のコンタクトホール４１ｌ，４１ｒ間の間隔（図１４(a) 参照）よりも広くすることにより、第１の合体コンタクト４３ｌｘと第２の合体コンタクト４３ｒｘ間のショートマージン（即ち、第１の合体コンタクト４３ｌｘと第２の合体コンタクト４３ｒｘ間の短絡を防止する余裕領域）を、第１の合体コンタクト４３ｌと第２の合体コンタクト４３ｒ間のショートマージンよりも大きくすることができる。
【０１３７】
なお、本実施形態では、長方形型の合体コンタクトとして、ＳＲＡＭ領域に配置されるシェアードコンタクトを具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【産業上の利用可能性】
【０１３８】
本発明は、第１領域（例えば密領域）におけるライナー膜の膜厚と、第２領域（例えば疎領域）におけるライナー膜の膜厚とが互いに異なる半導体装置において、コンタクトホールの形成時に、活性領域及び素子分離領域に削れが形成されることを防止することができるため、ライナー膜を有する半導体装置におけるコンタクトの製造方法に有用である。
【図面の簡単な説明】
【０１３９】
【図１】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図２】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図３】(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図４】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図５】(a) 〜(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図６】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図７】(a) 〜(b) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図８】正方形型コンタクトと、長方形型コンタクトとの、ＣＤ−ｓｈｉｆｔの関係を示す図である。
【図９】(a) は、従来のコンタクトホールの形成方法を簡単に示す平面図である。(b) は、左側にリソグラフィ後のＳＥＭ写真を示し、右側にエッチング後のＳＥＭ写真を示す。
【図１０】本発明の第２の実施形態におけるコンタクトホールの形成方法を簡単に示す平面図である。
【図１１】(a) 〜(b) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図１２】(a) 〜(b) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図１３】(a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
【図１４】(a) 〜(b) は、本発明の第３の実施形態における合体コンタクトの形成方法を簡単に示す平面図であり、(c) は、従来のコンタクトの形成方法を簡単に示す平面図である。
【図１５】(a) 〜(d) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。
【図１６】(a) 〜(c) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。
【図１７】(a) 〜(c) は、従来の半導体装置の製造方法の問題を示す断面図である。
【符号の説明】
【０１４０】
１０ 半導体基板
１１ 素子分離領域
１２ａ，１２ｂ ゲート絶縁膜
１３ａ，１３ｂ ゲート電極
１４ａ，１４ｂ オフセットスペーサ
１５ａ，１５ｂ エクステンション領域
１６ａ，１６ｂ 内側サイドウォール
１７ａ，１７ｂ 外側サイドウォール
１７Ａ，１７Ｂ サイドウォール
１８ａ，１８ｂ ソース・ドレイン領域
１９ａ１，１９ｂ１，１９ａ２，１９ｂ２ シリサイド層
２０，２０ａ 第１のライナー膜
２１，２１ａ 絶縁膜
２２，２２ｂ 第２のライナー膜
２３ 層間絶縁膜
２４ 下層レジスト
２５ 中間層レジスト
２６ 上層レジスト
２６ｈ，２６ｈｘ，２６ｈｙ ホール
２７ 多層レジスト
２７ｈ，２７ｈｘ，２７ｈｙ コンタクトホール形成用ホール
２８ｒ，２８，２８ｒｘ，２８ｘ，２８ｒｙ，２８ｙ 第１のコンタクトホール
２９，２９ｘ，２９ｙ 有機膜
３０ 下層レジスト
３１ 中間層レジスト
３２ 上層レジスト
３２ｈ，３２ｈｘ，３２ｈｙ ホール
３３ 多層レジスト
３３ｈ，３３ｈｘ，３３ｈｙ コンタクトホール形成用ホール
３４ｒ，３４，３４ｒｘ，３４ｘ，３４ｒｙ，３４ｙ 第２のコンタクトホール
３５ｌ，３５ｒ コンタクトホール形成用ホールパターン
３６ｌ，３６ｒ コンタクトホール
３７ コンタクトホール形成用ホールパターン
３８ 第１のコンタクトホール
３９ コンタクトホール形成用ホールパターン
４０ 第２のコンタクトホール
４１ｌ，４１ｌｘ 第１のコンタクトホール
４１ｒ，４１ｒｘ 第３のコンタクトホール
４２ｌ 第２のコンタクトホール
４２ｒ 第４のコンタクトホール
４２Ｌ，４２Ｌｘ 第１の合体コンタクトホール
４２Ｒ，４２Ｒｘ 第２の合体コンタクトホール
４３ｌ，４３ｌｘ 第１の合体コンタクト
４３ｒ，４３ｒｘ 第２の合体コンタクト
４４ｌ，４４ｒ コンタクトホール
４５ｌ，４５ｒ コンタクト
【特許請求の範囲】
【請求項１】
半導体基板の上に、複数のゲート構造体を形成する工程（ａ）と、
前記半導体基板の上に、前記複数のゲート構造体を覆うようにライナー膜及び層間絶縁膜を順次形成する工程（ｂ）と、
前記ゲート構造体が密に配置された第１領域における前記ライナー膜及び前記層間絶縁膜に、互いに隣接する前記ゲート構造体同士の間の領域を開口して、底部に第１の膜厚を有する前記ライナー膜が残存する第１のコンタクトホールを形成する工程（ｃ）と、
前記ゲート構造体が疎に配置された第２領域における前記ライナー膜及び前記層間絶縁膜に、互いに隣接する前記ゲート構造体同士の間の領域を開口して、底部に第２の膜厚を有する前記ライナー膜が残存する第２のコンタクトホールを形成する工程（ｄ）と、
前記工程（ｃ）及び前記工程（ｄ）よりも後に、前記第１のコンタクトホールの底部に残存する前記ライナー膜、及び前記第２のコンタクトホールの底部に残存する前記ライナー膜を除去する工程（ｅ）とを備え、
前記第１の膜厚と前記第２の膜厚とは、同等であることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の上に、第１のゲート構造体、第２のゲート構造体、及び第３のゲート構造体を形成する工程（ａ）と、
前記半導体基板の上に、前記第１のゲート構造体、前記第２のゲート構造体、及び前記第３のゲート構造体を覆うようにライナー膜及び層間絶縁膜を順次形成する工程（ｂ）と、
前記ライナー膜及び前記層間絶縁膜に、互いに隣接する前記第１のゲート構造体と前記第２のゲート構造体との間の領域を開口して、底部に第１の膜厚を有する前記ライナー膜が残存する第１のコンタクトホールを形成する工程（ｃ）と、
前記ライナー膜及び前記層間絶縁膜に、互いに隣接する前記第２のゲート構造体と前記第３のゲート構造体との間の領域を開口して、底部に第２の膜厚を有する前記ライナー膜が残存する第２のコンタクトホールを形成する工程（ｄ）と、
前記工程（ｃ）及び前記工程（ｄ）よりも後に、前記第１のコンタクトホールの底部に残存する前記ライナー膜、及び前記第２のコンタクトホールの底部に残存する前記ライナー膜を除去する工程（ｅ）とを備え、
前記第１のコンタクトホール及び前記第２のコンタクトホールの平面形状は、ゲート幅方向の長さがゲート長方向の長さよりも長い長方形状であり、
前記第１の膜厚と前記第２の膜厚とは、同等であることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板の上に、ゲート構造体を形成する工程（ａ）と、
前記半導体基板の上に、前記ゲート構造体を覆うようにライナー膜及び層間絶縁膜を順次形成する工程（ｂ）と、
前記ライナー膜及び前記層間絶縁膜に、前記ゲート構造体を構成するゲート電極上からソース・ドレイン領域上に至る領域のうちの第１の部分領域を開口して、底部に第１の膜厚を有する前記ライナー膜が残存する第１のコンタクトホールを形成する工程（ｃ）と、
前記ライナー膜及び前記層間絶縁膜に、前記ゲート構造体を構成するゲート電極上からソース・ドレイン領域上に至る前記領域のうちの第２の部分領域を開口して、底部に第２の膜厚を有する前記ライナー膜が残存する第２のコンタクトホールを形成する工程（ｄ）と、
前記工程（ｃ）及び前記工程（ｄ）よりも後に、前記第１のコンタクトホールの底部に残存する前記ライナー膜、及び前記第２のコンタクトホールの底部に残存する前記ライナー膜を除去して、前記第１のコンタクトホール及び前記第２のコンタクトホールからなる第１の合体コンタクトホールを形成する工程（ｅ）とを備え、
前記第１のコンタクトホールと前記第２のコンタクトホールとは、ゲート長方向に沿って互いに隣接し、且つ該第１のコンタクトホールの一部分と該第２のコンタクトホールの一部分とが互いに重なり合って配置され、
前記第１のコンタクトホール及び前記第２のコンタクトホールの平面形状は、円形状、又は角部が丸められた正方形状であり、
前記第１の膜厚と前記第２の膜厚とは、同等であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記ライナー膜及び前記層間絶縁膜に、前記ゲート構造体を構成するゲート電極上からソース・ドレイン領域上に至る前記領域のうちの第３の部分領域を開口して、底部に第３の膜厚を有する前記ライナー膜が残存する第３のコンタクトホールを形成する工程を含み、
前記工程（ｄ）は、前記ライナー膜及び前記層間絶縁膜に、前記ゲート構造体を構成するゲート電極上からソース・ドレイン領域上に至る前記領域のうちの第４の部分領域を開口して、底部に第４の膜厚を有する前記ライナー膜が残存する第４のコンタクトホールを形成する工程を含み、
前記工程（ｅ）は、前記第３のコンタクトホールの底部に残存する前記ライナー膜、及び前記第４のコンタクトホールの底部に残存する前記ライナー膜を除去して、前記第３のコンタクトホール及び前記第４のコンタクトホールからなる第２の合体コンタクトホールを形成する工程を含み、
前記第１の合体コンタクトホールと前記第２の合体コンタクトホールとは、ゲート幅方向に沿って互いに間隔を空けて隣り合い、且つゲート長方向に沿って互いにずれて配置され、
前記第１のコンタクトホールと前記第３のコンタクトホールとは、ゲート幅方向に沿って対向して配置され、
前記第３のコンタクトホールと前記第４のコンタクトホールとは、ゲート長方向に沿って互いに隣接し、且つ該第３のコンタクトホールの一部分と該第４のコンタクトホールの一部分とが互いに重なり合って配置され、
前記第３のコンタクトホール及び前記第４のコンタクトホールの平面形状は、円形状、又は角部が丸められた正方形状であり、
前記第３の膜厚及び前記第４の膜厚は、前記第１の膜厚及び前記第２の膜厚と同等であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜３のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記工程（ｃ）よりも後で且つ前記工程（ｅ）よりも前に行い、
前記工程（ｃ）よりも後で且つ前記工程（ｄ）よりも前に、前記第１のコンタクトホールの内部に、有機膜を埋め込む工程（ｆ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜３のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記工程（ｄ）よりも後で且つ前記工程（ｅ）よりも前に行い、
前記工程（ｄ）よりも後で且つ前記工程（ｃ）よりも前に、前記第２のコンタクトホールの内部に、有機膜を埋め込む工程（ｇ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板の上に、複数のゲート構造体を形成する工程（ａ）と、
前記半導体基板の上に、前記複数のゲート構造体を覆うようにライナー膜及び層間絶縁膜を順次形成する工程（ｂ）と、
前記ゲート構造体が密に配置された第１領域における前記ライナー膜及び前記層間絶縁膜に、互いに隣接する前記ゲート構造体同士の間の領域を開口して、底部に第１の膜厚を有する前記ライナー膜が残存する第１のコンタクトホールを形成する工程（ｃ）と、
前記ゲート構造体が疎に配置された第２領域における前記ライナー膜及び前記層間絶縁膜に、互いに隣接する前記ゲート構造体同士の間の領域を開口して、底部に第２の膜厚を有する前記ライナー膜が残存する第２のコンタクトホールを形成する工程（ｄ）と、
前記工程（ｃ）及び前記工程（ｄ）よりも後に、前記第１のコンタクトホールの底部に残存する前記ライナー膜、及び前記第２のコンタクトホールの底部に残存する前記ライナー膜を除去する工程（ｅ）とを備え、
前記第１の膜厚と前記第２の膜厚とは、同等であることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の上に、第１のゲート構造体、第２のゲート構造体、及び第３のゲート構造体を形成する工程（ａ）と、
前記半導体基板の上に、前記第１のゲート構造体、前記第２のゲート構造体、及び前記第３のゲート構造体を覆うようにライナー膜及び層間絶縁膜を順次形成する工程（ｂ）と、
前記ライナー膜及び前記層間絶縁膜に、互いに隣接する前記第１のゲート構造体と前記第２のゲート構造体との間の領域を開口して、底部に第１の膜厚を有する前記ライナー膜が残存する第１のコンタクトホールを形成する工程（ｃ）と、
前記ライナー膜及び前記層間絶縁膜に、互いに隣接する前記第２のゲート構造体と前記第３のゲート構造体との間の領域を開口して、底部に第２の膜厚を有する前記ライナー膜が残存する第２のコンタクトホールを形成する工程（ｄ）と、
前記工程（ｃ）及び前記工程（ｄ）よりも後に、前記第１のコンタクトホールの底部に残存する前記ライナー膜、及び前記第２のコンタクトホールの底部に残存する前記ライナー膜を除去する工程（ｅ）とを備え、
前記第１のコンタクトホール及び前記第２のコンタクトホールの平面形状は、ゲート幅方向の長さがゲート長方向の長さよりも長い長方形状であり、
前記第１の膜厚と前記第２の膜厚とは、同等であることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板の上に、ゲート構造体を形成する工程（ａ）と、
前記半導体基板の上に、前記ゲート構造体を覆うようにライナー膜及び層間絶縁膜を順次形成する工程（ｂ）と、
前記ライナー膜及び前記層間絶縁膜に、前記ゲート構造体を構成するゲート電極上からソース・ドレイン領域上に至る領域のうちの第１の部分領域を開口して、底部に第１の膜厚を有する前記ライナー膜が残存する第１のコンタクトホールを形成する工程（ｃ）と、
前記ライナー膜及び前記層間絶縁膜に、前記ゲート構造体を構成するゲート電極上からソース・ドレイン領域上に至る前記領域のうちの第２の部分領域を開口して、底部に第２の膜厚を有する前記ライナー膜が残存する第２のコンタクトホールを形成する工程（ｄ）と、
前記工程（ｃ）及び前記工程（ｄ）よりも後に、前記第１のコンタクトホールの底部に残存する前記ライナー膜、及び前記第２のコンタクトホールの底部に残存する前記ライナー膜を除去して、前記第１のコンタクトホール及び前記第２のコンタクトホールからなる第１の合体コンタクトホールを形成する工程（ｅ）とを備え、
前記第１のコンタクトホールと前記第２のコンタクトホールとは、ゲート長方向に沿って互いに隣接し、且つ該第１のコンタクトホールの一部分と該第２のコンタクトホールの一部分とが互いに重なり合って配置され、
前記第１のコンタクトホール及び前記第２のコンタクトホールの平面形状は、円形状、又は角部が丸められた正方形状であり、
前記第１の膜厚と前記第２の膜厚とは、同等であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記ライナー膜及び前記層間絶縁膜に、前記ゲート構造体を構成するゲート電極上からソース・ドレイン領域上に至る前記領域のうちの第３の部分領域を開口して、底部に第３の膜厚を有する前記ライナー膜が残存する第３のコンタクトホールを形成する工程を含み、
前記工程（ｄ）は、前記ライナー膜及び前記層間絶縁膜に、前記ゲート構造体を構成するゲート電極上からソース・ドレイン領域上に至る前記領域のうちの第４の部分領域を開口して、底部に第４の膜厚を有する前記ライナー膜が残存する第４のコンタクトホールを形成する工程を含み、
前記工程（ｅ）は、前記第３のコンタクトホールの底部に残存する前記ライナー膜、及び前記第４のコンタクトホールの底部に残存する前記ライナー膜を除去して、前記第３のコンタクトホール及び前記第４のコンタクトホールからなる第２の合体コンタクトホールを形成する工程を含み、
前記第１の合体コンタクトホールと前記第２の合体コンタクトホールとは、ゲート幅方向に沿って互いに間隔を空けて隣り合い、且つゲート長方向に沿って互いにずれて配置され、
前記第１のコンタクトホールと前記第３のコンタクトホールとは、ゲート幅方向に沿って対向して配置され、
前記第３のコンタクトホールと前記第４のコンタクトホールとは、ゲート長方向に沿って互いに隣接し、且つ該第３のコンタクトホールの一部分と該第４のコンタクトホールの一部分とが互いに重なり合って配置され、
前記第３のコンタクトホール及び前記第４のコンタクトホールの平面形状は、円形状、又は角部が丸められた正方形状であり、
前記第３の膜厚及び前記第４の膜厚は、前記第１の膜厚及び前記第２の膜厚と同等であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜３のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記工程（ｃ）よりも後で且つ前記工程（ｅ）よりも前に行い、
前記工程（ｃ）よりも後で且つ前記工程（ｄ）よりも前に、前記第１のコンタクトホールの内部に、有機膜を埋め込む工程（ｆ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜３のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記工程（ｄ）よりも後で且つ前記工程（ｅ）よりも前に行い、
前記工程（ｄ）よりも後で且つ前記工程（ｃ）よりも前に、前記第２のコンタクトホールの内部に、有機膜を埋め込む工程（ｇ）をさらに備えていることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図９】
【公開番号】特開２０１０−１６５９０７（Ｐ２０１０−１６５９０７Ａ）
【公開日】平成２２年７月２９日（２０１０．７．２９）
【国際特許分類】
【出願番号】特願２００９−７６２６（Ｐ２００９−７６２６）
【出願日】平成２１年１月１６日（２００９．１．１６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年７月２９日（２０１０．７．２９）
【国際特許分類】
【出願日】平成２１年１月１６日（２００９．１．１６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
[ Back to top ]