【課題】各種特性に優れた電子デバイスを最適な構造で実現することができる電子デバイス用基板、および、かかる電子デバイス用基板を備える電子デバイス、さらに、かかる電子デバイスを備える強誘電体メモリ、電子機器、インクジェット式記録ヘッドおよびインクジェットプリンタを提供する。
【解決手段】電子デバイス用基板１００は、アモルファス層１５を有する基板１１と、アモルファス層１５上に、少なくとも厚さ方向に配向方位が揃うよう形成されたバッファ層１２と、バッファ層１２上にエピタキシャル成長により形成され、ペロブスカイト構造を有する金属酸化物を含む導電性酸化物層１３とを有している。バッファ層１２は、ＮａＣｌ構造の金属酸化物、蛍石型構造の金属酸化物のうちの少なくとも１種を含むものであるのが好ましく、また、立方晶（１００）配向でエピタキシャル成長したものであるのが好ましい。 （もっと読む）

【課題】 安定したスイッチング動作を再現性良く達成することができる可変抵抗素子及びその製造方法を提供する。
【解決手段】 半導体基板１１上に、第１電極１４、第２電極１７、及び前記両電極の間に形成される可変抵抗体５１を有する。可変抵抗体５１は、所定の勾配方向ｄ１に酸素濃度勾配を有する金属酸化物または金属酸窒化物で構成されており、第１電極１４と前記可変抵抗体５１とを電気的に接続する第１接続領域１４ｘと、第２電極１７と可変抵抗体５１とを電気的に接続する第２接続領域１７ｘとが、前記勾配方向ｄ１と直交する方向ｄ２に離間して形成されている。 （もっと読む）

【課題】横方向および斜め上方向からの光の進入を低減でき、特性の変動が抑制されたフローティングゲート電極を有する不揮発性メモリの半導体装置を提供する。
【解決手段】メモリセルの周囲に設けられた第１遮光壁５０により画定された第１被遮光領域１０Ａと、メモリセルの周囲に設けられた第２遮光壁により画定された第２被遮光領域１０Ａ´と、第１遮光壁５０に設けられた第１開孔５２と、第２遮光壁に設けられ第１開孔５２と対向して位置する第２開孔５２´と、メモリセルと接続され、第１開孔５２から第１被遮光領域１０Ａの外側に引き出された第１配線層２４ａ，２４ｂ，２４ｃと、メモリセルと接続され、第２開孔５２´から第２被遮光領域１０Ａ´の外側に引き出された第２配線層２４ａ´，２４ｂ´，２４ｃ´と、少なくとも、第１被遮光領域１０Ａと第２被遮光領域１０Ａ´とに挟まれた領域の上方に設けられた遮光膜と、を含む。 （もっと読む）

【課題】メモリシステムの一部または全部の構成要素を分子スケールの構造にすることにより記憶密度の向上をはかった分子メモリとそのプロセスシステム及びプロセス方法を提供する。
【解決手段】ミクロンまたはサブミクロンサイズの電気化学セルを含む分子記憶デバイスからなり、電気化学セルは、作用電極１０３と、対向電極１１１と、作用電極１０３および対向電極１１１と接する電解質１０９と、それらの電極のうちの少なくとも１つと電気的に結合された酸化還元活性分子とを含む。 （もっと読む）

【課題】 サブホール領域のレイアウトパターンを単純化することのできる半導体メモリ装置を提供する。
【解決手段】 バンク領域に関わらず、全てのサブホール領域の入力／出力スイッチ回路を同じパターンで設計する。すなわち、バンクの中間部領域の入力／出力スイッチ回路のパターンをバンク上／下部領域においても同様に適用する。このために、バンク上／下部領域のサブホール領域には、セグメント入力／出力ラインに接続されないダミー入力／出力スイッチを配する。ダミー入力／出力スイッチは、誤動作を防止するためにフローティングさせないで所定の電源電圧を印加することが好ましい。これによって、サブホール領域のレイアウトのパターンを単純化することができる。 （もっと読む）

【課題】積層されたＮＡＮＤ型抵抗性メモリセルストリングを含む不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１，ＳＴＲ２は、ビットラインＢＬ及びビットラインＢＬに直列接続された複数個の抵抗性メモリセルＣＬ１，ＣＬ２，ＣＬ３を含み、複数個の抵抗性メモリセルＣＬ１，ＣＬ２，ＣＬ３のそれぞれは、第１ノードＮ１、第２ノードＮ２及び第３ノードＮ３、第１ノードＮ１と第２ノードＮ２との間に接続されたヒータＨ１、Ｈ２、Ｈ３、第２ノードＮ２と第３ノードＮ３との間に接続された可変抵抗体Ｒ１、Ｒ２、Ｒ３、第１ノードＮ１に接続された第１端子及び第３ノードＮ３に接続された第２端子を有するスイッチング素子ＳＷ１、ＳＷ２、ＳＷ３とを含む。 （もっと読む）

【課題】相変化可変抵抗の不揮発性メモリ装置及びこれに関連する製造方法を提供する。
【解決手段】絶縁膜２２２内の開口の側壁の上に、そして、垂直型ダイオード２４５上に積層されたオーミック膜２４９上に開口を貫通して延長されるカップ形状の下部電極２６５が形成される。下部電極２６５の内部を、少なくとも部分的に埋め立て、オーミック膜２４９の抵抗を実質的に変化させないように、充分に低い温度の範囲内において形成される絶縁性の充填部材２７７が形成される。下部電極２６５に電気的に接続され、相変化物質を含む可変抵抗物質２８０が絶縁性の充填部材２７７上に形成される。下部電極２６５は、オーミック膜２４９とはより大きい電気的接触を有し、下部電極２６５は可変抵抗物質２８０と相対的に非常に小さい電気的接触を有することになって、オーミック層の損傷を防いで改善された電気的特性と信頼性が確保できる。 （もっと読む）

【課題】シリコンピラーを用いた縦型トランジスタを有する改良されたＤＲＡＭや相変化メモリ等の半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、シリコンピラー１０によってセルトランジスタＴｒが構成され、シリコンピラー１０の下部に位置する第１の拡散層１１が基準電位配線ＰＬに共通接続されている。ワード線方向に隣接するシリコンピラー１０を覆うゲート電極１４は互いに接触している。また、ゲート電極１４は、ダミーゲート電極と補助ワード線を介して上層の配線に接続されている。層間絶縁膜６１と層間絶縁膜６２との間には、空洞６０が形成されている。隣り合うキャパシタＣｐの大部分は、空洞６０を介して隣接することから、キャパシタ間の容量が大幅に低減する。 （もっと読む）

【課題】シリコンピラーを用いた縦型トランジスタの特性を安定させるとともに、信頼性を高める。
【解決手段】シリコンピラー１５Ａと、ゲート絶縁膜１９Ａを介してシリコンピラー１５Ａの側面を覆うゲート電極２０Ａと、シリコンピラー１５Ａの上部に配置された拡散層２６と、拡散層２６とゲート電極２０Ａとを絶縁する筒状のサイドウォール絶縁膜２５とを備える。本発明によれば、シリコンピラー１５Ａの実質的に全側面がゲート電極１５Ａによって覆われることから、チャネル長がシリコンピラー１５Ａの高さとほぼ一致する。これにより、安定したトランジスタ特性を得ることができる。しかも、ゲート電極２０Ａと拡散層２６との絶縁が確実に確保されることから、これらがショートする危険性も少ない。 （もっと読む）

【課題】不揮発性の半導体記憶素子と、揮発性の半導体記憶素子とを、同一の半導体基板上に高集積かつ低コストで製造する方法を提供する。
【解決手段】選択トランジスタ及び別の選択トランジスタを形成する工程と、抵抗変化型素子ＲＭ及び静電容量素子ＣＭを形成する工程とを備え、抵抗変化型素子ＲＭは、選択トランジスタに接続される第１電極２１と、抵抗変化層２２と、第２電極２３とを順次積層することにより形成し、静電容量素子ＣＭは、別の選択トランジスタに接続される第３電極４１と、誘電体層４２と、第４電極４３とを順次積層することにより形成し、誘電体層４２及び抵抗変化層２２を相互に同一の材料で形成し、第１電極２１または第２電極２３の何れか一方を、第３電極４１及び第４電極４３と同一の材料で形成すると共に、第１電極２１または第２電極２３の何れか他方を、第３電極４１及び第４電極４３と異なる材料で形成する。 （もっと読む）

【課題】ＳＯＩウエハ上に、従来のＣＭＯＳプロセスと親和性のよいプロセスで、面積を増大させることなく、高抵抗素子タイプのＳＲＡＭの構造及びその製造方法を提供する。
【解決手段】半導体装置は、シリコン支持基板１３０と、支持基板１３０上に形成される絶縁層１３２と、絶縁層１３２上に形成されるＳＯＩ層１３４とからなるＳＯＩ基板を用いて製造されるＳＲＡＭに適用される。そして、ホトリソとエッチングで所望の領域に支持基板１３０に達するホール１４２を形成し、ポリシリコン１１４を堆積して、シリコン支持基板１３０に達するポリシリコンプラグによって形成される抵抗素子１５０を備えている。 （もっと読む）

【課題】ベリファイ動作が不要で、回路構成、書き込みシーケンスが単純にでき、さらに、従来の１ビットのメモリセル領域に２ビットの書き込みを行うことができる、相変化メモリ装置を提供する。
【解決手段】相変化膜１０と上部電極７ａ（上部ヒータ９ａ）との接触部分、および相変化膜１０と下部電極７ｂ（下部ヒータ９ｂ）との接触部分にそれぞれ相変化領域を設ける。そして、下部電極７ｂと相変化膜１０の接触部分の面積を、上部電極７ａと相変化膜１０との接触部分の面積よりも大きくする。例えば、１．５倍の面積とする。また、上部電極７ａおよび下部電極７ｂをプラグ状のもので形成し、上部電極７ａをビット線（ＢＬ）のメタル配線１１に接続し、下部電極７ｂを、コンタクト５、６を介して、シリコン基板１に形成されたトランジスタに接続する。 （もっと読む）

【課題】 シェアードコンタクトがエクステンションに接触することによるジャンクションリークを抑制することができ、且つ面積の増大や抵抗の上昇を招くことなくコンタクトを取る。
【解決手段】 シェアードコンタクトを有する半導体装置において、半導体基板１０１上にゲート絶縁膜１０３を介して形成されたゲート電極１０４と、ゲート電極１０４の両側面に形成された側壁絶縁膜１０５，１０６と、基板１０１のゲート電極１０４の両側に隣接する表面部の少なくとも一方が側壁絶縁膜１０５，１０６の下部を越えてゲート電極１０４の下に達するまで除去され、且つ該除去部分に露出するゲート絶縁膜１０３が除去され、半導体基板１０１及びゲート絶縁膜１０３が除去された部分に形成された不純物ドープの半導体層１１９とを備えた。 （もっと読む）

【課題】 半導体装置においては、冗長回路や、基準電圧発生回路の調整のためにトランジスタのゲート絶縁膜を容量絶縁膜としたアンチヒューズが使用されている。しかしトランジスタのゲート絶縁膜が薄膜化されることで、ゲート絶縁膜を破壊した時にソフトブレークダウンとなり、良好なオーミック特性が得られにくいという問題がある。
【解決手段】 本発明のアンチヒューズは、容量絶縁膜として、サイドウォール絶縁膜を使用する。素子分離絶縁領域に基板と電気的にフローティングの状態で作られたトランジスタのゲート電極とＳＡＣ(セルフ・アライン・コンタクト)プロセスにより作成されたコンタクト電極を両電極として構成する。厚いサイドウォール絶縁膜を容量絶縁膜とすることで書き込み時にはハードブレークダウンとなり良好なオーミック特性が得られる。 （もっと読む）

【課題】信頼性を確保しつつヒューズ素子の配列ピッチを狭くすることが可能な半導体装置を提供する。
【解決手段】レーザビームの照射により切断可能な複数のヒューズ素子１０１〜１０５と、平面的に見て複数のヒューズ素子間に位置し、レーザビームを減衰可能な減衰部材１４０とを備える。減衰部材１４０は複数の柱状体によって構成されている。これにより、切断すべきヒューズ素子から半導体基板側へ漏れ出したレーザビームＬは、複数の柱状体によって構成された減衰部材１４０によって吸収されるとともに、フレネル回折によって散乱する。これにより、このため、柱状体が過度のエネルギーを吸収することによって絶縁膜にクラックなどが生じることがなく、効率的にレーザビームを減衰させることが可能となる。 （もっと読む）

【課題】相変化メモリ装置とその製造方法を提供する。
【解決手段】相変化メモリ装置では、基板と、基板上に形成される金属栓と、金属栓上に形成され、金属栓と電気的に接続される相変化材料層と、相変化材料層上に形成され、相変化材料層と電気的に接続される加熱電極と、加熱電極上に形成される導電層とを含む。 （もっと読む）

【課題】電荷保持膜を有する不揮発性記憶素子のトンネル消去を可能とする。
【解決手段】半導体基板上に第１絶縁膜（４２）を形成し、その上に、ソース領域（８）、ドレイン領域（７）、及びそれらの間にチャネル領域（９）を形成する半導体領域（１）を設け、チャネル領域上に第２絶縁膜（２）、その上に電荷保持膜（４）、更にその上にゲート電極（６）を設ける。半導体基板内に形成される共通ソース配線領域（５４）は接続孔（５３Ｈ）を介してソース領域に接続される。接続孔は、第１絶縁膜をゲート電極の側壁に形成されたサイドウォールスペーサ（５２）に対して自己整合的に除去することで形成される。接続孔にソース領域と共通ソース配線領域が接続されるプラグ（３７）が形成される。電荷保持膜が保持する電子を放出する動作をトンネルによって行っても第２絶縁膜に電子が残存する事態を阻止できる。 （もっと読む）

【課題】複数のメモリセルと、前記メモリセルとビット線を介して接続されるローカル読出データ増幅回路とを備えるＳＲＡＭにおいて、複数のメモリセルと、ローカル読出データ増幅回路との間にＭＷＥＬＬ分離領域や個別の基板コンタクト領域などを設けると、面積が大きくなる。一方、プロセスの微細化が進むに従って、ローカル読出増幅回路のレイアウトと、メモリセルアレイとが光学ダミー領域や基板コンタクト領域を超えて、露光工程で相互に干渉し、デバイスのバラつきが大きくなり、歩留まり低下を引き起こす。
【解決手段】複数のメモリセルと、前記メモリセルとビット線を介して接続されるローカル読出データ増幅回路との境界に存在するＭＷＥＬＬ分離領域や、基板コンタクト部を共有し、ゲート電極の配置方向をメモリセルと同一にすることで、省面積化や製造工程での歩留まり低下を抑制する。 （もっと読む）

【課題】通常のＣＭＯＳプロセスにおいてＤＲＡＭを作製でき、低い製造コストで製造可能なＤＲＡＭの混載した半導体記憶装置を提供する。
【解決手段】半導体基板上に形成された第１及び第２のトランジスタＴ１、Ｔ２と、セルデータ電荷を保持するための２つのノードＳＮｔ、ＳＮｃと、周囲に形成されたシールド電極により構成される１ビットのメモリセル１１領域であって、各々のノードＳＮｔ、ＳＮｃは第１、第２のトランジスタＴ１、Ｔ２のドレインに接続されており、第１及び第２のトランジスタＴ１、Ｔ２のゲートはともに同一のワード線ＷＬ０に接続されており、第１及び第２のトランジスタＴ１、Ｔ２のソースは第１、第２のビット線ＢＬｔ０、ＢＬｃ０に接続され、第１及び第２のビット線ＢＬｔ０、ＢＬｃ０は、同一のセンスアンプＳＡ１２に接続され、１ビットのメモリセル領域が２次元的にアレイ状に形成される。 （もっと読む）

【課題】相変化層で電流経路が増加して相変化メモリ領域の体積が減少した相変化メモリ素子とその製造方法及び動作方法を提供する。
【解決手段】スイッチング素子とそれに連結されたストレージノードを備える相変化メモリ素子において、ストレージノードは、下部積層物、下部積層物上に形成された相変化層及び相変化層上に形成された上部積層物を備え、相変化層内に相変化層を通過する電流の経路を増加させて相変化メモリ領域の体積を減少させる手段が備えられたことを特徴とする相変化メモリ素子。前記手段の下部積層物との対向面の広さは、下部積層物の相変化層との接触面の広さと同一であるか、またはさらに広い。前記手段は、電気伝導度が相変化層に形成される非晶質領域の電気伝導度より低い物質層であり得る。 （もっと読む）