【課題】トレードオフの関係にある繰り返し動作回数と低電圧動作特性とを同時に満足させることの可能な記憶素子を提供する。
【解決手段】下部電極３と上部電極６の間に高抵抗層４とイオン源層５とを備える。高抵抗層４は、Ｔｅを含む酸化物から構成されている。Ｔｅ以外の他の元素、例えばＡｌや、Ｚｒ，Ｔａ，Ｈｆ，Ｓｉ，Ｇｅ，Ｎｉ，Ｃｏ，ＣｕおよびＡｕのいずれかを添加してもよい。ＴｅにＡｌを添加し、更にＣｕおよびＺｒを加えたものとする場合、高抵抗層４の組成比は、酸素を除いて、３０≦Ｔｅ≦１００原子％、０≦Ａｌ≦７０原子％、および０≦Ｃｕ＋Ｚｒ≦３６原子％の範囲で調整することが望ましい。イオン源層５は、少なくとも一種の金属元素と、Ｔｅ，ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とから構成される。 （もっと読む）

【課題】露光条件が最適化される領域の配線と異なる方向の配線を必要とする領域の露光マージン不足を回避する。
【解決手段】半導体基板と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上の第１の領域において、第１のデザインルールを適用して形成された、特定方向に沿って走る、複数の第１の配線と、
前記層間絶縁膜上の第２の領域において、前記第１のデザインルールと同じ第２のデザインルールを適用して形成された、前記特定方向に沿って走る、複数の第２の配線と、
前記層間絶縁膜中に形成され、同一電位となるべき少なくとも２つの前記第２の配線を電気的に接続して所望の配線パターンを形成する、接続部材と、
を備える。 （もっと読む）

【課題】占有面積を縮小化した不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１メタル２７、第１メタル２７と交差する第２メタル３６、第１メタル２７及び第２メタル３６の交差部でそれらの間に接続されたメモリセルＭＣを有する単位セルアレイＭＡＴを備える。周辺領域Ａｒ２において、所定位置からカラム方向の（４ｍ−３）番目（ｍは正の整数）及び（４ｍ−２）番目に位置する第１メタル２７は、そのロウ方向の一端側にコンタクト接続部２７ｂを有する。周辺領域において、所定位置からカラム方向の（４ｍ−１）番目及び４ｍ番目に位置する第１メタル２７は、そのロウ方向の他端側にコンタクト接続部２７ａを有する。 （もっと読む）

【課題】低いフォーミング電圧により抵抗部を形成し、抵抗変化素子およびその他の素子の信頼性を向上する半導体メモリを提供する。
【解決手段】抵抗変化素子ＲＥＳは、第１電極ＥＬ１と第２電極ＥＬ２との間に並列に配置された複数の絶縁部ＩＮＳ１、ＩＮＳ２と、フォーミングによって絶縁部ＩＮＳ１、ＩＮＳ２の少なくともいずれかに形成され、第１および第２電極ＥＬ１、ＥＬ２に印加する電圧に応じて抵抗値が変化する抵抗部Ｒ１、Ｒ２とを有している。抵抗部Ｒ１、Ｒ２は、絶縁部ＩＮＳ１、ＩＮＳ２のうちブレークダウン電圧が低い絶縁部に形成される。このため、低いフォーミング電圧により抵抗部Ｒ１またはＲ２を形成できる。フォーミング電圧を低くできるため、抵抗変化素子ＲＥＳおよびその他の素子の信頼性を向上できる。 （もっと読む）

【課題】圧電素子を用いずに印加された圧力を記憶することができる記憶素子及び記憶装置を提供する。
【解決手段】複数の記憶素子が縦横に並べて配置されている。各記憶素子には、抵抗変化素子を備えた抵抗変化部１、及び印加された圧力に応じて流れる電流が変化する電流変化部２が設けられている。電流変化部２には、定電圧が供給される。抵抗変化部１と電流変化部２との間にはビット線ＢＬが接続され、抵抗変化部１の他端にはトランジスタ３のソース・ドレインの一方が接続されている。トランジスタ３の他方のソース・ドレインは信号線ＳＬに接続され、トランジスタ３のゲートはワード線ＷＬに接続されている。 （もっと読む）

【課題】高い電流密度を持つカーボンナノチューブを利用した半導体素子の配線形成方法、およびその方法により製造される超高集積度の半導体素子を提供する。
【解決手段】半導体素子の電極１２０表面を前処理して活性化させる段階と、電極の活性化した表面１２２上に絶縁層１３０を形成した後、電極の活性化した表面の一部を露出させるために絶縁層を貫通するコンタクトホール１３２を形成する段階と、コンタクトホールを通じて電極の活性化した表面に炭素が含まれているガスを供給して前記電極の活性化した表面からカーボンナノチューブ１４０を成長させて配線を形成する段階と、を具備する半導体素子の配線形成方法およびその方法により製造された半導体素子。 （もっと読む）

【課題】絶縁膜を介して隣接し、それぞれ低い抵抗値を有する複数のシリサイド層を備え、かつ複数のシリサイド層間の耐電圧特性の劣化および短絡を抑えた半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、絶縁膜を介して前記半導体基板の表面に略平行な方向に隣接する複数のＳｉ系パターン部を形成する工程と、前記複数のＳｉ系パターン部および前記絶縁膜上に、前記複数のＳｉ系パターン部に接するように金属膜を形成する工程と、熱処理により前記複数のＳｉ系パターン部と前記金属膜とをシリサイド反応させ、前記複数のＳｉ系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、前記複数のシリサイド層に平坦化処理を施し、前記絶縁膜上に形成されたシリサイド層を除去する工程と、を含む。 （もっと読む）

【課題】高セル密度化と、ビットラインの低抵抗化による高速化が両立し、読み出し、書き込み時の記憶内容への擾乱を受けにくい不揮発性メモリアレイを提供する。
【解決手段】複数のメモリセルは、接続領域４１１、第１の方向に延びる導電ビット線４０１０、第２の方向に延びる導電ワード線６０３０、および導電制御線６０１０，６０２０と共に２つの方向に２次元で配置されている。接続領域４１１は、１つのビット線に接続される４つのセルを含むメモリアレイを通って形成される。接続領域４１１は、処理を経済的にするために逆導電型領域４０１と同じ処理ステップで形成する。 （もっと読む）

【課題】メモリセル面積を増加することなく、メモリトランジスタの書き込み電圧および消去電圧を低減する不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルには、第１の島状半導体領域１０２、フローティングゲート１０９、コントロールゲート１１１が有するメモリトランジスタが設けられている。さらに、フローティングゲート１０９の下方には、絶縁膜を介して第２の島状半導体領域１０１が形成されている。第２の島状半導体領域１０１は、コントロールゲート１１１に電気的に接続されているため、第２の島状半導体領域１０１とフローティングゲート１０９間に静電容量が形成される。この静電容量はメモリトランジスタのカップリング比の増加に寄与するため、メモリセルの面積を増加することなく、カップリング比を高くすることが可能になる。また、カップリング比を低下することなく、メモリセルの面積を縮小することが可能になる。 （もっと読む）

【課題】メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避し、かつメモリセルアレイ領域と選択ゲート領域と周辺回路領域とのゲート加工を同時に行う。
【解決手段】半導体装置の製造方法は、半導体層上に第１の絶縁膜１２を形成する工程、第１の電極層１３を形成する工程、素子分離領域１５を形成し、素子領域を分離する工程、第２の絶縁膜１６を形成する工程、周辺回路領域１０において、第２の絶縁膜を選択的に除去し、第１の電極層の表面を露出する開口部１７を形成する工程、第２の絶縁膜及び第１の電極層の露出された表面上に第２の電極層１８を形成する工程、第１の電極層、第２の絶縁膜及び第２の電極層を選択的に除去し、ゲート電極を形成する工程、を含む。 （もっと読む）

【課題】セルサイズのさらなる縮小を図ることができる、半導体装置を提供すること。
【解決手段】半導体層２に、トレンチ５が形成されている。半導体層２の表層部には、第１拡散領域３およびドレイン領域が形成されている。第１拡散領域３は、トレンチ５に対して所定方向の一方側に形成され、トレンチ５に隣接している。第２拡散領域６は、所定方向においてトレンチ５に対して第１拡散領域３と反対側に形成され、トレンチ５に隣接している。トレンチ５の底面および側面上には、第１絶縁膜８が形成されている。第１絶縁膜８上には、フローティングゲート１１が設けられている。フローティングゲート１１は、第１絶縁膜８を挟んで、トレンチ５の底面および側面と対向している。フローティングゲート１１上には、第２絶縁膜１２が形成されている。第２絶縁膜１２上には、コントロールゲート１３が設けられている。 （もっと読む）

【課題】メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避する半導体装置を提供する。
【解決手段】半導体装置は、半導体層上に形成された第１の絶縁膜１２と、第１の電極層１３と、第１の電極層１３及び第１の絶縁膜１２を貫通して半導体層内に至るまで形成され、第１の電極層１３と自己整合的に形成され、素子領域を分離し、素子分離絶縁膜からなる複数の素子分離領域１５と、素子分離領域１５を跨いで第１の電極層１３上に形成され、第１の電極層１３の表面を露出する開口部を有する第２の絶縁膜１６と、第２の絶縁膜１６上及び第１の電極層１３の露出された表面上に形成され、開口部を介して第１の電極層１３と電気的に接続され、第１の電極層１３よりも抵抗の低い第２の電極層１８と、素子分離領域１５の上方に位置し、第２の電極層１８に電気的に接続されたコンタクトホール２０と上層配線２１とを具備する。 （もっと読む）

【課題】個々のメモリセルの電荷蓄積量が多い不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜１２及び電極膜１３を交互に積層して積層体１４を形成する。次に、積層体１４を積層方向に貫通する貫通孔１５を形成する。このとき、貫通孔１５における電極膜１３内に位置する部分の側面１５ａを、貫通孔１５の中心軸１５ｃを含む断面において、貫通孔１５の内側から見て凹状に湾曲させる。その後、貫通孔１５の側面上に電荷蓄積層２６を形成し、貫通孔１５の内部に半導体ピラー１７を形成する。 （もっと読む）

サブリソグラフィックな寸法又は高アスペクト比を含む、小寸法の開口内に電極材料を均一に形成する方法を提供する。この方法は、内部に形成された開口を有する絶縁層を提供するステップと、開口の上部及び内部に非等質的導電又は準抵抗性材料を形成するステップと、導電材料を移動化して開港内に圧縮するステップとを有する。この方法は、導電又は準抵抗性材料における空孔又は欠陥密度を堆積されたままの状態に対して低減する。移動化するステップは、押出又は熱的リフローによって達成され、空隙又は欠陥を合体、崩壊、染み透り又は他の方法によって堆積したままの導電又は準抵抗性材料から除去する。
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【課題】高集積化が可能であり、相変化物質層と発熱層との接触面積を低減することにより、相変化メモリ素子の動作電流量を減少させることができる相変化メモリ素子及びその製造方法を提供する。
【解決手段】相変化メモリ素子は、下部電極４３と、下部電極４３を共有する少なくとも２つの相変化メモリセル５３と、を備える。各々の相変化メモリセル５３は、下部電極４３の対応する分離領域上に形成された発熱層４５と、発熱層４５を覆うように形成された相変化物質層４６と、相変化物質層４６上に形成された上部電極４７とを備える。また、相変化メモリ素子は、発熱層４５と下部電極４３の分離領域との間を埋め込む第２絶縁膜４８をさらに備えることができる。 （もっと読む）

【課題】電気機械的スイッチ及びこれの形成方法を提供すること。
【解決手段】メモリ素子は、メモリセル内に具備されるストレージノード、第１、及び第２電極を含む。前記ストレージノードは電荷を保存し、前記第１電極は第２部分と電気的に接続するための第１部分を含む。前記第２電極が活性化された際、前記第１部分は前記ストレージノードと接続するように移動する。 （もっと読む）

【課題】高い集積度で集積化が可能である相変化メモリ素子及びその形成方法を提供する。
【解決手段】高い集積度で集積化が可能である抵抗メモリ素子及びその形成方法が提供される。抵抗メモリ要素１３０を包む絶縁膜１５０と抵抗メモリ要素に連結される配線１８０を包む絶縁膜１６０が異なる応力、硬度、多孔率、誘電率、または熱伝導率を示す。 （もっと読む）

方法は、電子サブアセンブリの形成について、調整可能な閾値電圧を有する少なくとも１つの第１のトランジスタ（１１０）を担持する半導体層（１０３）が絶縁層（１０２、１０５）に接合される組み立てステップと、半導体層および第１のトラッピングゾーンが容量結合されるように、第１のトラッピングゾーン（２２０）が所定の第１の深さで絶縁層に形成される形成ステップであって、前記第１のトラッピングゾーンが、前記第１のトランジスタのチャネルの少なくとも下に延び、かつ前記第１のトラッピングゾーンの外側のトラップの密度より高い密度のトラップを有する形成ステップとを含み、前記第１のトランジスタからの有用な情報はこのトランジスタ内の電荷移動である。具体的な実施形態において、第２のトランジスタのチャネルの少なくとも下に延びる第２のトラッピングゾーンが、第１のトラッピングゾーンに使用されるのとは異なるエネルギーおよび／または用量および／または原子の第２の注入によって形成される。
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【課題】ディスターブとリテンションを改善する書き込み技術を提案する。
【解決手段】本発明の抵抗変化型メモリは、第１方向に延びる第１及び第２駆動線Ｌ１，Ｌ２と、第２方向に延びる第３駆動線Ｌ３と、一端が第３駆動線Ｌ３に接続される抵抗変化素子ＭＣと、アノードが第１駆動線Ｌ１に接続され、カソードが抵抗変化素子ＭＣの他端に接続される第１ダイオードＤ１と、アノードが抵抗変化素子ＭＣの他端に接続され、カソードが第２駆動線Ｌ２に接続される第２ダイオードＤ２と、抵抗変化素子ＭＣに書き込み電流を供給するドライバ／シンカーＤＳと、抵抗変化素子ＭＣに対する第１データの書き込み時に書き込み電流を第１駆動線Ｌ１から第３駆動線Ｌ３に向かう方向に流し、抵抗変化素子ＭＣに対する第２データの書き込み時に書き込み電流を第３駆動線Ｌ３から第２駆動線Ｌ２に向かう方向に流す書き込み制御回路ＣＮＴとを備える。 （もっと読む）

【課題】各種特性に優れた電子デバイスを最適な構造で実現することができる電子デバイス用基板、および、かかる電子デバイス用基板を備える電子デバイス、さらに、かかる電子デバイスを備える強誘電体メモリ、電子機器、インクジェット式記録ヘッドおよびインクジェットプリンタを提供する。
【解決手段】電子デバイス用基板１００は、アモルファス層１５を有する基板１１と、アモルファス層１５上に、少なくとも厚さ方向に配向方位が揃うよう形成されたバッファ層１２と、バッファ層１２上にエピタキシャル成長により形成され、ペロブスカイト構造を有する金属酸化物を含む導電性酸化物層１３とを有している。バッファ層１２は、ＮａＣｌ構造の金属酸化物、蛍石型構造の金属酸化物のうちの少なくとも１種を含むものであるのが好ましく、また、立方晶（１００）配向でエピタキシャル成長したものであるのが好ましい。 （もっと読む）