【課題】酸素バリア性と水素バリア性を有し、強誘電体キャパシタの構造が簡単で製造方法が容易な強誘電体メモリ装置およびその製造方法を提供する。
【解決手段】プラグ電極２４に接続された導電性バリア膜１と、導電性バリア膜１上に配置され、導電性バリア膜１を介してプラグ電極２４に接続された下部電極２と、下部電極２上に配置された強誘電体膜３と、強誘電体膜３上に配置された上部電極４と、上部電極４上に配置された導電性水素バリア膜５と、導電性水素バリア膜５上に配置され、導電性水素バリア膜５を介して上部電極４に接続されたＶＩＡ電極２６と、導電性水素バリア膜５上、および導電性バリア膜１，下部電極２、強誘電体膜３，上部電極４，および導電性水素バリア膜５の側壁上に配置された絶縁性水素バリア膜６とを備える。 （もっと読む）

【課題】強誘電体キャパシタを含む強誘電体素子において、強誘電体膜の配向方向を制御して従来よりも残留分極特性を向上させることを目的とする。
【解決手段】基板１０の上方にストライプ状の凹凸を有する第１絶縁膜１１を形成し、その上にＨＤＰＣＶＤ法によりテーパ部１２ａを有する下地絶縁膜１２を形成する。この下地絶縁膜１２の上に、下地絶縁膜の上面に垂直な方向が（１１１）方向となるように自己配向したＰｔ膜を形成しこれを平坦化して第１導電膜１４ａを形成する。その上に、強誘電体膜１５としてＰＺＴ膜を形成し、その上に上部電極１６を形成する。ＰＺＴ膜は第１導電導電膜１４ａと同じ方向に配向するため、分極軸である（００１）方向が、上下の電極間を結ぶ方向（印加電界方向）に揃う。これにより強誘電体膜１５の単位面積当たりの残留分極量が増加し、強誘電体素子の残留分極特性が向上する。 （もっと読む）

【課題】コンタクトホールの開口が容易であり、歩留まりが改善され、キャパシタ特性が向上した強誘電体メモリ等の半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に層間絶縁膜６を形成する工程と、層間絶縁膜６を貫通し半導体基板表面を露出する第１のホール及び第２のホールを形成する工程と、第１のホール及び第２のホールにそれぞれ導電膜を埋め込んで第１のプラグ１０及び第２のプラグ１０を形成する工程と、層間絶縁膜６上に第１のプラグ１０と接続し、順に積層された導電性バリア膜、下部電極、誘電体膜、及び上部電極を有するキャパシタＣを形成する工程と、キャパシタＣ、層間絶縁膜６、及び第２のプラグ１０を覆うように少なくとも１つのＡｌＯＮ層を有する水素バリア膜２０を形成する工程と、を備える。 （もっと読む）

【課題】製造コストを低減し且つチップサイズを大きくすることなく容量素子部の容量を大きくする。
【解決手段】半導体装置は、フローティングゲート及びコントロールゲートを備える。半導体装置は、容量素子部において、半導体基板上に形成されたゲート絶縁膜１０１と、ゲート絶縁膜１０１上に形成された下部電極１０２ｃと、下部電極１０２ｃ上に形成された、下部電極１０２ｃを露出する開口部を有するキャップ絶縁膜１０３と、キャップ絶縁膜１０３の側面上及び開口部により露出された下部電極１０２ｃ上に形成されたゲート間絶縁膜１０６と、ゲート間絶縁膜１０６上に形成された上部電極１０８と、を備える。 （もっと読む）

【課題】ガラス基板あるいはプラスチック基板の絶縁素材基板上への強誘電体薄膜及び常誘電体薄膜の形成方法、およびそれを利用した強誘電体メモリの製造方法を提供する。
【解決手段】絶縁素材基板１上にスピンコート法により非晶質のＰＺＴ薄膜２を堆積し、ライン状に整形された５３２ｎｍの波長をもつ連続発振レーザビーム４を酸化物２の表面３にスキャン照射して結晶化させることで、優れた強誘電特性が得られる。対象となる酸化物２に集中的にしかも短時間で最適な熱を与えることができるため、基板１や他の層の温度上昇を押さえることが可能である。また、レーザービーム照射により酸化膜の温度が急激に上昇しても短時間での処理となり、蒸発などによる組成のずれを最小限にすることが可能である。特にガラス基板あるいはプラスチック基板の絶縁素材基板１を用いるため、基板への熱損失が少なく、有効に結晶化を行うことができる。 （もっと読む）

【課題】ビット線及びワード線の抵抗の低い半導体装置、及びその製造方法を提供する。
【解決手段】第１のシリサイド層及び第１のポリシリコン層６を含むビット線ＢＬと、ビット線ＢＬ上に形成された基部１４ａ及び基部１４ａに立設された柱状のボディ部１４ｃを有する第２のシリコン層１４と、基部１４ａに形成されたソースドレイン領域ＳＤ_１と、ビット線ＢＬの一部を貫通して基板１と第２のシリコン層１４を連結する第１のシリコン層１３と、ボディ部１４ｃを覆うゲート絶縁膜１７を介してボディ部１４ｃを覆うゲート電極１８と、ボディ部１４ｃ上に形成されてゲート電極１８に接続される第２のシリサイド層及び第２のポリシリコン層２３を含むワード線ＷＬと、ワード線ＷＬを貫通してボディ部１４ｃの上方に接続されるソースドレイン領域ＳＤ_２を有する第３のシリコン層３４とを具備してなる。 （もっと読む）

【課題】ＤＲＡＭセルのキャパシタに適用できる膜厚まで薄膜化しても、高い誘電率を得るのに十分な結晶性を確保する誘電体膜を提供する。
【解決手段】トランジスタとワード線３、ビット線６がシリコン基板１上に形成されており、そのトランジスタの拡散層１５の片側から、ポリシリコンで形成された導電性プラグ５が引き出されている。その上部に、さらに第２の導電性プラグ８が接続されており、これは反応バリア層９を介して円筒型のキャパシタ下部電極１０につながっている。下部電極１０の表面には、ニッケルまたはコバルトを０．５％から１０％の範囲で添加した二酸化チタン１１が形成されており、上部電極１２と下部電極１０、および二酸化チタン１１でキャパシタが構成されている。 （もっと読む）

【課題】動作速度が速くかつ単位セルサイズの小さい強誘電体メモリを提供する。
【解決手段】半導体記憶装置は、ワード線と、ビット線と、プレート線と、ビット線に接続されたサブビット線と、強誘電体キャパシタの一端に接続されたドレイン、および、ワード線に接続されたゲートを含むセルトランジスタと、強誘電体キャパシタおよびセルトランジスタを含む複数のメモリセル、リセットトランジスタ、および、ブロック選択トランジスタを含むセルブロックであって、セルトランジスタのソースがプレート線に接続され、強誘電体キャパシタの他端がサブビット線に接続され、ブロック選択トランジスタのソースおよびドレインがそれぞれサブビット線およびビット線に接続され、リセットトランジスタのソースがプレート線に接続され、リセットトランジスタのドレインがサブビット線に接続されたセルブロックとを備え、複数のセルブロックによってメモリセルアレイを構成する。 （もっと読む）

【課題】メモリセルにおけるメモリキャパシタである第１のキャパシタと、メモリキャパシタ以外の第２のキャパシタとを混載してなる半導体装置において、大容量化及び微細化、低電圧化という第１のキャパシタに対する要請と、大容量化及び高耐圧化という第２のキャパシタに対する要請という異なる要求を共に十分に満たす。
【解決手段】下部電極５１と上部電極５２とにより強誘電体膜４５を挟持してなり、情報の記憶容量に用いられる第１のキャパシタ３０と、下部電極６６と上部電極６７とにより強誘電体膜６４を挟持してなり、記憶容量以外の容量に用いられる第２のキャパシタ５０と備えており、第１のキャパシタ３０と第２のキャパシタ５０とは、半導体基板１０の表面からの高さが相異なる層位置に形成されている。 （もっと読む）

【課題】動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法並びにデータ処理システムを提供する。
【解決手段】活性領域Ｋ内に設けられたトレンチ１００と、トレンチ１００と第１素子分離領域Ｓ１との間の活性領域Ｋに形成されたフィン型チャネル領域１８５と、第１素子分離領域Ｓ１に埋設され、第１ゲート絶縁膜１４１を介してフィン型チャネル１８５と接する第１ゲート電極１５１と、トレンチ１００に埋設され、第２ゲート絶縁膜１９１を介してフィン型チャネル１８５と接する第２ゲート電極２２５と、フィン型チャネル１８５と接続され、活性領域Ｋ内において第２ゲート電極２２５を挟んでトレンチ１００の両側に位置するソース／ドレイン拡散領域２４１とを具備してなるトレンチゲート型ＭＯＳトランジスタＴｒを有する半導体装置１を採用する。 （もっと読む）

【課題】配向が優れた誘電体膜の存在に基づいて高いスイッチング電荷量を得ることができる半導体装置及びその製造方法を提供する。
【解決手段】Ｉｒ膜２３を形成した後、このＩｒ膜２３上にＩｒ酸化膜を形成する。次に、ＭＯＣＶＤ法によりＩｒ酸化膜上に初期ＰＺＴ膜２５ａを形成すると共に、Ｉｒ酸化膜を還元によりＩｒ膜２４ａに変化させる。次に、初期ＰＺＴ膜２５ａ上に、初期ＰＺＴ膜２５ａよりも厚く、初期ＰＺＴ膜２５ａよりも酸化度が高いコアＰＺＴ膜２５ｂを形成する。 （もっと読む）

【課題】ゾルゲル法又はスパッタ法により強誘電体膜等の容量絶縁膜を形成する場合であっても、その配向をより一層揃えながらリーク電流を抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】Ｉｒ膜５３上に柱状晶化しているＩｒ酸化膜５４ａを形成した後、アモルファス状のＩｒ酸化膜５４ｂを形成する。次に、Ｉｒ酸化膜５４ｂ上にＰｔ膜９１を形成する。Ｉｒ酸化膜５４ｂがどの方位にも配向していないため、Ｐｔ膜９１は自己配向し、表面のミラー指数は（１１１）となる。次に、Ｐｔ膜９１上に、スパッタ法により容量絶縁膜５５を形成する。次に、酸素を含む雰囲気中でＲＴＡを行うことにより、容量絶縁膜５５の全体を柱状晶にする。容量絶縁膜５５を構成する柱状晶は、Ｐｔ膜９１の配向を引き継ぐため、その表面のミラー指数も（１１１）となる。また、Ｉｒ膜５３中のＩｒの容量絶縁膜５５への拡散はＩｒ酸化膜５４ａにより抑制される。 （もっと読む）

【課題】貴金属薄膜を作製するため、ダメージを抑える金属膜（特に高融点金属）を基板の、特に微細な穴の底面だけに、均一にしかも高速に作製することができる金属膜作製装置とする。
【解決手段】タンタル（Ｔａ）製の被エッチング部材１１が備えられたチャンバ１内にハロゲンを含有する原料ガスとしてのＣｌ₂ガスを供給し、被エッチング部材１１に対してプラズマを発生させＣｌ₂ガスで被エッチング部材１１をエッチングすることにより被エッチング部材に含まれるＴａ成分とＣｌ₂ガスとの前駆体ＴａＣｌを生成し、表面に微細穴（トレンチ）が形成された基板側の温度を被エッチング部材の温度よりも低くし、トレンチの（底面の金属被覆厚／壁面の金属被覆厚）である被覆率を１より大きくするような状態にＣｌ₂ガス成分量を調整してトレンチの底面だけにＴａ成分を成膜させる。 （もっと読む）

【課題】ゾルゲル法又はスパッタ法により強誘電体膜等の容量絶縁膜を形成する場合であっても、その配向をより一層揃えることができる半導体装置及びその製造方法を提供する。
【解決手段】下部電極膜の一部であるアモルファス状のＩｒ酸化膜５４を形成した後、その上にＰｔ膜９１を形成する。Ｉｒ酸化膜５４がどの方位にも配向していないため、Ｐｔ膜９１は自己配向し、表面のミラー指数は（１１１）となる。次いで、Ｐｔ膜９１上にＰｔ膜９２を形成する。Ｐｔ膜９２はＰｔ膜９１の配向を引き継ぐため、Ｐｔ膜９２の表面のミラー指数も（１１１）となる。その後、Ｐｔ膜９２上に、スパッタ法により容量絶縁膜５５を形成する。続いて、酸素を含む雰囲気中でＲＴＡを行うことにより、容量絶縁膜５５の全体を柱状晶にする。容量絶縁膜５５を構成する柱状晶は、Ｐｔ膜９２の配向を引き継ぐため、その表面のミラー指数も（１１１）となる。 （もっと読む）

【課題】コンタクトホールへのプラグ導電部の埋設時などに、水素バリア膜と上部電極との界面を通って水素が侵入し、強誘電体膜が特性劣化してしまうのを防止した、強誘電体メモリ装置とその製造方法を提供する。
【解決手段】基板２１上方に設けられた第１電極３２、強誘電体膜３３、第２電極３４を有する強誘電体キャパシタ３と、強誘電体キャパシタ３の第２電極３４の上面を覆って形成された水素トラップ膜４と、水素トラップ膜４及び強誘電体キャパシタの側面とを覆って設けられた絶縁性水素バリア膜５と、絶縁性水素バリア膜５を覆って設けられた層間絶縁膜６と、層間絶縁膜６と絶縁性水素バリア膜５と水素トラップ膜４とを貫通して第２電極３４に通じるコンタクトホール７０と、コンタクトホール７０内に設けられたプラグ導電部７と、を含む強誘電体メモリ装置１。 （もっと読む）

【課題】ビット線、ワード線の抵抗率を低くすることにより、低電力で安定した駆動特性を有する半導体装置、及びその製造方法を提供する。
【解決手段】ゲート電極とゲート電極に接すると共に第１不純物拡散領域よりも上の領域を第１の方向に延在する金属配線Ａとを有するワード線と、第１不純物拡散領域の側面の少なくとも一部に接するように設けられた接続部と接続部に接すると共に半導体領域よりも下の領域を第１の方向と直交する第２の方向に延在する金属配線Ｂとを有するビット線と、を備えたことを特徴とする半導体装置。 （もっと読む）

【課題】工数の増加及び強誘電体メモリ装置の特性劣化を生じさせることなく、コンタクトホールのアスペクト比が小さい強誘電体メモリ装置を実現できるようにする。
【解決手段】強誘電体メモリ装置は、基板１１の上に形成された第１の層間絶縁膜１３と、第１の層間絶縁膜１３の上に選択的に形成された強誘電体キャパシタ本体２２及び第２の層間絶縁膜２１を含むメサ部２４と、メサ部２４の側壁上に形成されたサイドウォール２５と、上部電極２０の上面及びサイドウォール２５と接してこれを覆う絶縁性の上部水素バリア膜２６と、第１の層間絶縁膜１３の上に形成され、上部水素バリア膜２６を覆う第３の層間絶縁膜２７と、メサ部２４と間隔をおいて形成され、第１の層間絶縁膜１３及び第３の層間絶縁膜２７を貫通する配線コンタクトプラグ２９とを備えている。 （もっと読む）

【課題】コンタクトプラグ上にキャパシタが形成されるような構造に関して、新たな構造を提供する。
【解決手段】基板と、前記基板の上方のコンタクトホールに埋め込まれたコンタクトプラグと、前記コンタクトプラグ上に形成されており、前記コンタクトホールに埋め込まれた部分を有する下部電極と、前記下部電極の一部分上に形成された第１のキャパシタ絶縁膜と、前記下部電極の他の部分上に形成された第２のキャパシタ絶縁膜と、前記第１のキャパシタ絶縁膜上に形成された第１の上部電極と、前記第２のキャパシタ絶縁膜上に形成された第２の上部電極と、を備えることを特徴とする半導体装置。 （もっと読む）

【課題】本発明の目的は、セラミックス膜の表面モフォロジを改善することができる、セラミックス膜の製造方法を提供することにある。
【解決手段】セラミックス膜の製造方法は、第１の原料液と、第２の原料液とを含むセラミックスの原料液を結晶化することにより、セラミックス膜を形成する工程を含む。前記第１の原料液と前記第２の原料液とは、種類が異なる関係にあり、前記第１の原料液は、強誘電体を生成するための原料液であり、前記第２の原料液は、ＡＢＯ系などの酸化物を生成するための原料液であり、前記第１の原料液が含む溶媒と第２の原料液が含む溶媒とは、極性の異なる関係にあり、前記第１の原料液と前記第２の原料液が相分離した状態で成膜することにより、前記セラミックス膜の平面方向において、前記第１の原料液からなる第１の結晶が断続して形成され、前記第２の原料液からなる第２の結晶が前記第１の結晶相互間に介在するように形成される。 （もっと読む）

【課題】 深さの異なる複数のコンタクトホールを有する構造であって、簡易な製造工程の下、基板に対するエッチングダメージを招来せず製造することが可能な半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板１上の一部領域にフィールド酸化膜２を形成し、その後にフィールド酸化膜２の一部領域をエッチング処理して凹部構造３２を形成し、その後に、少なくとも凹部構造３２の底面を覆うように、フィールド酸化膜２の上層に下部電極７、酸化膜８、上部電極９を形成し、ソース・ドレイン拡散領域６を形成し、その後に全面に層間絶縁膜１０を堆積する。そして、拡散領域６の上面が露出するように拡散領域６の上方領域に係る層間絶縁膜１０をエッチングして第１コンタクトホール１１ａを形成すると共に、上部電極９の上面が露出するように凹部構造３２の上方領域に係る層間絶縁膜１０をエッチングすることで第２コンタクトホール１１ｃを形成する。 （もっと読む）