【課題】ＦｅＲＡＭを製造する際、強誘電体キャパシタのパターニングをシリコン酸化膜よりなるハードマスクを使って行い、占有面積を低減するとともに、生産性および歩留まりを向上させる。
【解決手段】半導体装置の製造方法は、活性素子が形成された半導体基板上において、第１の導電膜と、強誘電体膜と、第２の導電膜とを順次積層した積層構造体をパターニングし、前記第１の導電膜を下部電極、前記強誘電体膜をキャパシタ絶縁膜、前記第２の導電膜を上部電極とした強誘電体キャパシタを形成する工程を含み、前記積層構造体のパターニングは、前記積層構造の上に形成されたハードマスクパターンをマスクに実行され、前記ハードマスクパターンは、経時的な水分吸収を生じないシリコン酸化膜よりなる。 （もっと読む）

【課題】導電プラグの酸化を抑止し、コンタクト抵抗の安定化された信頼性の高い半導体装置を実現する。
【解決手段】下部電極１０１と上部電極１０３とで強誘電体膜１０２を挟持してなる強誘電体キャパシタ構造１００と、導電プラグ１１０との間に、酸化しても導電性を有する導電材料（例えば金属）からなる導電層１１２を形成し、ここでは、導電プラグ１１０の下地膜を導電層１１２（Ａｇ，Ｎｉ，Ｃｕ，Ｚｎ，Ｉｎ，Ｓｎ，Ｉｒ，Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓから選ばれた少なくとも１種を材料として形成される。）とする。 （もっと読む）

【課題】容量素子の誘電体膜を形成する際に生じたエッチング生成物が誘電体膜に付着しない容量素子の製造方法を提供する。
【解決手段】強誘電体材料からなる誘電体層４２上に導電層４３を形成する工程と、導電層４３及び誘電体層４２のうちの少なくとも導電層４３上に、保護層１０を形成する工程と、保護層１０上にマスク層４５を形成する工程と、マスク層４５をパターニングする工程と、パターニングされたマスク層４５をマスクとして、保護層１０と共に保護層１０に隣接する下側の層４３をエッチングして、下側の層４３をパターニングする工程と、マスク層４５を除去する工程と、次いで、保護層１０に対してドライエッチングを行う工程と、を有する。 （もっと読む）

【課題】水素バリア膜の成膜時に生じるダストを効果的に除去することができる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板１０上に設けられたトランジスタＳＴと、トランジスタＳＴ上に形成された第１の層間絶縁膜ＩＬＤ１と、第１の層間絶縁膜ＩＬＤ１内に設けられ、トランジスタＳＴの拡散層ＤＬ１に接続された下部コンタクトプラグＣＰ１と、下部コンタクトプラグＣＰ１および第１の層間絶縁膜ＩＬＤ１上に形成された下部電極ＬＥ、強誘電体膜ＦＥおよび上部電極ＵＥを含む強誘電体キャパシタＦＣと、強誘電体キャパシタＦＣの周辺に設けられた第２の層間絶縁膜ＩＬＤ２と、強誘電体キャパシタＦＣの側面と第２の層間絶縁膜ＩＬＤ２との間に形成されたトレンチ５０の内部を充填し、強誘電体キャパシタＦＣの側面を被覆し、水素の透過を抑制する第１のバリア膜ＢＭ１とを備えている。 （もっと読む）

【課題】強誘電体キャパシタの強誘電体膜の上面および上部電極の上面が平坦であり、かつ、強誘電体キャパシタの分極状態を低電圧で変化させることができる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板と、半導体基板上に設けられた複数のトランジスタと、複数のトランジスタを被覆する層間絶縁膜と、層間絶縁膜上に設けられ、下部電極と上部電極との間に設けられた強誘電体膜を含む複数の強誘電体キャパシタとを備え、強誘電体膜は、Ｐｂ_ｘ（Ｚｒ_ｙ，Ｔｉ_{（１−ｙ）}）Ｏ_３（以下、ＰＺＴ）（ｘ、ｙは正数）からなり、その表面に突出部を有し、突出部の下にある前記強誘電体膜の底部の鉛濃度は、ＰＺＴの化学量論的組成の鉛濃度よりも高く、かつ、強誘電体膜の表面のＰＺＴの鉛濃度は、ＰＺＴの化学量論的組成の鉛濃度以下である。 （もっと読む）

【課題】導電性酸素バリア膜をドライエッチングする際に、上部電極と下部電極とがショートしてキャパシタリークによる特性劣化を防止する。
【解決手段】半導体基板１０１の上に酸素バリア膜２０１及び第２の層間膜２０２を順次形成し、第２の層間膜２０２に、酸素バリア膜２０１を露出するキャパシタ用開口部２１５を形成し、その底面上及び側壁上を含み、第２の層間膜２０２の上に第１の導電膜２０３、容量絶縁膜２０４及び第２の導電膜２０５を順次形成する。次に、キャパシタ用開口部２１５を埋め込むと共に、その上方においてキャパシタ用開口部２１５の径よりも大きい径を持つレジストマスク２０６を形成し、これを用いて、第２の導電膜２０５、容量絶縁膜２０４、第１の導電膜２０３及び第２の層間膜２０２をエッチングする。次に、キャパシタ用開口部２１５の周辺の上に残存する第２の導電膜２０５、容量絶縁膜２０４及び第１の導電膜２０３を除去する。 （もっと読む）

【課題】 配向の揃った強誘電体膜を下部電極上に形成することが可能な、強誘電体キャパシタを備えた半導体装置の製造方法を提供する。
【解決手段】 半導体基板１０上に下部電極形成用の貴金属膜３１を形成し、貴金属膜３１に酸処理を施すことにより該貴金属膜の表面を酸化する。その後、酸化された貴金属膜表面上に強誘電体膜３２を成膜し、該強誘電体膜を結晶化する。好ましくは、酸処理の後に、半導体基板上に残留した酸を乾燥させることなく水で置換し、且つ半導体基板上に残留した水を乾燥させることなくＩＰＡで置換する。 （もっと読む）

【課題】ソフトエラー耐性の大きいＳＲＡＭ（半導体記憶装置）を提供する。
【解決手段】横長型セル（３分割されたウェルがワード線の延在方向に並び、ビット線方向よりもワード線方向に長いメモリセル）上に、第１と第２ドライバＭＯＳトランジスタＮ１，Ｎ２と、第１ロードＭＯＳトランジスタＰ１，Ｐ２と、第１と第２アクセスＮＭＯＳトランジスタＮ３，Ｎ４とを設けたフルＣＭＯＳＳＲＡＭにおいて、記憶ノードとなる埋め込み配線５Ｄ，５Ｇは、ポリシリコン配線３Ｃ，３Ｂの長手方向と交差する方向に延びる傾斜部５０Ｄ，５０Ｇを有する。 （もっと読む）

【課題】メモリセル部でアスペクト比の高い下部電極の倒壊を防止するとともに、前記メモリセル部に隣接する周辺回路部への薬液の浸透を防止する半導体装置および半導体装置の製造方法を得るという課題があった。
【解決手段】メモリセル部と、前記メモリセル部を囲む周辺回路部と、を有する半導体装置であって、前記メモリセル部は、複数の筒状の下部電極１３と、下部電極１３の側面を覆う第１の絶縁膜と、前記第１の絶縁膜を覆う上部電極１５と、を有するキャパシタ３０を備えたメモリセル本体部５５と、メモリセル本体部５５を囲む溝部７３を備えたメモリセル外周部５６と、を有しており、下部電極１３の筒内に充填された第１の支持膜６１と、第１の支持膜６１の開口側の面に接面されるとともに複数の下部電極１３を結ぶように延在された第２の支持膜６２と、を有する半導体装置を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】結晶性の良好な誘電体膜を有し、良好なヒステリシス特性を有することができるキャパシタを提供する。
【解決手段】本発明に係るキャパシタ１００は，下部電極４と、下部電極４の上方に形成され、ニオブ酸チタン酸ジルコン酸鉛からなる第１誘電体膜１１と、第１誘電体膜１１の上方に形成され、チタン酸ジルコン酸鉛、または、前記第１誘電体膜を構成するニオブ酸チタン酸ジルコン酸鉛よりもＮｂ組成が小さいニオブ酸チタン酸ジルコン酸鉛からなる第２誘電体膜１３と、第２誘電体膜１３の上方に形成された上部電極６と，を含む。 （もっと読む）

【課題】下部電極の表面に絶縁性の酸化膜が形成されることを抑制することができる半導体装置を提供する。
【解決手段】この半導体装置は、基板１００、基板１００上に形成された絶縁膜２１０、及び容量素子３００を備える。容量素子３００は、絶縁膜２１０上に形成されたシリンダ型の下部電極３１０、誘電体膜３２０、及び上部電極３３０を備える。誘電体膜３２０は、下部電極３１０の底面上、内側面上、及び外側面上それぞれに形成されている。すなわち下部電極３１０の底面、内側面、及び外側面それぞれが容量の増大に寄与する。そして下部電極３１０の底面、内側面、及び外側面それぞれにおいて、内部から表面に向かって窒素濃度が上昇している。 （もっと読む）

【課題】小型化、高密度化が可能であって、かつ、既存の半導体製造技術と整合性の良いメモリセルアレイを提供する。
【解決手段】複数のメモリセル１００をアレイ状に配置したメモリセルアレイ１０において、メモリセル１００はＭＯＳトランジスタ１１０とＭＯＳトランジスタ１１０の一方の拡散層１１２ａに接続する第１電極１１３を有するコンタクトホール１０１ａ内に形成されたナノギャップ素子１２０とを有し、ナノギャップ素子１２０は第１導電体１２１と第１導電体１２１の上方に設けられた第２導電体１２２との間への所定電圧の印加により抵抗値の変化現象が生じるナノメートルオーダーの間隙を有し、ワード線ＷＬはＭＯＳトランジスタ１１０のゲート領域１１５と接続し、第１ビット線ＢＬ１はＭＯＳトランジスタ１１０の他方の拡散層１１２ｂに接続された第２電極１１４と接続し、第２ビット線ＢＬ２は第２導電体１２２と接続していることを特徴とする。 （もっと読む）

【課題】強誘電体キャパシタの疲労特性の不揃いを抑制できる半導体装置を提供することにある。
【解決手段】半導体基板１の上方に形成され、金属を有するキャパシタの下部電極１８ｂと、下部電極１８ｂの上に形成されるキャパシタＱの誘電体膜と、誘電体膜上に形成され、能動素子に電気的に接続されるキャパシタＱの上部電極と、キャパシタＱを覆う絶縁膜と、下部電極のコンタクト領域２５ｃの上に形成されるホールを有する半導体装置であって、ホールと上部電極１９ｂの距離はホール直径又はホール面積との関係において決定される。 （もっと読む）

【課題】キャパシタ誘電体膜の劣化を防止しながら、金属配線間を絶縁膜で所望に埋め込むことができる半導体装置の製造方法を提供すること。
【解決手段】シリコン基板（半導体基板）１の上方に下地絶縁膜９を形成する工程と、キャパシタQ1、Q2を下地絶縁膜９の上に形成する工程と、キャパシタQ1、Q2を覆う第１層間絶縁膜６８を形成する工程と、第１、第２配線溝３０、３３と、該配線溝３０、３３の底部から下に延びる第１、第２コンタクトホール３１、３４とを第１層間絶縁膜６８に形成する工程と、第１、第２配線溝３０、３３と第１、第２コンタクトホール３１、３４とに第１拡散防止膜３５と第１銅膜３６（第１導電体）とを埋め込む工程と、水素を含まない還元性ガス中において第１銅膜３６をアニールする工程とを有することを特徴とする半導体装置の製造方法による。 （もっと読む）

【課題】デザインルールに従いつつ、セル面積に対するキャパシタ面積の割合の増大を図ることができる、半導体装置を提供する。
【解決手段】アクティブ領域３は、列方向に延びる直線領域３Ａおよび直線領域３Ａの列方向の中央において直線領域３Ａと直交する直交領域３Ｂを有する平面視Ｔ字状をなしている。直線領域３Ａの両端部に形成されたドレイン領域６と強誘電体キャパシタ１２の下部電極１３とは、容量コンタクトプラグ１８を介して接続されている。。直交領域３Ｂの端部に形成されたソース領域７とビットラインＢＬ１，ＢＬ２，・・・とは、ビットコンタクトプラグ２７を介して接続されている。ビットコンタクトプラグ２７は、列方向に隣り合う２つのアクティブ領域３に形成されている４つのドレイン領域６に接続された容量コンタクトプラグ１８を頂点とする四角形の中心に配置されている。 （もっと読む）

【課題】十分な保持強度を備えることでキャパシタ下部電極の倒壊を防止し、製造が容易なサポート膜を備えた半導体装置を提供する。
【解決手段】設計ルールＦの数値によってサイズが規定される６Ｆ^２型のメモリセルを備えた半導体装置であって、前記メモリセルに含まれるキャパシタの下部電極がサポート膜で保持されており、該サポート膜は第１の方向に直線状に延在する第１のサポートパターン（１４ｘ）と、前記第１の方向と直交する第２の方向に直線状に延在する第２のサポートパターン（１４ｙ）との組合せのパターンで形成され、前記第１及び第２のサポートパターンの間隔は共に１．５Ｆ以上であり、前記第１又は第２のサポートパターンのいずれか一方の間隔は、前記第１又は第２のサポートパターンの他方の間隔よりも大きくなるように配置する。 （もっと読む）

【課題】デザインルールに従いつつ、セル面積の縮小を図ることができる、半導体装置を提供する。
【解決手段】ＦｅＲＡＭ１では、Ｎ型のドレイン領域６およびソース領域７が互いに間隔を空けて形成されている。ワードラインＷＬ１，ＷＬ２，・・・は、ドレイン領域６とソース領域７との間の領域に対向している。ドレイン領域６の上方には、強誘電体キャパシタ１２が形成されている。ドレイン領域６と強誘電体キャパシタ１２の下部電極１３とは、容量コンタクトプラグ１８を介して接続されている。容量コンタクトプラグ１８は、平面視で下部電極１３の中心に対してワードラインＷＬ１，ＷＬ２，・・・側と反対側にずれた位置に設けられている。これにより、ワードラインＷＬ１，ＷＬ２，・・・と容量コンタクトプラグ１８との間の距離は、平面視におけるゲート電極９と下部電極１３の中心との間の距離よりも大きくなっている。 （もっと読む）

【課題】能動素子、受動素子等の損傷や特性変化を防止しつつ、より小型化が図れる半導体装置を提供する。
【解決手段】複数の層２〜４が積層された半導体装置において、最上部に位置する第１配線層５９と、最上部から下方の２番目に位置する第２配線層５４と、第１配線層５９と第２配線層５４の間に形成された金属膜５６と、金属層５６の外周に形成され、第１配線層５９と第２配線層５４を接続する第１導電性プラグ５８と、金属膜５６及び第１配線層５９の上方に形成されたパッド６２と、パッド６２と第１配線５９を接続する第２導電性プラグ６１とを有する。 （もっと読む）

【課題】隣接する活性領域間が狭くなった場合においても、コンタクトプラグと拡散層とのコンタクト抵抗を低く抑えることが可能な半導体装置及びその製造方法を提供する。
【解決手段】Ｘ方向に延在する活性領域１０２内に設けられたゲートトレンチ１０３ｇｔ_１、１０３ｇｔ_２及びダミーゲートトレンチ１０３ｄｇｔと、活性領域１０２を横切るＹ方向に延在し、各トレンチ１０３ｇｔ_１、１０３ｇｔ_２、１０３ｄｇｔ内にそれぞれ少なくとも一部が埋め込まれたゲート電極１０４ｇ_１、１０４ｇ_２及びダミーゲート電極１０４ｄｇとを有し、ゲート電極１０４ｇ_１とその両側に設けられた拡散層１０５ａ_１，１０５ａ_２とからなるトランジスタ１０９と、ゲート電極１０４ｇ_２とその両側に設けられた拡散層１０５ｂ_１，１０５ｂ_２とからなるトランジスタ１１０は、拡散層１０５ａ_２と拡散層１０５ｂ_１との間に配置されたダミーゲート電極１０４ｄｇにより絶縁分離される。 （もっと読む）

【課題】キャパシタを有する信頼性の高い半導体装置を高い歩留りで製造し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成された第１の絶縁膜２６と、ソース／ドレイン拡散層２２に達する第１のコンタクトホール２８ａ内に埋め込まれた第１の導体プラグ３２と、第１の絶縁膜上に形成されたキャパシタ４４と、第１の絶縁膜上に、キャパシタを覆うように形成された第１の水素拡散防止膜４８と、第１の水素拡散防止膜上に形成され、表面が平坦化された第２の絶縁膜５０と、第２の絶縁膜上に形成された第２の水素拡散防止膜５２と、キャパシタの下部電極３８又は上部電極４２に達する第２のコンタクトホール５６内に埋め込まれた第２の導体プラグ６２と、第１の導体プラグに達する第３のコンタクトホール内に埋め込まれた第３の導体プラグ６２と、第２の導体プラグ又は第３の導体プラグに接続された配線６４とを有している。 （もっと読む）