【課題】
本発明は、より微細化可能な半導体記憶装置を提供する。
【解決手段】 半導体基板１０と、前記半導体基板１０上に設けられた複数のトランジスタ１４ａ，１４ｂと、前記トランジスタ１４ａ，１４ｂ上に設けられ、下部電極２０ａ，２０ｂと上部電極２２ａ，２２ｂとの間に設けられた強誘電体膜２１ａ，２１ｂを含む複数の強誘電体キャパシタ２３ａ，２３ｂと、前記半導体基板１０と前記下部電極２０ａ，２０ｂを接続する下層コンタクトプラグ１７ａ，１７ｂと、前記上部電極２２ａ，２２ｂ上に設けられた上層コンタクトプラグ２６ａ，２６ｂと、隣接する前記上層コンタクトプラグ間に設けられ、前記上層コンタクトプラグと前記半導体基板とを接続する共有コンタクトプラグ２７とを備え、前記共有コンタクトプラグ２７が、前記上層コンタクトプラグ２６ａ，２６ｂと直接接触し、接続されることを特徴とする半導体記憶装置。 （もっと読む）

【課題】高集積化を簡易に実現する、キャパシタを備える半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０と、半導体基板１０上に形成され、且つ、開口部ＯＰを有する絶縁層２０と、絶縁層２０上に形成された第１キャパシタＣＡＰ１及び第２キャパシタＣＡＰ２と、を備える。絶縁層２０の上面は、開口部ＯＰの内壁面の少なくとも一部を含む第１上面と、第１上面と比較して半導体基板からより離れている第２上面と、を含む。第１キャパシタＣＡＰ１は、第１上面上に形成された第１下部電極５１と、第１下部電極５１上に誘電体膜６０を介して形成された上部電極７０と、を備える。第２キャパシタＣＡＰ２は、第２上面上に形成され第１下部電極５１と電気的に分離された第２下部電極５２と、第２下部電極５２上に誘電体膜６０を介して形成された上部電極７０と、を備える。 （もっと読む）

【課題】 強誘電体メモリにおいて、強誘電体キャパシタのリーク電流の面内ばらつきを抑制することが困難である。
【解決手段】 基板の上に、導電性の下部電極膜を形成する。下部電極膜の上に、下方の一部分が結晶化され、表層部はアモルファス状態である強誘電体材料からなるキャパシタ誘電体膜を形成する。キャパシタ誘電体膜の上に、導電性の第１の上部電極膜を形成する。第１の上部電極膜を形成した後、７２２℃以下の温度で熱処理を行って、キャパシタ誘電体膜のアモルファス状態の部分を結晶化させる。結晶化させた後、第１の上部電極膜の上に、第１の上部電極膜よりも厚い導電性の第２の上部電極膜を形成する。 （もっと読む）

【課題】 高電圧の生成効率を向上し、消費電力を削減する。
【解決手段】 昇圧回路は、第１ノードおよび第２ノードの間に第３ノードを介して直列に接続された第１および第２キャパシタと、第４ノードおよび第５ノードの間に第６ノードを介して直列に接続された第３および第４キャパシタと、第４ノードが第１レベルに設定されているときに、第３ノードを電源線に接続する第１スイッチと、第１ノードが第１レベルに設定されているときに、第６ノードを電源線に接続する第２スイッチと、第６ノードの電荷を第２ノードに転送する第３スイッチと、第３ノードの電荷を第５ノードに転送する第４スイッチと、第２ノードを電圧線に接続する第５スイッチと、第５ノードを電圧線に接続する第６スイッチとを有する。 （もっと読む）

【課題】クラウン構造の下部電極形成に溶液エッチングを用いても電極支持膜が剥離脱落したり、収縮して下部電極が倒壊することを抑制し、工程が簡略であり、プロセスコストの増大を抑えたキャパシタの製造方法を提供する。
【解決手段】容量コンタクトが形成された第一層間絶縁膜上に、第二層間絶縁膜、電極支持膜、第三層間絶縁膜を順次形成し、次にこれら積層膜を貫通し容量コンタクト表面を露出する第一のホールを形成し、第一のホールの側壁を構成する第二層間絶縁膜および第三層間絶縁膜を後退させ電極支持膜がホール内に突出した第二のホールを形成し、ホール内に突出した支持膜表面を酸化した後、第二のホール内壁に下部電極を形成し、第二層間絶縁膜、第三層間絶縁膜及び電極支持膜表面の酸化膜を溶液エッチングを用いて除去する。 （もっと読む）

【課題】ＣＯＢ構造の強誘電体半導体メモリにおいて、信号劣化が発生する強誘電体膜の周辺領域の面積を減らす。
【解決手段】選択ワード線に直交する方向に隣接する２つのセルトランジスタで通過ワード線を共有させ、各セルのワード線を１．５本にすることにより、キャパシタの形状を正方形に近づける。 （もっと読む）

【課題】強誘電体キャパシタの上部電極上にコンタクトプラグを容易に形成することができ、かつ、強誘電体キャパシタ上方の水素バリア膜の破損を抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板１０上に設けられた複数のトランジスタと、複数のトランジスタ上に設けられた第1の層間絶縁膜ＩＬＤ１と、第１の層間絶縁膜ＩＬＤ１上に設けられた複数の強誘電体キャパシタＣと、複数の強誘電体キャパシタＣの上面および側面を被覆する第１の水素バリア膜ＨＢ１と、強誘電体キャパシタＣの上方に設けられ、並びに、隣接する２つの強誘電体キャパシタＣ間に間隙または空孔Ｈを有する状態で埋め込まれた第２の層間絶縁膜ＩＬＤ２と、間隙または空孔Ｈの開口部を閉じるように第２の層間絶縁膜ＩＬＤ２上を被覆するカバー絶縁膜ＣＩと、カバー絶縁膜ＣＩ上を被覆する第２の水素バリア膜ＨＢ２とを備える。 （もっと読む）

【課題】従来の半導体装置は、通常のコンタクトとシェアードコンタクトとを同時に形成することが難しくなり、接合リーク不良やコンタクト抵抗の上昇が発生する等の課題があった。
【解決手段】ロジックＳＲＡＭ部のゲート配線６の側壁に形成するサイドウォール９と、拡散層１１の表面に形成するシリサイド層１３とゲート配線６のシリサイド層１５とを電気的に接続するドープトポリシリコン１８と、ドープトポリシリコン１８と第１層アルミ配線とを電気的に接続するＷプラグ２６と、ロジックＳＲＡＭ部の拡散層１１の表面のシリサイド層と第１層アルミ配線とを電気的に接続するＷプラグ２５とを備えるものである。 （もっと読む）

【課題】 ＤＲＡＭメモリセルのセル容量に記憶されたデータの検出に使用されるセンス増幅器に、より短いビット線を配線すること。
【解決手段】 ダイナミックランダムアクセスメモリ（ＤＲＡＭ）素子は、異なる金属層に形成されたローカルビット線およびグローバルビット線を有する階層ビット線構造を有する。ローカルビット線は、複数のローカルビット線区分に分けられ、ビット線絶縁スイッチが、ローカルビット線区分を、グローバルビット線に接続するように、またはグローバルビット線から切断するように構成される。その結果、長さ当たりでより低い静電容量を有するグローバルビット線が、メモリセルのセル容量から離れたセンス増幅器への信号のルーティングに使用されるため、長さ当たりでより高い静電容量を有するローカルビット線を短くすることができる。 （もっと読む）

【課題】製造プロセスの工程数を少なくし得ると同時に低い接続抵抗を実現し得る構造を持つ半導体装置の製造方法を提供する。
【解決手段】この製造方法は、セルトランジスタの拡散領域２０６Ａ，２０６Ｃ，２０６Ｄ，２０６Ｆに達する第１のコンタクトホールと、セルトランジスタの拡散領域２０６Ｂ，２０６Ｅに達するビット線コンタクトホールと、このビット線コンタクトホールに連通する配線溝とを第１の絶縁膜２０８Ｐに埋め込み形成する。また、これら第１のコンタクトホール、ビット線コンタクトホールおよび配線溝に導電性材料を埋め込むことでそれぞれ第１のコンタクトプラグ２１０Ａ〜２１０Ｄとビット線コンタクト２１１Ｂ，２１１Ｆとを形成し、第１のコンタクトプラグ２１０Ａ〜２１０Ｄを、第２の絶縁膜２１２に形成された開口部を介して、第３の絶縁膜２１４Ｐに形成されたキャパシタと電気的に接続する。 （もっと読む）

【課題】上層の配線が導電体や不純物拡散層からずれていても、上層の配線を導電体や不純物拡散層に接続することができるようにする。
【解決手段】第１プラグ２１０は第１絶縁層２００に埋め込まれており、不純物拡散層１１０に接続している。第２プラグ３１０は第２絶縁層３００に埋め込まれており、第１プラグ２１０に接続している。第３プラグ４１０は第３絶縁層４００に埋め込まれており、第２プラグ３１０に接続している。第１配線５１０は第３絶縁層４００の表面に位置しており、第３プラグ４１０に接続している。平面視において、第２プラグ３１０は、上面及び底面の幅が第１プラグ２１０及び第３プラグ４１０の上面及び底面の幅がより大きく、かつ中心が、第１プラグ２１０の中心及び第３プラグ４１０の中心の少なくとも一方からずれている。そして第１プラグ２１０の中心は第３プラグ４１０の中心からずれている。 （もっと読む）

【課題】製造工程における強誘電体キャパシタの劣化を抑制する。
【解決手段】半導体装置の製造方法は、半導体基板１００の上方に、Ｐｂを含む強誘電体１２０を有するキャパシタ層を形成し、前記キャパシタ層をＲＩＥにより加工して、前記強誘電体を有するキャパシタを形成し、Ｐｂ、酸素および鉛単体酸化物を含む雰囲気で、前記キャパシタを熱処理し、前記熱処理の際に、前記雰囲気内における前記鉛単体酸化物の分圧は、前記強誘電体内におけるＰｂにより生じる前記鉛単体酸化物の蒸気圧以上、かつ前記雰囲気内における前記鉛単体酸化物の蒸気圧以下である。 （もっと読む）

【課題】 求められる特性が異なる複数のキャパシタを同一基板上に混載するには、さらなる工夫が必要とされる。
【解決手段】 下部電極、上部電極、及び両者の間に配置された誘電体膜を含む下層キャパシタが、半導体基板の上に配置されている。第１の層間絶縁膜が、第１のキャパシタを覆う。複数の上層キャパシタが、第１の層間絶縁膜の上に配置されている。上層キャパシタは、下部電極、上部電極、及び両者の間に配置された誘電体膜を含み、平面視において、下層キャパシタに重なる。半導体基板の上に、上層キャパシタに対応して複数のトランジスタ配置されている。トランジスタは、上層キャパシタとともにメモリセルを構成する。 （もっと読む）

【課題】良好な特性の半導体装置を良好な歩留りで製造可能な製造方法を提供する
【解決手段】半導体基板１０Ａ上に絶縁膜を形成する工程と、絶縁膜上に感光性材料５１を塗布する工程と、半導体基板１０Ａの周辺部に形成された感光性材料５１を除去する工程と、感光性材料５１に対してプリベイクを行い、感光性膜５２を形成する工程と、感光性材料５１が除去された領域と離間するように、感光性膜５２に対して露光を行う工程と、露光された感光性膜５２に対して現像を行うことにより、レジストパターンを形成する工程と、レジストパターンをマスクとして、絶縁膜にコンタクトホールを形成する工程と、コンタクトホール内にプラグ導電部を形成する工程と、プラグ導電部上に強誘電体キャパシタを形成する工程と、強誘電体キャパシタに対して、酸素雰囲気中で熱処理を行う工程と、を含む。 （もっと読む）

【課題】良好な特性の強誘電体キャパシタを提供する。
【解決手段】本発明の強誘電体キャパシタは、基板１０の上に設けられた下部電極３１と、下部電極３１の上に設けられた上部電極３３と、下部電極３１と上部電極３３との間に設けられた強誘電体膜３２と、下部電極３１と強誘電体膜３２と上部電極３３とを含んだ電荷蓄積部３の上に設けられ、アルミニウム酸化物を含んだ水素バリア膜３７と、水素バリア膜３７と電荷蓄積部３との間に設けられ、イリジウム酸化物からなる拡散防止膜３６と、拡散防止膜３６と電荷蓄積部３との間に設けられた絶縁膜３５と、を備えている。 （もっと読む）

【課題】 強誘電体キャパシタ及び強誘電体メモリ装置に関し、ＰＺＴより大きな残留分極量を有する（１１１）配向性に優れた強誘電体薄膜を得る。
【解決手段】 正方晶Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ3 に、前記正方晶Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ3 よりｃ軸／ａ軸比が大きい正方晶ペロブスカイト構造を有する材料を添加して（１１１）優先配向した強誘電体膜と、前記強誘電体膜を挟む下部電極と上部電極とを設ける。 （もっと読む）

【課題】微細加工技術の進展に対応可能であって、設計自由度が高く、かつ効率よく容量素子を形成することが可能な半導体装置を提供すること。
【解決手段】本発明に係る半導体装置１は、半導体基板２の上方に形成された配線層Ｍ１と、平面視上の形状が粒状に配設され、上方側において配線層Ｍ１と接続されるように当該配線層Ｍ１から下層方向に延在し、かつ第１電極からなるコンタクトプラグ１０（Ａ）と第２電極からなるコンタクトプラグ１０（Ｂ）とを備え、隣接する第１電極からなるコンタクトプラグ１０（Ａ）と、第２電極からなるコンタクトプラグ１０（Ｂ）間において、容量を形成するようにした容量素子領域Ｒｂを具備する。また、容量電極の取り出し口となる配線層を、異なる配線層により構成する。 （もっと読む）

【課題】メモリ機能等を有する機能膜の水による劣化を防止すること。
【解決手段】成膜装置内で、機能膜が形成された基板上に、上記機能膜を覆うように、絶縁膜を形成する絶縁膜形成工程と、形成した上記絶縁膜の表面をプラズマに曝すプラズマ処理工程とを繰り返すこと。 （もっと読む）

【課題】複数の容量部が接続された容量プレート上面とロジック部とで配線層の高さを同じにするメモリ混載の半導体装置、および製造方法を提供する。
【解決手段】半導体装置の製造方法は、ロジック部の第１領域３の第１層間層４３、５３に配線３４を形成する工程と、配線形成後にメモリ部の第２領域２の第１層間層４３、５３における表面領域をエッチングする工程と、エッチングした領域に容量１２用の複数のシリンダ開口部を形成する工程と、複数のシリンダ開口部に下部電極層１２Ｃ、誘電体層１２Ｂ及び共通上部電極１２Ａ、１３を形成して、複数の容量部１２を形成する工程とを具備する。複数の容量部１２を形成する工程は、第１層間層４３、５３の上面と共通上部電極１２Ａ、１３の上面とが略同一平面上になるように共通上部電極１２Ａ、１３を形成する工程を備える。 （もっと読む）

【課題】回路を形成する領域を確保しつつ、十分な耐圧、容量を備えた容量素子を備える半導体装置を提供する。
【解決手段】半導体装置は、ＤＲＡＭセルのキャパシタ上部電極１９と、上部電極１９の下方に形成されたキャパシタ下部電極１７とを含む情報記憶部と、情報記憶部へのアクセスを制御するアクセストランジスタとを有するメモリセルと、アクセストランジスタに接続され、情報記憶部にデータの書き込み又は読み出しを行うビット線１６と、アクセストランジスタのゲート電極に接続され、アクセストランジスタを制御するワード線と、キャパシタ上部電極１９の上方に形成された第１金属配線２１と同一層からなる上部電極２３と、キャパシタ上部電極１９と同一層の下部電極２２とを有し、メモリセルが形成された領域外に形成された容量素子とを備える。 （もっと読む）