【課題】ハードマスク上のダストに起因する強誘電体のエッチング不良を低減する。
【解決手段】半導体基板１１上に電極膜２３、強誘電体膜２４および電極膜２５を順次積層した後、ハードマスクＨＭを積層し、界面活性剤を用いてハードマスクＨＭの表面をスクラブ洗浄した後、強誘電体キャパシタ２６の平面形状に対応するようにハードマスクＨＭをパターニングし、このパターニングされたハードマスクＨＭを用いて電極膜２５、強誘電体膜２４および電極膜２３の異方性エッチングを順次行うことで、強誘電体キャパシタ２６の上部電極２５ａ、強誘電体層２４ａおよび下部電極２３ａを半導体基板１１上に形成する。 （もっと読む）

【課題】強誘電体キャパシタの下部電極の凹凸形成の制御性を向上させた半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、複数の突出部２０を有するように形成された下部電極ＬＥと、下部電極上に形成された強誘電体膜ＦＥと、強誘電体膜上に形成された上部電極ＵＥとを含む強誘電体キャパシタＦＣを備えている。 （もっと読む）

【課題】第１ゲート電極と第２ゲート電極間の寄生容量の少なく高速アクセスが可能なソースサイド注入方式のスプリットゲート型不揮発性メモリセルを備えた不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルが、書き込み・消去用の第１メモリセルユニットＵ１と、読み出し用の第２メモリセルユニットＵ２と、第３メモリセルユニットＵ３とを備えてなり、第１メモリセルユニットＵ１の第２ゲート電極７、第２メモリセルユニットＵ２の第３ゲート電極１１、第３メモリセルユニットＵ３の第４ゲート電極１３同士が電気的に接続してフローティングゲートＦＧが形成される。第４ゲート電極１３上に第２の絶縁膜を介して第５ゲート電極１５が形成され、第５ゲート電極１５が制御端子ＣＧと電気的に接続することにより、フローティングゲート７，１１，１３が制御端子ＣＧと容量結合している。 （もっと読む）

【課題】メモリセルの強誘電体キャパシタの分極特性のバラツキを低減しつつ、回路面積の縮小を図ることが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板に第１の方向に延びる素子領域上に形成され、ビット線とプレート線との間で複数個直列に接続された同一導電形のセル選択ＭＯＳトランジスタと、素子領域上に層間絶縁膜を介して形成された強誘電体膜と、セル選択ＭＯＳトランジスタのソース拡散層に電気的に接続され強誘電体膜の下方に形成された下部電極と、セル選択ＭＯＳトランジスタのドレイン拡散層に電気的に接続され強誘電体膜の上方に形成された上部電極と、を有し、セル選択ＭＯＳトランジスタに一対一に並列に接続された複数の強誘電体キャパシタと、備え、強誘電体キャパシタは、隣接する２つの素子領域上において、第１の方向に交互に配置されている。 （もっと読む）

【課題】シームの影響を抑制し、合わせずれが発生しないプラグを形成可能な半導体装置を提供する。
【解決手段】半導体基板１１上のトランジスタ１１を被う層間絶縁膜１９と、層間絶縁膜１９の上にあり、水素の拡散を抑制する層間絶縁膜２０と、層間絶縁膜１９、２０を貫通して底面がトランジスタ１４に接続され、底面及び側面にバリアメタル２４が配設され、バリアメタル２４の内側に耐酸化性のプラグメタル２６が配設され、上面中央部のシームの上端開口部にプラグメタル２６が埋め込まれたプラグ下部電極２２と、プラグ下部電極２２の上面に接して、半導体基板１１の表面に対して約８５度に立った側面を有する強誘電体膜３３と、強誘電体膜３３上に形成され、強誘電体膜３３の側面に連続して立った側面を有する上部電極３５と、層間絶縁膜２０に接触し、強誘電体膜３３及び上部電極３５の側面、上部電極３５の上面に被うバリア絶縁膜３７とを備える。 （もっと読む）

【課題】メモリ特性のバラツキを抑制した半導体記憶装置、及びその製造方法を提供する。
【解決手段】半導体記憶装置１００は、強誘電体キャパシタＣとセルトランジスタＴｒを並列に接続したメモリセルＭＣを有するメモリセルアレイ１ａを備える。メモリセルアレイ１ａは、基板１０の上層に設けられた第１導電層３１と、第１導電層３１の上面に形成された強誘電体層３２と、強誘電体層３２の上面に形成された第２導電層３４と、強誘電体層３２と同層に形成されたストッパー層３３とを備える。化学機械研磨によるストッパー層３３の選択比は、化学機械研磨による強誘電体層３２の選択比よりも大きい。 （もっと読む）

【課題】信頼性が高く、特性の改善された半導体装置を提供すること。
【解決手段】本発明の一態様に係る半導体装置１は、ワンチップに規則性を有するレイアウト領域と、規則性のないレイアウト領域を備える半導体装置であって、下層導電層１１と、下層導電層１１上に形成された層間絶縁膜と、その上に形成された上層配線層Ｍ１と、下層導電層１１と上層配線層Ｍ１とを、実質的に最短距離で電気的に接続するように配設した接続プラグ１０とを備える。そして、規則性を有するレイアウト領域における少なくとも一部の領域において、下層導電層１１と上層配線層Ｍ１との電気的接続が、下層導電層１１の直上から延在する直上位置、当該直上位置から離間したシフト位置に配設した少なくとも２つの接続プラグ１０と、これらを電気的に接続するための中間接続層２０により行われている。 （もっと読む）

【課題】強誘電体キャパシタを用いた信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体基板１０１と、半導体基板１０１表面部に形成された不純物拡散層１０２と、半導体基板１０１上に形成された層間絶縁膜１０７と、層間絶縁膜１０７を貫通し、上面が層間絶縁膜１０７の上面より高く、層間絶縁膜１０７の上面より高い領域が凸状に形成され、不純物拡散層１０２と接触するコンタクトプラグ１１１と、コンタクトプラグ１１１上及び層間絶縁膜１０７の所定領域上に形成されたキャパシタ下部電極膜１１４と、キャパシタ下部電極膜１１４上に形成された強誘電体膜１１６と、強誘電体膜１１６上に形成されたキャパシタ上部電極膜１１７と、を備える。下部電極１１４ｂ中にグレインはほとんど形成されず、強誘電体膜１１６に含まれる酸素がコンタクトプラグ１１１へ拡散することが防止され、コンタクトプラグの酸化が抑制される。 （もっと読む）

【課題】異なる構造の半導体メモリセルを備えた半導体メモリ領域を縮小化するための半導体装置を提供する。
【解決手段】半導体層に形成されるＲＡＭの第１のトランジスタと、第１のトランジスタの第１のソース／ドレイン１７に電気的に接続される第１電極を有するキャパシタＱと、第１のトランジスタに隣接する領域の半導体層に形成されるＲＯＭの第２、第３のトランジスタと、第１のトランジスタの第２のソース／ドレイン１６と第２のトランジスタの第１のソース／ドレイン２０に電気的に接続されるビット線６０とを有する。 （もっと読む）

【課題】信頼性の高い半導体装置を効率良く製造できるようにする。
【解決手段】減圧されるチャンバ６２と、チャンバ６２内において、露出するレジスト膜４９を有する半導体基板１を複数支持する基板ホルダ６４と、基板ホルダ６４の配置領域の外側に設けられ、チャンバ６２内に酸素ガスを供給する供給孔７２が複数箇所に形成されたガス供給管７１と、チャンバ６２内の流体を吸い込む排気孔が設けられた排気管７４と、レジスト膜４９をアッシングさせるための酸素ガスを活性化する高周波電源６６と、を有する。 （もっと読む）

【課題】不揮発性記憶素子と、容量素子若しくは抵抗素子とを有するシステムＩＣの製造方法を提供する。
【解決手段】半導体基板の主面の素子分離領域５上に下部電極１０ｃが設けられ、かつ下部電極１０ｃ上にＯＮＯ膜１１，１２，１３からなる誘電体膜を介在して上部電極１９ｃが設けられた容量素子Ｃを有する半導体集積回路装置であって、半導体基板の主面の素子分離領域５と下部電極１０ｃとの間に耐酸化性膜８、及び下部電極１０ｃと上部電極１９ｃとの間に耐酸化性膜１２を有する。 （もっと読む）

【課題】キャパシタを備えた半導体装置とその製造方法において、キャパシタの品質を向上させること。
【解決手段】第１の導電膜１９、誘電体膜２０、及び第２の導電膜２１をこの順に形成する工程と、第２の導電膜２１をパターニングして、複数の上部電極２１ａを形成する工程と、レジストパターン２７の側面２７ｂが後退するエッチング条件を用いて、該レジストパターン２７をマスクにしながら誘電体膜２０をエッチングし、キャパシタ誘電体膜２０ａを形成する工程と、第１の導電膜１９をパターニングして下部電極１９ａを形成する工程と、上部電極１９ａの上の層間絶縁膜３３にホール３３ａを形成する工程と、ホール３３ａに導体プラグ３７を埋め込む工程とを有し、端部の上部電極２１ａ上のホール３７の形成予定領域が、側面２７ｂが後退した後のレジストパターン２７により覆われる半導体装置の製造方法による。 （もっと読む）

【課題】均一な結晶性を有する強誘電体膜を形成し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に、プラチナ、パラジウム、ロジウム又はオスミウムである貴金属を含む貴金属膜である第１の導電膜４４を形成する工程と、第１の導電膜上に、膜厚が０．１ｎｍ以上、３ｎｍ以下であり、貴金属の酸化物を含む非晶質の第２の導電膜４５を形成する工程と、スパッタリング法又はゾル・ゲル法により、第２の導電膜上に強誘電体膜５０を直接形成する工程と、熱処理を行うことにより、強誘電体膜を結晶化する工程と、強誘電体膜上に第３の導電膜を形成する工程と、パターニングすることにより、第１の導電膜と第２の導電膜とを含む下部電極と、強誘電体膜を含むキャパシタ誘電体膜と、第３の導電膜を含む上部電極とを有するキャパシタを形成する工程とを有している。 （もっと読む）

【課題】ワード線の抵抗の低減及びワード線間容量の低減が可能な半導体装置を提供する。
【解決手段】ワード線３Ａ及び３Ｂ方向に延在し、隣接する２つのセル列（Ｌ_４ｎ＋１とＬ_４ｎ＋２、Ｌ_４ｎ＋３とＬ_４ｎ＋４）を１本のワード線３Ａ，３Ｂで接続することを特徴とする半導体装置５０を採用する。 （もっと読む）

削設構造（１３０、３３０、８３０）の垂直側壁（１３２、３３２、８３２）に金属（１４１、３４１、８４１）をパターニングする方法であって、金属の一部分（４３５）が、削設構造内においてスピンオングラス材料上方で露出するように、スピンオングラス材料を削設構造内に配置する段階と、第１のウェット化学エッチングを使用して金属の一部分をエッチングし、垂直側壁から取り除く段階と、第２のウェット化学エッチングを使用してエッチングすることにより、削設構造からスピンオングラス材料を取り除く段階とを備える。上述した方法は、ｅＤＲＡＭデバイスに好適なＭＩＭキャパシタ（８００）の製造に適用してもよい。 （もっと読む）

【課題】強誘電体キャパシタへのストレスを抑制し、強誘電体キャパシタの分極特性の劣化を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板１０と、半導体基板の上方に設けられ、上部電極ＵＥ、強誘電体膜ＦＥおよび下部電極ＬＥを含む強誘電体キャパシタＦＣと、強誘電体キャパシタの周辺を取り囲むように設けられた上部層間絶縁膜ＩＬＤ３，ＩＬＤ４とを備え、強誘電体キャパシタと上部層間絶縁膜との間に間隙５０が設けられている。 （もっと読む）

【課題】メモリセルの特性を損ねることなく、ブロック選択部を微細化してもオフ時のリーク電流が増大しない半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、互いに並列に接続された強誘電体キャパシタおよびセルトランジスタを含むメモリセルが複数個直列に接続されて構成された複数のセルブロックと、複数のセルトランジスタのゲートに接続された複数のワード線と、互いに直列に接続されたエンハンスメント型トランジスタおよびデプレーション型トランジスタを含む複数のブロック選択部と、複数のブロック選択部を介して複数のセルブロックの一端に接続された複数のビット線と、複数のセルブロックの他端に接続された複数のプレート線とを備え、エンハンスメント型トランジスタのゲート長は、デプレーション型トランジスタのゲート長よりも長いことを特徴とする。 （もっと読む）

【課題】電極上に膜（水素バリア膜、バリアメタル）が形成される場合に、電極上での膜のカバレッジ不良の発生を防止することができる、半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１では、強誘電体膜１３上に、強誘電体膜１３に接する電極下層１５とこの電極下層１５上に積層される電極上層１６との積層構造を有する上部電極１４が積層されている。そして、電極上層１６の上面は、平坦化により、強誘電体膜１３の表面モホロジーと無関係な平坦面となっている。したがって、電極上層１６上で水素バリア膜１７およびバリアメタル２８をほぼ均一な厚さに形成することができ、上部電極１４上での膜のカバレッジ不良の発生を防止することができる。 （もっと読む）

【課題】製造歩留まりの向上した半導体記憶装置の製造方法を提供する。
【解決手段】ダミートランジスタＤＴｒ上方の配線層１０８ｃ上にキャパシタ下部電極膜１０９を残しておき、キャパシタ上部電極膜１１１及び強誘電体膜１１０の除去によるキャパシタ加工の際に、配線層１０８ｃが除去されることを防止し、選択トランジスタＳＴｒの拡散層１０２ｃとビット線との接続を確保する。 （もっと読む）

【課題】水素による強誘電体キャパシタの特性劣化を抑制するメモリを提供する。
【解決手段】メモリは、第１の層間膜を貫通して半導体基板上のトランジスタに接続された第１、第２のプラグと、第１のプラグ上の強誘電体キャパシタの側面を被覆する第２の層間膜と、第２のプラグと上部電極とを接続するローカル配線とを備え、第２のプラグ上で隣接する強誘電体キャパシタの上部電極はローカル配線で第２のプラグに接続され、第１のプラグ上で隣接する強誘電体キャパシタの下部電極は第１のプラグに接続され、第１、第２のプラグで接続される強誘電体キャパシタを含むセルブロックが配列され、隣接するセルブロックはローカル配線の半ピッチずれて配置され、第２のプラグの両側で隣接する強誘電体キャパシタ間の第１の間隔は第２の層間膜の堆積膜厚の２倍よりも大きく、隣接するセルブロック間の第２の間隔は第２の層間膜の堆積膜厚の２倍よりも小さい。 （もっと読む）