半導体装置
【課題】ソフトエラー耐性の大きいＳＲＡＭ（半導体記憶装置）を提供する。
【解決手段】横長型セル（３分割されたウェルがワード線の延在方向に並び、ビット線方向よりもワード線方向に長いメモリセル）上に、第１と第２ドライバＭＯＳトランジスタＮ１，Ｎ２と、第１ロードＭＯＳトランジスタＰ１，Ｐ２と、第１と第２アクセスＮＭＯＳトランジスタＮ３，Ｎ４とを設けたフルＣＭＯＳＳＲＡＭにおいて、記憶ノードとなる埋め込み配線５Ｄ，５Ｇは、ポリシリコン配線３Ｃ，３Ｂの長手方向と交差する方向に延びる傾斜部５０Ｄ，５０Ｇを有する。
【解決手段】横長型セル（３分割されたウェルがワード線の延在方向に並び、ビット線方向よりもワード線方向に長いメモリセル）上に、第１と第２ドライバＭＯＳトランジスタＮ１，Ｎ２と、第１ロードＭＯＳトランジスタＰ１，Ｐ２と、第１と第２アクセスＮＭＯＳトランジスタＮ３，Ｎ４とを設けたフルＣＭＯＳＳＲＡＭにおいて、記憶ノードとなる埋め込み配線５Ｄ，５Ｇは、ポリシリコン配線３Ｃ，３Ｂの長手方向と交差する方向に延びる傾斜部５０Ｄ，５０Ｇを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、６つのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを含むメモリセル（以下、フルＣＭＯＳセルとする）を備え、ソフトエラー耐性を向上することができる構造を有するＳＲＡＭ(Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。
【背景技術】
【０００２】
ＳＲＡＭの低電圧化に伴い、６つのＭＯＳトランジスタを含むフルＣＭＯＳセルを備えたＳＲＡＭ（以下、フルＣＭＯＳＳＲＡＭとする）が主流になりつつある。
【０００３】
ここで、フルＣＭＯＳセルとは、一般に、２つのバルクのアクセスｎＭＯＳトランジスタと、２つのバルクのドライバｎＭＯＳトランジスタと、２つのバルクのロードｐＭＯＳトランジスタとで形成されるメモリセルのことである。
【０００４】
フルＣＭＯＳセルは比較的ソフトエラー耐性に優れているが、デザインルールの微細化により、ＳＲＡＭメモリセルのセルサイズは年々小さくなり、ＳＲＡＭが低電圧化するのに伴い、ＳＲＡＭのメモリセルの記憶ノードの蓄積電荷（電圧×容量）は減少し、ソフトエラーの問題が顕著になってきている。この結果、低電圧動作のＳＲＡＭでは、フルＣＭＯＳＳＲＡＭであっても、ソフトエラー対策を施すことが必要となってきた。
【０００５】
なお、ソフトエラーとは、何らかの要因によって、保持していたデータが逆転する現象である。この発生要因としては、たとえばパッケージに含まれるＵやＴｈから放出されるα線がシリコン基板中を通過することにより発生する電子−正孔対によるノイズなどが挙げられる。
【０００６】
このような、ソフトエラーに対する耐性を高めるための対策としては、たとえば、ＳＲＡＭの記憶ノードに容量を付加する方法などが考えられる。
【０００７】
上記のような対策を施したＳＲＡＭとしては、たとえば、特開平６−１５１７７１号公報（従来例１）や特開２００２−８３８８２号公報（従来例２）などに記載されたものなどが挙げられる。
【０００８】
従来例１においては、キャパシタ電極が、駆動トランジスタのゲート間に２個の交差接続されたキャパシタを形成したＳＲＡＭが開示されている。
【０００９】
また、従来例２においては、１対のＣＭＯＳインバータの相互の入出力端子（蓄積ノード）間を、１対の局所配線を介して交差結合してフリップフロップ回路を構成したＳＲＡＭが開示されている。ここで、該局所配線と基準電圧線との間に容量が形成されている。
【００１０】
ところで、特開２００２−７６１４３号公報（従来例３）においては、局所配線の表面を祖面化し、局所配線間に形成されるキャパシタの容量を大きく確保したＳＲＡＭが開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平６−１５１７７１号公報
【特許文献２】特開２００２−８３８８２号公報
【特許文献３】特開２００２−７６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記のようなＳＲＡＭにおいては、下記のような問題があった。
上記のようなキャパシタによる容量の付加に際して、たとえば、一定の容量を確保するためにキャパシタが大型化した場合は、セルサイズが大きくなる。すなわち、ソフトエラー耐性の向上に際しては、セル面積の縮小などの障害にならない構造を採用する必要がある。
【００１３】
しかしながら、上述した従来のＳＲＡＭメモリセルは、各々分離されたウェルがビット線の延在方向に並ぶ縦長型セル構造を有しており、各々分離されたウェルがワード線の延在方向に並ぶ横長型セルに適した構造を有するものではない。
【００１４】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、セル面積の拡大が抑制され、かつ、ソフトエラーに強い半導体記憶装置としてのＳＲＡＭを提供することにある。
【課題を解決するための手段】
【００１５】
本発明に係る半導体装置は、ワード線と、ワード線の延在方向と直交する方向に延びるビット線と、ワード線の延在方向に順に並ぶ第１導電型の第１ウェル、第２導電型の第２ウェルおよび第１導電型の第３ウェルと、第１ウェルに形成された第１ドライバＭＯＳトランジスタと第１アクセスＭＯＳトランジスタと、第２ウェルに形成された第１ロードＭＯＳトランジスタと第２ロードＭＯＳトランジスタと、第３ウェルに形成された第２ドライバＭＯＳトランジスタと第２アクセスＭＯＳトランジスタと、第１ドライバＭＯＳトランジスタと第２ドライバＭＯＳトランジスタ、第１アクセスＭＯＳトランジスタと第２アクセスＭＯＳトランジスタおよび第１ロードＭＯＳトランジスタと第２ロードＭＯＳトランジスタとを覆う層間絶縁膜と、層間絶縁膜内に形成され、第１ドライバＭＯＳトランジスタの活性領域と第１アクセスＭＯＳトランジスタの活性領域と第１ロードＭＯＳトランジスタの活性領域と第２ドライバＭＯＳトランジスタのゲートと第２ロードＭＯＳトランジスタのゲートとを接続する第１局所配線と、層間絶縁膜内に形成され、第２ドライバＭＯＳトランジスタの活性領域と第２アクセスＭＯＳトランジスタの活性領域と第２ロードＭＯＳトランジスタの活性領域と第１ドライバＭＯＳトランジスタのゲートと第１ロードＭＯＳトランジスタのゲートとを接続する第２局所配線とを有し、第２局所配線は、第１ドライバＭＯＳトランジスタおよび第１ロードＭＯＳトランジスタのゲート電極となる第１導電層と電気的に接続され、第２局所配線は、層間絶縁膜上に投影した時に、第１導電層とのなす角度が鈍角となるように第１の導電層の長手方向と交差する方向に延びる傾斜部を有し、第１局所配線は、第２ドライバＭＯＳトランジスタおよび第２ロードＭＯＳトランジスタのゲート電極となる第２導電層と電気的に接続され、第１局所配線は、層間絶縁膜上に投影した時に、第２導電層とのなす角度が鈍角となるように第２の導電層の長手方向と交差する方向に延びる傾斜部を有する。
【発明の効果】
【００１６】
本発明によれば、横長型セル（３分割されたウェルがワード線の延在方向に並び、ビット線方向よりもワード線方向に長いメモリセル）上において、交互接続された１対のキャパシタを記憶ノードに接続することで、該キャパシタにおいて一定の容量を確保し、セル面積の拡大を抑制しながら、ＳＲＡＭ（半導体記憶装置）のソフトエラー耐性を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１に係るＳＲＡＭメモリセルのレイアウト構成を示す図である。
【図２】本発明の実施の形態１に係るＳＲＡＭメモリセル上に形成されるキャパシタの下層セルプレートのレイアウト構成を示す図である。
【図３】本発明の実施の形態１に係るＳＲＡＭメモリセル上に形成されるキャパシタの上層セルプレートのレイアウト構成を示す図である。
【図４】本発明の実施の形態１に係るＳＲＡＭメモリセルの上層金属配線を示したレイアウト図であり、第１金属配線層のレイアウト構成を示す図である。
【図５】本発明の実施の形態１に係るＳＲＡＭメモリセルの上層金属配線を示したレイアウト図であり、第２金属配線層のレイアウト構成を示す図である。
【図６】本発明の実施の形態１に係るＳＲＡＭメモリセルの等価回路図である。
【図７】図５における、ＶII−ＶII断面図である。
【図８】本発明の実施の形態２に係るＳＲＡＭメモリセル上に形成されるキャパシタの下層セルプレートのレイアウト構成を示す図である。
【図９】本発明の実施の形態２に係るＳＲＡＭメモリセル上に形成されるキャパシタの上層セルプレートのレイアウト構成を示す図である。
【図１０】本発明の実施の形態２に係るＳＲＡＭメモリセルの等価回路図である。
【図１１】本発明の実施の形態３に係るＳＲＡＭメモリセル上に形成されるキャパシタの上層セルプレートのレイアウト構成を示す図である。
【図１２】本発明の実施の形態３に係るＳＲＡＭメモリセルの上層金属配線を示したレイアウト図であり、第１金属配線層のレイアウト構成を示す図である。
【図１３】本発明の実施の形態３に係るＳＲＡＭメモリセルの上層金属配線を示したレイアウト図であり、第２金属配線層のレイアウト構成を示す図である。
【図１４】本発明の実施の形態３に係るＳＲＡＭメモリセルの等価回路図である。
【図１５】図１３における、ＸＶ−ＸＶ断面図である。
【図１６】本発明の実施の形態３に係るＳＲＡＭメモリセルの製造工程の第１工程を示す断面図であり、図１５に対応する断面を示す図である。
【図１７】本発明の実施の形態３に係るＳＲＡＭメモリセルの製造工程の第２工程を示す断面図であり、図１５に対応する断面を示す図である。
【図１８】本発明の実施の形態３に係るＳＲＡＭメモリセルの製造工程の第３工程を示す断面図であり、図１５に対応する断面を示す図である。
【図１９】本発明の実施の形態３に係るＳＲＡＭメモリセルの製造工程の第４工程を示す断面図であり、図１５に対応する断面を示す図である。
【図２０】本発明の実施の形態３に係るＳＲＡＭメモリセルの製造工程の第５工程を示す断面図であり、図１５に対応する断面を示す図である。
【図２１】本発明の実施の形態３に係るＳＲＡＭメモリセルの製造工程の第６工程を示す断面図であり、図１５に対応する断面を示す図である。
【図２２】本発明の実施の形態３に係るＳＲＡＭメモリセルの変形例を示す断面図であり、図１５に対応する断面を示す図である。
【図２３】本発明の実施の形態４に係るＳＲＡＭメモリセルのレイアウト構成を示す図である。
【図２４】本発明の実施の形態４に係るＳＲＡＭメモリセルの上層金属配線を示したレイアウト図であり、第１金属配線層のレイアウト構成を示す図である。
【図２５】本発明の実施の形態４に係るＳＲＡＭメモリセルの上層金属配線を示したレイアウト図であり、第２金属配線層のレイアウト構成を示す図である。
【図２６】本発明の実施の形態５に係るＳＲＡＭメモリセル上において、キャパシタの上層セルプレートのさらに上層に形成されるセルプレートを示す図である。
【図２７】本発明の実施の形態５に係るＳＲＡＭメモリセルの等価回路図である。
【図２８】図２６に示すＳＲＡＭメモリセルが集合した状態を示す図である。
【図２９】本発明の実施の形態６に係るＳＲＡＭメモリセル上に形成されるキャパシタの下層と上層セルプレートのレイアウト構成を示す図である。
【図３０】図２９における、ＸＸＸ−ＸＸＸ断面図である。
【図３１】一般的なフルＣＭＯＳセル（ＳＲＡＭメモリセル）の等価回路図である。
【発明を実施するための形態】
【００１８】
以下に、本発明に基づく半導体記憶装置の実施の形態について、図１から図３１を用いて説明する。
【００１９】
０．１８μｍルール以降の微細なデザインルールを用いる低電圧動作のＳＲＡＭでは、フルＣＭＯＳＳＲＡＭであっても、ソフトエラー対策を施すことが望ましい。
【００２０】
ここで、ソフトエラーとは、何らかの要因によって、保持されたデータが逆転する現象である。具体的には、たとえば、パッケージに含まれるＵやＴｈから放出されるα線がシリコン基板中を通過することにより発生する電子−正孔対によるノイズで情報破壊が起こり、メモリが誤動作する現象をいう。
【００２１】
図３１は、一般的なフルＣＭＯＳセルの等価回路図の一例である。以下、図３１を用いて、ソフトエラーについて説明する。
【００２２】
一般的なデータ保持状態の一例としては、たとえば、記憶ノードＮＡがＬ（Ｌｏｗ）レベル、記憶ノードＮＢがＨ（Ｈｉｇｈ）レベルで保持された状態が考えられる。この状態においては、第１ドライバＭＯＳトランジスタＮ１と第２ロードＭＯＳトランジスタＰ２とがオンであり、第２ドライバＭＯＳトランジスタＮ２と第１ロードＭＯＳトランジスタＰ１とがオフである。この結果、記憶ノードＮＡはＧＮＤ線（接地線）に、記憶ノードＮＢはＶＤＤ線（電源線）に接続される。
【００２３】
ここで、記憶ノードＮＢに強い電荷が進入した場合、第２ロードＭＯＳトランジスタＰ２によるＶＤＤレベルへの駆動が追いつかず、記憶ノードＮＢはＬレベルにシフトする。この結果、第１ドライバＭＯＳトランジスタＮ１はオンからオフへ、第１ロードＭＯＳトランジスタＰ１はオフからオンへとシフトし、記憶ノードＮＡの電位はＶＤＤレベルに駆動される。
【００２４】
記憶ノードＮＡの電位がＶＤＤレベルに駆動されたことにより、第２ドライバＭＯＳトランジスタＮ２はオフからオンへ、第２ロードＭＯＳトランジスタＰ２はオンからオフへとシフトする。その結果、記憶ノードＮＢの電位がＧＮＤレベルとなる。
【００２５】
以上のステップを経て、記憶ノードＮＡがＨレベル、記憶ノードＮＢがＬレベルで保持されることとなる。すなわち、このメモリセルにおいて、当初の状態とは逆の誤ったデータを保持しつづける状態となる。
【００２６】
これに対し、記憶ノードにキャパシタを接続して、容量を付加することにより、急激な電位変化を軽減し、ソフトエラー耐性を向上させる対策が考えられる。
【００２７】
（実施の形態１）
図１から図５は、実施の形態１に係る半導体記憶装置としてのフルＣＭＯＳＳＲＡＭのメモリセル１の平面図である。
【００２８】
ＳＲＡＭは、図１から図５に示すメモリセル１が形成されるメモリセル領域と、メモリセル１の動作制御を行なう周辺回路が形成される周辺回路領域とを備える。
【００２９】
図６は、図１から図５に示すメモリセル１の等価回路図である。
図６を用いて、ＳＲＡＭのメモリセル１の構成について説明する。メモリセル１は、フルＣＭＯＳセル構造を有し、第１と第２インバータと、２つのアクセスＮＭＯＳトランジスタＮ３，Ｎ４とを有する。
【００３０】
図６に示すように、第１インバータは、第１ドライバＭＯＳトランジスタＮ１と第１ロードＭＯＳトランジスタＰ１とを含み、第２インバータは、第２ドライバＭＯＳトランジスタＮ２と第２ロードＭＯＳトランジスタＰ２とを含む。
【００３１】
第１インバータと第２インバータは互いの入力と出力とを接続したフリップフロップを形成し、フリップフロップの第１の記憶ノードＮＡに第１アクセスＭＯＳトランジスタＮ３のソース／ドレイン（活性領域）が接続され、フリップフロップの第２の記憶ノードＮＢに第２アクセスＭＯＳトランジスタＮ４のソース／ドレイン（活性領域）が接続される。
【００３２】
記憶ノードＮＡは、第１アクセスＭＯＳトランジスタＮ３を介してビット線ＢＬ１に接続され、記憶ノードＮＢは、第２アクセスＭＯＳトランジスタＮ４を介してビット線ＢＬ２に接続される。さらに第１と第２アクセスＭＯＳトランジスタＮ３，Ｎ４のゲートはワード線ＷＬに接続され、第１と第２ロードＭＯＳトランジスタＰ１，Ｐ２のソースは電源線ＶＤＤに接続され、第１と第２ドライバＭＯＳトランジスタＮ１，Ｎ２のソースは接地線に接続されている。
【００３３】
メモリセル１内に形成されるキャパシタＣ１，Ｃ２は、ぞれぞれ記憶ノードＮＡ，ＮＢに付加されるとともに、ＶＤＤ線（電源線）に接続される。キャパシタＣ１，Ｃ２を付加することにより、急激な電位変化が軽減され、ソフトエラー耐性が向上する。
【００３４】
次に、本実施の形態に係るフルＣＭＯＳＳＲＡＭのメモリセル１のレイアウトについて説明する。
【００３５】
図１は、層間絶縁膜内に形成された、記憶ノードを含む埋め込み配線までのレイアウトを、図２は、上記埋め込み配線上に形成される下層セルプレートのレイアウトを、図３は、下層セルプレート上に誘電体膜を介して形成される上層セルプレートのレイアウトを示す。
【００３６】
上記ＳＲＡＭのワード線は、後述する図４に示すように、横方向に延在し、該ＳＲＡＭのビット線は、後述する図５に示すように、ワード線に直交する方向に延在する。ここで、メモリセル１は、ビット線の延在方向よりもワード線の延在方向に長い。図１から図３においては、Ｐ型（第１導電型）のＰウェル領域１００（第１ウェル領域）、Ｎ型（第２導電型）のＮウェル領域２００（第２ウェル領域）およびＰ型（第１導電型）のＰウェル領域３００（第３ウェル領域）がワード線の延在方向（横方向）に並んで設けられている。
【００３７】
上記の第１ウェル領域に、第１ドライバＭＯＳトランジスタＮ１と、第１アクセスＭＯＳトランジスタＮ３とが形成され、第２ウェル領域に、第１と第２ロードＭＯＳトランジスタＰ１，Ｐ２が形成され、第３ウェル領域に、第２ドライバＭＯＳトランジスタＮ２と、第２アクセスＭＯＳトランジスタＮ４とが形成されている。
【００３８】
Ｐウェル領域１００，３００は、選択的にリンなどのＮ型不純物が注入された活性領域２Ａ，２Ｄを有し、Ｎウェル領域２００は、選択的にボロン等のＰ型不純物が注入された活性領域２Ｂ，２Ｃを有する。本明細書では、活性領域２Ａ〜２Ｄは、トランジスタのソース／ドレインとなる領域と、該領域間に位置し該領域とは逆の導電型のチャネルが形成される領域（基板部分）とを含む領域である。
【００３９】
図１において、活性領域２Ａ〜２Ｄは、太線で囲まれた領域内に形成され、太線で囲まれる領域外には、素子分離領域が形成されている。
【００４０】
活性領域２Ａ，２Ｄと活性領域２Ｂ，２Ｃは、ともにほぼ直線状の形状を有し、同じ方向（Ｐウェル領域およびＮウェル領域の延在方向）に延在する。
【００４１】
第１アクセスＭＯＳトランジスタＮ３は、ソース／ドレインとなる領域を含む活性領域２Ａ（２Ａ１，２Ａ２）と、ポリシリコン配線３Ａとにより形成され、第２アクセスＭＯＳトランジスタＮ４は、ソース／ドレインとなる領域を含む活性領域２Ｄ（２Ｄ１，２Ｄ２）と、ポリシリコン配線３Ｄとにより形成される。
【００４２】
第１ドライバＭＯＳトランジスタＮ１は、ソース／ドレインとなる領域を含む活性領域２Ａ（２Ａ１，２Ａ３）と、ポリシリコン配線３Ｂとにより形成され、第２ドライバＭＯＳトランジスタＮ２は、ソース／ドレインとなる領域を含む活性領域２Ｄ（２Ｄ１，２Ｄ３）と、ポリシリコン配線３Ｃとにより形成される。
【００４３】
第１ロードＭＯＳトランジスタＰ１は、ソース／ドレインとなる領域を含む活性領域２Ｂ（２Ｂ１，２Ｂ２）と、ポリシリコン配線３Ｂとにより形成され、第２ロードＭＯＳトランジスタＰ２は、ソース／ドレインとなる領域を含む活性領域２Ｃ（２Ｃ１，２Ｃ２）と、ポリシリコン配線３Ｃとにより形成される。
【００４４】
ポリシリコン配線３Ａ〜３Ｄは、図１に示すように、同じ方向に延在する。すなわち、ポリシリコン配線３Ａ〜３Ｄは、ワード線が延在する方向（図１における横方向）であって、Ｐウェル領域とＮウェル領域が並ぶ方向に延在する。
【００４５】
次に、図１に示す埋め込み配線５Ａ〜５Ｊについて説明する。活性領域２Ａ〜２Ｄ、およびポリシリコン配線３Ａ〜３Ｄを覆うように、図示しない層間絶縁膜が形成されており、該層間絶縁膜に活性領域２Ａ〜２Ｄ、およびポリシリコン配線３Ａ〜３Ｄに達するコンタクト部が形成される。このコンタクト部内にたとえば銅などの導電層を埋め込んでダマシン配線が形成される。これが、埋め込み配線５Ａ〜５Ｊとなる。すなわち、埋め込み配線５Ａ〜５Ｊは、上記ＭＯＳトランジスタＮ１〜Ｎ４，Ｐ１，Ｐ２を覆う層間絶縁膜内に形成されている。
【００４６】
上記コンタクト部における接続のうち、配線５Ａ，５Ｊとポリシリコン配線３Ａ，３Ｄとの接続は、ゲートに接続されるゲートコンタクトであり、配線５Ｄ，５Ｇと活性領域２Ｂ，２Ｃおよびポリシリコン配線３Ｂ，３Ｃとの接続は、ゲートと活性領域とに接続される共通コンタクト（Ｓｈａｒｅｄ Ｃｏｎｔａｃｔ）であり、配線５Ｂ〜５Ｄと活性領域２Ａとの間、配線５Ｅと活性領域２Ｂとの間、配線５Ｆと活性領域２Ｃとの間および配線５Ｇ〜５Ｉと活性領域２Ｄとの間の接続は、活性領域に接続される拡散コンタクトである。
【００４７】
図１において、Ｎ型活性領域２Ａ１は、第１ドライバＭＯＳトランジスタＮ１のドレインと第１アクセスＭＯＳトランジスタＮ３のソース／ドレインとに対応する。そして、埋め込み配線５Ｄを介して、第１ドライバＭＯＳトランジスタＮ１、第１アクセスＭＯＳトランジスタＮ３、および第１ロードＭＯＳトランジスタＰ１のドレインと、第２ドライバＭＯＳトランジスタＮ２および第２ロードＭＯＳトランジスタＰ２のゲートとが接続される。この端子（埋め込み配線５Ｄ）が、図６に示す等価回路図の記憶ノードＮＡ（第１局所配線）に対応する。
【００４８】
同様に、第２ドライバＭＯＳトランジスタＮ２のドレインおよび第２アクセスＭＯＳトランジスタＮ４のソース／ドレインであるＮ型活性領域２Ｄ１は、埋め込み配線５Ｇを介して、第２ロードＭＯＳトランジスタＰ２のドレインと、第１ドライバＭＯＳトランジスタＮ１および第１ロードＭＯＳトランジスタＰ１のゲートとに接続される。この端子（埋め込み配線５Ｇ）が図６に示す等価回路図の記憶ノードＮＢ（第２局所配線）に対応する。
【００４９】
記憶ノードＮＡ，ＮＢについて要約すると以下のようになる。すなわち、第１記憶ノードとなる埋め込み配線５Ｄ（第１局所配線）は、第１ドライバＭＯＳトランジスタＮ１、第１アクセスＭＯＳトランジスタＮ３および第１ロードＭＯＳトランジスタＰ１のソース／ドレインと、第２ドライバＭＯＳトランジスタＮ２および第２ロードＭＯＳトランジスタＰ２のゲートとを接続し、第２記憶ノードとなる埋め込み配線５Ｇ（第２局所配線）は、第２ドライバＭＯＳトランジスタＮ２、第２アクセスＭＯＳトランジスタＮ４および第２ロードＭＯＳトランジスタＰ２のソース／ドレインと、第１ドライバＭＯＳトランジスタＮ１および第１ロードＭＯＳトランジスタＰ１のゲートとを接続する。
【００５０】
図１において、配線５Ａ，５Ｊは、図４に示すワード線（ＷＬ）に接続され、配線５Ｂ，５Ｉは、図５に示す接地線（ＧＮＤ線）に接続され、配線５Ｃ，５Ｈは、それぞれ図５に示すビット線ＢＬ１，ＢＬ２に接続され、配線５Ｅ，５Ｆは、図５に示す電源線（ＶＤＤ線）に接続される。なお、ワード線、ＧＮＤ線、ビット線、ＶＤＤ線は、埋め込み配線よりも上層に層間絶縁膜を介して形成されている。
【００５１】
この結果、Ｐウェル領域１００，３００内の活性領域２Ａ，２Ｄの一部領域は、各々ドライバＭＯＳトランジスタＮ１，Ｎ２のソース端子となり、ＧＮＤ電位が与えられる。
【００５２】
また、Ｐウェル領域１００，３００内の活性領域２Ａ，２Ｄの一部領域は、各々アクセスＭＯＳトランジスタＮ３，Ｎ４のソース端子となり、各々ビット線ＢＬ１、ＢＬ２に接続される。
【００５３】
そして、Ｎウェル領域２００内の活性領域２Ｂ，２Ｃの一部領域は、各々ロードＭＯＳトランジスタＰ１，Ｐ２のソース端子となり、各々電源線（ＶＤＤ線）に接続される。
【００５４】
また、ポリシリコン配線３Ａ，３Ｄは、埋め込み配線５Ａ，５Ｊを介して、ワード線と電気的に接続される。
【００５５】
図１に示すように、埋め込み配線５Ｇ（第２局所配線）は、第１ドライバＭＯＳトランジスタＮ１および第１ロードＭＯＳトランジスタＰ１のゲート電極となるポリシリコン配線３Ｂ（第１導電層，他の導電層）と電気的に接続され、配線５Ｇが埋め込まれる層間絶縁膜上に投影したときに、ポリシリコン配線３Ｂとのなす角度が鈍角となるようにポリシリコン配線３Ｂの長手方向と交差する方向（図１中の実線矢印方向）に延びる傾斜部５０Ｇを有し、埋め込み配線５Ｄ（第１局所配線）は、第２ドライバＭＯＳトランジスタＮ２および第２ロードＭＯＳトランジスタＰ２のゲート電極となるポリシリコン配線３Ｃ（第２導電層，導電層）と電気的に接続され、配線５Ｄが埋め込まれる層間絶縁膜上に投影したときに、ポリシリコン配線３Ｃとのなす角度が鈍角となるようにポリシリコン配線３Ｃの長手方向と交差する方向（図１中の破線矢印方向）に延びる傾斜部５０Ｄを有する。傾斜部５０Ｄ，５０Ｇは、互いにほぼ平行に延在している。
【００５６】
図２を参照して、上記層間絶縁膜の上層に、埋め込み配線５Ｄ，５Ｇを覆うように、導電性材料からなる下層セルプレート６（６Ａ，６Ｂ）が互いに間隔をあけて形成される。
【００５７】
下層セルプレート６Ａは、下層セルプレート６Ｂに向かって突出する突出部６０Ａ（第１突出部）を有し、下層セルプレート６Ｂは、下層セルプレート６Ａに向かって突出する突出部６０Ｂ（第２突出部）を有する。
【００５８】
また、図２に示す平面上において、下層セルプレート６Ａの突出部６０Ａは下層セルプレート６Ｂに向かうにつれて幅が狭くなるテーパ形状を有し、下層セルプレート６Ｂの突出部６０Ｂは下層セルプレート６Ａに向かうにつれて幅が狭くなるテーパ形状を有する。下層セルプレート６Ａ，６Ｂは、それぞれ埋め込み配線５Ｄ，５Ｇ（第１と第２局所配線）を覆うように形成され、傾斜部５０Ｄ，５０Ｇに沿って延びる傾斜エッジ部６０Ｄ，６０Ｇを有している。
【００５９】
なお、下層セルプレート６Ａ，６Ｂと、埋め込み配線５Ｄ，５Ｇとの電気的な接続が確保されている限り、下層セルプレート６Ａ，６Ｂが埋め込み配線を完全には覆わない構造とすることも可能である。
【００６０】
ところで、埋め込み配線５Ｄ，５Ｇのショートを防止する観点から、該配線５Ｄ、５Ｇ間には、一定の間隔が必要である。
【００６１】
これに対し、上述したメモリセル１においては、埋め込み配線５Ｄ，５Ｇの一部を、活性領域２およびポリシリコン配線３（３Ｂ，３Ｃ）に対して斜めに延在させることで、埋め込み配線５Ｄ，５Ｇをそれぞれ活性領域２Ｂ，２Ｃ上で、活性領域２Ｂ，２Ｃに沿って延在させる場合と比べて、該配線５Ｄ，５Ｇ間に形成されるマージン領域５００を大きくすることができる。したがって、埋め込み配線５Ｄ，５Ｇ形成時のプロセスマージンを確保することができる。この結果、活性領域２Ｂと活性領域２Ｃとの間隔を小さくすることができ、メモリセル１の面積を小さくすることができる。
【００６２】
一方、下層セルプレート６Ａ，６Ｂは、互いに電気的に絶縁された状態で、それぞれ埋め込み配線５Ｄ，５Ｇに接続される。下層セルプレート６Ａ，６Ｂの形状として、上記のテーパ形状を採用することにより、埋め込み配線５Ｄ，５Ｇをカバーしながら、同一面積のメモリセル内において、効率良く下層セルプレート６Ａ，６Ｂの面積を増大させることができる。
【００６３】
図３を参照して、下層セルプレート６Ａ，６Ｂの上層には、誘電体膜を介して、導電性材料からなる上層セルプレート７が形成される。なお、上層セルプレート７は、下層セルプレート６Ａ，６Ｂを覆うように形成されている。
【００６４】
以上の構成により、下層セルプレート６Ａと上層セルプレート７との間にキャパシタＣ１（第１キャパシタ）が形成され、下層セルプレート６Ｂと上層セルプレート７との間にキャパシタＣ２（第２キャパシタ）が形成される。ここで、下層セルプレート６（６Ａ，６Ｂ）を設けることにより、メモリセル面積を拡大することなく、埋め込み配線５（５Ｄ，５Ｇ）に付加されるキャパシタの容量を大きくすることができる。また、下層セルプレート６Ａ，６Ｂを、埋め込み配線５Ｄ，５Ｇにそれぞれ直接接触させることにより、他の層間絶縁膜内に形成されたコンタクト部を介して間接的に接続するよりも、接触面積を大きくすることができ、確実に接続することができる。
【００６５】
次に、下層と上層セルプレート６，７よりも上層に形成されるメタル配線について説明する。
【００６６】
図４および図５は、上層セルプレート上に形成される上層メタル配線を示したレイアウト図であり、図４は、ワード線ＷＬを含む第１層メタル配線１３Ａ〜１３Ｇの配置を示し、図５は、第１層メタル配線よりも上層に、図示しない層間絶縁膜を介して形成され、ビット線ＢＬ１，ＢＬ２および電源線（ＶＤＤ線）および接地線（ＧＮＤ線）を含む第２層メタル配線１５Ａ〜１５Ｅの配置を示す。
【００６７】
図４を参照して、ワード線となる配線１３Ａは、ビアホール１４Ａを介して埋め込み配線５Ａと、ビアホール１４Ｈを介して埋め込み配線５Ｊと接続されている。また、配線１３Ｂ，１３Ｇは、それぞれビアホール１４Ｂ，１４Ｇを介して埋め込み配線５Ｂ，５Ｉと接続され、配線１３Ｃ，１３Ｆは、それぞれビアホール１４Ｃ，１４Ｆを介して埋め込み配線５Ｃ，５Ｈと接続され、配線１３Ｄ，１３Ｅは、それぞれビアホール１４Ｄ，１４Ｅを介して埋め込み配線５Ｅ，５Ｆと接続される。
【００６８】
図５を参照して、配線１３Ｂ，１３Ｇは、それぞれビアホール１６Ａ，１６Ｆを介してＧＮＤ線となる配線１５Ａ，１５Ｅと接続され、配線１３Ｃ，１３Ｆは、それぞれビアホール１６Ｂ，１６Ｅを介してそれぞれビット線ＢＬ１，ＢＬ２となる配線１５Ｂ，１５Ｄと接続され、配線１３Ｄ，１３Ｅは、それぞれビアホール１６Ｃ，１６Ｄを介してＶＤＤ線となる配線１５Ｃと接続される。
【００６９】
図７は、図５におけるＶII−ＶII断面図である。なお、図７においては、図示および説明の便宜上、埋め込み配線５Ｄの下部に位置する活性領域２Ｂの図示を省略している。
【００７０】
図７を参照して、下層セルプレート６Ａ，６Ｂは、それぞれ埋め込み配線５Ｄ，５Ｇと接触するように、それぞれ埋め込み配線５Ｄ，５Ｇ上に延在している。また、下層セルプレート６Ａ，６Ｂと上層セルプレート７とは誘電体膜１０を挟持している。誘電体膜１０としては、たとえば、層間絶縁膜として通常用いられるシリコン酸化膜などが使用可能である。また、さらに好ましい材料としては、より比誘電率の高いシリコン窒化酸化膜やシリコン窒化膜などが挙げられる。
【００７１】
本実施の形態においては、上記の構成により、ビット線の延在方向よりもワード線の延在方向に長い横長型セルにおいて、ドライバＭＯＳトランジスタ、アクセスＭＯＳトランジスタ、ロードＭＯＳトランジスタ上の面積を効率的に用いて、ソフトエラー耐性を向上させるために記憶ノードに付加されたキャパシタを形成することができる。したがって、メモリセル１の面積の増大を抑制しながら、ソフトエラー耐性を向上させることができる。
【００７２】
（実施の形態２）
図１０は、実施の形態２に係る半導体記憶装置としてのフルＣＭＯＳＳＲＡＭのメモリセル１の等価回路図である。
【００７３】
図１０を参照して、本実施の形態に係るＳＲＡＭは、実施の形態１に係るＳＲＡＭの変形例であって、記憶ノードＮＡ、ＮＢの双方が、１つのキャパシタＣ１に接続される点で実施の形態１と異なる。
【００７４】
図８および図９は、上記フルＣＭＯＳＳＲＡＭのメモリセル１の平面図である。なお、図８は、埋め込み配線上に形成されるキャパシタＣ１の下層セルプレートのレイアウトを、図９は、下層セルプレート上に誘電体膜を介して形成されるキャパシタＣ１の上層セルプレートのレイアウトを示す。なお、層間絶縁膜内に形成された、記憶ノードＮＡ，ＮＢを含む埋め込み配線までのレイアウトについては、実施の形態１（図１）と同様である。
【００７５】
図８を参照して、埋め込み配線５Ｄを有する層間絶縁膜上に、導電性材料からなる、キャパシタＣ１の下層セルプレート６が形成される。なお、下層セルプレート６は、埋め込み配線５Ｄ（第１局所配線）を覆うように形成されている。下層セルプレート６と埋め込み配線５Ｄとは、コンタクト部６１において接続されている。
【００７６】
図９を参照して、下層セルプレート６の上層には、導電性材料からなる、キャパシタＣ１の上層セルプレート７が形成される。上層セルプレート７と埋め込み配線５Ｇとは、コンタクト部７１において接続されている。この構成により、下層と上層セルプレート６，７間にキャパシタＣ１が形成される。
【００７７】
図１０に示すように、記憶ノードＮＡ，ＮＢ間にキャパシタＣ１を設けることで、一方の記憶ノードの電位が下がっても、他方の記憶ノードの電位も追随して下がるので、結果としてソフトエラー耐性が向上すると考えられる。
【００７８】
なお、実施の形態１と同様の事項については、詳細な説明は繰り返さない。
（実施の形態３）
図１４は、実施の形態３に係る半導体記憶装置としてのフルＣＭＯＳＳＲＡＭのメモリセル１の等価回路図である。
【００７９】
図１４を参照して、本実施の形態に係るＳＲＡＭは、実施の形態１に係るＳＲＡＭの変形例であって、記憶ノードＮＡ、ＮＢの双方が、２つのキャパシタＣ１，Ｃ２（第１と第２キャパシタ）に接続される点で実施の形態１と異なる。
【００８０】
図１１は、上記フルＣＭＯＳＳＲＡＭのメモリセル１の平面図であり、下層セルプレート上に誘電体膜を介して形成される、キャパシタＣ１，Ｃ２の上層セルプレートのレイアウトを示す。
【００８１】
なお、層間絶縁膜内に形成された、記憶ノードを含む埋め込み配線層までのレイアウトと、埋め込み配線層上に形成される下層セルプレート６Ａ，６Ｂの形状とについては、実施の形態１（図１，図２）と同様である。
【００８２】
図１１を参照して、上層セルプレート７Ａ，７Ｂ（第１と第２上層プレート）が、互いに間隔をあけて形成される。
【００８３】
この結果、下層と上層セルプレート６Ａ，７Ａ間にキャパシタＣ１（第１キャパシタ）が、セルプレート６Ｂ，７Ｂ間にキャパシタＣ２（第２キャパシタ）が各々形成される。
【００８４】
ここで、セルプレート６Ａ，７Ｂ間と、セルプレート６Ｂ，７Ａ間とは、それぞれセルプレート６（６Ａ，６Ｂ），７（７Ａ，７Ｂ）間の誘電体膜に形成されたコンタクトホール４Ａ，４Ｂ（第１と第２コンタクトホール）を介して交互接続（クロスカップル）されている。
【００８５】
上記の交互接続の結果、記憶ノードＮＡ，ＮＢには、それぞれ２つのキャパシタＣ１，Ｃ２が接続されることとなる。また、キャパシタＣ１，Ｃ２は、インバータの入出力間でカップリングされることとなるので、ミラー効果により、キャパシタＣ１，Ｃ２の容量が増大（最大で約２倍）する。
【００８６】
本実施の形態における上層と下層セルプレート６，７の形状について要約すると以下のようになる。すなわち、下層セルプレート６Ａは、下層セルプレート６Ｂに向かって突出する突出部６０Ａ（第１突出部）を有し、下層セルプレート６Ｂは、下層セルプレート６Ａに向かって突出する突出部６０Ｂ（第２突出部）を有し、上層セルプレート７Ａは、突出部６０Ｂと重なるように上層セルプレート７Ｂ側に突出する突出部７０Ａ（第３突出部）を有し、上層セルプレート７Ｂは、突出部６０Ａと重なるように上層セルプレート７Ａ側に突出する突出部７０Ｂ（第４突出部）を有し、突出部６０Ａと突出部７０Ｂとがコンタクトホール４Ａ（第１コンタクトホール）を介して電気的に接続され、突出部６０Ｂと突出部７０Ａとがコンタクトホール４Ｂ（第２コンタクトホール）を介して電気的に接続されている。
【００８７】
また、上層と下層セルプレート６，７を接続するコンタクトホール４Ａ，４Ｂは、それぞれ埋め込み配線５Ｄ，５Ｇ（第１と第２局所配線）上に形成されている。
【００８８】
図１２および図１３は、層間絶縁膜１１上に形成される上層配線のレイアウトの一例を示した図である。
【００８９】
図１２および図１３を参照して、上層メタル配線については、実施の形態１と同様に配置される。
【００９０】
図１５に、上記の構造を有するメモリセル１の断面構造を示す。図１５は、図１３に示すメモリセル１のＸＶ−ＸＶ断面図である。なお、図１５および後述する図１６から図２２においては、図示および説明の便宜上、埋め込み配線５Ｄの下部に位置する活性領域２Ｂの図示を省略している。
【００９１】
図１５を参照して、本実施の形態に係るＳＲＡＭにおいて、下層セルプレート６Ａ，６Ｂは、それぞれ埋め込み配線５Ｄ，５Ｇ上に達し、埋め込み配線５Ｄ，５Ｇの厚みは、下層セルプレート６Ａ，６Ｂの厚みよりも大きい。具体的には、たとえば下層セルプレート６Ａ，６Ｂの厚みは５０ｎｍ以上２００ｎｍ以下程度であり、層間絶縁膜９の厚みは、下層セルプレート６Ａ，６Ｂの厚みに応じて２００ｎｍ以上５００ｎｍ以下程度である。埋め込み配線５Ｄ，５Ｇの厚みは、層間絶縁膜９と同様に２００ｎｍ以上５００ｎｍ以下程度である。
【００９２】
層間絶縁膜９および埋め込み配線５Ｄ，５Ｇの厚みをある一定以上とすることで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）研磨などによって埋め込み配線５Ｄ，５Ｇを形成することができる。この結果、下層セルプレートを段差の少ない平面上に形成することができる。したがって、一定の容量のキャパシタが安定して形成される。
【００９３】
図１５に示すＳＲＡＭのメモリセル１の製造工程について、図１６から図２１を用いて説明する。
【００９４】
図１６から図２１は、図１５の状態に至るまでの各工程を示した断面図であり、図１５に相当する断面を示した図である。
【００９５】
図１６に示すように、半導体基板１２Ａの主表面に、活性領域２を規定するように選択的に素子分離絶縁層１２を形成する。そして、活性領域２にゲート絶縁層（図示せず）を介して、ゲート電極となるポリシリコン配線３（図５中では３Ａ，３Ｃ）、シリサイド膜３０（図５中では３０Ａ，３０Ｃ）、窒化膜８を形成する。
【００９６】
次に、窒化膜８を覆うように層間絶縁層９を形成し、窒化膜８および層間絶縁層９を貫通するコンタクトホール４Ｃを形成し、コンタクトホール４Ｃ内に埋め込み配線５Ｄを形成する。なお、この形成方法については、その他の埋め込み配線５についても同様である。
【００９７】
層間絶縁膜９を覆うように、たとえばＴｉＮ、ポリシリコンなどの導電性材料からなる導電膜６Ｃを堆積する。なお、導電膜６Ｃにポリシリコンを用いる際は、低抵抗化のため、たとえばＰなどの不純物をドープすることが好ましい。以上の工程により、図１６に示す状態となる。
【００９８】
導電膜６Ｃにレジストを塗布し、フォトマスクを用いて該レジストにパターンを転写する。その後、エッチングを行なうことにより、導電層６Ｃがパターニングされ、図１７に示すように、下層セルプレート６Ａ，６Ｂが形成される。
【００９９】
図１８に示すように、下層セルプレート６Ａ，６Ｂを覆うように、誘電体膜１０を堆積する。誘電体膜１０としては、たとえばＳｉＮ、ＳｉＯ２などが用いられる。ここで、該誘電体膜１０は、上層セルプレート７Ａ，７Ｂを形成するためのパターニングの際に、エッチングストッパとして機能することもできる。
【０１００】
ここで、誘電体膜１０の厚みは層間絶縁膜９の厚みよりも小さい。これにより、誘電体膜１０内に形成されるコンタクトホール４Ａ，４Ｂの形成が容易になる。
【０１０１】
図１９に示すように、誘電体膜１０をパターニングして、上層と下層セルプレート６，７を接続するためのコンタクトホール４（図１９中では４Ｂ）を形成する。
【０１０２】
図２０に示すように、誘電体膜１０を覆うように、たとえばＴｉＮ、ポリシリコンなどの導電性材料からなる導電膜７Ｃを堆積する。なお、導電膜７Ｃにポリシリコンを用いる際は、低抵抗化のため、たとえばＰなどの不純物をドープすることが好ましい。
【０１０３】
導電膜７Ｃにレジストを塗布し、フォトマスクを用いて該レジストにパターンを転写する。その後、エッチングを行なうことにより、導電層７Ｃがパターニングされ、図２１に示すように、上層セルプレート７Ａ，７Ｂが形成される。これにより、下層と上層セルプレート６，７間に、キャパシタＣ１，Ｃ２が形成される。
【０１０４】
その後、上層セルプレート７Ａ，７Ｂを覆うように層間絶縁膜１１Ａを堆積し、層間絶縁膜１１Ａ上に、第１メタル配線１３（１３Ａ〜１３Ｇ）を形成する。さらに、第１メタル配線１３を覆うように層間絶縁膜１１Ｂを堆積し、層間絶縁膜１１Ｂ上に第２メタル配線１５（１５Ａ〜１５Ｅ）を形成する。これにより、図１５に示す構造が得られる。
【０１０５】
なお、下層と上層セルプレート６，７としては、上述したポリシリコン層などによる単層構造の他に、たとえばポリシリコン層とシリサイド層との積層構造や、メタル層と他の導電層との積層構造とすることが可能である。これにより、下層と上層セルプレート６，７の低抵抗化を行なえる。
【０１０６】
また、下層と上層セルプレート６，７の形成時に、図２２に示すように、該セルプレート６，７の表面を祖面化することで、同面積のメモリセル上で、キャパシタＣ１，Ｃ２の容量を増大することができる。これにより、ＳＲＡＭのソフトエラー耐性をさらに向上させることができる。
【０１０７】
上述したＳＲＡＭの構成について換言すると、以下のようになる。すなわち、本実施の形態に係るＳＲＡＭ（半導体記憶装置）は、Ｐウェル領域（第１ウェル領域）に形成された第１ドライバＭＯＳトランジスタＮ１と第１アクセスＭＯＳトランジスタＮ３と、Ｎウェル領域（第２ウェル領域）に形成された第１と第２ロードＭＯＳトランジスタＰ１，Ｐ２と、Ｐウェル領域（第３ウェル領域）に形成された第２ドライバＭＯＳトランジスタＮ２と第２アクセスＭＯＳトランジスタＮ４とを有するメモリセル１と、ＭＯＳトランジスタＮ１〜Ｎ４，Ｐ１，Ｐ２を覆う層間絶縁膜９内に形成され、第１ドライバＭＯＳトランジスタＮ１、第１アクセスＭＯＳトランジスタＮ３および第１ロードＭＯＳトランジスタＰ１のソース／ドレインと、第２ドライバＭＯＳトランジスタＮ２および第２ロードＭＯＳトランジスタＰ２のゲートとを接続する埋め込み配線５Ｄ（第１局所配線）と、層間絶縁膜９内に形成され、第２ドライバＭＯＳトランジスタＮ２、第２アクセスＭＯＳトランジスタＮ４および第２ロードＭＯＳトランジスタＰ２のソース／ドレインと、第１ドライバＭＯＳトランジスタＮ１および第１ロードＭＯＳトランジスタＰ１のゲートとを接続する埋め込み配線５Ｇ（第２局所配線）と、層間絶縁膜９上に設けられ、埋め込み配線５Ｄ，５Ｇに接続された第１キャパシタＣ１と、層間絶縁膜９上に設けられ埋め込み配線５Ｄ，５Ｇに接続された第２キャパシタＣ２と、第１と第２キャパシタＣ１，Ｃ２よりも上層にワード線ＷＬ、ビット線ＢＬ１，ＢＬ２、接地線（ＧＮＤ線）および電源線（ＶＤＤ線）とを備える。
【０１０８】
第１と第２キャパシタＣ１，Ｃ２よりも上層に、ワード線、ビット線、接地線および電源線を含む層が積層されることで、第１と第２キャパシタの信頼性が向上する。これにより、ソフトエラー耐性が大きいＳＲＡＭを得ることができる。
【０１０９】
ここで、キャパシタＣ１，Ｃ２の容量について、本実施の形態に係る構造と、実施の形態１に係る構造とを比較する。本実施の形態においては、まず、記憶ノードＮＡ，ＮＢにそれぞれ２つの容量が付加されることにより、記憶ノードＮＡ，ＮＢに付加されたキャパシタの合計容量は、記憶ノードＮＡ，ＮＢにそれぞれキャパシタが１つずつ付加された場合（実施の形態１）と比較して、それぞれ２倍となる。また、上述したミラー効果により、キャパシタＣ１，Ｃ２の容量は、それぞれ最大で約２倍の範囲で増大する。
【０１１０】
一方、上層セルプレートを、図１１に示すように、２つに分割し、互いに間隔を開けて形成することにより、実施の形態１と比べて、同面積のメモリセル上で、見積もり上、上層セルプレート７（７Ａ，７Ｂ）の面積はたとえば約０．７倍となる。
【０１１１】
したがって、本実施の形態に係るＳＲＡＭのメモリセルにおいては、上述したミラー効果などが期待できることから、同面積のメモリセル上で、実施の形態１に係る構造と比べて、たとえば約２．８倍（２×２×０．７＝２．８）の容量を確保することができる。
【０１１２】
ところで、本実施の形態に係るメモリセルは、３分割されたウェルがワード線の延在方向に並び、ビット線方向よりもワード線方向に長いメモリセル（いわゆる横長型セル）である。
【０１１３】
横長型セルにおいては、３つのウエルが形成され、第１と第２記憶ノード（ＮＡ，ＮＢ）は、それぞれ異なるウエルに位置する。ここで、一方の記憶ノードが位置するウエルに、ソフトエラーの要因となるα線などによる電荷が入射した場合、素子分離領域によって隔てられた異なるウエルに位置する他方の記憶ノードは、この電荷の影響をほとんど受けることがない。したがって、一方の記憶ノードのみが上記電荷の影響を受けることになり、ソフトエラーに対する影響が緩和されにくい。
【０１１４】
これに対し、２つの記憶ノードに接合されるキャパシタを設けることで、該キャパシタを介して２つの記憶ノードが互いに接続されるので、たとえばＨレベル側の記憶ノードの電位が低下した場合に、それに伴ってＬレベル側の記憶ノードの電位も低下する。すなわち、一方の記憶ノードのみの電位が急激に変化するのを抑制することができる。この結果、ソフトエラー耐性が向上する。このように、上述した本実施の形態に係る構成は、横長型セルにおいて、特に有効に機能する。
【０１１５】
また、横長型セルの特徴について、上記とは別の観点から説明する。一般に、ソフトエラーが生じ得るような急激なウエルへの電荷の注入があった場合、その電荷は、素子分離膜に挟まれた同一ウェル内で、他のメモリセルに伝播する。
【０１１６】
分離されたウェルがビット線の延在方向に並ぶセル構造（縦長型セル構造）においては、ワード線の延在方向にソフトエラーが伝播する可能性が大きくなる。ここで、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）回路を組み込んだパリティを、各々のワード線に設けることを考えると、縦長型セルの場合、同一のワード線において多く（たとえば３つ以上）のメモリセルでのソフトエラー（いわゆるマルチビット不良）が生じる可能性が高いため、各々のワード線に対して、多くのパリティが必要となる。このことは、チップ面積の微細化、動作の高速化の観点から不利である。
【０１１７】
これに対し、本実施の形態に係るメモリセルは、分割されたウェルがワード線の延在方向に並ぶ横長型セルであるので、ワード線方向にソフトエラーが伝播するのを防止することができ、各々のワード線に接続されるパリティを少なくすることができる。したがって、より効率的に、チップ面積の微細化、動作の高速化を図りながら、ソフトエラー耐性の大きいＳＲＡＭを提供することができる。
【０１１８】
ところで、上層と下層セルプレート６，７の厚みは、上述した範囲内で形成されるが、下層セルプレート６（６Ａ，６Ｂ）を上層セルプレート７（７Ａ，７Ｂ）よりも厚く形成した場合、下層セルプレート６の側面を誘電体膜および上層セルプレート７で覆うことで、該側面部分にもキャパシタを形成することができるので、キャパシタ容量が増大する。
【０１１９】
一方、上層セルプレート７を厚くした場合、上層セルプレート７の抵抗を下げることができるので、上層プレート７を周辺回路の接続配線として用いることができる。
【０１２０】
下層セルプレート６としては、たとえばポリシリコンが用いられ、上層セルプレート７としては、たとえばポリシリコンとシリサイドの積層構造（以下、ポリサイド構造という）が用いられる。なお、下層セルプレート６としてポリサイド構造を用いることは、キャパシタ誘電体膜の絶縁性を確保する観点から適切ではない。
【０１２１】
本実施の形態に係るＳＲＡＭのメモリセルにおいては、上記の構成により、ビット線の延在方向よりもワード線の延在方向に長い横長型セルにおいて、ドライバＭＯＳトランジスタ、アクセスＭＯＳトランジスタ、ロードＭＯＳトランジスタ上の面積を、実施の形態１よりもさらに効率的に用いて、ソフトエラー耐性を向上させるために記憶ノードに付加されたキャパシタを形成することができる。したがって、メモリセル１の面積の増大を抑制しながら、ソフトエラー耐性を向上させる効果をさらに高めることができる。
【０１２２】
具体的には、たとえば、セルサイズが１μｍ２（２μｍ×０．５μｍ）、ゲート長が０．１３μｍ、電源電圧が１．８Ｖのメモリセルにおいて、１つの記憶ノードに対して約２．４ｆＦの容量を付加することができる。ここで、下層と上層セルプレートに挟持される誘電体膜の厚さは、たとえば約１５ｎｍである。
【０１２３】
また、上層と下層セルプレート６，７を接続するコンタクトホール４Ａ，４Ｂを、それぞれ埋め込み配線５Ｄ，５Ｇ（第１と第２局所配線）上に形成することで、コンタクトホール４Ａ，４Ｂの形成時に該配線５Ｄ，５Ｇがエッチングストッパとなる。したがって、該コンタクト４Ａ，４Ｂの形成時に、層間絶縁膜９を突き抜けてＭＯＳトランジスタを損傷することがない。
【０１２４】
なお、実施の形態１と同様の事項については、詳細な説明は繰り返さない。
また、以上の説明では、半導体基板上にメモリセル１を形成する場合について説明したが、上記の構造は、基板上に絶縁層を介在して半導体層を配置した構成（いわゆるＳＯＩ(Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造）を採用する場合にも適用できる。この点については、上述した、または、後述する各実施の形態についても同様である。
【０１２５】
（実施の形態４）
図２３から図２５は、実施の形態４に係る半導体記憶装置としてのフルＣＭＯＳＳＲＡＭのメモリセル１の平面図である。なお、図２３は、層間絶縁膜内に形成された、記憶ノードを含む埋め込み配線までのレイアウトを示し、図２４は、埋め込み配線よりも上層に形成される第１層メタル配線１７Ａ〜１７Ｇの配置を示し、図２５は、第１メタル配線よりも上層に形成される第２メタル配線１９Ａ〜１９Ｃの配置を示す図である。
【０１２６】
本実施の形態に係る半導体記憶装置は、上述した実施の形態３に係る半導体記憶装置の変形例であって、図２３から図２５に示すように、ビット線をワード線よりも下層に配置した点で、実施の形態３と異なる。
【０１２７】
図２３において、ＶＤＤ線と接続される埋め込み配線５Ｅは、ＶＤＤ線とのコンタクトを考慮して、活性領域２Ｂ上から、活性領域２Ｃ側に向かって、ワード線方向に延在している。なお、埋め込み配線５Ｆについても同様に、活性領域２Ｃ上から、活性領域２Ｂ側に向かって、ワード線方向に延在している。なお、その他のレイアウトについては、上述した各実施の形態と同様である。
【０１２８】
図２４および図２５を参照して、ビット線ＢＬ１，ＢＬ２はワード線ＷＬよりも下層に配置されている。すなわち、下層セルプレート６Ａ，６Ｂ上に上層セルプレート７Ａ，７Ｂが、上層セルプレート７Ａ，７Ｂ上にビット線ＢＬ１，ＢＬ２を含む第１メタル配線層が、第１メタル配線層上にワード線ＷＬを含む第２メタル配線層が積層されている。
【０１２９】
図２４において、ビット線ＢＬ１，ＢＬ２となる配線１７Ｃ，１７Ｅは、それぞれビアホール１８Ｃ，１８Ｆを介して埋め込み配線５Ｃ，５Ｈと接続され、ＶＤＤ線となる配線１７Ｄは、ビアホール１８Ｄを介して配線５Ｅと、ビアホール１８Ｅを介して配線５Ｆと接続されている。また、配線１７Ａ，１７Ｇは、それぞれビアホール１８Ａ，１８Ｈを介して埋め込み配線５Ａ，５Ｊと接続され、配線１７Ｂ，１７Ｆは、それぞれビアホール１８Ｂ，１８Ｇを介して埋め込み配線５Ｂ，５Ｉと接続される。
【０１３０】
図２５において、配線１７Ａ，１７Ｇは、それぞれビアホール２０Ａ，２０Ｄを介してワード線となる配線１９Ａと接続され、配線１７Ｂ，１７Ｆは、それぞれビアホール２０Ｂ，２０Ｃを介してそれぞれＧＮＤ線となる配線１９Ｂ，１９Ｃと接続される。
【０１３１】
なお、上述した各実施の形態と同様の事項については、詳細な説明は繰り返さない。
本実施の形態においても、上述した各実施の形態と同様に、ソフトエラー耐性が大きいＳＲＡＭを得ることができる。
【０１３２】
また、メタル配線においては、通常、下層の配線の膜厚が上層の配線の膜厚よりも小さいので、ビット線をワード線よりも下層に配置することで、ビット容量が低減され、動作の高速化を図ることができる。
【０１３３】
（実施の形態５）
図２７は、実施の形態５に係る半導体記憶装置としてのフルＣＭＯＳＳＲＡＭのメモリセル１の等価回路図である。
【０１３４】
本実施の形態に係る半導体記憶装置は、上述した実施の形態３に係る半導体記憶装置の変形例であって、図２７に示すように、上述した容量Ｃ１、Ｃ２に加えて容量Ｃ３、Ｃ４
がが付加される点で、実施の形態３と異なる。
【０１３５】
図２６は、上記フルＣＭＯＳＳＲＡＭのメモリセル１の平面図である。
図２６を参照して、上層セルプレート７よりも上層に、誘電体膜を介してセルプレート７００（第３の上層セルプレート）が形成されている。なお、セルプレート７００は、上層セルプレート７Ａ，７Ｂを覆うように形成される。
【０１３６】
この結果、上層セルプレート７Ａ，７Ｂとセルプレート７００間に、それぞれキャパシタＣ３，Ｃ４が形成される。なお、セルプレート７００は、電源線またはＧＮＤ線に接続される。
【０１３７】
上記の構成により、図２７に示す等価回路に相当するメモリセル構造が得られる。これにより、記憶ノードＮＡ，ＮＢに付加されるキャパシタの容量をさらに大きくすることができ、ソフトエラーを防止する効果をさらに高めることができる。
【０１３８】
図２８は、上述したメモリセル１が集合した状態を示す平面図である。なお、図２８における上下方向がビット線が延びる列方向であり、左右方向がワード線が延びる行方向である。
【０１３９】
図２８を参照して、セルプレート７００は、複数のメモリセルに亘って延在させることが可能である。
【０１４０】
図２６から図２８においては、実施の形態３に係るＳＲＡＭのメモリセル上にセルプレート７００を形成する場合について記載したが、これは実施の形態１，２に係るメモリセル上に形成してもよい。この場合も上記と同様の効果を奏する。
【０１４１】
なお、上述した各実施の形態と同様の事項については、詳細な説明は繰り返さない。
（実施の形態６）
図２９は、実施の形態６に係る半導体記憶装置としてのフルＣＭＯＳＳＲＡＭのメモリセル１のレイアウトを示した平面図である。また、図３０は、図２９におけるＸＸＸ−ＸＸＸ断面である。なお、本実施の形態に係る半導体記憶装置は、上述した実施の形態３に係る半導体記憶装置の変形例であり、実施の形態３に対して、下層と上層セルプレート６，７のレイアウト配置が異なる。
【０１４２】
図２９および図３０を参照して、下層セルプレート６Ａ，６Ｂは、それぞれ埋め込み配線５Ｄ，５Ｇの一部を覆うように形成され、それぞれ埋め込み配線５Ｄ，５Ｇと接続される。また、下層セルプレート６Ａ，６Ｂ上にはそれぞれ上層セルプレート７Ａ，７Ｂが形成され、下層と上層セルプレート６Ａ，７ＡがキャパシタＣ１を、下層と上層セルプレート６Ｂ，７ＢがキャパシタＣ２を形成する。なお、上層セルプレート７Ａ，７Ｂは、それぞれ埋め込み配線５Ｇ，５Ｄの一部を覆うように形成され、それぞれ埋め込み配線５Ｇ，５Ｄと接続される。
【０１４３】
実施の形態３に係るＳＲＡＭの構造と、本実施の形態に係るＳＲＡＭの構造とを比較して説明すると、以下のようになる。すなわち、実施の形態３に係るＳＲＡＭにおいては、第１ドライバＭＯＳトランジスタＮ１のゲートと、第１ドライバＭＯＳトランジスタＮ１および第１アクセスＭＯＳトランジスタＮ３に共有される活性領域２Ａ１とを含む領域（第１領域）上にキャパシタＣ１（第１キャパシタ）を形成し、第２ドライバＭＯＳトランジスタＮ２のゲートと、第２ドライバＭＯＳトランジスタＮ２および第２アクセスＭＯＳトランジスタＮ４に共有される活性領域２Ｄ１とを含む領域（第２領域）上にキャパシタＣ２（第２キャパシタ）を形成したのに対し、本実施の形態に係るＳＲＡＭにおいては、上記第１領域上にキャパシタＣ２（第２キャパシタ）を形成し、上記第２領域上にキャパシタＣ１（第１キャパシタ）を形成している。
【０１４４】
本実施の形態においても、上記の構成により、実施の形態３と同様に、記憶ノードＮＡ，ＮＢにそれぞれ２つのキャパシタＣ１，Ｃ２が接続される。また、キャパシタＣ１，Ｃ２は、インバータの入出力間に接続されるため、上述したミラー効果が期待できる。したがって、本実施の形態においても、メモリセル１の中央部の面積を効率的に用いて、ソフトエラー耐性を向上させるための、容量の大きなキャパシタを形成することができる。
【０１４５】
なお、上述した各実施の形態と同様の事項については、詳細な説明は繰り返さない。
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組み合わせることは、当初から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【符号の説明】
【０１４６】
１ メモリセル、２Ａ〜２Ｄ（２Ａ１〜３，２Ｂ１〜２，２Ｃ１〜２，２Ｄ１〜３） 活性領域、３Ａ〜３Ｄ ポリシリコン配線、４Ａ，４Ｂ コンタクトホール（上下セルプレート）、４Ｃ コンタクトホール（埋め込み配線）、５Ａ〜５Ｊ 埋め込み配線、６，６Ａ，６Ｂ 下層セルプレート、７，７Ａ，７Ｂ 上層セルプレート、６Ｃ，７Ｃ 導電膜、８ 窒化膜、９，１１Ａ，１１Ｂ 層間絶縁膜、１０ 誘電体膜、１２ 素子分離絶縁膜、１２Ａ 半導体基板、１３Ａ〜１３Ｇ，１７Ａ〜１７Ｇ 第１層メタル配線、１４Ａ〜１４Ｈ，１８Ａ〜１８Ｈ ビアホール、１５Ａ〜１５Ｅ，１９Ａ〜１９Ｃ 第２層メタル配線、１６Ａ〜１６Ｆ，２０Ａ〜２０Ｃ ビアホール、３０Ａ，３０Ｃ シリサイド膜、５０Ｄ，５０Ｇ 傾斜部、６０Ａ，６０Ｂ，７０Ａ，７０Ｂ 突出部、６０Ｄ，６０Ｇ 傾斜エッジ部、６１，７１ コンタクト部、１００，３００ Ｐウェル領域、２００ Ｎウェル領域、５００ マージン領域、７００ セルプレート、Ｎ１ 第１ドライバＭＯＳトランジスタ、Ｎ２ 第２ドライバＭＯＳトランジスタ、Ｎ３ 第１アクセスＭＯＳトランジスタ、Ｎ４ 第２アクセスＭＯＳトランジスタ、Ｐ１ 第１ロードＭＯＳトランジスタ、Ｐ２ 第２ロードＭＯＳトランジスタ、Ｃ１，Ｃ２，Ｃ３，Ｃ４ キャパシタ、ＷＬ ワード線、ＢＬ１，ＢＬ２ ビット線、ＮＡ，ＮＢ 記憶ノード。
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、６つのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを含むメモリセル（以下、フルＣＭＯＳセルとする）を備え、ソフトエラー耐性を向上することができる構造を有するＳＲＡＭ(Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。
【背景技術】
【０００２】
ＳＲＡＭの低電圧化に伴い、６つのＭＯＳトランジスタを含むフルＣＭＯＳセルを備えたＳＲＡＭ（以下、フルＣＭＯＳＳＲＡＭとする）が主流になりつつある。
【０００３】
ここで、フルＣＭＯＳセルとは、一般に、２つのバルクのアクセスｎＭＯＳトランジスタと、２つのバルクのドライバｎＭＯＳトランジスタと、２つのバルクのロードｐＭＯＳトランジスタとで形成されるメモリセルのことである。
【０００４】
フルＣＭＯＳセルは比較的ソフトエラー耐性に優れているが、デザインルールの微細化により、ＳＲＡＭメモリセルのセルサイズは年々小さくなり、ＳＲＡＭが低電圧化するのに伴い、ＳＲＡＭのメモリセルの記憶ノードの蓄積電荷（電圧×容量）は減少し、ソフトエラーの問題が顕著になってきている。この結果、低電圧動作のＳＲＡＭでは、フルＣＭＯＳＳＲＡＭであっても、ソフトエラー対策を施すことが必要となってきた。
【０００５】
なお、ソフトエラーとは、何らかの要因によって、保持していたデータが逆転する現象である。この発生要因としては、たとえばパッケージに含まれるＵやＴｈから放出されるα線がシリコン基板中を通過することにより発生する電子−正孔対によるノイズなどが挙げられる。
【０００６】
このような、ソフトエラーに対する耐性を高めるための対策としては、たとえば、ＳＲＡＭの記憶ノードに容量を付加する方法などが考えられる。
【０００７】
上記のような対策を施したＳＲＡＭとしては、たとえば、特開平６−１５１７７１号公報（従来例１）や特開２００２−８３８８２号公報（従来例２）などに記載されたものなどが挙げられる。
【０００８】
従来例１においては、キャパシタ電極が、駆動トランジスタのゲート間に２個の交差接続されたキャパシタを形成したＳＲＡＭが開示されている。
【０００９】
また、従来例２においては、１対のＣＭＯＳインバータの相互の入出力端子（蓄積ノード）間を、１対の局所配線を介して交差結合してフリップフロップ回路を構成したＳＲＡＭが開示されている。ここで、該局所配線と基準電圧線との間に容量が形成されている。
【００１０】
ところで、特開２００２−７６１４３号公報（従来例３）においては、局所配線の表面を祖面化し、局所配線間に形成されるキャパシタの容量を大きく確保したＳＲＡＭが開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平６−１５１７７１号公報
【特許文献２】特開２００２−８３８８２号公報
【特許文献３】特開２００２−７６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記のようなＳＲＡＭにおいては、下記のような問題があった。
上記のようなキャパシタによる容量の付加に際して、たとえば、一定の容量を確保するためにキャパシタが大型化した場合は、セルサイズが大きくなる。すなわち、ソフトエラー耐性の向上に際しては、セル面積の縮小などの障害にならない構造を採用する必要がある。
【００１３】
しかしながら、上述した従来のＳＲＡＭメモリセルは、各々分離されたウェルがビット線の延在方向に並ぶ縦長型セル構造を有しており、各々分離されたウェルがワード線の延在方向に並ぶ横長型セルに適した構造を有するものではない。
【００１４】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、セル面積の拡大が抑制され、かつ、ソフトエラーに強い半導体記憶装置としてのＳＲＡＭを提供することにある。
【課題を解決するための手段】
【００１５】
本発明に係る半導体装置は、ワード線と、ワード線の延在方向と直交する方向に延びるビット線と、ワード線の延在方向に順に並ぶ第１導電型の第１ウェル、第２導電型の第２ウェルおよび第１導電型の第３ウェルと、第１ウェルに形成された第１ドライバＭＯＳトランジスタと第１アクセスＭＯＳトランジスタと、第２ウェルに形成された第１ロードＭＯＳトランジスタと第２ロードＭＯＳトランジスタと、第３ウェルに形成された第２ドライバＭＯＳトランジスタと第２アクセスＭＯＳトランジスタと、第１ドライバＭＯＳトランジスタと第２ドライバＭＯＳトランジスタ、第１アクセスＭＯＳトランジスタと第２アクセスＭＯＳトランジスタおよび第１ロードＭＯＳトランジスタと第２ロードＭＯＳトランジスタとを覆う層間絶縁膜と、層間絶縁膜内に形成され、第１ドライバＭＯＳトランジスタの活性領域と第１アクセスＭＯＳトランジスタの活性領域と第１ロードＭＯＳトランジスタの活性領域と第２ドライバＭＯＳトランジスタのゲートと第２ロードＭＯＳトランジスタのゲートとを接続する第１局所配線と、層間絶縁膜内に形成され、第２ドライバＭＯＳトランジスタの活性領域と第２アクセスＭＯＳトランジスタの活性領域と第２ロードＭＯＳトランジスタの活性領域と第１ドライバＭＯＳトランジスタのゲートと第１ロードＭＯＳトランジスタのゲートとを接続する第２局所配線とを有し、第２局所配線は、第１ドライバＭＯＳトランジスタおよび第１ロードＭＯＳトランジスタのゲート電極となる第１導電層と電気的に接続され、第２局所配線は、層間絶縁膜上に投影した時に、第１導電層とのなす角度が鈍角となるように第１の導電層の長手方向と交差する方向に延びる傾斜部を有し、第１局所配線は、第２ドライバＭＯＳトランジスタおよび第２ロードＭＯＳトランジスタのゲート電極となる第２導電層と電気的に接続され、第１局所配線は、層間絶縁膜上に投影した時に、第２導電層とのなす角度が鈍角となるように第２の導電層の長手方向と交差する方向に延びる傾斜部を有する。
【発明の効果】
【００１６】
本発明によれば、横長型セル（３分割されたウェルがワード線の延在方向に並び、ビット線方向よりもワード線方向に長いメモリセル）上において、交互接続された１対のキャパシタを記憶ノードに接続することで、該キャパシタにおいて一定の容量を確保し、セル面積の拡大を抑制しながら、ＳＲＡＭ（半導体記憶装置）のソフトエラー耐性を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１に係るＳＲＡＭメモリセルのレイアウト構成を示す図である。
【図２】本発明の実施の形態１に係るＳＲＡＭメモリセル上に形成されるキャパシタの下層セルプレートのレイアウト構成を示す図である。
【図３】本発明の実施の形態１に係るＳＲＡＭメモリセル上に形成されるキャパシタの上層セルプレートのレイアウト構成を示す図である。
【図４】本発明の実施の形態１に係るＳＲＡＭメモリセルの上層金属配線を示したレイアウト図であり、第１金属配線層のレイアウト構成を示す図である。
【図５】本発明の実施の形態１に係るＳＲＡＭメモリセルの上層金属配線を示したレイアウト図であり、第２金属配線層のレイアウト構成を示す図である。
【図６】本発明の実施の形態１に係るＳＲＡＭメモリセルの等価回路図である。
【図７】図５における、ＶII−ＶII断面図である。
【図８】本発明の実施の形態２に係るＳＲＡＭメモリセル上に形成されるキャパシタの下層セルプレートのレイアウト構成を示す図である。
【図９】本発明の実施の形態２に係るＳＲＡＭメモリセル上に形成されるキャパシタの上層セルプレートのレイアウト構成を示す図である。
【図１０】本発明の実施の形態２に係るＳＲＡＭメモリセルの等価回路図である。
【図１１】本発明の実施の形態３に係るＳＲＡＭメモリセル上に形成されるキャパシタの上層セルプレートのレイアウト構成を示す図である。
【図１２】本発明の実施の形態３に係るＳＲＡＭメモリセルの上層金属配線を示したレイアウト図であり、第１金属配線層のレイアウト構成を示す図である。
【図１３】本発明の実施の形態３に係るＳＲＡＭメモリセルの上層金属配線を示したレイアウト図であり、第２金属配線層のレイアウト構成を示す図である。
【図１４】本発明の実施の形態３に係るＳＲＡＭメモリセルの等価回路図である。
【図１５】図１３における、ＸＶ−ＸＶ断面図である。
【図１６】本発明の実施の形態３に係るＳＲＡＭメモリセルの製造工程の第１工程を示す断面図であり、図１５に対応する断面を示す図である。
【図１７】本発明の実施の形態３に係るＳＲＡＭメモリセルの製造工程の第２工程を示す断面図であり、図１５に対応する断面を示す図である。
【図１８】本発明の実施の形態３に係るＳＲＡＭメモリセルの製造工程の第３工程を示す断面図であり、図１５に対応する断面を示す図である。
【図１９】本発明の実施の形態３に係るＳＲＡＭメモリセルの製造工程の第４工程を示す断面図であり、図１５に対応する断面を示す図である。
【図２０】本発明の実施の形態３に係るＳＲＡＭメモリセルの製造工程の第５工程を示す断面図であり、図１５に対応する断面を示す図である。
【図２１】本発明の実施の形態３に係るＳＲＡＭメモリセルの製造工程の第６工程を示す断面図であり、図１５に対応する断面を示す図である。
【図２２】本発明の実施の形態３に係るＳＲＡＭメモリセルの変形例を示す断面図であり、図１５に対応する断面を示す図である。
【図２３】本発明の実施の形態４に係るＳＲＡＭメモリセルのレイアウト構成を示す図である。
【図２４】本発明の実施の形態４に係るＳＲＡＭメモリセルの上層金属配線を示したレイアウト図であり、第１金属配線層のレイアウト構成を示す図である。
【図２５】本発明の実施の形態４に係るＳＲＡＭメモリセルの上層金属配線を示したレイアウト図であり、第２金属配線層のレイアウト構成を示す図である。
【図２６】本発明の実施の形態５に係るＳＲＡＭメモリセル上において、キャパシタの上層セルプレートのさらに上層に形成されるセルプレートを示す図である。
【図２７】本発明の実施の形態５に係るＳＲＡＭメモリセルの等価回路図である。
【図２８】図２６に示すＳＲＡＭメモリセルが集合した状態を示す図である。
【図２９】本発明の実施の形態６に係るＳＲＡＭメモリセル上に形成されるキャパシタの下層と上層セルプレートのレイアウト構成を示す図である。
【図３０】図２９における、ＸＸＸ−ＸＸＸ断面図である。
【図３１】一般的なフルＣＭＯＳセル（ＳＲＡＭメモリセル）の等価回路図である。
【発明を実施するための形態】
【００１８】
以下に、本発明に基づく半導体記憶装置の実施の形態について、図１から図３１を用いて説明する。
【００１９】
０．１８μｍルール以降の微細なデザインルールを用いる低電圧動作のＳＲＡＭでは、フルＣＭＯＳＳＲＡＭであっても、ソフトエラー対策を施すことが望ましい。
【００２０】
ここで、ソフトエラーとは、何らかの要因によって、保持されたデータが逆転する現象である。具体的には、たとえば、パッケージに含まれるＵやＴｈから放出されるα線がシリコン基板中を通過することにより発生する電子−正孔対によるノイズで情報破壊が起こり、メモリが誤動作する現象をいう。
【００２１】
図３１は、一般的なフルＣＭＯＳセルの等価回路図の一例である。以下、図３１を用いて、ソフトエラーについて説明する。
【００２２】
一般的なデータ保持状態の一例としては、たとえば、記憶ノードＮＡがＬ（Ｌｏｗ）レベル、記憶ノードＮＢがＨ（Ｈｉｇｈ）レベルで保持された状態が考えられる。この状態においては、第１ドライバＭＯＳトランジスタＮ１と第２ロードＭＯＳトランジスタＰ２とがオンであり、第２ドライバＭＯＳトランジスタＮ２と第１ロードＭＯＳトランジスタＰ１とがオフである。この結果、記憶ノードＮＡはＧＮＤ線（接地線）に、記憶ノードＮＢはＶＤＤ線（電源線）に接続される。
【００２３】
ここで、記憶ノードＮＢに強い電荷が進入した場合、第２ロードＭＯＳトランジスタＰ２によるＶＤＤレベルへの駆動が追いつかず、記憶ノードＮＢはＬレベルにシフトする。この結果、第１ドライバＭＯＳトランジスタＮ１はオンからオフへ、第１ロードＭＯＳトランジスタＰ１はオフからオンへとシフトし、記憶ノードＮＡの電位はＶＤＤレベルに駆動される。
【００２４】
記憶ノードＮＡの電位がＶＤＤレベルに駆動されたことにより、第２ドライバＭＯＳトランジスタＮ２はオフからオンへ、第２ロードＭＯＳトランジスタＰ２はオンからオフへとシフトする。その結果、記憶ノードＮＢの電位がＧＮＤレベルとなる。
【００２５】
以上のステップを経て、記憶ノードＮＡがＨレベル、記憶ノードＮＢがＬレベルで保持されることとなる。すなわち、このメモリセルにおいて、当初の状態とは逆の誤ったデータを保持しつづける状態となる。
【００２６】
これに対し、記憶ノードにキャパシタを接続して、容量を付加することにより、急激な電位変化を軽減し、ソフトエラー耐性を向上させる対策が考えられる。
【００２７】
（実施の形態１）
図１から図５は、実施の形態１に係る半導体記憶装置としてのフルＣＭＯＳＳＲＡＭのメモリセル１の平面図である。
【００２８】
ＳＲＡＭは、図１から図５に示すメモリセル１が形成されるメモリセル領域と、メモリセル１の動作制御を行なう周辺回路が形成される周辺回路領域とを備える。
【００２９】
図６は、図１から図５に示すメモリセル１の等価回路図である。
図６を用いて、ＳＲＡＭのメモリセル１の構成について説明する。メモリセル１は、フルＣＭＯＳセル構造を有し、第１と第２インバータと、２つのアクセスＮＭＯＳトランジスタＮ３，Ｎ４とを有する。
【００３０】
図６に示すように、第１インバータは、第１ドライバＭＯＳトランジスタＮ１と第１ロードＭＯＳトランジスタＰ１とを含み、第２インバータは、第２ドライバＭＯＳトランジスタＮ２と第２ロードＭＯＳトランジスタＰ２とを含む。
【００３１】
第１インバータと第２インバータは互いの入力と出力とを接続したフリップフロップを形成し、フリップフロップの第１の記憶ノードＮＡに第１アクセスＭＯＳトランジスタＮ３のソース／ドレイン（活性領域）が接続され、フリップフロップの第２の記憶ノードＮＢに第２アクセスＭＯＳトランジスタＮ４のソース／ドレイン（活性領域）が接続される。
【００３２】
記憶ノードＮＡは、第１アクセスＭＯＳトランジスタＮ３を介してビット線ＢＬ１に接続され、記憶ノードＮＢは、第２アクセスＭＯＳトランジスタＮ４を介してビット線ＢＬ２に接続される。さらに第１と第２アクセスＭＯＳトランジスタＮ３，Ｎ４のゲートはワード線ＷＬに接続され、第１と第２ロードＭＯＳトランジスタＰ１，Ｐ２のソースは電源線ＶＤＤに接続され、第１と第２ドライバＭＯＳトランジスタＮ１，Ｎ２のソースは接地線に接続されている。
【００３３】
メモリセル１内に形成されるキャパシタＣ１，Ｃ２は、ぞれぞれ記憶ノードＮＡ，ＮＢに付加されるとともに、ＶＤＤ線（電源線）に接続される。キャパシタＣ１，Ｃ２を付加することにより、急激な電位変化が軽減され、ソフトエラー耐性が向上する。
【００３４】
次に、本実施の形態に係るフルＣＭＯＳＳＲＡＭのメモリセル１のレイアウトについて説明する。
【００３５】
図１は、層間絶縁膜内に形成された、記憶ノードを含む埋め込み配線までのレイアウトを、図２は、上記埋め込み配線上に形成される下層セルプレートのレイアウトを、図３は、下層セルプレート上に誘電体膜を介して形成される上層セルプレートのレイアウトを示す。
【００３６】
上記ＳＲＡＭのワード線は、後述する図４に示すように、横方向に延在し、該ＳＲＡＭのビット線は、後述する図５に示すように、ワード線に直交する方向に延在する。ここで、メモリセル１は、ビット線の延在方向よりもワード線の延在方向に長い。図１から図３においては、Ｐ型（第１導電型）のＰウェル領域１００（第１ウェル領域）、Ｎ型（第２導電型）のＮウェル領域２００（第２ウェル領域）およびＰ型（第１導電型）のＰウェル領域３００（第３ウェル領域）がワード線の延在方向（横方向）に並んで設けられている。
【００３７】
上記の第１ウェル領域に、第１ドライバＭＯＳトランジスタＮ１と、第１アクセスＭＯＳトランジスタＮ３とが形成され、第２ウェル領域に、第１と第２ロードＭＯＳトランジスタＰ１，Ｐ２が形成され、第３ウェル領域に、第２ドライバＭＯＳトランジスタＮ２と、第２アクセスＭＯＳトランジスタＮ４とが形成されている。
【００３８】
Ｐウェル領域１００，３００は、選択的にリンなどのＮ型不純物が注入された活性領域２Ａ，２Ｄを有し、Ｎウェル領域２００は、選択的にボロン等のＰ型不純物が注入された活性領域２Ｂ，２Ｃを有する。本明細書では、活性領域２Ａ〜２Ｄは、トランジスタのソース／ドレインとなる領域と、該領域間に位置し該領域とは逆の導電型のチャネルが形成される領域（基板部分）とを含む領域である。
【００３９】
図１において、活性領域２Ａ〜２Ｄは、太線で囲まれた領域内に形成され、太線で囲まれる領域外には、素子分離領域が形成されている。
【００４０】
活性領域２Ａ，２Ｄと活性領域２Ｂ，２Ｃは、ともにほぼ直線状の形状を有し、同じ方向（Ｐウェル領域およびＮウェル領域の延在方向）に延在する。
【００４１】
第１アクセスＭＯＳトランジスタＮ３は、ソース／ドレインとなる領域を含む活性領域２Ａ（２Ａ１，２Ａ２）と、ポリシリコン配線３Ａとにより形成され、第２アクセスＭＯＳトランジスタＮ４は、ソース／ドレインとなる領域を含む活性領域２Ｄ（２Ｄ１，２Ｄ２）と、ポリシリコン配線３Ｄとにより形成される。
【００４２】
第１ドライバＭＯＳトランジスタＮ１は、ソース／ドレインとなる領域を含む活性領域２Ａ（２Ａ１，２Ａ３）と、ポリシリコン配線３Ｂとにより形成され、第２ドライバＭＯＳトランジスタＮ２は、ソース／ドレインとなる領域を含む活性領域２Ｄ（２Ｄ１，２Ｄ３）と、ポリシリコン配線３Ｃとにより形成される。
【００４３】
第１ロードＭＯＳトランジスタＰ１は、ソース／ドレインとなる領域を含む活性領域２Ｂ（２Ｂ１，２Ｂ２）と、ポリシリコン配線３Ｂとにより形成され、第２ロードＭＯＳトランジスタＰ２は、ソース／ドレインとなる領域を含む活性領域２Ｃ（２Ｃ１，２Ｃ２）と、ポリシリコン配線３Ｃとにより形成される。
【００４４】
ポリシリコン配線３Ａ〜３Ｄは、図１に示すように、同じ方向に延在する。すなわち、ポリシリコン配線３Ａ〜３Ｄは、ワード線が延在する方向（図１における横方向）であって、Ｐウェル領域とＮウェル領域が並ぶ方向に延在する。
【００４５】
次に、図１に示す埋め込み配線５Ａ〜５Ｊについて説明する。活性領域２Ａ〜２Ｄ、およびポリシリコン配線３Ａ〜３Ｄを覆うように、図示しない層間絶縁膜が形成されており、該層間絶縁膜に活性領域２Ａ〜２Ｄ、およびポリシリコン配線３Ａ〜３Ｄに達するコンタクト部が形成される。このコンタクト部内にたとえば銅などの導電層を埋め込んでダマシン配線が形成される。これが、埋め込み配線５Ａ〜５Ｊとなる。すなわち、埋め込み配線５Ａ〜５Ｊは、上記ＭＯＳトランジスタＮ１〜Ｎ４，Ｐ１，Ｐ２を覆う層間絶縁膜内に形成されている。
【００４６】
上記コンタクト部における接続のうち、配線５Ａ，５Ｊとポリシリコン配線３Ａ，３Ｄとの接続は、ゲートに接続されるゲートコンタクトであり、配線５Ｄ，５Ｇと活性領域２Ｂ，２Ｃおよびポリシリコン配線３Ｂ，３Ｃとの接続は、ゲートと活性領域とに接続される共通コンタクト（Ｓｈａｒｅｄ Ｃｏｎｔａｃｔ）であり、配線５Ｂ〜５Ｄと活性領域２Ａとの間、配線５Ｅと活性領域２Ｂとの間、配線５Ｆと活性領域２Ｃとの間および配線５Ｇ〜５Ｉと活性領域２Ｄとの間の接続は、活性領域に接続される拡散コンタクトである。
【００４７】
図１において、Ｎ型活性領域２Ａ１は、第１ドライバＭＯＳトランジスタＮ１のドレインと第１アクセスＭＯＳトランジスタＮ３のソース／ドレインとに対応する。そして、埋め込み配線５Ｄを介して、第１ドライバＭＯＳトランジスタＮ１、第１アクセスＭＯＳトランジスタＮ３、および第１ロードＭＯＳトランジスタＰ１のドレインと、第２ドライバＭＯＳトランジスタＮ２および第２ロードＭＯＳトランジスタＰ２のゲートとが接続される。この端子（埋め込み配線５Ｄ）が、図６に示す等価回路図の記憶ノードＮＡ（第１局所配線）に対応する。
【００４８】
同様に、第２ドライバＭＯＳトランジスタＮ２のドレインおよび第２アクセスＭＯＳトランジスタＮ４のソース／ドレインであるＮ型活性領域２Ｄ１は、埋め込み配線５Ｇを介して、第２ロードＭＯＳトランジスタＰ２のドレインと、第１ドライバＭＯＳトランジスタＮ１および第１ロードＭＯＳトランジスタＰ１のゲートとに接続される。この端子（埋め込み配線５Ｇ）が図６に示す等価回路図の記憶ノードＮＢ（第２局所配線）に対応する。
【００４９】
記憶ノードＮＡ，ＮＢについて要約すると以下のようになる。すなわち、第１記憶ノードとなる埋め込み配線５Ｄ（第１局所配線）は、第１ドライバＭＯＳトランジスタＮ１、第１アクセスＭＯＳトランジスタＮ３および第１ロードＭＯＳトランジスタＰ１のソース／ドレインと、第２ドライバＭＯＳトランジスタＮ２および第２ロードＭＯＳトランジスタＰ２のゲートとを接続し、第２記憶ノードとなる埋め込み配線５Ｇ（第２局所配線）は、第２ドライバＭＯＳトランジスタＮ２、第２アクセスＭＯＳトランジスタＮ４および第２ロードＭＯＳトランジスタＰ２のソース／ドレインと、第１ドライバＭＯＳトランジスタＮ１および第１ロードＭＯＳトランジスタＰ１のゲートとを接続する。
【００５０】
図１において、配線５Ａ，５Ｊは、図４に示すワード線（ＷＬ）に接続され、配線５Ｂ，５Ｉは、図５に示す接地線（ＧＮＤ線）に接続され、配線５Ｃ，５Ｈは、それぞれ図５に示すビット線ＢＬ１，ＢＬ２に接続され、配線５Ｅ，５Ｆは、図５に示す電源線（ＶＤＤ線）に接続される。なお、ワード線、ＧＮＤ線、ビット線、ＶＤＤ線は、埋め込み配線よりも上層に層間絶縁膜を介して形成されている。
【００５１】
この結果、Ｐウェル領域１００，３００内の活性領域２Ａ，２Ｄの一部領域は、各々ドライバＭＯＳトランジスタＮ１，Ｎ２のソース端子となり、ＧＮＤ電位が与えられる。
【００５２】
また、Ｐウェル領域１００，３００内の活性領域２Ａ，２Ｄの一部領域は、各々アクセスＭＯＳトランジスタＮ３，Ｎ４のソース端子となり、各々ビット線ＢＬ１、ＢＬ２に接続される。
【００５３】
そして、Ｎウェル領域２００内の活性領域２Ｂ，２Ｃの一部領域は、各々ロードＭＯＳトランジスタＰ１，Ｐ２のソース端子となり、各々電源線（ＶＤＤ線）に接続される。
【００５４】
また、ポリシリコン配線３Ａ，３Ｄは、埋め込み配線５Ａ，５Ｊを介して、ワード線と電気的に接続される。
【００５５】
図１に示すように、埋め込み配線５Ｇ（第２局所配線）は、第１ドライバＭＯＳトランジスタＮ１および第１ロードＭＯＳトランジスタＰ１のゲート電極となるポリシリコン配線３Ｂ（第１導電層，他の導電層）と電気的に接続され、配線５Ｇが埋め込まれる層間絶縁膜上に投影したときに、ポリシリコン配線３Ｂとのなす角度が鈍角となるようにポリシリコン配線３Ｂの長手方向と交差する方向（図１中の実線矢印方向）に延びる傾斜部５０Ｇを有し、埋め込み配線５Ｄ（第１局所配線）は、第２ドライバＭＯＳトランジスタＮ２および第２ロードＭＯＳトランジスタＰ２のゲート電極となるポリシリコン配線３Ｃ（第２導電層，導電層）と電気的に接続され、配線５Ｄが埋め込まれる層間絶縁膜上に投影したときに、ポリシリコン配線３Ｃとのなす角度が鈍角となるようにポリシリコン配線３Ｃの長手方向と交差する方向（図１中の破線矢印方向）に延びる傾斜部５０Ｄを有する。傾斜部５０Ｄ，５０Ｇは、互いにほぼ平行に延在している。
【００５６】
図２を参照して、上記層間絶縁膜の上層に、埋め込み配線５Ｄ，５Ｇを覆うように、導電性材料からなる下層セルプレート６（６Ａ，６Ｂ）が互いに間隔をあけて形成される。
【００５７】
下層セルプレート６Ａは、下層セルプレート６Ｂに向かって突出する突出部６０Ａ（第１突出部）を有し、下層セルプレート６Ｂは、下層セルプレート６Ａに向かって突出する突出部６０Ｂ（第２突出部）を有する。
【００５８】
また、図２に示す平面上において、下層セルプレート６Ａの突出部６０Ａは下層セルプレート６Ｂに向かうにつれて幅が狭くなるテーパ形状を有し、下層セルプレート６Ｂの突出部６０Ｂは下層セルプレート６Ａに向かうにつれて幅が狭くなるテーパ形状を有する。下層セルプレート６Ａ，６Ｂは、それぞれ埋め込み配線５Ｄ，５Ｇ（第１と第２局所配線）を覆うように形成され、傾斜部５０Ｄ，５０Ｇに沿って延びる傾斜エッジ部６０Ｄ，６０Ｇを有している。
【００５９】
なお、下層セルプレート６Ａ，６Ｂと、埋め込み配線５Ｄ，５Ｇとの電気的な接続が確保されている限り、下層セルプレート６Ａ，６Ｂが埋め込み配線を完全には覆わない構造とすることも可能である。
【００６０】
ところで、埋め込み配線５Ｄ，５Ｇのショートを防止する観点から、該配線５Ｄ、５Ｇ間には、一定の間隔が必要である。
【００６１】
これに対し、上述したメモリセル１においては、埋め込み配線５Ｄ，５Ｇの一部を、活性領域２およびポリシリコン配線３（３Ｂ，３Ｃ）に対して斜めに延在させることで、埋め込み配線５Ｄ，５Ｇをそれぞれ活性領域２Ｂ，２Ｃ上で、活性領域２Ｂ，２Ｃに沿って延在させる場合と比べて、該配線５Ｄ，５Ｇ間に形成されるマージン領域５００を大きくすることができる。したがって、埋め込み配線５Ｄ，５Ｇ形成時のプロセスマージンを確保することができる。この結果、活性領域２Ｂと活性領域２Ｃとの間隔を小さくすることができ、メモリセル１の面積を小さくすることができる。
【００６２】
一方、下層セルプレート６Ａ，６Ｂは、互いに電気的に絶縁された状態で、それぞれ埋め込み配線５Ｄ，５Ｇに接続される。下層セルプレート６Ａ，６Ｂの形状として、上記のテーパ形状を採用することにより、埋め込み配線５Ｄ，５Ｇをカバーしながら、同一面積のメモリセル内において、効率良く下層セルプレート６Ａ，６Ｂの面積を増大させることができる。
【００６３】
図３を参照して、下層セルプレート６Ａ，６Ｂの上層には、誘電体膜を介して、導電性材料からなる上層セルプレート７が形成される。なお、上層セルプレート７は、下層セルプレート６Ａ，６Ｂを覆うように形成されている。
【００６４】
以上の構成により、下層セルプレート６Ａと上層セルプレート７との間にキャパシタＣ１（第１キャパシタ）が形成され、下層セルプレート６Ｂと上層セルプレート７との間にキャパシタＣ２（第２キャパシタ）が形成される。ここで、下層セルプレート６（６Ａ，６Ｂ）を設けることにより、メモリセル面積を拡大することなく、埋め込み配線５（５Ｄ，５Ｇ）に付加されるキャパシタの容量を大きくすることができる。また、下層セルプレート６Ａ，６Ｂを、埋め込み配線５Ｄ，５Ｇにそれぞれ直接接触させることにより、他の層間絶縁膜内に形成されたコンタクト部を介して間接的に接続するよりも、接触面積を大きくすることができ、確実に接続することができる。
【００６５】
次に、下層と上層セルプレート６，７よりも上層に形成されるメタル配線について説明する。
【００６６】
図４および図５は、上層セルプレート上に形成される上層メタル配線を示したレイアウト図であり、図４は、ワード線ＷＬを含む第１層メタル配線１３Ａ〜１３Ｇの配置を示し、図５は、第１層メタル配線よりも上層に、図示しない層間絶縁膜を介して形成され、ビット線ＢＬ１，ＢＬ２および電源線（ＶＤＤ線）および接地線（ＧＮＤ線）を含む第２層メタル配線１５Ａ〜１５Ｅの配置を示す。
【００６７】
図４を参照して、ワード線となる配線１３Ａは、ビアホール１４Ａを介して埋め込み配線５Ａと、ビアホール１４Ｈを介して埋め込み配線５Ｊと接続されている。また、配線１３Ｂ，１３Ｇは、それぞれビアホール１４Ｂ，１４Ｇを介して埋め込み配線５Ｂ，５Ｉと接続され、配線１３Ｃ，１３Ｆは、それぞれビアホール１４Ｃ，１４Ｆを介して埋め込み配線５Ｃ，５Ｈと接続され、配線１３Ｄ，１３Ｅは、それぞれビアホール１４Ｄ，１４Ｅを介して埋め込み配線５Ｅ，５Ｆと接続される。
【００６８】
図５を参照して、配線１３Ｂ，１３Ｇは、それぞれビアホール１６Ａ，１６Ｆを介してＧＮＤ線となる配線１５Ａ，１５Ｅと接続され、配線１３Ｃ，１３Ｆは、それぞれビアホール１６Ｂ，１６Ｅを介してそれぞれビット線ＢＬ１，ＢＬ２となる配線１５Ｂ，１５Ｄと接続され、配線１３Ｄ，１３Ｅは、それぞれビアホール１６Ｃ，１６Ｄを介してＶＤＤ線となる配線１５Ｃと接続される。
【００６９】
図７は、図５におけるＶII−ＶII断面図である。なお、図７においては、図示および説明の便宜上、埋め込み配線５Ｄの下部に位置する活性領域２Ｂの図示を省略している。
【００７０】
図７を参照して、下層セルプレート６Ａ，６Ｂは、それぞれ埋め込み配線５Ｄ，５Ｇと接触するように、それぞれ埋め込み配線５Ｄ，５Ｇ上に延在している。また、下層セルプレート６Ａ，６Ｂと上層セルプレート７とは誘電体膜１０を挟持している。誘電体膜１０としては、たとえば、層間絶縁膜として通常用いられるシリコン酸化膜などが使用可能である。また、さらに好ましい材料としては、より比誘電率の高いシリコン窒化酸化膜やシリコン窒化膜などが挙げられる。
【００７１】
本実施の形態においては、上記の構成により、ビット線の延在方向よりもワード線の延在方向に長い横長型セルにおいて、ドライバＭＯＳトランジスタ、アクセスＭＯＳトランジスタ、ロードＭＯＳトランジスタ上の面積を効率的に用いて、ソフトエラー耐性を向上させるために記憶ノードに付加されたキャパシタを形成することができる。したがって、メモリセル１の面積の増大を抑制しながら、ソフトエラー耐性を向上させることができる。
【００７２】
（実施の形態２）
図１０は、実施の形態２に係る半導体記憶装置としてのフルＣＭＯＳＳＲＡＭのメモリセル１の等価回路図である。
【００７３】
図１０を参照して、本実施の形態に係るＳＲＡＭは、実施の形態１に係るＳＲＡＭの変形例であって、記憶ノードＮＡ、ＮＢの双方が、１つのキャパシタＣ１に接続される点で実施の形態１と異なる。
【００７４】
図８および図９は、上記フルＣＭＯＳＳＲＡＭのメモリセル１の平面図である。なお、図８は、埋め込み配線上に形成されるキャパシタＣ１の下層セルプレートのレイアウトを、図９は、下層セルプレート上に誘電体膜を介して形成されるキャパシタＣ１の上層セルプレートのレイアウトを示す。なお、層間絶縁膜内に形成された、記憶ノードＮＡ，ＮＢを含む埋め込み配線までのレイアウトについては、実施の形態１（図１）と同様である。
【００７５】
図８を参照して、埋め込み配線５Ｄを有する層間絶縁膜上に、導電性材料からなる、キャパシタＣ１の下層セルプレート６が形成される。なお、下層セルプレート６は、埋め込み配線５Ｄ（第１局所配線）を覆うように形成されている。下層セルプレート６と埋め込み配線５Ｄとは、コンタクト部６１において接続されている。
【００７６】
図９を参照して、下層セルプレート６の上層には、導電性材料からなる、キャパシタＣ１の上層セルプレート７が形成される。上層セルプレート７と埋め込み配線５Ｇとは、コンタクト部７１において接続されている。この構成により、下層と上層セルプレート６，７間にキャパシタＣ１が形成される。
【００７７】
図１０に示すように、記憶ノードＮＡ，ＮＢ間にキャパシタＣ１を設けることで、一方の記憶ノードの電位が下がっても、他方の記憶ノードの電位も追随して下がるので、結果としてソフトエラー耐性が向上すると考えられる。
【００７８】
なお、実施の形態１と同様の事項については、詳細な説明は繰り返さない。
（実施の形態３）
図１４は、実施の形態３に係る半導体記憶装置としてのフルＣＭＯＳＳＲＡＭのメモリセル１の等価回路図である。
【００７９】
図１４を参照して、本実施の形態に係るＳＲＡＭは、実施の形態１に係るＳＲＡＭの変形例であって、記憶ノードＮＡ、ＮＢの双方が、２つのキャパシタＣ１，Ｃ２（第１と第２キャパシタ）に接続される点で実施の形態１と異なる。
【００８０】
図１１は、上記フルＣＭＯＳＳＲＡＭのメモリセル１の平面図であり、下層セルプレート上に誘電体膜を介して形成される、キャパシタＣ１，Ｃ２の上層セルプレートのレイアウトを示す。
【００８１】
なお、層間絶縁膜内に形成された、記憶ノードを含む埋め込み配線層までのレイアウトと、埋め込み配線層上に形成される下層セルプレート６Ａ，６Ｂの形状とについては、実施の形態１（図１，図２）と同様である。
【００８２】
図１１を参照して、上層セルプレート７Ａ，７Ｂ（第１と第２上層プレート）が、互いに間隔をあけて形成される。
【００８３】
この結果、下層と上層セルプレート６Ａ，７Ａ間にキャパシタＣ１（第１キャパシタ）が、セルプレート６Ｂ，７Ｂ間にキャパシタＣ２（第２キャパシタ）が各々形成される。
【００８４】
ここで、セルプレート６Ａ，７Ｂ間と、セルプレート６Ｂ，７Ａ間とは、それぞれセルプレート６（６Ａ，６Ｂ），７（７Ａ，７Ｂ）間の誘電体膜に形成されたコンタクトホール４Ａ，４Ｂ（第１と第２コンタクトホール）を介して交互接続（クロスカップル）されている。
【００８５】
上記の交互接続の結果、記憶ノードＮＡ，ＮＢには、それぞれ２つのキャパシタＣ１，Ｃ２が接続されることとなる。また、キャパシタＣ１，Ｃ２は、インバータの入出力間でカップリングされることとなるので、ミラー効果により、キャパシタＣ１，Ｃ２の容量が増大（最大で約２倍）する。
【００８６】
本実施の形態における上層と下層セルプレート６，７の形状について要約すると以下のようになる。すなわち、下層セルプレート６Ａは、下層セルプレート６Ｂに向かって突出する突出部６０Ａ（第１突出部）を有し、下層セルプレート６Ｂは、下層セルプレート６Ａに向かって突出する突出部６０Ｂ（第２突出部）を有し、上層セルプレート７Ａは、突出部６０Ｂと重なるように上層セルプレート７Ｂ側に突出する突出部７０Ａ（第３突出部）を有し、上層セルプレート７Ｂは、突出部６０Ａと重なるように上層セルプレート７Ａ側に突出する突出部７０Ｂ（第４突出部）を有し、突出部６０Ａと突出部７０Ｂとがコンタクトホール４Ａ（第１コンタクトホール）を介して電気的に接続され、突出部６０Ｂと突出部７０Ａとがコンタクトホール４Ｂ（第２コンタクトホール）を介して電気的に接続されている。
【００８７】
また、上層と下層セルプレート６，７を接続するコンタクトホール４Ａ，４Ｂは、それぞれ埋め込み配線５Ｄ，５Ｇ（第１と第２局所配線）上に形成されている。
【００８８】
図１２および図１３は、層間絶縁膜１１上に形成される上層配線のレイアウトの一例を示した図である。
【００８９】
図１２および図１３を参照して、上層メタル配線については、実施の形態１と同様に配置される。
【００９０】
図１５に、上記の構造を有するメモリセル１の断面構造を示す。図１５は、図１３に示すメモリセル１のＸＶ−ＸＶ断面図である。なお、図１５および後述する図１６から図２２においては、図示および説明の便宜上、埋め込み配線５Ｄの下部に位置する活性領域２Ｂの図示を省略している。
【００９１】
図１５を参照して、本実施の形態に係るＳＲＡＭにおいて、下層セルプレート６Ａ，６Ｂは、それぞれ埋め込み配線５Ｄ，５Ｇ上に達し、埋め込み配線５Ｄ，５Ｇの厚みは、下層セルプレート６Ａ，６Ｂの厚みよりも大きい。具体的には、たとえば下層セルプレート６Ａ，６Ｂの厚みは５０ｎｍ以上２００ｎｍ以下程度であり、層間絶縁膜９の厚みは、下層セルプレート６Ａ，６Ｂの厚みに応じて２００ｎｍ以上５００ｎｍ以下程度である。埋め込み配線５Ｄ，５Ｇの厚みは、層間絶縁膜９と同様に２００ｎｍ以上５００ｎｍ以下程度である。
【００９２】
層間絶縁膜９および埋め込み配線５Ｄ，５Ｇの厚みをある一定以上とすることで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）研磨などによって埋め込み配線５Ｄ，５Ｇを形成することができる。この結果、下層セルプレートを段差の少ない平面上に形成することができる。したがって、一定の容量のキャパシタが安定して形成される。
【００９３】
図１５に示すＳＲＡＭのメモリセル１の製造工程について、図１６から図２１を用いて説明する。
【００９４】
図１６から図２１は、図１５の状態に至るまでの各工程を示した断面図であり、図１５に相当する断面を示した図である。
【００９５】
図１６に示すように、半導体基板１２Ａの主表面に、活性領域２を規定するように選択的に素子分離絶縁層１２を形成する。そして、活性領域２にゲート絶縁層（図示せず）を介して、ゲート電極となるポリシリコン配線３（図５中では３Ａ，３Ｃ）、シリサイド膜３０（図５中では３０Ａ，３０Ｃ）、窒化膜８を形成する。
【００９６】
次に、窒化膜８を覆うように層間絶縁層９を形成し、窒化膜８および層間絶縁層９を貫通するコンタクトホール４Ｃを形成し、コンタクトホール４Ｃ内に埋め込み配線５Ｄを形成する。なお、この形成方法については、その他の埋め込み配線５についても同様である。
【００９７】
層間絶縁膜９を覆うように、たとえばＴｉＮ、ポリシリコンなどの導電性材料からなる導電膜６Ｃを堆積する。なお、導電膜６Ｃにポリシリコンを用いる際は、低抵抗化のため、たとえばＰなどの不純物をドープすることが好ましい。以上の工程により、図１６に示す状態となる。
【００９８】
導電膜６Ｃにレジストを塗布し、フォトマスクを用いて該レジストにパターンを転写する。その後、エッチングを行なうことにより、導電層６Ｃがパターニングされ、図１７に示すように、下層セルプレート６Ａ，６Ｂが形成される。
【００９９】
図１８に示すように、下層セルプレート６Ａ，６Ｂを覆うように、誘電体膜１０を堆積する。誘電体膜１０としては、たとえばＳｉＮ、ＳｉＯ２などが用いられる。ここで、該誘電体膜１０は、上層セルプレート７Ａ，７Ｂを形成するためのパターニングの際に、エッチングストッパとして機能することもできる。
【０１００】
ここで、誘電体膜１０の厚みは層間絶縁膜９の厚みよりも小さい。これにより、誘電体膜１０内に形成されるコンタクトホール４Ａ，４Ｂの形成が容易になる。
【０１０１】
図１９に示すように、誘電体膜１０をパターニングして、上層と下層セルプレート６，７を接続するためのコンタクトホール４（図１９中では４Ｂ）を形成する。
【０１０２】
図２０に示すように、誘電体膜１０を覆うように、たとえばＴｉＮ、ポリシリコンなどの導電性材料からなる導電膜７Ｃを堆積する。なお、導電膜７Ｃにポリシリコンを用いる際は、低抵抗化のため、たとえばＰなどの不純物をドープすることが好ましい。
【０１０３】
導電膜７Ｃにレジストを塗布し、フォトマスクを用いて該レジストにパターンを転写する。その後、エッチングを行なうことにより、導電層７Ｃがパターニングされ、図２１に示すように、上層セルプレート７Ａ，７Ｂが形成される。これにより、下層と上層セルプレート６，７間に、キャパシタＣ１，Ｃ２が形成される。
【０１０４】
その後、上層セルプレート７Ａ，７Ｂを覆うように層間絶縁膜１１Ａを堆積し、層間絶縁膜１１Ａ上に、第１メタル配線１３（１３Ａ〜１３Ｇ）を形成する。さらに、第１メタル配線１３を覆うように層間絶縁膜１１Ｂを堆積し、層間絶縁膜１１Ｂ上に第２メタル配線１５（１５Ａ〜１５Ｅ）を形成する。これにより、図１５に示す構造が得られる。
【０１０５】
なお、下層と上層セルプレート６，７としては、上述したポリシリコン層などによる単層構造の他に、たとえばポリシリコン層とシリサイド層との積層構造や、メタル層と他の導電層との積層構造とすることが可能である。これにより、下層と上層セルプレート６，７の低抵抗化を行なえる。
【０１０６】
また、下層と上層セルプレート６，７の形成時に、図２２に示すように、該セルプレート６，７の表面を祖面化することで、同面積のメモリセル上で、キャパシタＣ１，Ｃ２の容量を増大することができる。これにより、ＳＲＡＭのソフトエラー耐性をさらに向上させることができる。
【０１０７】
上述したＳＲＡＭの構成について換言すると、以下のようになる。すなわち、本実施の形態に係るＳＲＡＭ（半導体記憶装置）は、Ｐウェル領域（第１ウェル領域）に形成された第１ドライバＭＯＳトランジスタＮ１と第１アクセスＭＯＳトランジスタＮ３と、Ｎウェル領域（第２ウェル領域）に形成された第１と第２ロードＭＯＳトランジスタＰ１，Ｐ２と、Ｐウェル領域（第３ウェル領域）に形成された第２ドライバＭＯＳトランジスタＮ２と第２アクセスＭＯＳトランジスタＮ４とを有するメモリセル１と、ＭＯＳトランジスタＮ１〜Ｎ４，Ｐ１，Ｐ２を覆う層間絶縁膜９内に形成され、第１ドライバＭＯＳトランジスタＮ１、第１アクセスＭＯＳトランジスタＮ３および第１ロードＭＯＳトランジスタＰ１のソース／ドレインと、第２ドライバＭＯＳトランジスタＮ２および第２ロードＭＯＳトランジスタＰ２のゲートとを接続する埋め込み配線５Ｄ（第１局所配線）と、層間絶縁膜９内に形成され、第２ドライバＭＯＳトランジスタＮ２、第２アクセスＭＯＳトランジスタＮ４および第２ロードＭＯＳトランジスタＰ２のソース／ドレインと、第１ドライバＭＯＳトランジスタＮ１および第１ロードＭＯＳトランジスタＰ１のゲートとを接続する埋め込み配線５Ｇ（第２局所配線）と、層間絶縁膜９上に設けられ、埋め込み配線５Ｄ，５Ｇに接続された第１キャパシタＣ１と、層間絶縁膜９上に設けられ埋め込み配線５Ｄ，５Ｇに接続された第２キャパシタＣ２と、第１と第２キャパシタＣ１，Ｃ２よりも上層にワード線ＷＬ、ビット線ＢＬ１，ＢＬ２、接地線（ＧＮＤ線）および電源線（ＶＤＤ線）とを備える。
【０１０８】
第１と第２キャパシタＣ１，Ｃ２よりも上層に、ワード線、ビット線、接地線および電源線を含む層が積層されることで、第１と第２キャパシタの信頼性が向上する。これにより、ソフトエラー耐性が大きいＳＲＡＭを得ることができる。
【０１０９】
ここで、キャパシタＣ１，Ｃ２の容量について、本実施の形態に係る構造と、実施の形態１に係る構造とを比較する。本実施の形態においては、まず、記憶ノードＮＡ，ＮＢにそれぞれ２つの容量が付加されることにより、記憶ノードＮＡ，ＮＢに付加されたキャパシタの合計容量は、記憶ノードＮＡ，ＮＢにそれぞれキャパシタが１つずつ付加された場合（実施の形態１）と比較して、それぞれ２倍となる。また、上述したミラー効果により、キャパシタＣ１，Ｃ２の容量は、それぞれ最大で約２倍の範囲で増大する。
【０１１０】
一方、上層セルプレートを、図１１に示すように、２つに分割し、互いに間隔を開けて形成することにより、実施の形態１と比べて、同面積のメモリセル上で、見積もり上、上層セルプレート７（７Ａ，７Ｂ）の面積はたとえば約０．７倍となる。
【０１１１】
したがって、本実施の形態に係るＳＲＡＭのメモリセルにおいては、上述したミラー効果などが期待できることから、同面積のメモリセル上で、実施の形態１に係る構造と比べて、たとえば約２．８倍（２×２×０．７＝２．８）の容量を確保することができる。
【０１１２】
ところで、本実施の形態に係るメモリセルは、３分割されたウェルがワード線の延在方向に並び、ビット線方向よりもワード線方向に長いメモリセル（いわゆる横長型セル）である。
【０１１３】
横長型セルにおいては、３つのウエルが形成され、第１と第２記憶ノード（ＮＡ，ＮＢ）は、それぞれ異なるウエルに位置する。ここで、一方の記憶ノードが位置するウエルに、ソフトエラーの要因となるα線などによる電荷が入射した場合、素子分離領域によって隔てられた異なるウエルに位置する他方の記憶ノードは、この電荷の影響をほとんど受けることがない。したがって、一方の記憶ノードのみが上記電荷の影響を受けることになり、ソフトエラーに対する影響が緩和されにくい。
【０１１４】
これに対し、２つの記憶ノードに接合されるキャパシタを設けることで、該キャパシタを介して２つの記憶ノードが互いに接続されるので、たとえばＨレベル側の記憶ノードの電位が低下した場合に、それに伴ってＬレベル側の記憶ノードの電位も低下する。すなわち、一方の記憶ノードのみの電位が急激に変化するのを抑制することができる。この結果、ソフトエラー耐性が向上する。このように、上述した本実施の形態に係る構成は、横長型セルにおいて、特に有効に機能する。
【０１１５】
また、横長型セルの特徴について、上記とは別の観点から説明する。一般に、ソフトエラーが生じ得るような急激なウエルへの電荷の注入があった場合、その電荷は、素子分離膜に挟まれた同一ウェル内で、他のメモリセルに伝播する。
【０１１６】
分離されたウェルがビット線の延在方向に並ぶセル構造（縦長型セル構造）においては、ワード線の延在方向にソフトエラーが伝播する可能性が大きくなる。ここで、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）回路を組み込んだパリティを、各々のワード線に設けることを考えると、縦長型セルの場合、同一のワード線において多く（たとえば３つ以上）のメモリセルでのソフトエラー（いわゆるマルチビット不良）が生じる可能性が高いため、各々のワード線に対して、多くのパリティが必要となる。このことは、チップ面積の微細化、動作の高速化の観点から不利である。
【０１１７】
これに対し、本実施の形態に係るメモリセルは、分割されたウェルがワード線の延在方向に並ぶ横長型セルであるので、ワード線方向にソフトエラーが伝播するのを防止することができ、各々のワード線に接続されるパリティを少なくすることができる。したがって、より効率的に、チップ面積の微細化、動作の高速化を図りながら、ソフトエラー耐性の大きいＳＲＡＭを提供することができる。
【０１１８】
ところで、上層と下層セルプレート６，７の厚みは、上述した範囲内で形成されるが、下層セルプレート６（６Ａ，６Ｂ）を上層セルプレート７（７Ａ，７Ｂ）よりも厚く形成した場合、下層セルプレート６の側面を誘電体膜および上層セルプレート７で覆うことで、該側面部分にもキャパシタを形成することができるので、キャパシタ容量が増大する。
【０１１９】
一方、上層セルプレート７を厚くした場合、上層セルプレート７の抵抗を下げることができるので、上層プレート７を周辺回路の接続配線として用いることができる。
【０１２０】
下層セルプレート６としては、たとえばポリシリコンが用いられ、上層セルプレート７としては、たとえばポリシリコンとシリサイドの積層構造（以下、ポリサイド構造という）が用いられる。なお、下層セルプレート６としてポリサイド構造を用いることは、キャパシタ誘電体膜の絶縁性を確保する観点から適切ではない。
【０１２１】
本実施の形態に係るＳＲＡＭのメモリセルにおいては、上記の構成により、ビット線の延在方向よりもワード線の延在方向に長い横長型セルにおいて、ドライバＭＯＳトランジスタ、アクセスＭＯＳトランジスタ、ロードＭＯＳトランジスタ上の面積を、実施の形態１よりもさらに効率的に用いて、ソフトエラー耐性を向上させるために記憶ノードに付加されたキャパシタを形成することができる。したがって、メモリセル１の面積の増大を抑制しながら、ソフトエラー耐性を向上させる効果をさらに高めることができる。
【０１２２】
具体的には、たとえば、セルサイズが１μｍ２（２μｍ×０．５μｍ）、ゲート長が０．１３μｍ、電源電圧が１．８Ｖのメモリセルにおいて、１つの記憶ノードに対して約２．４ｆＦの容量を付加することができる。ここで、下層と上層セルプレートに挟持される誘電体膜の厚さは、たとえば約１５ｎｍである。
【０１２３】
また、上層と下層セルプレート６，７を接続するコンタクトホール４Ａ，４Ｂを、それぞれ埋め込み配線５Ｄ，５Ｇ（第１と第２局所配線）上に形成することで、コンタクトホール４Ａ，４Ｂの形成時に該配線５Ｄ，５Ｇがエッチングストッパとなる。したがって、該コンタクト４Ａ，４Ｂの形成時に、層間絶縁膜９を突き抜けてＭＯＳトランジスタを損傷することがない。
【０１２４】
なお、実施の形態１と同様の事項については、詳細な説明は繰り返さない。
また、以上の説明では、半導体基板上にメモリセル１を形成する場合について説明したが、上記の構造は、基板上に絶縁層を介在して半導体層を配置した構成（いわゆるＳＯＩ(Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造）を採用する場合にも適用できる。この点については、上述した、または、後述する各実施の形態についても同様である。
【０１２５】
（実施の形態４）
図２３から図２５は、実施の形態４に係る半導体記憶装置としてのフルＣＭＯＳＳＲＡＭのメモリセル１の平面図である。なお、図２３は、層間絶縁膜内に形成された、記憶ノードを含む埋め込み配線までのレイアウトを示し、図２４は、埋め込み配線よりも上層に形成される第１層メタル配線１７Ａ〜１７Ｇの配置を示し、図２５は、第１メタル配線よりも上層に形成される第２メタル配線１９Ａ〜１９Ｃの配置を示す図である。
【０１２６】
本実施の形態に係る半導体記憶装置は、上述した実施の形態３に係る半導体記憶装置の変形例であって、図２３から図２５に示すように、ビット線をワード線よりも下層に配置した点で、実施の形態３と異なる。
【０１２７】
図２３において、ＶＤＤ線と接続される埋め込み配線５Ｅは、ＶＤＤ線とのコンタクトを考慮して、活性領域２Ｂ上から、活性領域２Ｃ側に向かって、ワード線方向に延在している。なお、埋め込み配線５Ｆについても同様に、活性領域２Ｃ上から、活性領域２Ｂ側に向かって、ワード線方向に延在している。なお、その他のレイアウトについては、上述した各実施の形態と同様である。
【０１２８】
図２４および図２５を参照して、ビット線ＢＬ１，ＢＬ２はワード線ＷＬよりも下層に配置されている。すなわち、下層セルプレート６Ａ，６Ｂ上に上層セルプレート７Ａ，７Ｂが、上層セルプレート７Ａ，７Ｂ上にビット線ＢＬ１，ＢＬ２を含む第１メタル配線層が、第１メタル配線層上にワード線ＷＬを含む第２メタル配線層が積層されている。
【０１２９】
図２４において、ビット線ＢＬ１，ＢＬ２となる配線１７Ｃ，１７Ｅは、それぞれビアホール１８Ｃ，１８Ｆを介して埋め込み配線５Ｃ，５Ｈと接続され、ＶＤＤ線となる配線１７Ｄは、ビアホール１８Ｄを介して配線５Ｅと、ビアホール１８Ｅを介して配線５Ｆと接続されている。また、配線１７Ａ，１７Ｇは、それぞれビアホール１８Ａ，１８Ｈを介して埋め込み配線５Ａ，５Ｊと接続され、配線１７Ｂ，１７Ｆは、それぞれビアホール１８Ｂ，１８Ｇを介して埋め込み配線５Ｂ，５Ｉと接続される。
【０１３０】
図２５において、配線１７Ａ，１７Ｇは、それぞれビアホール２０Ａ，２０Ｄを介してワード線となる配線１９Ａと接続され、配線１７Ｂ，１７Ｆは、それぞれビアホール２０Ｂ，２０Ｃを介してそれぞれＧＮＤ線となる配線１９Ｂ，１９Ｃと接続される。
【０１３１】
なお、上述した各実施の形態と同様の事項については、詳細な説明は繰り返さない。
本実施の形態においても、上述した各実施の形態と同様に、ソフトエラー耐性が大きいＳＲＡＭを得ることができる。
【０１３２】
また、メタル配線においては、通常、下層の配線の膜厚が上層の配線の膜厚よりも小さいので、ビット線をワード線よりも下層に配置することで、ビット容量が低減され、動作の高速化を図ることができる。
【０１３３】
（実施の形態５）
図２７は、実施の形態５に係る半導体記憶装置としてのフルＣＭＯＳＳＲＡＭのメモリセル１の等価回路図である。
【０１３４】
本実施の形態に係る半導体記憶装置は、上述した実施の形態３に係る半導体記憶装置の変形例であって、図２７に示すように、上述した容量Ｃ１、Ｃ２に加えて容量Ｃ３、Ｃ４
がが付加される点で、実施の形態３と異なる。
【０１３５】
図２６は、上記フルＣＭＯＳＳＲＡＭのメモリセル１の平面図である。
図２６を参照して、上層セルプレート７よりも上層に、誘電体膜を介してセルプレート７００（第３の上層セルプレート）が形成されている。なお、セルプレート７００は、上層セルプレート７Ａ，７Ｂを覆うように形成される。
【０１３６】
この結果、上層セルプレート７Ａ，７Ｂとセルプレート７００間に、それぞれキャパシタＣ３，Ｃ４が形成される。なお、セルプレート７００は、電源線またはＧＮＤ線に接続される。
【０１３７】
上記の構成により、図２７に示す等価回路に相当するメモリセル構造が得られる。これにより、記憶ノードＮＡ，ＮＢに付加されるキャパシタの容量をさらに大きくすることができ、ソフトエラーを防止する効果をさらに高めることができる。
【０１３８】
図２８は、上述したメモリセル１が集合した状態を示す平面図である。なお、図２８における上下方向がビット線が延びる列方向であり、左右方向がワード線が延びる行方向である。
【０１３９】
図２８を参照して、セルプレート７００は、複数のメモリセルに亘って延在させることが可能である。
【０１４０】
図２６から図２８においては、実施の形態３に係るＳＲＡＭのメモリセル上にセルプレート７００を形成する場合について記載したが、これは実施の形態１，２に係るメモリセル上に形成してもよい。この場合も上記と同様の効果を奏する。
【０１４１】
なお、上述した各実施の形態と同様の事項については、詳細な説明は繰り返さない。
（実施の形態６）
図２９は、実施の形態６に係る半導体記憶装置としてのフルＣＭＯＳＳＲＡＭのメモリセル１のレイアウトを示した平面図である。また、図３０は、図２９におけるＸＸＸ−ＸＸＸ断面である。なお、本実施の形態に係る半導体記憶装置は、上述した実施の形態３に係る半導体記憶装置の変形例であり、実施の形態３に対して、下層と上層セルプレート６，７のレイアウト配置が異なる。
【０１４２】
図２９および図３０を参照して、下層セルプレート６Ａ，６Ｂは、それぞれ埋め込み配線５Ｄ，５Ｇの一部を覆うように形成され、それぞれ埋め込み配線５Ｄ，５Ｇと接続される。また、下層セルプレート６Ａ，６Ｂ上にはそれぞれ上層セルプレート７Ａ，７Ｂが形成され、下層と上層セルプレート６Ａ，７ＡがキャパシタＣ１を、下層と上層セルプレート６Ｂ，７ＢがキャパシタＣ２を形成する。なお、上層セルプレート７Ａ，７Ｂは、それぞれ埋め込み配線５Ｇ，５Ｄの一部を覆うように形成され、それぞれ埋め込み配線５Ｇ，５Ｄと接続される。
【０１４３】
実施の形態３に係るＳＲＡＭの構造と、本実施の形態に係るＳＲＡＭの構造とを比較して説明すると、以下のようになる。すなわち、実施の形態３に係るＳＲＡＭにおいては、第１ドライバＭＯＳトランジスタＮ１のゲートと、第１ドライバＭＯＳトランジスタＮ１および第１アクセスＭＯＳトランジスタＮ３に共有される活性領域２Ａ１とを含む領域（第１領域）上にキャパシタＣ１（第１キャパシタ）を形成し、第２ドライバＭＯＳトランジスタＮ２のゲートと、第２ドライバＭＯＳトランジスタＮ２および第２アクセスＭＯＳトランジスタＮ４に共有される活性領域２Ｄ１とを含む領域（第２領域）上にキャパシタＣ２（第２キャパシタ）を形成したのに対し、本実施の形態に係るＳＲＡＭにおいては、上記第１領域上にキャパシタＣ２（第２キャパシタ）を形成し、上記第２領域上にキャパシタＣ１（第１キャパシタ）を形成している。
【０１４４】
本実施の形態においても、上記の構成により、実施の形態３と同様に、記憶ノードＮＡ，ＮＢにそれぞれ２つのキャパシタＣ１，Ｃ２が接続される。また、キャパシタＣ１，Ｃ２は、インバータの入出力間に接続されるため、上述したミラー効果が期待できる。したがって、本実施の形態においても、メモリセル１の中央部の面積を効率的に用いて、ソフトエラー耐性を向上させるための、容量の大きなキャパシタを形成することができる。
【０１４５】
なお、上述した各実施の形態と同様の事項については、詳細な説明は繰り返さない。
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組み合わせることは、当初から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【符号の説明】
【０１４６】
１ メモリセル、２Ａ〜２Ｄ（２Ａ１〜３，２Ｂ１〜２，２Ｃ１〜２，２Ｄ１〜３） 活性領域、３Ａ〜３Ｄ ポリシリコン配線、４Ａ，４Ｂ コンタクトホール（上下セルプレート）、４Ｃ コンタクトホール（埋め込み配線）、５Ａ〜５Ｊ 埋め込み配線、６，６Ａ，６Ｂ 下層セルプレート、７，７Ａ，７Ｂ 上層セルプレート、６Ｃ，７Ｃ 導電膜、８ 窒化膜、９，１１Ａ，１１Ｂ 層間絶縁膜、１０ 誘電体膜、１２ 素子分離絶縁膜、１２Ａ 半導体基板、１３Ａ〜１３Ｇ，１７Ａ〜１７Ｇ 第１層メタル配線、１４Ａ〜１４Ｈ，１８Ａ〜１８Ｈ ビアホール、１５Ａ〜１５Ｅ，１９Ａ〜１９Ｃ 第２層メタル配線、１６Ａ〜１６Ｆ，２０Ａ〜２０Ｃ ビアホール、３０Ａ，３０Ｃ シリサイド膜、５０Ｄ，５０Ｇ 傾斜部、６０Ａ，６０Ｂ，７０Ａ，７０Ｂ 突出部、６０Ｄ，６０Ｇ 傾斜エッジ部、６１，７１ コンタクト部、１００，３００ Ｐウェル領域、２００ Ｎウェル領域、５００ マージン領域、７００ セルプレート、Ｎ１ 第１ドライバＭＯＳトランジスタ、Ｎ２ 第２ドライバＭＯＳトランジスタ、Ｎ３ 第１アクセスＭＯＳトランジスタ、Ｎ４ 第２アクセスＭＯＳトランジスタ、Ｐ１ 第１ロードＭＯＳトランジスタ、Ｐ２ 第２ロードＭＯＳトランジスタ、Ｃ１，Ｃ２，Ｃ３，Ｃ４ キャパシタ、ＷＬ ワード線、ＢＬ１，ＢＬ２ ビット線、ＮＡ，ＮＢ 記憶ノード。
【特許請求の範囲】
【請求項１】
ワード線と、
前記ワード線の延在方向と直交する方向に延びるビット線と、
前記ワード線の延在方向に順に並ぶ第１導電型の第１ウェル、第２導電型の第２ウェルおよび第１導電型の第３ウェルと、
前記第１ウェルに形成された第１ドライバＭＯＳトランジスタと第１アクセスＭＯＳトランジスタと、
前記第２ウェルに形成された第１ロードＭＯＳトランジスタと第２ロードＭＯＳトランジスタと、
前記第３ウェルに形成された第２ドライバＭＯＳトランジスタと第２アクセスＭＯＳトランジスタと、
前記第１ドライバＭＯＳトランジスタと前記第２ドライバＭＯＳトランジスタ、前記第１アクセスＭＯＳトランジスタと前記第２アクセスＭＯＳトランジスタおよび前記第１ロードＭＯＳトランジスタと前記第２ロードＭＯＳトランジスタとを覆う層間絶縁膜と、
前記層間絶縁膜内に形成され、前記第１ドライバＭＯＳトランジスタの活性領域と前記第１アクセスＭＯＳトランジスタの活性領域と前記第１ロードＭＯＳトランジスタの活性領域と前記第２ドライバＭＯＳトランジスタのゲートと前記第２ロードＭＯＳトランジスタのゲートとを接続する第１局所配線と、
前記層間絶縁膜内に形成され、前記第２ドライバＭＯＳトランジスタの活性領域と前記第２アクセスＭＯＳトランジスタの活性領域と前記第２ロードＭＯＳトランジスタの活性領域と前記第１ドライバＭＯＳトランジスタのゲートと前記第１ロードＭＯＳトランジスタのゲートとを接続する第２局所配線とを有し、
前記第２局所配線は、前記第１ドライバＭＯＳトランジスタおよび前記第１ロードＭＯＳトランジスタのゲート電極となる第１導電層と電気的に接続され、
前記第２局所配線は、前記層間絶縁膜上に投影した時に、前記第１導電層とのなす角度が鈍角となるように第１の導電層の長手方向と交差する方向に延びる傾斜部を有し、
前記第１局所配線は、前記第２ドライバＭＯＳトランジスタおよび前記第２ロードＭＯＳトランジスタのゲート電極となる第２導電層と電気的に接続され、
前記第１局所配線は、前記層間絶縁膜上に投影した時に、前記第２導電層とのなす角度が鈍角となるように第２の導電層の長手方向と交差する方向に延びる傾斜部を有する半導体装置。
【請求項２】
前記第１局所配線が接続する前記第１ドライバＭＯＳトランジスタの活性領域と前記第１アクセスＭＯＳトランジスタの活性領域は共通の領域であり、
前記第２局所配線が接続する前記第２ドライバＭＯＳトランジスタの活性領域と前記第２アクセスＭＯＳトランジスタの活性領域は共通の領域である、請求項１に記載の半導体装置。
【請求項３】
前記第１ロードＭＯＳトランジスタの活性領域と前記第２ロードＭＯＳトランジスタの活性領域とは重ならない領域である、請求項１または請求項２に記載の半導体装置。
【請求項１】
ワード線と、
前記ワード線の延在方向と直交する方向に延びるビット線と、
前記ワード線の延在方向に順に並ぶ第１導電型の第１ウェル、第２導電型の第２ウェルおよび第１導電型の第３ウェルと、
前記第１ウェルに形成された第１ドライバＭＯＳトランジスタと第１アクセスＭＯＳトランジスタと、
前記第２ウェルに形成された第１ロードＭＯＳトランジスタと第２ロードＭＯＳトランジスタと、
前記第３ウェルに形成された第２ドライバＭＯＳトランジスタと第２アクセスＭＯＳトランジスタと、
前記第１ドライバＭＯＳトランジスタと前記第２ドライバＭＯＳトランジスタ、前記第１アクセスＭＯＳトランジスタと前記第２アクセスＭＯＳトランジスタおよび前記第１ロードＭＯＳトランジスタと前記第２ロードＭＯＳトランジスタとを覆う層間絶縁膜と、
前記層間絶縁膜内に形成され、前記第１ドライバＭＯＳトランジスタの活性領域と前記第１アクセスＭＯＳトランジスタの活性領域と前記第１ロードＭＯＳトランジスタの活性領域と前記第２ドライバＭＯＳトランジスタのゲートと前記第２ロードＭＯＳトランジスタのゲートとを接続する第１局所配線と、
前記層間絶縁膜内に形成され、前記第２ドライバＭＯＳトランジスタの活性領域と前記第２アクセスＭＯＳトランジスタの活性領域と前記第２ロードＭＯＳトランジスタの活性領域と前記第１ドライバＭＯＳトランジスタのゲートと前記第１ロードＭＯＳトランジスタのゲートとを接続する第２局所配線とを有し、
前記第２局所配線は、前記第１ドライバＭＯＳトランジスタおよび前記第１ロードＭＯＳトランジスタのゲート電極となる第１導電層と電気的に接続され、
前記第２局所配線は、前記層間絶縁膜上に投影した時に、前記第１導電層とのなす角度が鈍角となるように第１の導電層の長手方向と交差する方向に延びる傾斜部を有し、
前記第１局所配線は、前記第２ドライバＭＯＳトランジスタおよび前記第２ロードＭＯＳトランジスタのゲート電極となる第２導電層と電気的に接続され、
前記第１局所配線は、前記層間絶縁膜上に投影した時に、前記第２導電層とのなす角度が鈍角となるように第２の導電層の長手方向と交差する方向に延びる傾斜部を有する半導体装置。
【請求項２】
前記第１局所配線が接続する前記第１ドライバＭＯＳトランジスタの活性領域と前記第１アクセスＭＯＳトランジスタの活性領域は共通の領域であり、
前記第２局所配線が接続する前記第２ドライバＭＯＳトランジスタの活性領域と前記第２アクセスＭＯＳトランジスタの活性領域は共通の領域である、請求項１に記載の半導体装置。
【請求項３】
前記第１ロードＭＯＳトランジスタの活性領域と前記第２ロードＭＯＳトランジスタの活性領域とは重ならない領域である、請求項１または請求項２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【公開番号】特開２０１０−１８３１２３（Ｐ２０１０−１８３１２３Ａ）
【公開日】平成２２年８月１９日（２０１０．８．１９）
【国際特許分類】
【出願番号】特願２０１０−１２２７３４（Ｐ２０１０−１２２７３４）
【出願日】平成２２年５月２８日（２０１０．５．２８）
【分割の表示】特願２００３−４３３９９２（Ｐ２００３−４３３９９２）の分割
【原出願日】平成１５年１２月２６日（２００３．１２．２６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年８月１９日（２０１０．８．１９）
【国際特許分類】
【出願日】平成２２年５月２８日（２０１０．５．２８）
【分割の表示】特願２００３−４３３９９２（Ｐ２００３−４３３９９２）の分割
【原出願日】平成１５年１２月２６日（２００３．１２．２６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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