【課題】 真空中で行われるドライエッチングの微細加工の製造工程に特別な変更を加えることなく微細加工時に使用されるマスク材を二重に重ねて積層することで、製造工程中必然的に含まれる酸化過程により保護層の最表層に酸化層が形成されたとしても、ＭＲ比の低下を防止し、磁気抵抗効果素子としての性能を高く保持することができる磁気抵抗効果素子の製造方法を提供する。
【解決手段】 この磁気抵抗効果素子２０の製造方法は、少なくとも２層の磁性層を含む磁性多層膜から成る磁気抵抗効果素子のドライエッチング方法であって、非有機系材料からなる第一のマスク材の下層に他の原子と反応して導電物になり得る第二のマスク材を二重に重ねて積層する方法である。 （もっと読む）

半導体装置ウェハ上でエッチマスクの一連の開口部をパターニングする際に使用するためにリソグラフィマスク上に光学的特徴を作るための方法（２１０）が提供され、この方法は、第１の方向に沿ってリソグラフィマスク上で互いから間隔をあけられた一連の光学的特徴を作るステップ（３００，３１０）を含み、個々の光学的特徴は、エッチマスクにパターニングされる開口部に対する所望の第１の寸法より小さい第１の方向に沿った第１のマスク特徴寸法を有する。
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【課題】処理雰囲気内から反応生成物を確実に除去することが可能な、白金およびマンガンを含む金属膜のエッチング方法およびこれを用いた磁気記憶装置の製造方法を提供する。
【解決手段】電流磁界による磁化反転を利用して情報を記憶するもので、磁化固定層１４ａと磁化自由層１４ｃとでトンネル絶縁層１４ｂを挟持してなるＴＭＲ素子１４と、磁化固定層１４ａの磁化の方向を固定する反強磁性体層１３と、磁化自由層１４ｃに接続された配線層とを備えた磁気記憶装置の反強磁性体層１３をドライエッチングによりパターンニングする金属膜のエッチング方法および磁気記憶装置の製造方法であって、反強磁性体層１３は、白金およびマンガンを含む金属膜からなり、反強磁性体層１３のドライエッチングに用いるエッチングガスは、ハロゲンと水素と窒素とを含むことを特徴とする金属膜のエッチング方法および磁気記憶装置の製造方法である。 （もっと読む）

【課題】 不揮発性半導体記憶装置のメモリアレイの構造の規則性を向上するための好適な技術を提供する
【解決手段】 本発明による不揮発性半導体記憶装置は，第方向に並べられた複数の活性領域２と，複数の活性領域２の間に介設されている複数の素子分離絶縁層３とを含む半導体基板１と，複数の活性領域２にそれぞれに対向するように位置し，且つ，第１方向に並べられた複数のフローティングゲート５と，複数のフローティングゲート５に対向するように位置し，且つ，複数の活性領域２及び複数の素子分離絶縁層３と交差するように第１方向に延設されたワード線４と，複数の活性領域２の表面部にそれぞれに形成された拡散層９，１３にそれぞれに接続され，且つ，第１方向に並べられているドレインコンタクト１１とソースコンタクト１２とを含む。半導体基板１は，更に，ワード線４に対して上記コンタクト１１，１２の反対側に位置し，且つ，第１方向に延伸する導電性のソース領域１４と，ソース領域１４から第１方向と垂直な第２方向に延伸してソース拡散層１３に接続する埋め込み拡散層１５とを含む。 （もっと読む）

【課題】トンネル絶縁膜中の電荷トラップ発生量またはリーク電流発生量を低減できる不揮発性メモリセルの製造方法を実現すること。
【解決手段】不揮発性メモリセルの製造方法は、シリコン基板１と、シリコン基板１の表面に設けられ、素子分離溝２を含む素子分離領域と、シリコン基板１上に設けられた不揮発性メモリセルであって、トンネル絶縁膜４と、浮遊ゲート電極５と、制御ゲート電極７と、電極間絶縁膜８とを含む不揮発性メモリセルとを具備してなる半導体装置の製造方法であって、シリコン基板１上にトンネル絶縁膜４となる絶縁膜、浮遊ゲート電極５となる半導体膜を順次形成する工程と、前記半導体膜、前記絶縁膜およびシリコン基板１をエッチングして、素子分離溝２を形成する工程と、水蒸気雰囲気中で、浮遊ゲート電極５、トンネル絶縁膜４およびシリコン基板１をアニールする工程とを有する。 （もっと読む）

【課題】寸法変換差の小さい微細強誘電体キャパシタの製造方法を提供する。
【解決手段】先ず、半導体基板を用意し、この半導体基板上に第１層間絶縁膜20を形成する。層間絶縁膜20上にメタル層31、第１導電体層33、強誘電体層35及び第２導電体層37を備えるキャパシタ形成用積層膜30を形成し、キャパシタ形成用積層膜上にタンタル酸ストロンチウム又はニオブ酸ストロンチウムからなるエッチングマスク形成用膜39を形成する。エッチングマスク形成用膜39上に強誘電体キャパシタ形成領域を覆うシリコン酸化膜マスク52を形成して、シリコン酸化膜マスクを用いてエッチングマスク形成用膜に対するウェットエッチングを行うことにより、エッチングマスク49を形成する。エッチングマスクを用いてキャパシタ形成用積層膜に対してドライエッチングを行うことにより、バリアメタル41、下部電極43、強誘電体膜45、及び上部電極47を備える積層体40を形成する。 （もっと読む）

【課題】 膜厚の異なるゲート酸化膜を有する構成でも、段差を解消できるようにする。
【解決手段】 シリコン基板２１にあらかじめ深さＤの凹部をＲＩＥ法で形成しておき、凹部を形成した部分に厚い膜厚ｄ１のゲート酸化膜２２を形成し、高い部分に薄い膜厚ｄ２のゲート酸化膜２３を形成する。これらのゲート酸化膜２２、２３の上面の高さは同じとなる。この上にゲート電極となる多結晶シリコン膜２４、２８、ＯＮＯ膜２９、多結晶シリコン膜３０、ＷＳｉ膜３１、シリコン窒化膜３２を形成した構成としている。トレンチ２５に埋め込むシリコン酸化膜２７の平坦化をＣＭＰ処理で行う際に、段差がないので加工精度を高めることができる。 （もっと読む）

MirrorBit（トレードマーク）フラッシュメモリの製造方法は、半導体基板（１０２）を準備し（６０２）、電荷トラップ誘電体層（５０４）を堆積する（６０６）。第１及び第２のビットライン（５１２）が埋め込まれ（６０８）、ワードライン層（５１５）が堆積される（６１０）。ハードマスク層（５１６）はワードライン層（５１５）の上に堆積される（６１２）。ハードマスク層（５１６）は、電荷トラップ誘電体層（５０４）を破損することなく除去するため調製された材料からなる。フォトレジスト（５１８）はワードライン層（５１５）の上に堆積され、ハードマスク（５１９）を形成するため使用される（６１８）。フォトレジスト（５１８）は除去される（６２０）。ワードライン層（５１５）はワードライン（５２５−５２８）を形成するためハードマスク（５１９）を使用して処理される。
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【課題】 強誘電体キャパシタを微細加工することのできる、強誘電体キャパシタの製造方法を提供することを目的とする。
【解決手段】 本発明にかかる強誘電体キャパシタの製造方法は、 （ａ）基板の上方に下部電極層、強誘電体層、および上部電極層が順次積層されている強誘電体積層体を形成する工程と、（ｂ）前記上部電極層の上方に第１のマスクパターンを有する第１のマスク層を形成する工程と、（ｃ）前記第１のマスク層を用いて、少なくとも前記上部電極層をエッチングする工程と、（ｄ）前記第１のマスク層の上方に、第２のマスクパターンを有する第２のマスク層を形成する工程と、（ｅ）前記第２のマスク層を用いて、前記第１のマスク層をエッチングして、第３のマスクパターンを有する第３のマスク層を形成する工程と、（ｆ）前記第３のマスク層を用いて、少なくとも下部電極層をエッチングする工程と、を含み、前記工程（ｃ）または前記工程（ｆ）、もしくは双方の工程において、前記強誘電体層をエッチングする。 （もっと読む）

【課題】
【解決手段】 メモリ（３７００）が提供される。メモリは、不揮発性メモリセルアレイ（３７２０）を含み、各セルは、第１の書き込み電圧パルスを印加されると第１の抵抗状態から第２の抵抗状態へと切り替わるとともに第２の書き込み電圧パルスを印加されると第２の抵抗状態から第１の抵抗状態へと可逆的に切り替わる２端子メモリプラグを含む。 （もっと読む）

本発明は、トランジスタベースメモリデバイス（６００）の形成において、デュアルポリプロセス（５００）を実装することに関する。このプロセスにより、従来のビット線よりも少ないエネルギーで埋め込みビット線（６６２）を、深さを浅くして形成することができ、リソースおよびスペースを節約し、Ｖｔロールオフを改善する。埋め込みビット線（６６２）上には酸化物材料（６７０、６７４）も形成され、ビット線（６６２）とワード線（６７８）との間の破壊電圧を改善（例えば、増加する）し、これにより、プログラミング電荷と消去電荷との間の識別度を更に高めることができ、さらに、結果として、より確実にデータを記録することができる。このプロセス（５００）はまた、埋め込みビット線幅（６６６）の縮小を促進し、それにより、ビット線（６６２）を互いに近接して形成することができる。その結果、より多くのデバイスが、同じ領域あるいはより小さな領域に”詰め込まれ”得る。
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多数層を有するマスキング構造が形成される。そのマスキング構造は、無定形炭素層と該無定形炭素層上に形成されたキャップ層とを含む。無定形炭素層は透明無定形炭素を含む。キャップ層は非酸化物材料を含む。マスキング構造は、半導体装置の製作中、エッチング・プロセスにおけるマスクとして使用可能である。 （もっと読む）

【構成】自己整列リセス・ゲート構造及び形成方法が開示されている。最初に，絶縁用のフィールド酸化物領域を半導体基板内に形成する。半導体基板の上に形成された絶縁層内に複数のコラムを画定し，それに続いて，薄い犠牲酸化物層を半導体基板の露出領域の上に形成するが，フィールド酸化物領域の上には形成しない。次に，各コラムの側壁上，並びに犠牲酸化物層及びフィールド酸化物領域の一部分の上に誘電体を設ける。第１エッチングを行い，それにより，半導体基板内に第１組のトレンチを，またフィールド酸化物領域内に複数のリセスを形成する。第２エッチングを行い，それにより，コラムの側壁上に残っている誘電体残留部を除去し，かつ第２組のトレンチを形成する。次に，第２組のトレンチ内及びリセス内にポリシリコンを堆積させ，それにより，リセス導電性ゲートを形成する。 （もっと読む）

【課題】下部メタライズ線（３０２）に導電的に結合された横方向の金属ストラップ（３２６）を含む、電界効果トランジスタ（ＦＥＴ）ベースの磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイス用の導電線構造を提供すること。
【解決手段】金属ストラップ（３２６）上に磁気トンネル接合（ＭＴＪ）スタック（３１６）が形成され、ＭＴＪスタック（３１６）を覆って金属シールド（３２４）が形成され、金属シールド（３２４）は金属ストラップ（３２６）に対して自己整列される。上部メタライズ線（３３２）は金属シールド（３２４）に導電的に結合され、金属シールド（３２４）は上部メタライズ線（３３２）の形成時にエッチ・ストップとして働く。 （もっと読む）