【課題】可変抵抗素子の抵抗値ばらつきに起因する誤動作を抑制する抵抗変化メモリを提供する。
【解決手段】抵抗変化メモリは、第１の電極１４、抵抗変化膜１５、及び第２の電極１６が積層された積層構造からなり、かつ記憶データに基づいて低抵抗状態又は高抵抗状態を取り得る可変抵抗素子１７と、可変抵抗素子１７の側面に設けられた絶縁膜１９と、絶縁膜１９の側面に設けられた導電膜からなり、かつ可変抵抗素子１７に並列接続された固定抵抗素子２０とを含む。 （もっと読む）

【課題】ダミーシリコンピラーとゲートコンタクトプラグとがショートしてしまうことを防止する。
【解決手段】半導体装置１０は、半導体基板１と、半導体基板１の主面に対して垂直に設けられたシリコンピラー１４と、シリコンピラー１４の側面の一部分を覆うゲート絶縁膜１５Ａと、シリコンピラー１４の側面の残りの部分を覆う絶縁体ピラー１５Ｂと、第１及び絶縁体ピラー１５Ａ，１５Ｂを介してシリコンピラー１４を覆うゲート電極１６と、シリコンピラー１４、第１及び絶縁体ピラー１５Ａ，１５Ｂ、並びにゲート電極１６の上方に設けられた層間絶縁膜３０と、層間絶縁膜３０に設けられたコンタクトホールに埋め込まれ、ゲート電極１６及び絶縁体ピラー１５Ｂに接するゲートコンタクトプラグＧＣとを備え、絶縁体ピラー１５Ｂの横方向の膜厚Ｔ_Ｂは、ゲート絶縁膜１５Ａの横方向の膜厚Ｔ_Ａに比べて厚くなっている。 （もっと読む）

【課題】ゲートコンタクトプラグとシリコン基板とのショートを防ぐ。
【解決手段】半導体装置１０は、半導体基板１１と、半導体基板１１の主面に対して垂直な側面を有するシリコンピラー１４Ｂと、シリコンピラー１４Ｂの側面を覆うゲート絶縁膜１５Ｂと、半導体基板１１の主面に対して垂直な内周側面１６ａ及び外周側面１６ｂを有し、ゲート絶縁膜１５Ｂを介して内周側面１６ａとシリコンピラー１４Ｂの側面とが対向するよう、シリコンピラー１４Ｂの側面を覆うゲート電極１６と、ゲート電極１６の外周側面１６ｂの少なくとも一部を覆うゲート電極保護膜１７と、ゲート電極１６及びゲート電極保護膜１７の上方に設けられた層間絶縁膜３０と、層間絶縁膜３０に設けられたコンタクトホールに埋め込まれ、ゲート電極１６及びゲート電極保護膜１７に接するゲートコンタクトプラグＧＣとを備える。 （もっと読む）

ナノ構造に基づく電荷蓄積領域は、不揮発性メモリ装置に備えられており、選択ゲートおよび周辺回路の製造と一体に製造される。１つ以上のナノ構造コーティングは、メモリアレイ領域および周辺回路領域の基板に塗布される。選択ゲートや周辺トランジスタについての目標領域などの基板の不要な領域から、ナノ構造コーティングを除去するための様々な工程が、行われる。一例では、基盤のアクティブ領域にナノ構造を選択的に形成するために、自己組織化に基づく工程を用いて、１つ以上のナノ構造コーティングが形成される。自己組織化によって、ナノ構造コーティングのパターニングやエッチングを行うことなく、互いに電気的に分離されているナノ構造の個別のライン群を形成することができる。
（もっと読む）

不揮発性メモリセルにアクセスするための半導体装置が提供される。いくつかの実施形態においては、半導体装置は、ソース、ドレインおよびウェルを含む半導体層の縦型スタックを有する。半導体装置へのドレイン−ソースバイアス電圧の印加は、ウェルにわたってパンチスルー機構を生成し、ソースとドレインとの間の電流の流れを発生させる。
（もっと読む）

【課題】デポジッション膜を形成することなく、ゲートとコンタクトのショートを抑制する不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１のコントロールゲート１４を、フローティングゲート１３側に位置する第１側面と、第１側面の反対に位置する第２側面と、コントロールゲート１４の第１側面側の上部に形成されたシリサイド領域２２と、コントロールゲート１４の第２側面側の上部に形成された突出部８とを含むように構成する。そのサイドウォール絶縁膜２１は、シリサイド領域２２を覆うことなく突出部８の少なくとも一部を被覆する第１部分と、第１部分から連続的に設けられ、第２側面に接触して第２側面を被覆する第２部分とを含むものとする。 （もっと読む）

【課題】選択素子としてダイオードを用いた半導体記憶装置の集積度を高めるとともに、結晶欠陥に起因するリーク電流を低減する。
【解決手段】半導体基板１００の一部であり、それぞれｐｎ接合ダイオードのアノード及びカソードの一方及び他方として機能する不純物拡散層１０３，１０４と、不純物拡散層１０４に接続された記録層ＰＣと、不純物拡散層１０３上に設けられた筒状のサイドウォール絶縁膜１０６とを備える。不純物拡散層１０４の少なくとも一部及び記録層ＰＣの少なくとも一部は、サイドウォール絶縁膜１０６に囲まれた領域内に形成されている。本発明によれば、ピラー状のｐｎ接合ダイオードと記録層ＰＣが自己整合的に形成されることから、集積度を高めることが可能となる。また、シリコンピラーが半導体基板の一部であることから、結晶欠陥に起因するリーク電流が低減される。 （もっと読む）

【課題】４個の島状半導体を用いてＳＲＡＭを構成することにより、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供する。
【解決手段】第１の島状半導体層１３７の周囲上に少なくとも一部に接して第１のゲート絶縁膜１８７が存在し、第１のゲート絶縁膜１８７に第１のゲート電極１７８の一面が接し、第１のゲート電極１７８の他面に第２のゲート絶縁膜１８７が接し、第２のゲート絶縁膜１８７に少なくとも第２の半導体層１４１が接して、第１の島状半導体層１３７の上部に配置された第１の第１導電型高濃度半導体層１６１と、第１の島状半導体層１３７の下部に配置された第２の第１導電型高濃度半導体層１６２と、第２の半導体層１４１の上部に配置された第１の第２導電型高濃度半導体層１５４と、第２の半導体層１４１の下部に配置された第２の第２導電型高濃度半導体層１５６と、を有するインバータを用いてＳＲＡＭを形成する。 （もっと読む）

【課題】４個の島状半導体を用いてＳＲＡＭを構成することにより、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することを目的とする。
【解決手段】第１の島状半導体層の周囲上に少なくとも一部に接して第１のゲート絶縁膜が存在し、第１のゲート絶縁膜に第１のゲート電極の一面が接し、該第１のゲート電極の他面に第２のゲート絶縁膜が接し、第２のゲート絶縁膜に少なくとも第２の半導体層が接して、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第２の半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有することを特徴とするインバータを用いたＳＲＡＭにより、上記課題を解決する。 （もっと読む）

【課題】導電層を自己整合的に形成する場合において、第１の拡散層コンタクトプラグのコンタクトマージンを比較的大きく取る。
【解決手段】半導体装置１０は、第１のシリコンピラー１４Ａと、第１のシリコンピラー１４Ａの上面に設けられ、導電性材料が充填されたスルーホール３０ａを有する層間絶縁膜３０と、スルーホール３０ａの上側開口部に設けられた第１の拡散層コンタクトプラグＤＣ１とを備え、スルーホール３０ａの下側開口部の面積は前記第１のシリコンピラー１４Ａの上面の面積に等しくなっているとともに、スルーホール３０ａの上側開口部の面積はスルーホール３０ａの下側開口部の面積より大きくなっており、それによって、スルーホール３０ａ内の導電性材料の第１の拡散層コンタクトプラグＤＣ１との接続面の面積が第１のシリコンピラー１４Ａの上面の面積より大きくなっている。 （もっと読む）

【課題】ビット線コンタクト内の電気抵抗、およびビット線コンタクトとソース・ドレイン領域の接続部分の電気抵抗の小さい半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置１００は、素子分離領域３により区画された活性領域２を有する半導体基板１と、活性領域２上に形成され、直列接続されたスタックド・ゲート型の複数のメモリセルトランジスタと、活性領域２上に形成され、複数のメモリセルトランジスタの両端に接続された選択トランジスタと、活性領域２中の選択トランジスタに属するソース・ドレイン領域５に接続された、下部のチャネル幅方向の垂直断面の形状が裾引き形状であるビット線コンタクト８と、を有する。 （もっと読む）

【課題】ＭＯＮＯＳ型の不揮発性半導体記憶装置において、ＯＮＯ端部に発生する加工ダメージの影響を緩和し、電荷保持特性の劣化を抑制する。
【解決手段】不揮発性半導体記憶装置の製造方法は、半導体基板上にＯＮＯ積層膜１０４及び犠牲窒化膜１０５をこの順に形成する。次に、犠牲窒化膜１０５及びＯＮＯ積層膜１０４を選択的に除去して、列方向に延伸する複数のビット線形成領域を開口する開口部を形成する。次に、開口部を介して不純物を導入することにより、半導体基板１００の表層部に、列方向に延伸する複数のビット線拡散層１０８を形成する。次に、犠牲窒化膜１０５の上面を露出させる一方で開口部の内部を埋め込むビット線絶縁膜１１０を形成する。次に、犠牲窒化膜１０５を除去する。次に、少なくともビット線上絶縁膜１１０の側面上に、ＨＴＯ膜１１１を形成する。行方向に延伸する複数のワード線１１４を形成する。 （もっと読む）

集積回路の製造において導電線対を形成する方法は、基板上に受けられるダマシン材料にトレンチを形成することを含み、導電性材料３４ａ／３５ａが、そのダマシン材料を覆ってそしてトレンチ内へ蒸着されてそのトレンチを過充填する。その導電性材料は、少なくともダマシン材料へと戻すように除去されて、そのトレンチ内に残っている導電性材料の少なくともいくらかが残される。エッチングがトレンチ内で導電性材料を通って縦方向に処理されて、トレンチ内に少なくとも第１および第２の導電線の長さの大部分に沿って横断面図において互いにミラー像となる第１および第２の導電線が形成される。他の装いが考えられる。
（もっと読む）

【課題】周辺回路領域の電界効果トランジスタのゲート電極の角部の形状を改善する。
【解決手段】本発明の例に係わる不揮発性半導体記憶装置は、メモリセルアレイ領域と、メモリセルアレイ領域の周辺に形成される周辺回路領域とを具備し、周辺回路領域は、素子領域ＡＡと、素子領域ＡＡを取り囲む素子分離領域１０と、素子領域ＡＡ上に形成され、チャネル幅方向のゲート電極１３の端部及び角部が素子分離領域１０上に形成される電界効果トランジスタとを有し、ゲート電極１３の角部の曲率半径ｒは、チャネル幅方向の素子領域ＡＡの端部からチャネル幅方向のゲート電極１３の端部までの幅よりも小さく、かつ、８５ｎｍよりも小さい。 （もっと読む）

【課題】絶縁膜界面の汚染を防止し、半導体基板とコントロールゲートの間の絶縁膜の破壊を抑制する。
【解決手段】半導体装置の製造方法は、半導体基板２の第１表面領域Ｃ１上にゲート絶縁膜４を介してフローティングゲート５を形成する工程と；第１表面領域Ｃ１に隣接する第２表面領域Ｃ２及びフローティングゲート５の端部を覆うようにトンネル絶縁膜８ａを形成する工程と；トンネル絶縁膜８ａを覆い、第２表面領域Ｃ２の上方が厚く、フローティングゲート５の上方が薄くなるように第１酸化膜３３を形成する工程と；第１酸化膜３３とフローティングゲート５上のトンネル絶縁膜８ａの表面とをエッチバックする工程と；第２表面領域Ｃ２上の第トンネル絶縁膜８ａ上にコントロールゲート９を形成する工程とを具備する。 （もっと読む）

【課題】側壁転写加工技術を用いる場合に、転写用のマスクが非対称な形状となることに起因した不具合を極力防止する
【解決手段】半導体基板１上に形成したシリコン酸化膜４にコンタクトプラグ５を形成し、シリコン窒化膜６、シリコン酸化膜７を積層し、芯材用膜を積層して芯材パターンに加工する。上面に非晶質シリコン膜を形成してスペーサ加工をしてマスクパターンを形成する。このとき、マスクパターンは、芯材パターンを挟んで対向するペア部の間隔に対して隣接部の間隔が小さくなるように形成される。芯材パターン除去の後、マスクパターンをマスクとしてシリコン酸化膜７、シリコン窒化膜６を加工して配線溝パターンを形成し、内部に導体膜８，９を埋め込み、埋め込み配線１０ａ、１０ｂを形成する。埋め込み配線１０ｂは、上部で配線幅が広く形成されている。 （もっと読む）

【課題】集積度が高く、配線の密着性を向上した高信頼性の不揮発性記憶装置及びその製造方法を提供する。
【解決手段】第１の方向に延在する下側電極１３０と、下側電極１３０の上方に位置し、第１の方向と交差する第２の方向に延在する上側電極２３０と、下側電極１３０と上側電極２３０との間に設けられた金属酸化物や相変化材料を用いた記憶部３００と、を備える。下側電極１３０及び上側電極２３０の少なくともいずれかは、順テーパの側壁を有する第１の電極１１０、２１０と、絶縁層１５０、２５０を介して第１の電極１１０と実質的に同じ平面内で隣接し、逆テーパの側壁を有する第２の電極１２０、２２０と、を有する。 （もっと読む）

【課題】ブロック絶縁膜をゲート幅方向に連続するように構成しながら、シリコン基板の上面部のうちのワード線方向の端部とゲート電極との間の絶縁破壊の発生を抑制する。
【解決手段】素子分離領域２によって区画された活性領域３を有する半導体基板１と、活性領域３上に形成されたトンネル絶縁膜７と、トンネル絶縁膜７上に形成された電荷蓄積膜８と、電荷蓄積膜８上に形成されたブロック絶縁膜９と、ブロック絶縁膜９上に形成されたゲート電極１０、１１とを有してなるメモリセルトランジスタを備え、ブロック絶縁膜９をゲート幅方向に連続するように形成し、更に、電荷蓄積膜８のうちのゲート幅方向の端部８ａの膜厚を厚くするように構成した。 （もっと読む）

【課題】微細化に対応可能であり、不純物拡散領域上に形成したコンタクトプラグが近傍の導電材料とショートすることを防止する配線構造を有する半導体装置を提供する。
【解決手段】半導体基板内の不純物拡散領域２２上に選択エピタキシャル成長法により、第１の層１６ａを形成する工程と、第１の層１６ａ上に、選択エピタキシャル成長法により第２の層１８を形成する工程と、第２の層１８上に導電材料を充填することにより、コンタクトプラグ２１を形成する工程と、を有する。 （もっと読む）

【課題】ビット線とシリコンピラーとを接続するための開口部の形成を容易化する。
【解決手段】半導体記憶装置１０は、マトリクス状に配置され、それぞれの側壁にゲート絶縁膜１２を介してゲート電極１３が形成され、かつそれぞれの上端が記憶素子と電気的に接続される多数のシリコンピラー１１と、各シリコンピラー１１の間を互いに直交する方向に配線されたビット線ＢＬ及びワード線ＷＬとを備える。ビット線ＢＬは、両側のシリコンピラー１１の下端と、１行おきに電気的に接続し、ワード線ＷＬは、両側のシリコンピラー側壁にそれぞれ形成されたゲート電極１３と、１列おきに電気的に接続する。 （もっと読む）