【課題】ゲート電極上のキャップ膜が厚く、隣接するトランジスタ間の空間のアスペクト比が大きいトランジスタに、適切な濃度プロファイルを有するハロー領域を形成することのできる半導体装置の製造方法を提供する。
【解決手段】一実施の形態による半導体装置の製造方法は、基板上に第１および第２のゲート電極を形成する工程と、前記第１および第２のゲート電極下に第１および第２のハロー領域をそれぞれ形成する工程と、前記第１および第２の絶縁膜に底面および側面をそれぞれ覆われた第１および第２のキャップ膜を形成する工程と、を含む。前記第１のハロー領域は、第１の不純物を、前記第２の絶縁膜を貫通させて前記基板に打ち込むことにより形成される。前記第２のハロー領域は、第２の不純物を、前記第１の絶縁膜を貫通させて前記基板に打ち込むことにより形成される。 （もっと読む）

【課題】ゲート電極と上部導電層とのショートを防止した安定動作可能な縦型ＭＯＳトランジスタを有する半導体デバイスを提供する。
【解決手段】縦型ＭＯＳトランジスタを構成する半導体ピラー５Ａは、第１の幅を有する上部５Ａａと第２の幅を有する下部５Ａｂを有し、上部５Ａａ側面は第２の絶縁膜６ａと第３の絶縁膜６ｂで覆われ、下部５Ａｂは側面から第２の絶縁膜６ａまでゲート絶縁膜である第１の絶縁膜１１Ａで覆われており、ゲート電極１３Ａが第２及び第３の絶縁膜６により上部導電層１８と絶縁されている。 （もっと読む）

【課題】 フォトリソグラフィ工程の解像限界内で、具現可能なサイズのパターンを利用して超微細な幅及び間隔を持つ高密度パターンを形成できる配置構造を持つ半導体素子及びその半導体素子パターン形成方法を提供する。
【解決手段】 半導体素子は、コネクション領域に隣接するメモリセル領域を含む基板、メモリセル領域からコネクション領域まで第１方向に延びて配され、第１ライン幅及び第１ライン間隔を持つ複数の第１導電ライン、第１導電ラインそれぞれに連結されるように配され、第２ライン幅及び第２ライン間隔を持つ複数の第２導電ライン、コネクション領域に配され、第１導電ラインに電気的に連結された複数のパッド、を備える。半導体素子上のパターン形成方法は、微細ライン幅及び間隔を提供するために２段階のスペーサ形成工程を含むことができる。 （もっと読む）

【課題】抵抗ランダムアクセスメモリアレイが、ヒューズアレイと同一の基板上に形成する方法及びその集積回路を提供する。
【解決手段】ランダムアクセスメモリとヒューズアレイは同一の有効材料を使用する。例えば、ヒューズアレイとメモリアレイは、有効スイッチング材料としてカルコゲニド材料を使用する。主アレイはトレンチ分離８２，８４の直交する組のパターンを使用し、ヒューズアレイは平行なトレンチ分離８２，８４の一つの組のみを使用する。結果として、ヒューズアレイは、隣接するトレンチ分離８２，８４の間で連続して延伸する導電線を有する。いくつかの実施形態では、この連続する線はヒューズを通る導電性パスの抵抗を低減する。 （もっと読む）

【課題】本発明は、ゲート電極と半導体基板との間のショートの発生を抑制した上で、厚さが厚く、かつ均一な厚さとされたシリサイド層を形成可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】ゲート絶縁膜２７を介して、ピラー２６の側面２６ａ，２６ｂに設けられたゲート電極６１，６２と、ピラー２６の上端２６−１に形成されたシリサイド層３８と、ゲート電極６１，６２を覆うと共に、ピラー２６の側面を囲むように配置され、かつシリサイド層３８の側面を露出する絶縁膜と、シリサイド層３８の側面を覆うように設けられ、かつピラー２６の上端２６−１に含まれるシリコンをシリサイド化させる金属膜３９と、シリサイド層３８の下面３８ｂと接触するように、ピラー２６に形成された上部不純物拡散領域３６と、シリサイド層３８の上面３８ａに設けられたキャパシタ５２と、を有する。 （もっと読む）

【課題】メモリセルの素子領域の両端部に位置するラインの倒れを防止する。
【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられたメモリセルの素子領域と、前記メモリセルの素子領域にラインアンドスペースパターン状に形成された活性領域および素子分離領域とを備える。前記活性領域のうちの前記メモリセルの素子領域の両端から１本目および２本目のラインは、２つ以上に分割された部分ラインで構成される。２本の部分ラインの分割側の端部は、連結パターンにより連結されて終端化されている。 （もっと読む）

【課題】浮遊・制御ゲート間の容量を増大できる、島状半導体を用いた不揮発性半導体メモリトランジスタを提供する。
【解決手段】不揮発性半導体メモリトランジスタは、Si基板側からソース領域303、チャネル領域304及びドレイン領域302がこの順に形成された島状半導体301と、前記チャネル領域の外周を囲むように、トンネル絶縁膜305を間に介在させて配置された浮遊ゲート306と、浮遊ゲートの外周を囲むように、インターポリ絶縁膜307を間に介在させて配置された制御ゲート308aと、制御ゲートに接続され、所定方向に延びる制御ゲート線308と、を備える。浮遊ゲートは制御ゲートの下方及び上方領域、並びに、制御ゲート線の下方領域まで夫々延在され、浮遊ゲートと、制御ゲートの上面、下面及び内側面との間、及び、浮遊ゲートの、制御ゲート線の下方領域まで延在した部分と、制御ゲート線との間には、夫々インターポリ絶縁膜が介在配置される。 （もっと読む）

【課題】選択ゲート電極の側壁にメモリゲート電極を有する不揮発性記憶装置を微細化することができる技術を提供する。
【解決手段】選択ゲート電極ＣＧをダミーパターンの側壁にサイドウォール形状で形成することで、メモリゲート電極ＭＧが選択ゲート電極ＣＧの両壁に形成されなくなり、フォトマスクの位置ずれを考慮する必要がなくなる。また、選択ゲート電極ＣＧをサイドウォール状に形成することで、選択ゲート電極ＣＧのゲート長が縮小しても、選択ゲート電極ＣＧを構成する導電膜の膜厚により精度よく制御することを可能とする。 （もっと読む）

【課題】本発明は、コンタクトプラグと埋め込み型のゲート電極との間に配置される絶縁膜の厚さを十分に確保可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】ゲート絶縁膜１６を介して、半導体基板１１に形成された凹部１４の凹部１４の一部を埋め込むゲート電極４１と、ゲート電極４１の上端面４１ａを覆うように凹部１４内を埋め込む絶縁膜１８と、凹部１４の一方の側面１４ａ側に位置する半導体基板１１の主面１１ａに形成された不純物拡散領域４３と、不純物拡散領域４３の上面４３ａを覆うシリコン層２１と、半導体基板１１の主面１１ａに形成された第１及び第２の層間絶縁膜２３，３１に内設され、シリコン層２１の上面２１ａと接触し、かつ下端３４ｂがシリコン層２１の上面２１ａと絶縁膜１８の上面１８ａとの間に配置されたコンタクトプラグ３４と、を備える。 （もっと読む）

【課題】垂直型トランジスタのドレイン領域と埋め込みビットラインとの間に抵抗接点（ohmic contact）を形成しつつも、その製造工程が簡単な半導体メモリ素子及びその製造方法を提供すること。
【解決手段】基板に形成されたトレンチによって上部へ突出した形のアクティブ領域と、アクティブ領域の上部に配置される第１の不純物領域と、アクティブ領域の下部に配置される第２の不純物領域と、第１の不純物領域と第２の不純物領域との間のアクティブ領域の側面に沿って配置されるゲート絶縁膜と、ゲート絶縁膜上に配置されるゲート電極膜と、そして、トレンチの下部でライナー膜によって第２の不純物領域と離隔するように配置される金属膜と、金属膜上で前記第２の不純物領域と直接接触されるように配置されるポリシリコン膜とからなる埋め込みビットラインとを備えることを特徴とする。 （もっと読む）

【課題】互いに異なる幅のパターンを同一層で形成するにあたり、パターン間の間隔の均一度を改善することができる半導体素子のパターン形成方法を提供する。
【解決手段】セル領域及びセレクトトランジスタ領域を含む下部膜上に補助膜を形成する段階と、前記セレクトトランジスタ領域の前記補助膜上部に第１保護膜を形成する段階と、前記セレクトトランジスタ領域の前記第１保護膜上部には、前記第１保護膜の幅より狭い第１フォトレジストパターンが、前記セル領域の前記補助膜上部には前記第１フォトレジストパターンの幅より狭い第２フォトレジストパターンが形成され、前記第１及び第２フォトレジストパターン間の間隔を前記第２フォトレジストパターン間の間隔と同一に形成する段階と、を含む。 （もっと読む）

【課題】側壁接合領域を有した半導体装置の製造方法を提供する。
【解決手段】基板をエッチングしてトレンチを形成するステップと、前記トレンチ底面の基板内に接合領域を形成するステップと、前記トレンチ底面を一定の深さエッチングして側壁接合領域を形成するステップと、前記側壁接合領域に接続するビットラインを形成するステップと、を含む半導体装置の製造方法。 （もっと読む）

【課題】周期的に配列された複数本の配線と導電部材が設けられ、導電部材に配線よりも高い電圧を印加することができる半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、一方向に延び、周期的に配列された複数本の第１配線と、前記複数本の第１配線からなる群の外側に配置され、前記一方向に延びる第２配線と、前記群と前記第２配線との間に設けられた第３配線と、前記第２配線から見て前記群の反対側に配置された複数の導電部材と、を備える。そして、前記第１配線と前記第３配線との最短距離、及び前記第３配線と前記第２配線との最短距離は、前記第１配線間の最短距離と等しく、前記第２配線と前記導電部材との最短距離は、前記第１配線間の最短距離よりも長い。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】基板上で第１方向に延在するラインパターンと、ラインパターンの端部から、第１方向と異なる方向に延在する分岐ラインパターンとをそれぞれ含む第１導電ライン；第２導電ライン；第３導電ラインとを含む半導体素子であり、中間に位置する導電ラインの分岐ラインパターンは、他の導電ラインの分岐ラインパターン間に位置し、長さもさらに短い。これにより、コンタクト・パッドが、導電ラインの分岐ラインパターンと一体に形成されうる。 （もっと読む）

【課題】メモリセルから正確にデータを読み出すことができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１ワード線１と、ビット線２と、抵抗変化材４とを備える。ビット線２は第１の面が第１ワード線１と対向するように第１ワード線１と交差する。抵抗変化材４は第１ワード線１とビット線２との各交差部に配置される。また半導体記憶装置は、第２ワード線３と、絶縁膜５とを備える。第２ワード線３はビット線２の第１の面とは反対側の第２の面と対向するようにビット線２と交差する。絶縁膜５は第２ワード線３とビット線２との各交差部に配置される。１つの第１ワード線１と１つの第２ワード線３とは、ビット線２を挟み込むように配置される。第２ワード線３、ビット線２、及び絶縁膜５は、各交差部において電界効果トランジスタを構成する。電界効果トランジスタと抵抗変化材４とにより１つのメモリセルが構成される。 （もっと読む）

【課題】ホールパターンの寸法のばらつきを抑え、ホールパターンの未開口の発生を抑制する半導体装置の製造方法を提供する。
【解決手段】一つの実施形態によれば、半導体装置の製造方法は、第１と第２のレジストパターン形成工程を含む。第１のレジストパターン形成工程では、コンタクトホール形成領域に、開口パターン１１１を有する第１のレジストパターン１１を形成する。第２のレジストパターン形成工程では、コンタクトホール形成領域の第１の領域Ｒ１に開口パターン１１２を有し、第２の領域Ｒ２に第３の開口パターン１１２を有する第２のレジストパターン１２を形成する。第２と第３の開口パターン１１２は、１本おきの活性領域３上に配列した形状を有するが、互いに異なる活性領域３上に形成される。そして、先に行う第１または第２のレジストパターン形成工程では、後のリソグラフィ処理で耐性を有するレジストの不溶化処理が行われる。 （もっと読む）

【課題】新規なＦｉｎＦＥＴ構造及びその製造方法を提供する。
【解決手段】シングルゲートフィンＦＥＴ構造１００は、２つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する２つの徐々に細くなる首部を有するアクティブフィン構造を含む。２つのソース／ドレイン領域１０２，１０４が、２つの拡大された頭部にそれぞれドープされる。絶縁領域２６が、２つのソース／ドレイン領域の間に挿入される。溝分離構造２４が、音叉形状のフィン構造の一方の側に配置される。片面サイドウォールゲート電極１２ｂが、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールに配置される。 （もっと読む）

【課題】溝内の一部のみを覆うマスクパターンを、フォトレジスト膜を用いて形成する必要のない半導体装置の製造方法を提供する。
【解決手段】半導体基板１に、第１溝７を形成する工程と、第１溝７に第１絶縁膜８を形成する工程と、上面が第１絶縁膜の上端よりも下方になるように第１溝７内に第１導電膜９を充填する工程と、第１溝７の側面にカーボン膜１０を形成する工程と、第１溝７内を第２絶縁膜１１で充填する工程と、第１溝７内の側面の一方を覆うカーボン膜１０を除去し、第１絶縁膜８の一部を露出させる工程と、第２絶縁膜１１と露出された第１絶縁膜８を除去し、半導体基板１の一部を露出する工程と、を有することを特徴とする。 （もっと読む）

【課題】本発明ではフォトリソグラフィー技術解像限界付近のパターン形成を安定して形成すると共に、コンタクトプラグなどの構造物における目合わせずれや接触面積の縮小による接触電気抵抗の増大や接続不良を解決する。
【解決手段】半導体基板上に形成された絶縁材料層１００に、第１の方向に延在し、底部の幅Ｗ１より上部の幅Ｗ２が広い第１の溝１０１を形成する工程と、第１の溝１０１内に、溝の上端より低い位置まで埋め込み層１０２を形成する工程と、埋め込み層１０２上に露出している第１の溝１０１の側壁を覆うサイドウォール１０３を形成する工程と、サイドウォール１０３をマスクとして埋め込み層１０２をエッチングして第１の方向に分離する工程と、
を含むことを特徴とする。 （もっと読む）

【課題】サイドウォールスペーサを利用してリソグラフィー解像限界未満のパターンと任意の寸法のパターンとが混在するパターンを形成する。
【解決手段】アモルファスカーボン膜３及びシリコン酸窒化膜４からなる被エッチング部材上に塗布膜５をスピン塗布法により成膜し、塗布膜５をパターニングすることによってサイドウォールコアを形成し、サイドウォールコアの少なくとも側面を覆うシリコン酸化膜７を成膜し、シリコン酸化膜７上に有機反射防止膜８をスピン塗布法により成膜する。次いで、有機反射防止膜８をエッチングすることによって、シリコン酸化膜７の凹部７ａを覆う埋込マスクを形成し、シリコン酸化膜７をエッチングすることにより、サイドウォールコアまたは埋込マスクと重ならない被エッチング部材を露出させ、被エッチング部材をエッチングすることでフォトリソグラフィー解像限界未満のパターンを得る。 （もっと読む）