【課題】ダイオードの順方向特性を劣化させることなく逆方向特性を改善させる。
【解決手段】半導体記憶装置は、可変抵抗素子１９及びダイオードＤを有し、かつピラー状の第１及び第２のメモリセルと、第１のメモリセル及び第２のメモリセル間に設けられ、かつボイド２１を有する絶縁層２０とを含む。さらに、ダイオードＤの中央部は、その上部及び下部よりも幅が狭くなっている。 （もっと読む）

【課題】電極材料のエッチバックが不均一であっても、縦型ＭＯＳトランジスタのゲート長のばらつきを小さくして、トランジスタ特性のばらつきを小さくした半導体装置および半導体装置の製造方法を得るという課題があった。
【解決手段】半導体基板１０と、半導体基板１０から突出され、先端側に大径部３１が設けられ、大径部３１の基端側に小径部３３が設けられ、かつ、大径部３１の周端面３１ｃよりも小径部３３の周端面１ｃが後退されて段部１ｄが設けられたピラー部１と、ピラー部１の周端面１ｃに備えられた第１の絶縁膜２と、第１の絶縁膜２を介して少なくとも一部が段部１ｄに埋められた電極部３と、ピラー部１の基端側および先端側に設けられた不純物拡散領域１５、１６と、を具備し、電極部３の段部１ｄに埋められた部分の高さが、ピラー部１の全周に渡って均一の高さとされている半導体装置を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】１つのメモリセルの大きさが４Ｆ²を下回る大きさである構成、構造を有するクロスポイント型半導体メモリ装置を提供する。
【解決手段】クロスポイント型半導体メモリ装置は、第１の方向に延びる複数の第１の配線４１Ａ、４１Ｂ；第１の配線とは垂直方向に異なる所に位置し、第１の方向とは異なる第２の方向に延びる複数の第２の配線４２；及び、第１の配線と第２の配線とが重複する領域に設けられたメモリ部４３から構成され、奇数番目の第１の配線４１Ａと、偶数番目の第１の配線４１Ｂとは、上下方向に異なる層間絶縁層２１，２２上に配置されている。 （もっと読む）

【課題】極微細なパターンを有するＳＲＡＭ領域のフィンと周辺回路領域の活性領域とを低コストかつ正確なデザインで形成することのできる半導体装置の製造方法、およびその製造方法に用いられるフォトマスクを提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、第１および第２の領域を有する半導体基板上にマスク材を形成する工程と、前記第１の領域の前記マスク材上に芯材をパターン形成する工程と、前記芯材の両側面に側壁マスクを形成した後、前記芯材を除去する工程と、前記芯材を除去した後、前記第１の領域の前記マスク材に前記側壁マスクのパターンを転写する工程と、前記第１の領域の前記側壁マスクのパターンを転写された前記マスク材のトリミングと、前記第２の領域の前記マスク材への所定のパターンの形成とを同時に行う工程と、を含む。 （もっと読む）

【課題】幅の狭い溝状領域への層間絶縁膜の形成にポリシラザンを用いた場合のシリコン酸化膜への改質が良好に行われる半導体装置及びその製造方法を提供する。
【解決手段】上面及び側面をキャップ絶縁膜１０７及びサイドウォール絶縁膜１０８で覆われた複数のビット線１０６間に形成された溝状領域１０９と、Ｎ（窒素）よりもＯ（酸素）を多く含み溝状領域１０９の内表面を連続的に覆うＳｉＯＮ膜１０と、ＳｉＯＮ膜１０を介して溝状領域１０９内に埋め込まれ、ポリシラザンを改質することによって形成されたシリコン酸化膜１１とを備える。 （もっと読む）

【課題】可変抵抗メモリー素子及びその製造方法を提供する。
【解決手段】本発明の一実施形態による可変抵抗メモリー素子は、少なくとも１つの下部電極と、少なくとも１つの下部電極を露出するトレンチを含む第１絶縁膜と、前記トレンチの対向する側壁の上に各々位置する第１及び第２部分を含む可変抵抗物質膜と、を含み、前記可変抵抗物質膜の第１及び第２部分は、前記少なくとも１つの下部電極と電気的に連結される。前記素子は、前記トレンチの内の可変抵抗物質膜を覆う保護膜、及び前記トレンチの内に位置し、前記トレンチの内の保護膜を覆う第２絶縁膜をさらに含む。 （もっと読む）

【課題】プログラマブルＭＯＳＦＥＴ（１０５）とロジックＭＯＳＦＥＴ（１１０）とを含むメモリデバイスを同一チップ上に形成する。
【解決手段】半導体基板を被う層状ゲート積層体の成形から始まり、層状ゲート積層体の高ｋゲート電極層上で停止するよう金属ゲート電極層にパターンを形成して、半導体基板上に第１、第２ゲート金属ゲート電極（１６、２１）を形成するメモリデバイスの製法が提供される。次のプロセスで、高ｋゲート誘電体層の一部を被う少なくとも１つのスペーサ（５５）を第１ゲート電極（１６）に形成する。高ｋゲート誘電体層の露出された残存部分をエッチングし、第１金属ゲート電極のサイドウォールを越えて延びる部分を有する第１高ｋゲート誘電体（１７）及び第２金属ゲート電極（２１）のサイドウォールに整合されたエッジを有する第２高ｋゲート誘電体（２２）を形成する。 （もっと読む）

【課題】柱状構造体の形成の際のリソグラフィの合わせずれの許容度を拡大し、デバイス特性の劣化を抑制する半導体装置及びその製造方法を提供する。
【解決手段】第１層と、前記第１層の主面の上に設けられた第２層と、前記主面を貫通し、前記第１層と前記第２層とに延在する導電性の柱状構造体と、前記主面の前記第２層の側において前記柱状構造体の側壁に付設された側部と、を備えたことを特徴とする半導体装置を提供する。 （もっと読む）

【課題】データの書込み速度を高く維持しつつ、非選択セルのデータの劣化を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体層３０と、半導体層内に設けられたソース層Ｓおよびドレイン層Ｄと、ソース層とドレイン層との間の半導体層に設けられ、論理データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域Ｂと、ボディ領域上に設けられたゲート絶縁膜５０と、或る１つのボディ領域上にゲート絶縁膜を介して設けられ、ソース層、ドレイン層およびボディ領域を含むメモリセルのチャネル長方向に互いに分離された第１のゲート電極Ｇ１および第２のゲート電極Ｇ２とを備えている。 （もっと読む）

【課題】多様な幅を有するパターンを同時に形成しつつ、一部領域ではダブルパターニング技術によりパターン密度を倍加させる半導体素子のパターン形成工程及び該工程を容易に適用可能な構造の半導体素子を提供する。
【解決手段】半導体素子は、第１方向に相互平行に延びている複数のラインパターンを含む。複数のラインパターンのうちから選択される複数の第１ラインパターンは、第２方向に沿って交互に選択されて両側で各々隣接している２つのラインパターンの両端部のうち、素子領域の第１端部にさらに近い各端部に比べて、第１端部からさらに遠く位置する第１端部を有する。複数のラインパターンのうちから選択される複数の第２ラインパターンは、第２方向に沿って交互に選択され、両側で各々隣接している２つのラインパターンの両端部のうち、第１端部にさらに近い各端部より、第１端部からさらに近く位置する第２端部を有する。 （もっと読む）

半導体装置を製作する方法が、基板上に少なくとも１つの層を形成することと、少なくとも１つの層の上に画像形成性材料よりなる少なくとも２つの離間されたフィーチャを形成することと、少なくとも２つのフィーチャ上に側壁スペーサを形成することと、第１のフィーチャ上の第１の側壁スペーサと第２のフィーチャ上の第２の側壁スペーサとの間の空間をフィラーフィーチャで充填することと、を含む。この方法はまた、第１のフィーチャ、フィラーフィーチャおよび第２のフィーチャを互いに離間した状態で残すように、側壁スペーサを選択的に除去することと、第１のフィーチャ、フィラーフィーチャおよび第２のフィーチャをマスクとして使用して少なくとも１つの層をエッチングすることと、を含む。
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【課題】 所望の電気的特性を安定的に示す可変抵抗素子を提供し、またこのような可変抵抗素子の製造方法を提供する。
【解決手段】 可変抵抗素子１は、サイドウォール絶縁膜１６と第１絶縁膜１３の境界において、半導体基板１１の基板面と直交する方向に第１バリア膜１５（１５ａ）が成膜されている。また、サイドウォール絶縁膜１６の底面にも第１バリア膜１５（１５ｂ）が成膜されている。これらのバリア膜は、水素等の還元種、酸素等の酸化種、またはこれら双方の拡散を防止する拡散防止性を備えた材料で構成されている。なお、開口部３０の底面に第１電極１７ａが形成され、絶縁膜１３の上面及びサイドウォール絶縁膜１６の絶縁膜１３側の一部上面に第２電極１７ｂが形成され、これら両電極の上面にまたがるように可変抵抗体１８が形成されている。 （もっと読む）

【課題】エッチングストッパ膜を有し、配線間容量の増大を抑制可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板１１と、半導体基板１１の表面上部に配設された層間絶縁膜２９と、層間絶縁膜２９に埋め込まれ、半導体基板１１に対向する上面が層間絶縁膜２９の上面と面一に配設され、互いに離間して配置された複数のビアプラグ３１と、層間絶縁膜２９及びビアプラグ３１の表面上部に配設された層間絶縁膜３９と、層間絶縁膜３９によって分離され、ビアプラグ３１と接続され、ビアプラグ３１に対向する上面が層間絶縁膜３９の上面と面一に配設され、層間絶縁膜３９を挟んで相対向する側面に、層間絶縁膜２９の側から順に、層間絶縁膜２９とはエッチング性が異なり且つ層間絶縁膜３９より比誘電率の高い側壁絶縁膜３５、及び側壁絶縁膜３５とはエッチング性が異なる側壁絶縁膜３７を有する複数の第２配線３３とを備える。 （もっと読む）

【課題】半導体装置の絶縁膜の上に形成される金属配線または金属電極の接着力を向上させる。
【解決手段】窒化タングステン６ｂをタングステン６ｃの側面にまで設けて、タングステン６ｃと窒化タングステン６ｂとが接触している面積を増やす。ゲート絶縁膜２上に、ゲート絶縁膜２との接着力が強いポリシリコンサイドウォール５を配置する。タングステン６ｃの側面にある窒化タングステン６ｂにはポリシリコンサイドウォール５を密着させる。 （もっと読む）

実施形態は、ダイオードを形成する方法を含む。積層が第１の導電性物質上に形成される。積層は、犠牲物質、少なくとも一の誘電物質、及び第２の誘電物質をこの順で含む。スペーサを積層と相対する側壁に沿って形成してもよい。犠牲物質の全てを除去して、第１の導電性物質と少なくとも一の誘電物質との間にギャップを残してもよい。ダイオードの形成についての実施形態によっては、層を第１の導電性物質上に形成してもよく、層は、犠牲物質内に拡散された支持物を含んでよい。層上には少なくとも一の誘電物質を形成してもよく、少なくとも一の誘電物質上に第２の導電性物質を形成してもよい。その後、犠牲物質の全てが除去される。
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誘電率の低い高バンドギャップ材料として機能するオープン・ボリュームを含む選択デバイスを開示する。このオープン・ボリュームは、より非線形で非対称なＩ-Ｖ曲線および向上した整流化挙動を選択デバイス中で実現することができる。この選択デバイスは、たとえば金属-絶縁体-絶縁体-金属（ＭＩＩＭ）デバイスを含むことがある。選択デバイスおよびこうした選択デバイスを含むメモリ・システムを形成するのに様々な方法を使用することができる。メモリ・デバイスおよび電子システムが、こうした選択デバイスを含む。 （もっと読む）

【課題】ゲート電極に金属を用いた場合におけるメモリセルトランジスタ特性の劣化を防止する。
【解決手段】半導体基板上に形成された複数のメモリセルトランジスタを有する不揮発性半導体記憶装置であって、メモリセルトランジスタは、基板１１上に順に形成されたトンネル絶縁膜１２，電荷蓄積層１３，ブロック絶縁膜１５，及びゲート電極１６を有し、ゲート電極１６は、ブロック絶縁膜１５に接する第１ゲート電極層１６−１と、第１ゲート電極層１６−１上に設けられた第１ゲート電極層１６−１とは異なる材料からなる第２ゲート電極層１６−２との、少なくとも２層が積層された構造であり、第１ゲート電極層１６−１の上面及び下面のゲート長方向の長さは、第２ゲート電極層１６−２の下面のゲート長方向の長さよりも長い。 （もっと読む）

フィン電界効果トランジスタ（フィンＦＥＴ）を用いた半導体の製造方法が開示される。特定の実施形態の方法は、第一の幅によって離隔された第一の側壁及び第二の側壁を有する第一のダミー構造体をシリコン基板上に堆積させるステップを含む。また、本方法は、第一のダミー構造体を堆積させるのと同時に第二のダミー構造体をシリコン基板上に堆積させるステップも含む。第二のダミー構造体は、第二の幅によって離隔された第三の側壁及び第四の側壁を有する。第二の幅は第一の幅よりも実質的に大きい。第一のダミー構造体を用いて略第一の幅によって離隔された第一の対のフィンを形成する。第二のダミー構造体を用いて略第二の幅によって離隔された第二の対のフィンを形成する。
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【課題】ビアホール下方でのスペーサ膜の閉塞を回避するとともに、ビアプラグの上方で隣接する配線層との間の余裕距離を確保することができる半導体装置を提供する。
【解決手段】シリコン基板１上に設けられた上面から下面まで貫通するコンタクトプラグ３２を有する第１の層間絶縁膜３０と、第１の層間絶縁膜３０上に形成され、コンタクトプラグ３２の形成位置に対応する位置の上面から下面まで貫通するビアホール４１を有する第２の層間絶縁膜４０と、ビアホール４１内にコンタクトプラグ３２と電気的に接触するように導電性材料が埋め込まれたビアプラグ４３と、を備え、ビアホール４１を形成する側壁は、第２の層間絶縁膜４０の上面から下面に向かって、基板面に平行な方向の断面積が徐々に減少する順テーパ状を有し、ビアホールの上端部から所定の深さまでの側壁に、第２の層間絶縁膜４０とは異なる絶縁性材料からなるスペーサ膜４２が埋め込まれている。 （もっと読む）

【課題】 半導体素子の微細パターン製造方法を提供する。
【解決手段】フィーチャー層３１０の第１領域Ａには第１マスク構造物を形成し、第２領域Ｂには第２マスク構造物を形成する。各々デュアルマスク層とエッチングマスク層とを含むように第１マスク構造物及び第２マスク構造物を形成する。第１マスク構造物及び第２マスク構造物のエッチングマスクパターンを等方性エッチングし、第１マスク構造物からエッチングマスクパターンを除去する。第１マスク構造物及び第２マスク構造物の両側壁にスペーサ３５０Ａ、３５０Ｂを形成する。第２マスク構造物上にあるエッチングマスクパターンをマスクとして第１領域Ａで間にボイドが形成されるように側壁スペーサ３５０Ａを含む第１マスクパターンと、第２領域Ｂで間に第２マスク構造物が介在するように側壁スペーサ３５０Ｂ、３５０Ｃを含む第２マスクパターンを形成する。 （もっと読む）