柱状構造のためのレジストフィーチャおよび除去可能スペーサピッチを倍増するパターニング法
半導体装置を製作する方法が、基板上に少なくとも1つの層を形成することと、少なくとも1つの層の上に画像形成性材料よりなる少なくとも2つの離間されたフィーチャを形成することと、少なくとも2つのフィーチャ上に側壁スペーサを形成することと、第1のフィーチャ上の第1の側壁スペーサと第2のフィーチャ上の第2の側壁スペーサとの間の空間をフィラーフィーチャで充填することと、を含む。この方法はまた、第1のフィーチャ、フィラーフィーチャおよび第2のフィーチャを互いに離間した状態で残すように、側壁スペーサを選択的に除去することと、第1のフィーチャ、フィラーフィーチャおよび第2のフィーチャをマスクとして使用して少なくとも1つの層をエッチングすることと、を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に半導体装置を製作する方法に関し、より詳細には半導体柱状構造を製作する方法に関する。
【背景技術】
【0002】
(関連出願の相互参照)
本願は、その全体が本願明細書において参照により援用されている、2008年12月31日に出願された米国特許出願第12/318,609号(特許文献1)の優先権を主張するものである。
【0003】
半導体材料で作られた装置(デバイス:device)は、電気部品およびシステム内にメモリ回路を作るために使用される。メモリ回路は、それにデータセットおよび命令セットが保存されるので、かかる装置の重要要素である。メモリ回路上の単位面積当たりの記憶素子の数を最大にすることは、メモリ回路のコストを最小限にするので、メモリ回路の設計における主要な動機となる。
【0004】
半導体ウェハ上に形成される構造の寸法が小さくなるにつれて、これらの装置を作るのに現在利用可能なツールはその限界に達している。例として、現在利用可能な193nm液浸ツールでは、約80nm未満のピッチを有する構造を作ることができない。これより小さいフィーチャを現在利用可能なツールで製作するには、より複雑なプロセスを使用しなければならない。そのようなプロセスの1つが二重露光/ダブルパターニング技術である。もう1つが、次いで除去されるテンプレートパターン上に形成された側壁スペーサの使用である。側壁スペーサはこの場合、下にある1つ以上の膜をエッチングする間にマスクとして使用される。
【0005】
1次元の単純で規則的なラインアンドスペースパターンの場合、これらの技術のどちらにも、フォトリソグラフィで製造されたピッチを2つに分割する効果がある。このようにして、所与のフォトリソグラフィツールの分解能を上げることができる。
しかし、2次元パターンの規則的間隔の柱の場合、ダブルパターニングスキームは、ピッチを2の平方根倍に広げる。側壁スペーサの方法は、スキームが固体柱ではなく規則的間隔の円筒形環を生成するはずであるので、現状のままで使用することができない。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許出願第12/318,609号
【特許文献2】米国特許第6,952,030号
【特許文献3】米国特許出願第10/955,549号
【特許文献4】米国特許出願第11/148,530号
【特許文献5】米国特許第5,915,167号
【発明の概要】
【0007】
半導体装置を製作する方法が、基板上に少なくとも1つの層を形成することと、少なくとも1つの層の上に画像形成性材料よりなる少なくとも2つの離間されたフィーチャを形成することと、その少なくとも2つのフィーチャ上に側壁スペーサを形成することと、第1のフィーチャ上の第1の側壁スペーサと第2のフィーチャ上の第2の側壁スペーサとの間の空間をフィラーフィーチャで充填することと、を含む。この方法はまた、第1のフィーチャ、フィラーフィーチャおよび第2のフィーチャを互いに離間した状態で残すように、側壁スペーサを選択的に除去することと、第1のフィーチャ、フィラーフィーチャおよび第2のフィーチャをマスクとして使用して少なくとも1つの層をエッチングすることと、を含む。
【0008】
柱状不揮発性メモリ装置アレイを製作する方法が、基板上に複数の下部電極を形成することと、複数の下部電極の上に少なくとも1つのステアリング素子層および少なくとも1つの記憶素子層を含む少なくとも1つの装置層を形成することと、少なくとも1つの装置層の上にハードマスクスタックを形成することと、ハードマスクスタックの上に複数のフォトレジスト離間フィーチャを形成することと、を含む。この方法はまた、複数のフォトレジスト離間フィーチャ上に側壁スペーサを形成することと、複数のフォトレジスト離間フィーチャ間に複数のフォトレジストフィラーフィーチャを形成し、側壁スペーサの上部が露出され、かつ複数のフォトレジストフィラーフィーチャが側壁スペーサ間に位置するようにすることと、複数のフォトレジスト離間フィーチャおよび複数のフォトレジストフィラーフィーチャを互いに離間した状態で残すように、側壁スペーサを選択的に除去することと、を含む。この方法はまた、複数のフォトレジスト離間フィーチャおよび複数のフォトレジストフィラーフィーチャをマスクとして使用してハードマスクスタックの少なくとも一部をエッチングして、複数のハードマスクフィーチャを形成することと、複数のハードマスクフィーチャをマスクとして使用して少なくとも1つの装置層をエッチングして、ダイオードステアリング素子および抵抗率スイッチング記憶素子をそれぞれが含む複数の柱状不揮発性メモリセルを形成することと、複数の柱状不揮発性メモリセルと接触する複数の上部電極を形成することと、を含む。
【図面の簡単な説明】
【0009】
【図1】不揮発性メモリセルの斜視図である。
【図2】図1のメモリセルアレイの斜視図である。
【図3A】導電性レールをサブトラクティブ法によって形成するプロセスのステップを示す断面側面図である。
【図3B】導電性レールをサブトラクティブ法によって形成するプロセスのステップを示す断面側面図である。
【図3C】導電性レールをサブトラクティブ法によって形成するプロセスのステップを示す断面側面図である。
【図3D】導電性レールをサブトラクティブ法によって形成するプロセスのステップを示す断面側面図である。
【図4A】導電性レールをダマシン法によって形成するプロセスのステップを示す断面側面図である。
【図4B】導電性レールをダマシン法によって形成するプロセスのステップを示す断面側面図である。
【図4C】導電性レールをダマシン法によって形成するプロセスのステップを示す断面側面図である。
【図4D】導電性レールをダマシン法によって形成するプロセスのステップを示す断面側面図である。
【図5】柱状構造を形成する前の装置層の断面側面図である。
【図6A】本発明の一実施形態による装置アレイを製作するプロセスステップの断面側面図である。
【図6B】本発明の一実施形態による装置アレイを製作するプロセスステップの上面図である。
【図7A】本発明の一実施形態による装置アレイを製作するプロセスステップの断面側面図である。
【図7B】本発明の一実施形態による装置アレイを製作するプロセスステップの上面図である。
【図8A】本発明の一実施形態による装置アレイを製作するプロセスステップの断面側面図である。
【図8B】本発明の一実施形態による装置アレイを製作するプロセスステップの上面図である。
【図9A】本発明の一実施形態による装置アレイを製作するプロセスステップの断面側面図である。
【図9B】本発明の一実施形態による装置アレイを製作するプロセスステップの上面図である。
【図10A】本発明の一実施形態による装置アレイを製作するプロセスステップの断面側面図である。
【図10B】本発明の一実施形態による装置アレイを製作するプロセスステップの上面図である。
【発明を実施するための形態】
【0010】
本願の発明者らは、装置層をエッチングするためのマスクとして側壁スペーサを使用するのではなく、側壁スペーサをエッチングマスクを形成するときに犠牲スペーサとして代わりに使用しうることがわかった。エッチングマスクが形成されると、側壁スペーサは除去され、以前の側壁スペーサの場所の下に位置する装置層の一部が、離間された装置、例えば柱状装置を残すように除去される。
【0011】
例えば、1つ以上の装置層が基板上に最初に形成される。半導体ウェハ(シリコンまたは化合物半導体ウェハを含む)や金属、ガラス、セラミックまたはプラスチック基板などの任意の適当な基板が使用されうる。この基板は1つ以上の絶縁層で覆うことができ、ならびに/あるいは1つ以上のドライバ回路などの装置を基板上または基板内に形成することができる。装置層は、半導体装置用の半導体層、電極を形成する導電性層、および/または装置の半導体もしくは導電性部分を隔離するための絶縁層を含むことができる。
【0012】
次いで、少なくとも2つの離間されたフィーチャが装置層の上に形成される。好ましくは、複数の(すなわち、3つ以上の)フィーチャが大きな装置アレイを形成するために形成される。フィーチャは、半導体装置層、導電性装置層および/または絶縁装置層上に直接あるいはそれらの上方に形成することができる。フィーチャは、これらのフィーチャが後で下にある装置層をエッチングするためのエッチングマスクとして機能しうる限り、任意の形状を有することができる。
【0013】
例えば、以下でより詳細に説明するように、フィーチャは円柱形状を有することができる。しかし、他の形状、例えば矩形形状または三角形状もまた、矩形装置または三角形装置が形成されるべき場合に使用されうる。フィーチャは、任意の所望のサイズを有することができ、好ましくは、下にある装置の所望の幅と同じ幅を有することができる。フィーチャは、エッチングマスクとして働くように十分な高さまたは厚みを有するべきである。フィーチャは、フォトレジスト材料(可視光および紫外線画像形成性フォトレジスト材料を含む)、電子ビーム画像形成性レジスト材料、またはナノインプリントリソグラフィ画像形成性材料を含む画像形成性ポリマー材料などの画像形成性材料を含む。したがって、フィーチャに非画像形成性材料ではなく画像形成性材料を使用することにより、非画像形成性フィーチャをエッチングするために使用される別個のエッチングステップが省略される。場合により、離間フィーチャのサイズを縮小するためにトリミングステップが行われてもよい。任意の適切なトリミング法、例えばドライエッチングが離間フィーチャのトリミングに使用されうる。
【0014】
次いで、側壁スペーサがフィーチャ上に形成される。側壁スペーサは、従来の側壁スペーサ形成法によって、例えば、フィーチャの上に膜を堆積させ、次いでその膜を異方性エッチングしてフィーチャ上に側壁スペーサを残すことによって形成することができる。スペーサは、フィーチャの上部の材料とは異なる導電性、絶縁または半導体材料で製作することができる。側壁スペーサの材料は、i)ドライエッチング化学法を用いて離間フィーチャの材料と比較して選択的に異方性エッチングされうるように、かつii)別のドライもしくはウェットエッチング化学法を用いて離間フィーチャの材料と比較して選択的に除去されうるように(例えば、等方性エッチングされうるように)選択することができる。例えば、フィーチャがフォトレジスト材料などの画像形成性材料を含むと、側壁スペーサは、シリコン酸化物またはシリコン窒化物で形成することができる。他の材料の組み合わせもまた使用することができる。
【0015】
続いて、隣接するフィーチャ上に位置する隣接するスペーサ間の空間がいわゆるフィラーフィーチャで充填される。フィラーフィーチャは、フィーチャと側壁スペーサの上に、かつそれらの間にフィラー膜または層を形成することによって形成することができる。フィラー膜は、流動性材料を含み、かつ/またはスピンオンコーティングなどの液相堆積によって堆積されることが好ましい。例えば、フィラー膜は、流動性にするために約1〜約15センチポアズの粘度をもつ任意の適当な画像形成性または非画像形成性ポリマー材料を含むことができ、液相堆積によって堆積される。流動性フィラー材料は、スペーサ間の空間を充填し、流動性フィラー材料の上部を除去する必要性なしに、離間フィーチャおよびスペーサの上部を露出させる。得られるフィラーフィーチャは、画像形成性材料でできている離間フィーチャとほぼ同じ高さを有する。非流動性材料がフィラー膜に使用される場合、フィラー膜の上部は、側壁スペーサの上部を露出させるためにエッチングまたは研磨によって除去される。フィラー膜の材料は、離間フィーチャの画像形成性フィーチャ材料(すなわち、フォトレジスト、電子ビームレジストまたはナノインプリントリソグラフィレジスト)と同じ材料あるいは画像形成性材料とは異なる材料を含むことができるが、この材料は、スペーサ材料のエッチング媒体に対する画像形成性材料のものと類似したエッチング特性またはエッチング耐性を有する(すなわち、スペーサを画像形成性材料とほぼ同程度にエッチングするために使用されるエッチングガスまたは液に耐える)ものである。フィラー膜の材料は、側壁スペーサが離間された画像形成性材料フィーチャおよびフィラーフィーチャと比較して選択的にエッチングされうるように、側壁スペーサの材料とは異なるべきである。
【0016】
フィラーフィーチャが形成された後で、側壁スペーサは選択的に除去される。選択的に除去するステップは、元の画像形成性離間フィーチャまたはフィラーフィーチャの材料を実質的に除去することなく、側壁スペーサの材料を選択的にエッチングすることを含む。この除去は、例えば選択的ウェットエッチングによって行うことができる。スペーサを除去して、離間フィーチャおよび互いに離間されたフィラーフィーチャを残す。
【0017】
次いで、離間されたフィーチャおよびフィラーフィーチャは、下にあるハードマスクおよび/または装置層をエッチングする間にエッチングマスクとして機能する。ハードマスクおよび/または装置層は、離間フィーチャおよびフィラーフィーチャをマスクとして使用する等方性または異方性エッチングを使用してエッチングすることができる。場合により、ハードマスクおよび/または装置層をエッチングするステップの前に、フィラーフィーチャは、それらのサイズを縮小し、ならびに/あるいはそれらの隅を丸くするためにトリミングすることができる。任意の適切なトリミング法、例えばドライエッチングがフィラーフィーチャのトリミングに使用されうる。いくつかの実施形態では、離間フィーチャは、フィラーフィーチャをトリミングするステップの間にトリミングすることができる。離間されたフィーチャおよび/またはフィラーフィーチャは、ハードマスクまたは装置層をエッチングした後で除去することができる。
【0018】
任意の適切な装置が形成されうる。この装置は、以下でより詳細に説明するように、フィーチャおよびフィラーフィーチャの形状に応じて、実質的に円柱形および/または実質的に矩形の柱形状を有することができる。非柱状装置が形成されてもよい。この装置は、ダイオード、トランジスタ、抵抗、アンチヒューズ誘電体、ヒューズ、抵抗率スイッチング材料、コンデンサなどを含むことができる。論理回路部、揮発性メモリまたは不揮発性メモリ装置またはアレイが形成されうる。
【0019】
好ましい非限定的な一実施形態では、複数のダイオードを有する不揮発性メモリセルを含む複数の柱状装置が形成される。図1を参照すると、本願明細書において参照により援用されている、Hernerらにより登録された「HIGH-DENSITY THREE-DIMENSIONAL MEMORY CELL」という米国特許第6,952,030号(特許文献2)は、本発明の実施形態の方法で形成されうる例示的な不揮発性メモリセルを開示している。
【0020】
メモリセル20は、垂直配向の円柱形接合ダイオードを含む。接合ダイオードという用語は、本願明細書では、2つの端子電極を有し、一方の電極がp形であり他方の電極がn形である半導体材料でできている、非オーム性伝導性質を有する半導体装置を指すように用いられる。例として、p形半導体材料とn形半導体材料とが接触しているp−nダイオードおよびn−pダイオード、例えばツェナーダイオードや真性(非ドープの)半導体材料がp形半導体材料とn形半導体材料との間に挿置されているp−i−nダイオードがある。
【0021】
ダイオード22および任意のアンチヒューズ誘電体24が、上部導体または電極26と下部導体または電極28との間に挿置される。垂直配向の接合ダイオード22は、第1の導電形(例えば、n形)の高濃度にドープされた半導体領域30と、非ドープの半導体材料または低濃度にドープされた半導体材料である中間領域32(真性領域と称する)と、第2の導電形(例えば、p形)の高濃度にドープされた半導体領域34とを含み、p−i−nダイオードを形成する。所望であれば、p形領域およびn形領域の位置は逆でもよい。接合ダイオード22の半導体材料は一般に、シリコン、ゲルマニウム、あるいはシリコンおよび/またはゲルマニウムの合金である。他の半導体材料も使用することができる。接合ダイオード22およびアンチヒューズ誘電体24は、金属、例えばタングステンおよび/またはTiNで形成されうる下部導体28と上部導体26との間に直列に配置される。アンチヒューズ誘電体24は、ダイオード22の上または下に位置することができる。
【0022】
メモリセルは、1回のみ書き込み可能(OTP)または書き換え可能な不揮発性メモリセルを含むことができる。例えば、各ダイオード22はメモリセルのステアリング素子として働くことができ、抵抗率スイッチング材料として働く(すなわち、データを保存する)別の材料または層24が導体間にダイオードと直列に設けられる。具体的には、抵抗率スイッチング材料24は、アンチヒューズ誘電体の代わりに、ヒューズ、ポリシリコンメモリ効果材料、金属酸化物(例えば、ニッケル酸化物、ペロブスカイト材料など)、カーボンナノチューブ、相転移材料、スイッチャブル複合金属酸化物、導電性ブリッジ素子、またはスイッチャブルポリマーを含むことができる。抵抗率スイッチング材料24の抵抗率は、電極間または導体間にかけられた順方向バイアスおよび/または逆方向バイアスに応答して増減することができる。
【0023】
簡潔には、セル20は以下のように動作する。初期状態では、上部導体26と下部導体28との間に読み出し電圧が印加されたときに、接合ダイオード22にはほとんど電流が流れない。というのは、アンチヒューズ誘電体24が電流の流れを妨げるからである。上部導体26と下部導体28との間にプログラミング電圧が印加されると、アンチヒューズ材料の絶縁破壊を引き起こして、アンチヒューズ24を通る導通経路を恒久的に形成する。ダイオードの半導体材料が最初に高抵抗率の状態で形成されているとすると、ダイオード22の半導体材料は同じように変化して、それをより低い抵抗率の状態に変えることができる。プログラミングの後、上部導体26と下部導体28との間に読み出し電圧が印加されたときにより大きい読み出し電流が流れる。このように、プログラム済みセルはプログラムされていないセルと区別されうる。
【0024】
代替の実施形態では、アンチヒューズ誘電体24は省略することができる。代わりに、多結晶半導体材料のダイオード22は、両方とも本願明細書において参照により援用されている、Hernerらによって2004年9月29日に出願された「NONVOLATILE MEMORY CELL WITHOUT A DIELECTRIC ANTIFUSE HAVING HIGH-AND LOW-IMPEDANCE STATES」という米国特許出願第10/955,549号(特許文献3)、ならびにHernerらによって2005年6月8日に出願された「NONVOLATILE MEMORY CELL OPERATING BY INCREASING ORDER IN POLYCRYSTALLINE SEMICONDUCTOR MATERIAL 」という米国特許出願第11/148,530号(特許文献4)に記述されているように、比較的高抵抗率の状態で形成され、やはり電流の流れを妨げる傾向がある。プログラミング電圧を印加するとダイオードの抵抗率状態が低下する。したがって、ダイオードは、この実施形態では抵抗率スイッチング材料として働く。
【0025】
図2を参照すると、図1のセル20と同様のメモリセル20の第1のメモリレベル36の一部が示されている。2つ、3つ、4つ、またはそれ以上のかかるメモリレベル、例えば8つのレベルが形成され、1つずつ積み重ねられてモノリシックな3次元メモリアレイを形成し、好ましくは単結晶シリコンウェハなどの基板上に形成されうるものであり、特許文献2〜4に記述されている。ダイオード柱22は、ピッチが100nm未満、例えば78nm以下であり、直径が100nm以下、例えば50nm以下、例えば32nmであることが好ましい。
【0026】
下部電極または導体28は、サブトラクティブ法またはダマシン法によって形成することができる。サブトラクティブ法では、導電性層または膜が離間電極にパターン形成され、次いで電極間のギャップが絶縁材料で充填される。ダマシン法では、絶縁材料内に溝が形成され、その溝の中および絶縁層の上に導電性層または膜が形成され、次いで導電性層または膜が平坦化されて溝内に離間電極を残す。
【0027】
図3A〜図3Dは、レール形の電極または導体28を形成するサブトラクティブ法を例示している。図3Aに示されているように、1つ以上の導電性層40、例えばW層および/またはTiN層が基板の上に堆積され、フォトレジスト層42が導電性層40上にスピン塗布される。図3Bに示されているように、次いで、フォトレジスト層42はフォトリソグラフィで所望の形にパターン形成される。図3Cに示されているように、エッチングステップにより、エッチング済みフォトレジスト層42によって保護されていない導電性層40の各部分が除去される。図3Dに示されているように、エッチングの後、フォトレジスト層42が剥離され、背後にある導体または電極レール40を残す。レール40間のギャップは、絶縁材料44、例えばシリコン酸化物、シリコン窒化物またはその他の絶縁材料で充填される。所望であれば、絶縁材料44の過充填がある場合には、絶縁層44の平坦化面にレール40の上面を露出させるために、例えば化学機械研磨法(CMP)によって除去することができる。
【0028】
図4A〜図4Dは、電極または導体28を形成するためのダマシン法を例示している。最初に、フォトレジスト層48がシリコン酸化物層などの堆積絶縁層50上にスピン塗布される。図4Bに示されているように、フォトレジスト層48はパターン形成される。次いで、エッチングステップで絶縁層50内に溝またはトレンチ52を形成する。図4Cでは、フォトレジスト層48を除去した後、1つ以上の導電性層46、例えばW層および/またはTiN層が溝またはトレンチ52を充填するように堆積される。1つ以上の導電性層46は、図4Dに示されているように、例えばCMPまたはエッチバックによって、絶縁層の上面とともに平坦化されて溝内にレール形導体を残す。
【0029】
図5は、本発明の一実施形態による、柱状不揮発性メモリセルアレイ110などの半導体装置の最初の製作段階を示す。アレイ110は、図3または図4に関してそれぞれ前述したサブトラクティブ法またはダマシン法によって形成された複数の下部電極114を含む。電極114は、図1および図2に示されているレール形導体28に相当する。電極114は、タングステン、アルミニウム、それらの合金などの任意の適切な導電性材料を含むことができる。電極114は、シリコン酸化物などの絶縁材料116によって互いに分離される。任意の接着層118が電極114上に形成される。この接着層は、窒化チタンまたは窒化タングステンを含むことができる。任意のアンチヒューズ誘電体層120が接着層118の上に堆積される。アンチヒューズ誘電体層120は、薄いシリコン酸化物層または他の絶縁層を含むことができる。あるいは、前述した別の抵抗率スイッチング材料がアンチヒューズ誘電体層の代わりに使用されてもよい。TiN層などの別の任意の接着層122がアンチヒューズ誘電体層120の上に堆積される。したがって、誘電体層120は2つの接着層118、122の間に挟まれる。
【0030】
1つ以上の半導体層124、例えばシリコンまたはゲルマニウム、あるいはそれらの合金が接着層122の上に形成される。例えば、半導体層124は、下位n形層、中間真性層および上位p形層を含むことができる。p形層は、真性層の上部にp形ドーパントをイオン注入することによって、または真性層上にp形のドープされた半導体層を堆積させることによって形成することができる。任意の上位ハードマスクスタック126が半導体層124の上に形成される。ハードマスクスタックは、底部反射防止膜(BARC)層、誘電体反射防止膜(DARC)層(シリコン酸化窒化物層など)、有機ハードマスク層、導電性ハードマスク層、あるいは酸化物ハードマスク層から選択された1つ以上の層を含むことができる。有機ハードマスク層は、非晶質炭素のアドバンストパターニング膜(APF:advanced patterning film)とすることができる。例えば、スタック126は、下から上へ、10〜20nm、例えば15nmのTiN層と、25〜75nm、例えば50nmのW層と、100〜300nm、例えば200nmのAPF層と、30〜50nm、例えば40nmのSiON DARC層と、15〜40nm、例えば25nmのBARC層とを含むことができる。
【0031】
図6Aおよび図6Bを参照すると、柱状装置を作るプロセスの最初のステップが示されている。図6Aは装置層の側断面図を示し、図6Bは最初のステップ後のその装置層の上面図を示す。最初のステップでは、複数のフィーチャ132が、ハードマスクスタック126の上(またはスタック126が省略される場合には半導体層124の上)に形成される。フィーチャは、空間134によって(図6Bに示されているように水平および垂直方向に)互いに離隔される。フィーチャ132は、フォトリソグラフィ、電子ビームまたはナノインプリントリソグラフィによって画像形成性材料に画像形成し、続いて画像形成された材料をフィーチャ132にパターン形成することによって形成される。フィーチャ132は、75〜200nmの厚み、例えば120〜150nmの厚みのフォトレジストフィーチャ、例えば193nmの放射線感応性フォトレジストとすることができる。フィーチャ132は、形成後にそれらのサイズを縮小するために任意でトリミングすることができる。BARC層がハードマスクスタック126の最上部に存在する場合、BARC層は、その一部がフィーチャ132の下にのみ位置するように、フィーチャ132とともに、またはフィーチャ132をマスクとして使用してパターン形成することができる。
【0032】
フィーチャ132は、図6Bに示されているように、複数の仮想対角線136に沿ってひし形または錯列正方形タイプのパターンで配置されることが好ましい。明確にするために複数の対角線136のうちの4本だけが図6Bに示されている。図6Bに示されているように、フィーチャ132は、実質的に円柱形状を有する(すなわち、円または円に近い(楕円などの)断面を有する)ことが好ましい。
【0033】
図6Bに示されているように、整列エッジフィーチャ137が装置アレイの境界に隣接して設けられる。整列エッジフィーチャは、複数の離間フィーチャ132より大きいサイズを有することができ、かつ/または卵形断面形状などの別の形状を有することができる。整列エッジフィーチャは、以下に説明するカットマスクステップで整列を簡単にするために使用されることになる。
【0034】
図7Aおよび図7Bは、次のプロセスステップを示す。このステップでは、シリコン酸化物スペーサ183が各フィーチャ132上に形成される。各フィーチャ132が円柱形である場合、各フィーチャ132は技術的にただ1つの側壁を有し、ただ1つのリングまたは環形スペーサ138がフィーチャ132の側壁の周囲に形成されることに留意するべきである。しかし、本願明細書で用いられているように、「スペーサ」という用語は、単一の環状スペーサ138ならびに多角形フィーチャ132の分離した側壁上に形成された2つ以上のスペーサ138を意味する。スペーサ138は、フィーチャ132の上または間にシリコン酸化物層または膜を堆積させ、続いてシリコン酸化物層または膜を異方性エッチングすることによって形成される。
【0035】
酸化物スペーサ138は、主に複数の対角線136に沿ってフィーチャ132の周囲の空間134を充填し、隣接する側壁スペーサ138間に分離した空間または隙間140を残す。側壁スペーサ138が円環形であるため、図7Bに示されているように、隙間は凹状側壁を伴って矩形断面形状を有する。
【0036】
図8Aおよび図8Bは、プロセスの次の2つのステップを示す。フィラー膜が、フィーチャ132とスペーサ138の間および上に形成される。フィラー膜は、画像形成性材料、例えばフォトレジスト材料、電子ビームレジスト材料、ナノインプリントレジスト材料、または非画像形成性材料を含むことができる。フィラー膜は、スペーサ138の上面を露出させるために、スピンオンやスプレーコーティングなどの液相法によって堆積されることが好ましい。この堆積ステップは、側壁スペーサ138間に複数の画像形成性材料フィラーフィーチャ142を残す。フィラーフィーチャ142が隙間140をふさぐので、フィラーフィーチャ142もまた、凹状側壁を伴って矩形または正方形断面形状(すなわち、実質的に矩形または正方形)を有する。装置アレイを製作するこの時点で、空間134は、酸化物スペーサ138またはフィラーフィーチャ142で完全に充填される。
【0037】
所望であれば、任意のカットマスキングおよびエッチングステップが、装置アレイの外側の領域からフィラー膜またはフィラーフィーチャ142を除去するために実行される。フォトレジスト層が、複数のフィラーフィーチャ142の上に、かつ複数の離間フィラーフィーチャ132の上に形成される。フォトレジスト層は、露出領域の縁部がエッジフィーチャ137のすべてを横切るように露出される。したがって、エッジフィーチャ137を伸長または拡大することにより、このカットマスクのより容易な整列が可能になる。フォトレジストパターンで覆われていない装置アレイ境界の外側領域に残っている残留フィラー膜またはフィラーフィーチャはエッチング除去される。あるいは、フィラー膜がフォトレジスト材料などの画像形成性材料を含む場合、カットマスキングおよびエッチングステップは、露出領域の縁部がエッジフィーチャ137のすべてを妨げるような形で画像形成性材料に単純に画像形成すること(例えば、フォトレジストフィラー膜を照射に曝すなど)によって実行される。所望であれば、カットマスキングおよびエッチングステップはスペーサ138を除去するステップの後で実行することができる。
【0038】
図9Aおよび図9Bは、プロセスの次のステップを示す。このステップでは、酸化物スペーサ138は選択的にエッチング除去され、空間145によって離間されたフィーチャ132およびフィラーフィーチャ142を残す。スペーサ138は、離間フィーチャ132上に、かつフィラーフィーチャ142の材料の上にあるシリコン酸化物を選択的にエッチングすることができる任意の選択的なウェットまたはドライエッチングによって選択的にエッチングすることができる。例えば、HF等方性ウェットエッチングが使用されうる。フィーチャ132およびフィラーフィーチャ142の間のピッチは、酸化物スペーサの除去により、フィーチャ132だけの間のピッチと比べて2倍になっている。所望であれば、スペーサ除去中にハードマスクスタック126の一部がエッチングされてもよい。例えば、DARC層がスタック内に存在する場合、スペーサの下に位置するDARC層の第1の部分がスペーサ除去プロセス中に除去されて、画像形成性材料フィーチャ132およびフィラーフィーチャ142の下のDARC層の第2の部分を残すこともできる。
【0039】
図10Aおよび図10Bに示されているように、ハードマスクスタック126ならびに/あるいは装置層118、120、122および124のうちの少なくとも1つがフィーチャ132およびフィラーフィーチャ142をマスクとして使用してエッチングされて、複数の柱状装置112を形成する。
例えば、フィーチャ132およびフィラーフィーチャ142ならびにフィーチャ132およびフィラーフィーチャ142の下に残っているBARC層材料は、フィーチャ132およびフィラーフィーチャ142をマスクとして使用してハードマスクスタック126のDARC層をパターン形成した後で除去することができる。DARC層は、スペーサ138の除去ステップと同じステップの間にパターン形成(すなわち、エッチング)されうる。パターン付きDARC層は、残りのDARC層パターンのサイズを縮小し、かつDARC層パターンの隅を丸くするために、パターン形成後トリミングすることができる。BARC層およびDARC層はフィーチャ132およびフィラーフィーチャ142をマスクとして使用して一緒にエッチングされうること、あるいはBARC層はスペーサ138を形成するステップの前にフィーチャ132をマスクとして使用してエッチングされうるが、DARC層はフィーチャ132およびフィラーフィーチャ142をマスクとして使用してエッチングされることに留意するべきである。
【0040】
次いで、パターン付きDARC層は、ハードマスクスタック126の残りの層、例えばAPF層、タングステン層およびTiN層をパターン形成するために、マスクとして使用することができる。DARC層は、残りのハードマスクスタック126の層をパターン形成する間および/またはその後で任意に除去することができる。次いで、残りのパターン付きハードマスクスタック126の層は、複数の柱状装置112を形成するために、装置層118、120、122および124をエッチングするためのマスクとして使用される。例えば、図1に関して説明したように、装置のそれぞれがアンチヒューズ誘電体と直列にp−i−nダイオードを含む。柱状装置112は、フィーチャ132だけがマスクとして使用されるはずのピッチの2倍のピッチを有する。
【0041】
柱状装置112間の空間は、装置112を互いに分離させるために、シリコン酸化物などのギャップ充填絶縁材料で充填される。ギャップ充填絶縁材料はCMPまたはエッチバックによって平坦化することができる。上位導体または電極26は、図3または図4に関して前述したサブトラクティブ法またはダマシン法によって装置112上に形成することができる。ハードマスクスタック126のタングステン層およびTiN層は、最終的に装置内で上位電極26の一部として保持することができる。APF層は、装置層をパターン形成した後で除去されることが好ましい。
【0042】
第1のメモリレベルの形成について説明してきた。追加のメモリセルは、モノリシックな3次元メモリアレイを形成するために、この第1のメモリレベルの上に形成することができる。いくつかの実施形態では、導体がメモリレベル間で共有されうる。すなわち、最上部導体が次のメモリレベルの下部導体として働くことになる。他の実施形態では、中間誘電体(図示せず)が第1のメモリレベルの上に形成され、その表面が平坦化され、第2のメモリレベルの構成がこの平坦化された中間誘電体上で共用されていない導体から始まる。
【0043】
モノリシックな3次元メモリアレイは、多重メモリレベルがウェハなどの単一基板の上に介在基板なしに形成されるものである。1つのメモリレベルを形成している層は、既存のレベルの層上に直接的に堆積または成長される。対照的に、積層されたメモリは、Leedyの「THREE DIMENSIONAL STRUCTURE MEMORY」という米国特許第5,915,167号(特許文献5)の場合のように、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに接着することによって構成されてきた。基板は接着前に薄くされうるか、またはメモリレベルから除去されうるが、メモリレベルは最初に別々の基板の上に形成されるので、かかるメモリは真のモノリシックな3次元メモリアレイではない。
【0044】
基板上に形成されたモノリシックな3次元メモリアレイは、少なくとも、基板の上方の第1の高さのところに形成された第1のメモリレベルと、第1の高さとは異なる第2の高さのところに形成された第2のメモリレベルとを含む。3つ、4つ、8つ、または実際には任意の数のメモリレベルが、かかる多重レベルアレイにおいて基板の上に形成されうる。
【0045】
この説明全体を通じて、ある層が別の層「の上に」または「の下に」あるものとして記述してある。これらの用語は、層および要素の、それらが形成されている基板、ほとんどの実施形態では単結晶シリコンウェハ基板に対する位置を表現していること、すなわち、あるフィーチャは、それがウェハ基板から離れたところにあるときには別のフィーチャの上にあり、それがより近いところにあるときには別のフィーチャの下にあることが理解される。明らかにウェハ、すなわちダイは任意の方向に回転されうるが、ウェハまたはダイ上でのフィーチャの相対配向が変わることはない。加えて、図面は、意図的に原寸に比例して示されておらず、層および処理された層を代表しているにすぎない。
本発明は例示的な方法で記述されている。使用されている専門用語は、限定するものではなく、記述の単語の性質を意図するものであることを理解するべきである。
前述した教示に照らして、本発明の多くの修正形態および変形形態が考えられる。したがって、添付の特許請求の範囲内で、本発明は明確に記載されているものとは異なる方法で実現できる。
【技術分野】
【0001】
本発明は、一般に半導体装置を製作する方法に関し、より詳細には半導体柱状構造を製作する方法に関する。
【背景技術】
【0002】
(関連出願の相互参照)
本願は、その全体が本願明細書において参照により援用されている、2008年12月31日に出願された米国特許出願第12/318,609号(特許文献1)の優先権を主張するものである。
【0003】
半導体材料で作られた装置(デバイス:device)は、電気部品およびシステム内にメモリ回路を作るために使用される。メモリ回路は、それにデータセットおよび命令セットが保存されるので、かかる装置の重要要素である。メモリ回路上の単位面積当たりの記憶素子の数を最大にすることは、メモリ回路のコストを最小限にするので、メモリ回路の設計における主要な動機となる。
【0004】
半導体ウェハ上に形成される構造の寸法が小さくなるにつれて、これらの装置を作るのに現在利用可能なツールはその限界に達している。例として、現在利用可能な193nm液浸ツールでは、約80nm未満のピッチを有する構造を作ることができない。これより小さいフィーチャを現在利用可能なツールで製作するには、より複雑なプロセスを使用しなければならない。そのようなプロセスの1つが二重露光/ダブルパターニング技術である。もう1つが、次いで除去されるテンプレートパターン上に形成された側壁スペーサの使用である。側壁スペーサはこの場合、下にある1つ以上の膜をエッチングする間にマスクとして使用される。
【0005】
1次元の単純で規則的なラインアンドスペースパターンの場合、これらの技術のどちらにも、フォトリソグラフィで製造されたピッチを2つに分割する効果がある。このようにして、所与のフォトリソグラフィツールの分解能を上げることができる。
しかし、2次元パターンの規則的間隔の柱の場合、ダブルパターニングスキームは、ピッチを2の平方根倍に広げる。側壁スペーサの方法は、スキームが固体柱ではなく規則的間隔の円筒形環を生成するはずであるので、現状のままで使用することができない。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許出願第12/318,609号
【特許文献2】米国特許第6,952,030号
【特許文献3】米国特許出願第10/955,549号
【特許文献4】米国特許出願第11/148,530号
【特許文献5】米国特許第5,915,167号
【発明の概要】
【0007】
半導体装置を製作する方法が、基板上に少なくとも1つの層を形成することと、少なくとも1つの層の上に画像形成性材料よりなる少なくとも2つの離間されたフィーチャを形成することと、その少なくとも2つのフィーチャ上に側壁スペーサを形成することと、第1のフィーチャ上の第1の側壁スペーサと第2のフィーチャ上の第2の側壁スペーサとの間の空間をフィラーフィーチャで充填することと、を含む。この方法はまた、第1のフィーチャ、フィラーフィーチャおよび第2のフィーチャを互いに離間した状態で残すように、側壁スペーサを選択的に除去することと、第1のフィーチャ、フィラーフィーチャおよび第2のフィーチャをマスクとして使用して少なくとも1つの層をエッチングすることと、を含む。
【0008】
柱状不揮発性メモリ装置アレイを製作する方法が、基板上に複数の下部電極を形成することと、複数の下部電極の上に少なくとも1つのステアリング素子層および少なくとも1つの記憶素子層を含む少なくとも1つの装置層を形成することと、少なくとも1つの装置層の上にハードマスクスタックを形成することと、ハードマスクスタックの上に複数のフォトレジスト離間フィーチャを形成することと、を含む。この方法はまた、複数のフォトレジスト離間フィーチャ上に側壁スペーサを形成することと、複数のフォトレジスト離間フィーチャ間に複数のフォトレジストフィラーフィーチャを形成し、側壁スペーサの上部が露出され、かつ複数のフォトレジストフィラーフィーチャが側壁スペーサ間に位置するようにすることと、複数のフォトレジスト離間フィーチャおよび複数のフォトレジストフィラーフィーチャを互いに離間した状態で残すように、側壁スペーサを選択的に除去することと、を含む。この方法はまた、複数のフォトレジスト離間フィーチャおよび複数のフォトレジストフィラーフィーチャをマスクとして使用してハードマスクスタックの少なくとも一部をエッチングして、複数のハードマスクフィーチャを形成することと、複数のハードマスクフィーチャをマスクとして使用して少なくとも1つの装置層をエッチングして、ダイオードステアリング素子および抵抗率スイッチング記憶素子をそれぞれが含む複数の柱状不揮発性メモリセルを形成することと、複数の柱状不揮発性メモリセルと接触する複数の上部電極を形成することと、を含む。
【図面の簡単な説明】
【0009】
【図1】不揮発性メモリセルの斜視図である。
【図2】図1のメモリセルアレイの斜視図である。
【図3A】導電性レールをサブトラクティブ法によって形成するプロセスのステップを示す断面側面図である。
【図3B】導電性レールをサブトラクティブ法によって形成するプロセスのステップを示す断面側面図である。
【図3C】導電性レールをサブトラクティブ法によって形成するプロセスのステップを示す断面側面図である。
【図3D】導電性レールをサブトラクティブ法によって形成するプロセスのステップを示す断面側面図である。
【図4A】導電性レールをダマシン法によって形成するプロセスのステップを示す断面側面図である。
【図4B】導電性レールをダマシン法によって形成するプロセスのステップを示す断面側面図である。
【図4C】導電性レールをダマシン法によって形成するプロセスのステップを示す断面側面図である。
【図4D】導電性レールをダマシン法によって形成するプロセスのステップを示す断面側面図である。
【図5】柱状構造を形成する前の装置層の断面側面図である。
【図6A】本発明の一実施形態による装置アレイを製作するプロセスステップの断面側面図である。
【図6B】本発明の一実施形態による装置アレイを製作するプロセスステップの上面図である。
【図7A】本発明の一実施形態による装置アレイを製作するプロセスステップの断面側面図である。
【図7B】本発明の一実施形態による装置アレイを製作するプロセスステップの上面図である。
【図8A】本発明の一実施形態による装置アレイを製作するプロセスステップの断面側面図である。
【図8B】本発明の一実施形態による装置アレイを製作するプロセスステップの上面図である。
【図9A】本発明の一実施形態による装置アレイを製作するプロセスステップの断面側面図である。
【図9B】本発明の一実施形態による装置アレイを製作するプロセスステップの上面図である。
【図10A】本発明の一実施形態による装置アレイを製作するプロセスステップの断面側面図である。
【図10B】本発明の一実施形態による装置アレイを製作するプロセスステップの上面図である。
【発明を実施するための形態】
【0010】
本願の発明者らは、装置層をエッチングするためのマスクとして側壁スペーサを使用するのではなく、側壁スペーサをエッチングマスクを形成するときに犠牲スペーサとして代わりに使用しうることがわかった。エッチングマスクが形成されると、側壁スペーサは除去され、以前の側壁スペーサの場所の下に位置する装置層の一部が、離間された装置、例えば柱状装置を残すように除去される。
【0011】
例えば、1つ以上の装置層が基板上に最初に形成される。半導体ウェハ(シリコンまたは化合物半導体ウェハを含む)や金属、ガラス、セラミックまたはプラスチック基板などの任意の適当な基板が使用されうる。この基板は1つ以上の絶縁層で覆うことができ、ならびに/あるいは1つ以上のドライバ回路などの装置を基板上または基板内に形成することができる。装置層は、半導体装置用の半導体層、電極を形成する導電性層、および/または装置の半導体もしくは導電性部分を隔離するための絶縁層を含むことができる。
【0012】
次いで、少なくとも2つの離間されたフィーチャが装置層の上に形成される。好ましくは、複数の(すなわち、3つ以上の)フィーチャが大きな装置アレイを形成するために形成される。フィーチャは、半導体装置層、導電性装置層および/または絶縁装置層上に直接あるいはそれらの上方に形成することができる。フィーチャは、これらのフィーチャが後で下にある装置層をエッチングするためのエッチングマスクとして機能しうる限り、任意の形状を有することができる。
【0013】
例えば、以下でより詳細に説明するように、フィーチャは円柱形状を有することができる。しかし、他の形状、例えば矩形形状または三角形状もまた、矩形装置または三角形装置が形成されるべき場合に使用されうる。フィーチャは、任意の所望のサイズを有することができ、好ましくは、下にある装置の所望の幅と同じ幅を有することができる。フィーチャは、エッチングマスクとして働くように十分な高さまたは厚みを有するべきである。フィーチャは、フォトレジスト材料(可視光および紫外線画像形成性フォトレジスト材料を含む)、電子ビーム画像形成性レジスト材料、またはナノインプリントリソグラフィ画像形成性材料を含む画像形成性ポリマー材料などの画像形成性材料を含む。したがって、フィーチャに非画像形成性材料ではなく画像形成性材料を使用することにより、非画像形成性フィーチャをエッチングするために使用される別個のエッチングステップが省略される。場合により、離間フィーチャのサイズを縮小するためにトリミングステップが行われてもよい。任意の適切なトリミング法、例えばドライエッチングが離間フィーチャのトリミングに使用されうる。
【0014】
次いで、側壁スペーサがフィーチャ上に形成される。側壁スペーサは、従来の側壁スペーサ形成法によって、例えば、フィーチャの上に膜を堆積させ、次いでその膜を異方性エッチングしてフィーチャ上に側壁スペーサを残すことによって形成することができる。スペーサは、フィーチャの上部の材料とは異なる導電性、絶縁または半導体材料で製作することができる。側壁スペーサの材料は、i)ドライエッチング化学法を用いて離間フィーチャの材料と比較して選択的に異方性エッチングされうるように、かつii)別のドライもしくはウェットエッチング化学法を用いて離間フィーチャの材料と比較して選択的に除去されうるように(例えば、等方性エッチングされうるように)選択することができる。例えば、フィーチャがフォトレジスト材料などの画像形成性材料を含むと、側壁スペーサは、シリコン酸化物またはシリコン窒化物で形成することができる。他の材料の組み合わせもまた使用することができる。
【0015】
続いて、隣接するフィーチャ上に位置する隣接するスペーサ間の空間がいわゆるフィラーフィーチャで充填される。フィラーフィーチャは、フィーチャと側壁スペーサの上に、かつそれらの間にフィラー膜または層を形成することによって形成することができる。フィラー膜は、流動性材料を含み、かつ/またはスピンオンコーティングなどの液相堆積によって堆積されることが好ましい。例えば、フィラー膜は、流動性にするために約1〜約15センチポアズの粘度をもつ任意の適当な画像形成性または非画像形成性ポリマー材料を含むことができ、液相堆積によって堆積される。流動性フィラー材料は、スペーサ間の空間を充填し、流動性フィラー材料の上部を除去する必要性なしに、離間フィーチャおよびスペーサの上部を露出させる。得られるフィラーフィーチャは、画像形成性材料でできている離間フィーチャとほぼ同じ高さを有する。非流動性材料がフィラー膜に使用される場合、フィラー膜の上部は、側壁スペーサの上部を露出させるためにエッチングまたは研磨によって除去される。フィラー膜の材料は、離間フィーチャの画像形成性フィーチャ材料(すなわち、フォトレジスト、電子ビームレジストまたはナノインプリントリソグラフィレジスト)と同じ材料あるいは画像形成性材料とは異なる材料を含むことができるが、この材料は、スペーサ材料のエッチング媒体に対する画像形成性材料のものと類似したエッチング特性またはエッチング耐性を有する(すなわち、スペーサを画像形成性材料とほぼ同程度にエッチングするために使用されるエッチングガスまたは液に耐える)ものである。フィラー膜の材料は、側壁スペーサが離間された画像形成性材料フィーチャおよびフィラーフィーチャと比較して選択的にエッチングされうるように、側壁スペーサの材料とは異なるべきである。
【0016】
フィラーフィーチャが形成された後で、側壁スペーサは選択的に除去される。選択的に除去するステップは、元の画像形成性離間フィーチャまたはフィラーフィーチャの材料を実質的に除去することなく、側壁スペーサの材料を選択的にエッチングすることを含む。この除去は、例えば選択的ウェットエッチングによって行うことができる。スペーサを除去して、離間フィーチャおよび互いに離間されたフィラーフィーチャを残す。
【0017】
次いで、離間されたフィーチャおよびフィラーフィーチャは、下にあるハードマスクおよび/または装置層をエッチングする間にエッチングマスクとして機能する。ハードマスクおよび/または装置層は、離間フィーチャおよびフィラーフィーチャをマスクとして使用する等方性または異方性エッチングを使用してエッチングすることができる。場合により、ハードマスクおよび/または装置層をエッチングするステップの前に、フィラーフィーチャは、それらのサイズを縮小し、ならびに/あるいはそれらの隅を丸くするためにトリミングすることができる。任意の適切なトリミング法、例えばドライエッチングがフィラーフィーチャのトリミングに使用されうる。いくつかの実施形態では、離間フィーチャは、フィラーフィーチャをトリミングするステップの間にトリミングすることができる。離間されたフィーチャおよび/またはフィラーフィーチャは、ハードマスクまたは装置層をエッチングした後で除去することができる。
【0018】
任意の適切な装置が形成されうる。この装置は、以下でより詳細に説明するように、フィーチャおよびフィラーフィーチャの形状に応じて、実質的に円柱形および/または実質的に矩形の柱形状を有することができる。非柱状装置が形成されてもよい。この装置は、ダイオード、トランジスタ、抵抗、アンチヒューズ誘電体、ヒューズ、抵抗率スイッチング材料、コンデンサなどを含むことができる。論理回路部、揮発性メモリまたは不揮発性メモリ装置またはアレイが形成されうる。
【0019】
好ましい非限定的な一実施形態では、複数のダイオードを有する不揮発性メモリセルを含む複数の柱状装置が形成される。図1を参照すると、本願明細書において参照により援用されている、Hernerらにより登録された「HIGH-DENSITY THREE-DIMENSIONAL MEMORY CELL」という米国特許第6,952,030号(特許文献2)は、本発明の実施形態の方法で形成されうる例示的な不揮発性メモリセルを開示している。
【0020】
メモリセル20は、垂直配向の円柱形接合ダイオードを含む。接合ダイオードという用語は、本願明細書では、2つの端子電極を有し、一方の電極がp形であり他方の電極がn形である半導体材料でできている、非オーム性伝導性質を有する半導体装置を指すように用いられる。例として、p形半導体材料とn形半導体材料とが接触しているp−nダイオードおよびn−pダイオード、例えばツェナーダイオードや真性(非ドープの)半導体材料がp形半導体材料とn形半導体材料との間に挿置されているp−i−nダイオードがある。
【0021】
ダイオード22および任意のアンチヒューズ誘電体24が、上部導体または電極26と下部導体または電極28との間に挿置される。垂直配向の接合ダイオード22は、第1の導電形(例えば、n形)の高濃度にドープされた半導体領域30と、非ドープの半導体材料または低濃度にドープされた半導体材料である中間領域32(真性領域と称する)と、第2の導電形(例えば、p形)の高濃度にドープされた半導体領域34とを含み、p−i−nダイオードを形成する。所望であれば、p形領域およびn形領域の位置は逆でもよい。接合ダイオード22の半導体材料は一般に、シリコン、ゲルマニウム、あるいはシリコンおよび/またはゲルマニウムの合金である。他の半導体材料も使用することができる。接合ダイオード22およびアンチヒューズ誘電体24は、金属、例えばタングステンおよび/またはTiNで形成されうる下部導体28と上部導体26との間に直列に配置される。アンチヒューズ誘電体24は、ダイオード22の上または下に位置することができる。
【0022】
メモリセルは、1回のみ書き込み可能(OTP)または書き換え可能な不揮発性メモリセルを含むことができる。例えば、各ダイオード22はメモリセルのステアリング素子として働くことができ、抵抗率スイッチング材料として働く(すなわち、データを保存する)別の材料または層24が導体間にダイオードと直列に設けられる。具体的には、抵抗率スイッチング材料24は、アンチヒューズ誘電体の代わりに、ヒューズ、ポリシリコンメモリ効果材料、金属酸化物(例えば、ニッケル酸化物、ペロブスカイト材料など)、カーボンナノチューブ、相転移材料、スイッチャブル複合金属酸化物、導電性ブリッジ素子、またはスイッチャブルポリマーを含むことができる。抵抗率スイッチング材料24の抵抗率は、電極間または導体間にかけられた順方向バイアスおよび/または逆方向バイアスに応答して増減することができる。
【0023】
簡潔には、セル20は以下のように動作する。初期状態では、上部導体26と下部導体28との間に読み出し電圧が印加されたときに、接合ダイオード22にはほとんど電流が流れない。というのは、アンチヒューズ誘電体24が電流の流れを妨げるからである。上部導体26と下部導体28との間にプログラミング電圧が印加されると、アンチヒューズ材料の絶縁破壊を引き起こして、アンチヒューズ24を通る導通経路を恒久的に形成する。ダイオードの半導体材料が最初に高抵抗率の状態で形成されているとすると、ダイオード22の半導体材料は同じように変化して、それをより低い抵抗率の状態に変えることができる。プログラミングの後、上部導体26と下部導体28との間に読み出し電圧が印加されたときにより大きい読み出し電流が流れる。このように、プログラム済みセルはプログラムされていないセルと区別されうる。
【0024】
代替の実施形態では、アンチヒューズ誘電体24は省略することができる。代わりに、多結晶半導体材料のダイオード22は、両方とも本願明細書において参照により援用されている、Hernerらによって2004年9月29日に出願された「NONVOLATILE MEMORY CELL WITHOUT A DIELECTRIC ANTIFUSE HAVING HIGH-AND LOW-IMPEDANCE STATES」という米国特許出願第10/955,549号(特許文献3)、ならびにHernerらによって2005年6月8日に出願された「NONVOLATILE MEMORY CELL OPERATING BY INCREASING ORDER IN POLYCRYSTALLINE SEMICONDUCTOR MATERIAL 」という米国特許出願第11/148,530号(特許文献4)に記述されているように、比較的高抵抗率の状態で形成され、やはり電流の流れを妨げる傾向がある。プログラミング電圧を印加するとダイオードの抵抗率状態が低下する。したがって、ダイオードは、この実施形態では抵抗率スイッチング材料として働く。
【0025】
図2を参照すると、図1のセル20と同様のメモリセル20の第1のメモリレベル36の一部が示されている。2つ、3つ、4つ、またはそれ以上のかかるメモリレベル、例えば8つのレベルが形成され、1つずつ積み重ねられてモノリシックな3次元メモリアレイを形成し、好ましくは単結晶シリコンウェハなどの基板上に形成されうるものであり、特許文献2〜4に記述されている。ダイオード柱22は、ピッチが100nm未満、例えば78nm以下であり、直径が100nm以下、例えば50nm以下、例えば32nmであることが好ましい。
【0026】
下部電極または導体28は、サブトラクティブ法またはダマシン法によって形成することができる。サブトラクティブ法では、導電性層または膜が離間電極にパターン形成され、次いで電極間のギャップが絶縁材料で充填される。ダマシン法では、絶縁材料内に溝が形成され、その溝の中および絶縁層の上に導電性層または膜が形成され、次いで導電性層または膜が平坦化されて溝内に離間電極を残す。
【0027】
図3A〜図3Dは、レール形の電極または導体28を形成するサブトラクティブ法を例示している。図3Aに示されているように、1つ以上の導電性層40、例えばW層および/またはTiN層が基板の上に堆積され、フォトレジスト層42が導電性層40上にスピン塗布される。図3Bに示されているように、次いで、フォトレジスト層42はフォトリソグラフィで所望の形にパターン形成される。図3Cに示されているように、エッチングステップにより、エッチング済みフォトレジスト層42によって保護されていない導電性層40の各部分が除去される。図3Dに示されているように、エッチングの後、フォトレジスト層42が剥離され、背後にある導体または電極レール40を残す。レール40間のギャップは、絶縁材料44、例えばシリコン酸化物、シリコン窒化物またはその他の絶縁材料で充填される。所望であれば、絶縁材料44の過充填がある場合には、絶縁層44の平坦化面にレール40の上面を露出させるために、例えば化学機械研磨法(CMP)によって除去することができる。
【0028】
図4A〜図4Dは、電極または導体28を形成するためのダマシン法を例示している。最初に、フォトレジスト層48がシリコン酸化物層などの堆積絶縁層50上にスピン塗布される。図4Bに示されているように、フォトレジスト層48はパターン形成される。次いで、エッチングステップで絶縁層50内に溝またはトレンチ52を形成する。図4Cでは、フォトレジスト層48を除去した後、1つ以上の導電性層46、例えばW層および/またはTiN層が溝またはトレンチ52を充填するように堆積される。1つ以上の導電性層46は、図4Dに示されているように、例えばCMPまたはエッチバックによって、絶縁層の上面とともに平坦化されて溝内にレール形導体を残す。
【0029】
図5は、本発明の一実施形態による、柱状不揮発性メモリセルアレイ110などの半導体装置の最初の製作段階を示す。アレイ110は、図3または図4に関してそれぞれ前述したサブトラクティブ法またはダマシン法によって形成された複数の下部電極114を含む。電極114は、図1および図2に示されているレール形導体28に相当する。電極114は、タングステン、アルミニウム、それらの合金などの任意の適切な導電性材料を含むことができる。電極114は、シリコン酸化物などの絶縁材料116によって互いに分離される。任意の接着層118が電極114上に形成される。この接着層は、窒化チタンまたは窒化タングステンを含むことができる。任意のアンチヒューズ誘電体層120が接着層118の上に堆積される。アンチヒューズ誘電体層120は、薄いシリコン酸化物層または他の絶縁層を含むことができる。あるいは、前述した別の抵抗率スイッチング材料がアンチヒューズ誘電体層の代わりに使用されてもよい。TiN層などの別の任意の接着層122がアンチヒューズ誘電体層120の上に堆積される。したがって、誘電体層120は2つの接着層118、122の間に挟まれる。
【0030】
1つ以上の半導体層124、例えばシリコンまたはゲルマニウム、あるいはそれらの合金が接着層122の上に形成される。例えば、半導体層124は、下位n形層、中間真性層および上位p形層を含むことができる。p形層は、真性層の上部にp形ドーパントをイオン注入することによって、または真性層上にp形のドープされた半導体層を堆積させることによって形成することができる。任意の上位ハードマスクスタック126が半導体層124の上に形成される。ハードマスクスタックは、底部反射防止膜(BARC)層、誘電体反射防止膜(DARC)層(シリコン酸化窒化物層など)、有機ハードマスク層、導電性ハードマスク層、あるいは酸化物ハードマスク層から選択された1つ以上の層を含むことができる。有機ハードマスク層は、非晶質炭素のアドバンストパターニング膜(APF:advanced patterning film)とすることができる。例えば、スタック126は、下から上へ、10〜20nm、例えば15nmのTiN層と、25〜75nm、例えば50nmのW層と、100〜300nm、例えば200nmのAPF層と、30〜50nm、例えば40nmのSiON DARC層と、15〜40nm、例えば25nmのBARC層とを含むことができる。
【0031】
図6Aおよび図6Bを参照すると、柱状装置を作るプロセスの最初のステップが示されている。図6Aは装置層の側断面図を示し、図6Bは最初のステップ後のその装置層の上面図を示す。最初のステップでは、複数のフィーチャ132が、ハードマスクスタック126の上(またはスタック126が省略される場合には半導体層124の上)に形成される。フィーチャは、空間134によって(図6Bに示されているように水平および垂直方向に)互いに離隔される。フィーチャ132は、フォトリソグラフィ、電子ビームまたはナノインプリントリソグラフィによって画像形成性材料に画像形成し、続いて画像形成された材料をフィーチャ132にパターン形成することによって形成される。フィーチャ132は、75〜200nmの厚み、例えば120〜150nmの厚みのフォトレジストフィーチャ、例えば193nmの放射線感応性フォトレジストとすることができる。フィーチャ132は、形成後にそれらのサイズを縮小するために任意でトリミングすることができる。BARC層がハードマスクスタック126の最上部に存在する場合、BARC層は、その一部がフィーチャ132の下にのみ位置するように、フィーチャ132とともに、またはフィーチャ132をマスクとして使用してパターン形成することができる。
【0032】
フィーチャ132は、図6Bに示されているように、複数の仮想対角線136に沿ってひし形または錯列正方形タイプのパターンで配置されることが好ましい。明確にするために複数の対角線136のうちの4本だけが図6Bに示されている。図6Bに示されているように、フィーチャ132は、実質的に円柱形状を有する(すなわち、円または円に近い(楕円などの)断面を有する)ことが好ましい。
【0033】
図6Bに示されているように、整列エッジフィーチャ137が装置アレイの境界に隣接して設けられる。整列エッジフィーチャは、複数の離間フィーチャ132より大きいサイズを有することができ、かつ/または卵形断面形状などの別の形状を有することができる。整列エッジフィーチャは、以下に説明するカットマスクステップで整列を簡単にするために使用されることになる。
【0034】
図7Aおよび図7Bは、次のプロセスステップを示す。このステップでは、シリコン酸化物スペーサ183が各フィーチャ132上に形成される。各フィーチャ132が円柱形である場合、各フィーチャ132は技術的にただ1つの側壁を有し、ただ1つのリングまたは環形スペーサ138がフィーチャ132の側壁の周囲に形成されることに留意するべきである。しかし、本願明細書で用いられているように、「スペーサ」という用語は、単一の環状スペーサ138ならびに多角形フィーチャ132の分離した側壁上に形成された2つ以上のスペーサ138を意味する。スペーサ138は、フィーチャ132の上または間にシリコン酸化物層または膜を堆積させ、続いてシリコン酸化物層または膜を異方性エッチングすることによって形成される。
【0035】
酸化物スペーサ138は、主に複数の対角線136に沿ってフィーチャ132の周囲の空間134を充填し、隣接する側壁スペーサ138間に分離した空間または隙間140を残す。側壁スペーサ138が円環形であるため、図7Bに示されているように、隙間は凹状側壁を伴って矩形断面形状を有する。
【0036】
図8Aおよび図8Bは、プロセスの次の2つのステップを示す。フィラー膜が、フィーチャ132とスペーサ138の間および上に形成される。フィラー膜は、画像形成性材料、例えばフォトレジスト材料、電子ビームレジスト材料、ナノインプリントレジスト材料、または非画像形成性材料を含むことができる。フィラー膜は、スペーサ138の上面を露出させるために、スピンオンやスプレーコーティングなどの液相法によって堆積されることが好ましい。この堆積ステップは、側壁スペーサ138間に複数の画像形成性材料フィラーフィーチャ142を残す。フィラーフィーチャ142が隙間140をふさぐので、フィラーフィーチャ142もまた、凹状側壁を伴って矩形または正方形断面形状(すなわち、実質的に矩形または正方形)を有する。装置アレイを製作するこの時点で、空間134は、酸化物スペーサ138またはフィラーフィーチャ142で完全に充填される。
【0037】
所望であれば、任意のカットマスキングおよびエッチングステップが、装置アレイの外側の領域からフィラー膜またはフィラーフィーチャ142を除去するために実行される。フォトレジスト層が、複数のフィラーフィーチャ142の上に、かつ複数の離間フィラーフィーチャ132の上に形成される。フォトレジスト層は、露出領域の縁部がエッジフィーチャ137のすべてを横切るように露出される。したがって、エッジフィーチャ137を伸長または拡大することにより、このカットマスクのより容易な整列が可能になる。フォトレジストパターンで覆われていない装置アレイ境界の外側領域に残っている残留フィラー膜またはフィラーフィーチャはエッチング除去される。あるいは、フィラー膜がフォトレジスト材料などの画像形成性材料を含む場合、カットマスキングおよびエッチングステップは、露出領域の縁部がエッジフィーチャ137のすべてを妨げるような形で画像形成性材料に単純に画像形成すること(例えば、フォトレジストフィラー膜を照射に曝すなど)によって実行される。所望であれば、カットマスキングおよびエッチングステップはスペーサ138を除去するステップの後で実行することができる。
【0038】
図9Aおよび図9Bは、プロセスの次のステップを示す。このステップでは、酸化物スペーサ138は選択的にエッチング除去され、空間145によって離間されたフィーチャ132およびフィラーフィーチャ142を残す。スペーサ138は、離間フィーチャ132上に、かつフィラーフィーチャ142の材料の上にあるシリコン酸化物を選択的にエッチングすることができる任意の選択的なウェットまたはドライエッチングによって選択的にエッチングすることができる。例えば、HF等方性ウェットエッチングが使用されうる。フィーチャ132およびフィラーフィーチャ142の間のピッチは、酸化物スペーサの除去により、フィーチャ132だけの間のピッチと比べて2倍になっている。所望であれば、スペーサ除去中にハードマスクスタック126の一部がエッチングされてもよい。例えば、DARC層がスタック内に存在する場合、スペーサの下に位置するDARC層の第1の部分がスペーサ除去プロセス中に除去されて、画像形成性材料フィーチャ132およびフィラーフィーチャ142の下のDARC層の第2の部分を残すこともできる。
【0039】
図10Aおよび図10Bに示されているように、ハードマスクスタック126ならびに/あるいは装置層118、120、122および124のうちの少なくとも1つがフィーチャ132およびフィラーフィーチャ142をマスクとして使用してエッチングされて、複数の柱状装置112を形成する。
例えば、フィーチャ132およびフィラーフィーチャ142ならびにフィーチャ132およびフィラーフィーチャ142の下に残っているBARC層材料は、フィーチャ132およびフィラーフィーチャ142をマスクとして使用してハードマスクスタック126のDARC層をパターン形成した後で除去することができる。DARC層は、スペーサ138の除去ステップと同じステップの間にパターン形成(すなわち、エッチング)されうる。パターン付きDARC層は、残りのDARC層パターンのサイズを縮小し、かつDARC層パターンの隅を丸くするために、パターン形成後トリミングすることができる。BARC層およびDARC層はフィーチャ132およびフィラーフィーチャ142をマスクとして使用して一緒にエッチングされうること、あるいはBARC層はスペーサ138を形成するステップの前にフィーチャ132をマスクとして使用してエッチングされうるが、DARC層はフィーチャ132およびフィラーフィーチャ142をマスクとして使用してエッチングされることに留意するべきである。
【0040】
次いで、パターン付きDARC層は、ハードマスクスタック126の残りの層、例えばAPF層、タングステン層およびTiN層をパターン形成するために、マスクとして使用することができる。DARC層は、残りのハードマスクスタック126の層をパターン形成する間および/またはその後で任意に除去することができる。次いで、残りのパターン付きハードマスクスタック126の層は、複数の柱状装置112を形成するために、装置層118、120、122および124をエッチングするためのマスクとして使用される。例えば、図1に関して説明したように、装置のそれぞれがアンチヒューズ誘電体と直列にp−i−nダイオードを含む。柱状装置112は、フィーチャ132だけがマスクとして使用されるはずのピッチの2倍のピッチを有する。
【0041】
柱状装置112間の空間は、装置112を互いに分離させるために、シリコン酸化物などのギャップ充填絶縁材料で充填される。ギャップ充填絶縁材料はCMPまたはエッチバックによって平坦化することができる。上位導体または電極26は、図3または図4に関して前述したサブトラクティブ法またはダマシン法によって装置112上に形成することができる。ハードマスクスタック126のタングステン層およびTiN層は、最終的に装置内で上位電極26の一部として保持することができる。APF層は、装置層をパターン形成した後で除去されることが好ましい。
【0042】
第1のメモリレベルの形成について説明してきた。追加のメモリセルは、モノリシックな3次元メモリアレイを形成するために、この第1のメモリレベルの上に形成することができる。いくつかの実施形態では、導体がメモリレベル間で共有されうる。すなわち、最上部導体が次のメモリレベルの下部導体として働くことになる。他の実施形態では、中間誘電体(図示せず)が第1のメモリレベルの上に形成され、その表面が平坦化され、第2のメモリレベルの構成がこの平坦化された中間誘電体上で共用されていない導体から始まる。
【0043】
モノリシックな3次元メモリアレイは、多重メモリレベルがウェハなどの単一基板の上に介在基板なしに形成されるものである。1つのメモリレベルを形成している層は、既存のレベルの層上に直接的に堆積または成長される。対照的に、積層されたメモリは、Leedyの「THREE DIMENSIONAL STRUCTURE MEMORY」という米国特許第5,915,167号(特許文献5)の場合のように、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに接着することによって構成されてきた。基板は接着前に薄くされうるか、またはメモリレベルから除去されうるが、メモリレベルは最初に別々の基板の上に形成されるので、かかるメモリは真のモノリシックな3次元メモリアレイではない。
【0044】
基板上に形成されたモノリシックな3次元メモリアレイは、少なくとも、基板の上方の第1の高さのところに形成された第1のメモリレベルと、第1の高さとは異なる第2の高さのところに形成された第2のメモリレベルとを含む。3つ、4つ、8つ、または実際には任意の数のメモリレベルが、かかる多重レベルアレイにおいて基板の上に形成されうる。
【0045】
この説明全体を通じて、ある層が別の層「の上に」または「の下に」あるものとして記述してある。これらの用語は、層および要素の、それらが形成されている基板、ほとんどの実施形態では単結晶シリコンウェハ基板に対する位置を表現していること、すなわち、あるフィーチャは、それがウェハ基板から離れたところにあるときには別のフィーチャの上にあり、それがより近いところにあるときには別のフィーチャの下にあることが理解される。明らかにウェハ、すなわちダイは任意の方向に回転されうるが、ウェハまたはダイ上でのフィーチャの相対配向が変わることはない。加えて、図面は、意図的に原寸に比例して示されておらず、層および処理された層を代表しているにすぎない。
本発明は例示的な方法で記述されている。使用されている専門用語は、限定するものではなく、記述の単語の性質を意図するものであることを理解するべきである。
前述した教示に照らして、本発明の多くの修正形態および変形形態が考えられる。したがって、添付の特許請求の範囲内で、本発明は明確に記載されているものとは異なる方法で実現できる。
【特許請求の範囲】
【請求項1】
半導体装置を製作する方法であって、
基板上に少なくとも1つの層を形成するステップと、
前記少なくとも1つの層上に画像形成性材料よりなる少なくとも2つの離間されたフィーチャを形成するステップと、
前記少なくとも2つの離間されたフィーチャ上に側壁スペーサを形成するステップと、
第1のフィーチャ上の第1の側壁スペーサと第2のフィーチャ上の第2の側壁スペーサとの間の空間をフィラーフィーチャで充填するステップと、
前記第1のフィーチャ、前記フィラーフィーチャおよび前記第2のフィーチャを互いに離間した状態で残すように、前記側壁スペーサを選択的に除去するステップと、
前記第1のフィーチャ、前記フィラーフィーチャおよび前記第2のフィーチャをマスクとして使用して前記少なくとも1つの層をエッチングするステップと、
を含む方法。
【請求項2】
請求項1記載の方法において、
前記少なくとも2つの離間されたフィーチャは、複数のフィーチャを含む方法。
【請求項3】
請求項2記載の方法において、
前記複数のフィーチャのうちの各2つの隣接フィーチャ間の各空間を複数のフィラーフィーチャのうちの1つで充填するステップと、
前記複数のフィーチャおよび前記複数のフィラーフィーチャをマスクとして使用して前記少なくとも1つの層をエッチングするステップと、
をさらに含む方法。
【請求項4】
請求項2記載の方法において、
前記側壁スペーサを形成するステップは、少なくとも2つの所定の方向に沿った隣接フィーチャ上の前記側壁スペーサが互いに接触して前記側壁スペーサ間に位置する完全に囲まれた間隙空間を形成するように、前記側壁スペーサを前記複数のフィーチャ上に形成するステップを含む方法。
【請求項5】
請求項1記載の方法において、
前記少なくとも2つの離間されたフィーチャおよび前記フィラーフィーチャは第1の材料を含み、前記側壁スペーサは第1の材料とは異なる第2の材料を含み、
前記側壁スペーサを選択的に除去するステップは、第1の材料を実質的に除去することなく、前記側壁スペーサの第2の材料を選択的にエッチングするステップを含む方法。
【請求項6】
請求項1記載の方法において、
前記少なくとも2つの離間されたフィーチャは第1の材料を含み、前記フィラーフィーチャは第2の材料を含み、前記側壁スペーサは第1の材料および第2の材料とは異なる第3の材料を含み、
前記側壁スペーサを選択的に除去するステップは、第1の材料または第2の材料を実質的に除去することなく、前記側壁スペーサの第3の材料を選択的にエッチングするステップを含む方法。
【請求項7】
請求項1記載の方法において、
前記フィラーフィーチャで充填するステップは、前記側壁スペーサの上部が露出されるように、前記第1および第2のフィーチャの上に流動性ポリマーフィラー材料を液相堆積によって堆積させるステップを含む方法。
【請求項8】
請求項1記載の方法において、
前記画像形成性材料は、フォトレジスト材料、電子ビームレジスト材料またはナノインプリントレジスト材料を含み、
前記フィラーフィーチャは、1〜15センチポアズの粘度を有する流動性ポリマー材料を含み、
前記側壁スペーサを選択的に除去するステップは、前記少なくとも2つの離間されたフィーチャおよび前記フィラーフィーチャを実質的に除去することなく、前記側壁スペーサを選択的にエッチングするステップを含む方法。
【請求項9】
請求項8記載の方法において、
前記少なくとも2つの離間されたフィーチャおよび前記フィラーフィーチャはフォトレジスト材料を含み、前記側壁スペーサはシリコン酸化物を含む方法。
【請求項10】
請求項1記載の方法において、
前記少なくとも2つの離間されたフィーチャおよび前記フィラーフィーチャはフォトレジスト材料を含み、前記側壁スペーサはシリコン窒化物を含む方法。
【請求項11】
請求項1記載の方法において、
前記少なくとも1つの層をエッチングするステップの後で、前記少なくとも2つの離間されたフィーチャおよび前記フィラーフィーチャを除去するステップをさらに含む方法。
【請求項12】
請求項1記載の方法において、
前記側壁スペーサを形成するステップの前に、前記少なくとも2つの離間されたフィーチャのサイズを縮小するために、前記少なくとも2つの離間されたフィーチャをトリミングするステップをさらに含む方法。
【請求項13】
請求項1記載の方法において、
前記少なくとも1つの層は、少なくとも1つの半導体装置層上に位置するハードマスクスタックを含む方法。
【請求項14】
請求項13記載の方法において、
前記ハードマスクスタックは、BARC層、DARC層、有機ハードマスク層、および少なくとも1つの導電性ハードマスク層を含む方法。
【請求項15】
請求項14記載の方法において、
前記少なくとも1つの層をエッチングするステップは、少なくとも前記DARC層をエッチングするステップを含む方法。
【請求項16】
請求項15記載の方法において、
実質的に円柱形状を有するDARC層部分を形成するために、前記DARC層をトリミングするステップをさらに含む方法。
【請求項17】
請求項15記載の方法において、
前記DARC層をエッチングするステップの後で、前記少なくとも2つの離間されたフィーチャおよび前記フィラーフィーチャを除去するステップと、
前記エッチング済みDARC層をマスクとして使用して少なくとも前記有機ハードマスク層をエッチングするステップと、
前記有機ハードマスク層および前記導電性ハードマスク層の少なくとも一方をマスクとして使用して前記少なくとも1つの半導体装置層をエッチングするステップと、
をさらに含む方法。
【請求項18】
請求項17記載の方法において、
前記少なくとも1つの半導体装置層をエッチングするステップは、複数の柱状半導体装置を形成する方法。
【請求項19】
請求項18記載の方法において、
前記複数の柱状半導体装置は、ダイオードステアリング素子および抵抗率スイッチング記憶素子をそれぞれが含む複数の不揮発性メモリセルを含む方法。
【請求項20】
柱状不揮発性メモリ装置アレイを製作する方法であって、
基板上に複数の下部電極を形成するステップと、
前記複数の下部電極上に少なくとも1つのステアリング素子層および少なくとも1つの記憶素子層を含む少なくとも1つの装置層を形成するステップと、
前記少なくとも1つの装置層上にハードマスクスタックを形成するステップと、
前記ハードマスクスタックの上に複数のフォトレジスト離間フィーチャを形成するステップと、
前記複数のフォトレジスト離間フィーチャ上に側壁スペーサを形成するステップと、
前記側壁スペーサの上部が露出され、かつ複数のフォトレジストフィラーフィーチャが前記側壁スペーサ間に位置するように、前記複数のフォトレジスト離間フィーチャ間に前記複数のフォトレジストフィラーフィーチャを形成するステップと、
前記複数のフォトレジスト離間フィーチャおよび前記複数のフォトレジストフィラーフィーチャを互いに離間した状態で残すように、前記側壁スペーサを選択的に除去するステップと、
複数のハードマスクフィーチャを形成するために、前記複数のフォトレジスト離間フィーチャおよび前記複数のフォトレジストフィラーフィーチャをマスクとして使用して前記ハードマスクスタックの少なくとも一部をエッチングするステップと、
ダイオードステアリング素子および抵抗率スイッチング記憶素子をそれぞれが含む複数の柱状不揮発性メモリセルを形成するために、前記複数のハードマスクフィーチャをマスクとして使用して前記少なくとも1つの装置層をエッチングするステップと、
前記複数の柱状不揮発性メモリセルと接触する複数の上部電極を形成するステップと、
を含む方法。
【請求項1】
半導体装置を製作する方法であって、
基板上に少なくとも1つの層を形成するステップと、
前記少なくとも1つの層上に画像形成性材料よりなる少なくとも2つの離間されたフィーチャを形成するステップと、
前記少なくとも2つの離間されたフィーチャ上に側壁スペーサを形成するステップと、
第1のフィーチャ上の第1の側壁スペーサと第2のフィーチャ上の第2の側壁スペーサとの間の空間をフィラーフィーチャで充填するステップと、
前記第1のフィーチャ、前記フィラーフィーチャおよび前記第2のフィーチャを互いに離間した状態で残すように、前記側壁スペーサを選択的に除去するステップと、
前記第1のフィーチャ、前記フィラーフィーチャおよび前記第2のフィーチャをマスクとして使用して前記少なくとも1つの層をエッチングするステップと、
を含む方法。
【請求項2】
請求項1記載の方法において、
前記少なくとも2つの離間されたフィーチャは、複数のフィーチャを含む方法。
【請求項3】
請求項2記載の方法において、
前記複数のフィーチャのうちの各2つの隣接フィーチャ間の各空間を複数のフィラーフィーチャのうちの1つで充填するステップと、
前記複数のフィーチャおよび前記複数のフィラーフィーチャをマスクとして使用して前記少なくとも1つの層をエッチングするステップと、
をさらに含む方法。
【請求項4】
請求項2記載の方法において、
前記側壁スペーサを形成するステップは、少なくとも2つの所定の方向に沿った隣接フィーチャ上の前記側壁スペーサが互いに接触して前記側壁スペーサ間に位置する完全に囲まれた間隙空間を形成するように、前記側壁スペーサを前記複数のフィーチャ上に形成するステップを含む方法。
【請求項5】
請求項1記載の方法において、
前記少なくとも2つの離間されたフィーチャおよび前記フィラーフィーチャは第1の材料を含み、前記側壁スペーサは第1の材料とは異なる第2の材料を含み、
前記側壁スペーサを選択的に除去するステップは、第1の材料を実質的に除去することなく、前記側壁スペーサの第2の材料を選択的にエッチングするステップを含む方法。
【請求項6】
請求項1記載の方法において、
前記少なくとも2つの離間されたフィーチャは第1の材料を含み、前記フィラーフィーチャは第2の材料を含み、前記側壁スペーサは第1の材料および第2の材料とは異なる第3の材料を含み、
前記側壁スペーサを選択的に除去するステップは、第1の材料または第2の材料を実質的に除去することなく、前記側壁スペーサの第3の材料を選択的にエッチングするステップを含む方法。
【請求項7】
請求項1記載の方法において、
前記フィラーフィーチャで充填するステップは、前記側壁スペーサの上部が露出されるように、前記第1および第2のフィーチャの上に流動性ポリマーフィラー材料を液相堆積によって堆積させるステップを含む方法。
【請求項8】
請求項1記載の方法において、
前記画像形成性材料は、フォトレジスト材料、電子ビームレジスト材料またはナノインプリントレジスト材料を含み、
前記フィラーフィーチャは、1〜15センチポアズの粘度を有する流動性ポリマー材料を含み、
前記側壁スペーサを選択的に除去するステップは、前記少なくとも2つの離間されたフィーチャおよび前記フィラーフィーチャを実質的に除去することなく、前記側壁スペーサを選択的にエッチングするステップを含む方法。
【請求項9】
請求項8記載の方法において、
前記少なくとも2つの離間されたフィーチャおよび前記フィラーフィーチャはフォトレジスト材料を含み、前記側壁スペーサはシリコン酸化物を含む方法。
【請求項10】
請求項1記載の方法において、
前記少なくとも2つの離間されたフィーチャおよび前記フィラーフィーチャはフォトレジスト材料を含み、前記側壁スペーサはシリコン窒化物を含む方法。
【請求項11】
請求項1記載の方法において、
前記少なくとも1つの層をエッチングするステップの後で、前記少なくとも2つの離間されたフィーチャおよび前記フィラーフィーチャを除去するステップをさらに含む方法。
【請求項12】
請求項1記載の方法において、
前記側壁スペーサを形成するステップの前に、前記少なくとも2つの離間されたフィーチャのサイズを縮小するために、前記少なくとも2つの離間されたフィーチャをトリミングするステップをさらに含む方法。
【請求項13】
請求項1記載の方法において、
前記少なくとも1つの層は、少なくとも1つの半導体装置層上に位置するハードマスクスタックを含む方法。
【請求項14】
請求項13記載の方法において、
前記ハードマスクスタックは、BARC層、DARC層、有機ハードマスク層、および少なくとも1つの導電性ハードマスク層を含む方法。
【請求項15】
請求項14記載の方法において、
前記少なくとも1つの層をエッチングするステップは、少なくとも前記DARC層をエッチングするステップを含む方法。
【請求項16】
請求項15記載の方法において、
実質的に円柱形状を有するDARC層部分を形成するために、前記DARC層をトリミングするステップをさらに含む方法。
【請求項17】
請求項15記載の方法において、
前記DARC層をエッチングするステップの後で、前記少なくとも2つの離間されたフィーチャおよび前記フィラーフィーチャを除去するステップと、
前記エッチング済みDARC層をマスクとして使用して少なくとも前記有機ハードマスク層をエッチングするステップと、
前記有機ハードマスク層および前記導電性ハードマスク層の少なくとも一方をマスクとして使用して前記少なくとも1つの半導体装置層をエッチングするステップと、
をさらに含む方法。
【請求項18】
請求項17記載の方法において、
前記少なくとも1つの半導体装置層をエッチングするステップは、複数の柱状半導体装置を形成する方法。
【請求項19】
請求項18記載の方法において、
前記複数の柱状半導体装置は、ダイオードステアリング素子および抵抗率スイッチング記憶素子をそれぞれが含む複数の不揮発性メモリセルを含む方法。
【請求項20】
柱状不揮発性メモリ装置アレイを製作する方法であって、
基板上に複数の下部電極を形成するステップと、
前記複数の下部電極上に少なくとも1つのステアリング素子層および少なくとも1つの記憶素子層を含む少なくとも1つの装置層を形成するステップと、
前記少なくとも1つの装置層上にハードマスクスタックを形成するステップと、
前記ハードマスクスタックの上に複数のフォトレジスト離間フィーチャを形成するステップと、
前記複数のフォトレジスト離間フィーチャ上に側壁スペーサを形成するステップと、
前記側壁スペーサの上部が露出され、かつ複数のフォトレジストフィラーフィーチャが前記側壁スペーサ間に位置するように、前記複数のフォトレジスト離間フィーチャ間に前記複数のフォトレジストフィラーフィーチャを形成するステップと、
前記複数のフォトレジスト離間フィーチャおよび前記複数のフォトレジストフィラーフィーチャを互いに離間した状態で残すように、前記側壁スペーサを選択的に除去するステップと、
複数のハードマスクフィーチャを形成するために、前記複数のフォトレジスト離間フィーチャおよび前記複数のフォトレジストフィラーフィーチャをマスクとして使用して前記ハードマスクスタックの少なくとも一部をエッチングするステップと、
ダイオードステアリング素子および抵抗率スイッチング記憶素子をそれぞれが含む複数の柱状不揮発性メモリセルを形成するために、前記複数のハードマスクフィーチャをマスクとして使用して前記少なくとも1つの装置層をエッチングするステップと、
前記複数の柱状不揮発性メモリセルと接触する複数の上部電極を形成するステップと、
を含む方法。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図4D】
【図5】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図4D】
【図5】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【公表番号】特表2012−514339(P2012−514339A)
【公表日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願番号】特願2011−543713(P2011−543713)
【出願日】平成21年12月29日(2009.12.29)
【国際出願番号】PCT/US2009/069711
【国際公開番号】WO2010/078343
【国際公開日】平成22年7月8日(2010.7.8)
【出願人】(507318624)サンディスク スリーディー,エルエルシー (86)
【Fターム(参考)】
【公表日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願日】平成21年12月29日(2009.12.29)
【国際出願番号】PCT/US2009/069711
【国際公開番号】WO2010/078343
【国際公開日】平成22年7月8日(2010.7.8)
【出願人】(507318624)サンディスク スリーディー,エルエルシー (86)
【Fターム(参考)】
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