メモリデバイス及びメモリデバイスの形成方法
【課題】プログラマブルMOSFET(105)とロジックMOSFET(110)とを含むメモリデバイスを同一チップ上に形成する。
【解決手段】半導体基板を被う層状ゲート積層体の成形から始まり、層状ゲート積層体の高kゲート電極層上で停止するよう金属ゲート電極層にパターンを形成して、半導体基板上に第1、第2ゲート金属ゲート電極(16、21)を形成するメモリデバイスの製法が提供される。次のプロセスで、高kゲート誘電体層の一部を被う少なくとも1つのスペーサ(55)を第1ゲート電極(16)に形成する。高kゲート誘電体層の露出された残存部分をエッチングし、第1金属ゲート電極のサイドウォールを越えて延びる部分を有する第1高kゲート誘電体(17)及び第2金属ゲート電極(21)のサイドウォールに整合されたエッジを有する第2高kゲート誘電体(22)を形成する。
【解決手段】半導体基板を被う層状ゲート積層体の成形から始まり、層状ゲート積層体の高kゲート電極層上で停止するよう金属ゲート電極層にパターンを形成して、半導体基板上に第1、第2ゲート金属ゲート電極(16、21)を形成するメモリデバイスの製法が提供される。次のプロセスで、高kゲート誘電体層の一部を被う少なくとも1つのスペーサ(55)を第1ゲート電極(16)に形成する。高kゲート誘電体層の露出された残存部分をエッチングし、第1金属ゲート電極のサイドウォールを越えて延びる部分を有する第1高kゲート誘電体(17)及び第2金属ゲート電極(21)のサイドウォールに整合されたエッジを有する第2高kゲート誘電体(22)を形成する。
【発明の詳細な説明】
【技術分野】
【0001】
発明はその一実施例において高kゲート誘電体及び金属組成のゲート電極を有する半導体構造に関する。
【背景技術】
【0002】
一回(one time)プログラマブルヒューズ、フィールドプログラマブルゲートアレイ(FPGA)デバイス、及びプログラマブルロジックアレイ(PLA)のような、プログラマブルメモリが種々の電子機器に広範に用いられている。広く用いられているプログラマブルメモリの1つのタイプはホットキャリア効果を利用する金属酸化物半導体電界効果型トランジスタ(MOSFET)であり、そこでは、MOSFETのチャネル内の高い電界がホットキャリアを生成し、ホットキャリアが衝突イオン化を通じて電子とホールの対を生成する。電子はスペーサに注入されてトラップされ、ホールは基板に収集される。電子がスペーサ内にトラップされているか否かにより、論理値「0」或いは「1」が生成される。
【発明の概要】
【発明が解決しようとする課題】
【0003】
システム・オン・チップのような、種々の用途例ではプログラマブルMOSFET及びロジツクMOSFETを同一チップ上に形成する必要がある。しかしながら、ロジックMOSFETはメモリ用途のMOSFETとは異なる構造を有する。即ち、プログラマブルメモリ電界効果型トランジスタ(FET)とロジックFETとは異なるそしてしばしば総範する製造上及び構造上の条件を要する。例えば、プログラマブルメモリMOSFETでは、チャージ・トラップを促進してプログラム効率を促進することが望ましい。対照的に、ロジックMOSFETでは、チャージトラップを抑制してデバイス特性の変位を最小化することが望ましい。
【課題を解決するための手段】
【0004】
本発明によれば、プログラマブルメモリMOSFETにロジックMOSFETを統合するための方法が提供される。広義には、この方法は第1部分と第2部分とを含む半導体基板を用意し、半導体基板を被う層状ゲート積層体を形成し、層状ゲート積層体は半導体基板を被う高kゲート誘電体層及び高kゲート誘電体層を被う金属電極層を含み、高kゲート誘電体層の上で停止するよう金属ゲート電極にパターンを形成して半導体基板の第1部分に存在する第1金属ゲート電極及び半導体基板の第2部分に存在する第2金属ゲート電極を形成し、高kゲート誘電体層の一部分を被うよう第1金属ゲート電極上にスペーサを形成し、ここで、第1金属ゲート電極の下に位置せず、第2金属ゲート電極の下に位置せず、そして、スペーサの下に位置しない高kゲート誘電体層の残存部分は露出されており、高kゲート誘電体層の残存部分をエッチングして第1金属ゲート電極のサイドウォールを越えて延びる部分を有する第1高kゲート誘電体層及び第2金属ゲート電極のサイドウォールに整合されるエッジを有する第2高kゲート誘電体層を生成する。
【0005】
他の態様では、プログラマブルメモリMOSFET及び通常のMOSFETを含むメモリデバイスが提供される。広義には、メモリデバイスは半導体基板、プログラマブルメモリデバイス、及び半導体デバイスを含む。半導体基板は第1部分及び第2部分を含む。第1部分はプログラマブルメモリデバイスを含み、第2部分は半導体デバイスを含む。プログラマブルメモリデバイスは第1ゲート構造体及び第1ゲート構造体に隣接するスペーサを含み、第1ゲート構造体は第1高kゲート誘電体を被う第1金属ゲート電極を含む。第1高kゲート誘電体の一部は前記スペーサの下に存在する。半導体デバイスは第2ゲート構造体を含み、第2ゲート構造体は第2高kゲート誘電体を被う第2ゲート金属電極を含み、第2金属ゲート電極のサイドウォールは第2高kゲート誘電体のエッジに整合されている。
【0006】
他の態様では、メモリデバイスが提供され、メモリデバイスはゲート構造体及びゲート構造体に隣接するスペーサを含む。ゲート構造体は高kゲート誘電体を被う金属ゲート電極を含む。高kゲート誘電体の一部はゲート構造体に隣接するスペーサの下に存在する。
【図面の簡単な説明】
【0007】
以下の説明は例示であって発明の限定を意図しておらず、以下の説明と添付の図面を参照することにより本発明はよりよく理解される。また、以下の説明及び図面において、同様の要素及び部分には同様の参照番号を付すこととする。
【図1】本発明の一実施例によるメモリデバイスの横断面図である。
【図2】半導体基板を被う層状ゲート積層体を含む初期構造体の横断面図であり、層状ゲート積層体は半導体基板を被う高kゲート誘電体層と高kゲート誘電体層を被う金属電極層を含む。
【図3】高kゲート誘電体層の上で停止するよう金属ゲート電極層にパターンを形成して半導体基板の第1部分に存在する第1金属ゲート電極及び半導体基板の第2部分に存在する第2金属ゲート電極を形成した構造の横断面図である。
【図4】半導体基板の第1部分及び第2部分内の横に広がるソース及びドレイン領域を形成した構造の横断面図である。
【図5】第1ゲート金属電極上の第1犠牲スペーサ及び第2ゲート金属電極上の第2犠牲スペーサを形成した構造の横断面図である。
【図6】第2ゲート金属電極からの第2ゲート犠牲スペーサの除去を描した構造の横断面図であり、第1金属ゲート電極の下にも、第2金属ゲート電極の下にも、また、第1金属ゲート電極のサイドウォールの下にも位置しない高kゲート誘電体の残存部分は露出される。
【図7】高kゲート誘電体層の残存部部分をエッチングして、第1金属ゲート電極のサイドウォール(S1)を越えて延びる部分を有する第1高kゲート誘電体を形成し、第2ゲート金属電極のサイドウォール(S2)に整合されたエッジを有する第2高kゲート誘電体を形成した構造の横断面図である。
【図8】第1ゲート金属電極及び第2ゲート金属電極に隣接するオフセットスペーサを形成し、そして、半導体基板の第1部分及び第2部分に深いソース及びドレイン領域の形成した構造の横断面図である。
【図9】図3に描かれた構造体から始まる本発明の他の実施例であり、第1金属ゲート電極上に第1犠牲スペーサを形成し、第2金属ゲート電極上に第2犠牲スペーサを形成した構造の横断面図である。
【図10】図9の実施例の続きであり、第2金属ゲート電極から第2犠牲スペーサを除去し、そして高kゲート誘電体層の残存部分にエッチングを施して、第1金属ゲート電極のサイドウォールを越えて延びる部分を有する第1高kゲート誘電体を形成し、第2金属ゲート電極のサイドウォールに整合されたエッジを有する第2高kゲート誘電体を形成した構造の横断面図である。
【図11】図9の実施例の続きであり、半導体基板の第1部分及び第2部分に横に広がるソース及びドレイン領域を形成した構造の横断面図である。
【図12】図9の実施例の続きであり、第1金属ゲート電極及び第2金属ゲート電極に隣接するオフセットスペーサを形成し、そして半導体基板の第1部分及び第2部分に深いソース及びドレイン領域を形成した構造の横断面図である。
【発明を実施するための形態】
【0008】
以下で本発明の実施例を詳細に述べるが、それらは様々な態様で具体化され得る本発明を図式化したものに過ぎない。また、本発明の様々な実施例に関連する各々の例示は図式化のためであり、本発明を制約するものではない。更に、図面は必ずしも縮尺通りではなく、幾つかの構造部分については特定の構成要素の詳細を示すために拡大されている。従って、以下に開示する特定の構造の詳細や機能の詳細は本発明をなんら限定するものではなく、本発明を様々な態様で利用し得る当業者にとっての単なる例示であり基礎的部分であるに過ぎない。
【0009】
本発明の実施例は半導体及びメモリデバイスのゲート構造に関連する新規な製造方法及び構造に関する。本発明の製造方法及び構造に関する記述において、そうでない旨の記載の限り、以下の語句は以下の意味である。
【0010】
「半導体基板」とは、真性半導体材料にドーピング不純物がドーピングされたものであり、真性半導体とは異なる電気特性を有する。ドーピングは、真性半導体へのドパーント元素の添加を含み、それにより、熱平衡状態での真性半導体中の電子及びホールのキャリア濃度を変化させる。不純物半導体は自身の多数キャリア濃度によりn型或いはp型半導体に分類される。
【0011】
「メモリデバイス」とは、その電気的状態が変化し、変化した状態が維持され、それにより、1ビットの情報が記憶され得る構造体である。
「電界効果型トランジスタ」とは、出力電流、即ち、ソース・ドレイン間電流がゲート電極に印加される電圧により制御されるトランジスタである。電界効果型トランジスタは3つの端子、即ち、ゲート電極、ソース領域、およひ、ドレイン領域を有する。
【0012】
「デバイスチャネル」とはゲート構造体の下で且つソース領域及びドレイン領域間に在る領域であり、半導体デバイスがオンにされたときに導電性になる。
「ドレイン領域」とは半導体デバイス内のドープされた領域であり、デバイスチャネルの端部に位置し、キャリアはドレイン領域を通じてから半導体から流出する。
【0013】
「ソース領域」とは半導体デバイス内のドープされた領域であり、そこからデバイスチャネル内に多数キャリアが流入する。
「ゲート構造体」とは、電界効果型トランジスタ(FET)のような、半導体デバイスの出力電流(即ち、チャネル内のキャリアの流れ)を制御するために用いられる構造体である。
【0014】
「ゲート電極」とは伝導度の範囲が0.1Ω/□から500Ω/□の材料であり、ゲート誘電体の上に位置する。
「ゲート誘電体」とは半導体基板とゲート電極との間の絶縁層である(非常に薄い金属を用い、典型的には300Ω/□を用いる。)
「高k」とは3.9より高い誘電率(k)の誘電材料である。
「金属」とは電気伝導材料であり、電気伝導材料では金属原子が金属結合力により互いに強く結びつき、金属の導電帯と荷電子帯とが重なるエネルギー帯構造であり、そのため、エネルギ―ギャップが存在しない。
【0015】
材料除去プロセスにおける「選択的」とは、第1材料の除去速度が材料除去プロセスを施す構造体の別の材料の除去速度よりも大きい場合を意味する。一実施例では、選択的エッチングは2:1より大きな選択性のエッチングである。
「ドーパント領域」とは真性半導体材料の部分であり、その材料の電気伝導性がn型あるいはp型ドーパントに依存する。
「異方性」とはエッチング種を作用させる材料の表面に対する直角方向に沿った材料除去速度が同じ材料の表面に平行な方向に沿った材料除去速度よりも大きい材料除去プロセスを意味する。
【0016】
「絶縁性」あるいは「誘電性」とは室温伝導度が約10−10(Ω−m)より少ない材料を意味する。
「直接物理コンタクト」あるいは「隣接」とは2つの構造体が間に如何なる中間導電性、絶縁性、あるいは半導体性の構造を介在することなく接触することを意味する。
「被って」、「下に」、「頂部に」、および「上に」は隣接する2つの構造体の構造的関係を意味し、導電性、絶縁性、あるいは半導体性の材料が2つの構造体の隣接面に存在するか否かを問わない。
【0017】
以下においては、「上方」、「下方」、「右側」、「左側」、「垂直」、「水平」、「頂部」、「底部」およびそれらの派生語は図中の方向に過ぎない。
明細書中の「1つの実施例」「一実施例」、「一例としての実施例」等は、記述されている実施例が特定の特徴、構造、或いは特性を有するが、だからと言って、全ての実施例がそのような特定の特徴、構造、或いは特性を必ずしも有さなくともよい。更に、そのような文言は同一の実施例に関するものとは限られない。更には、特定の特徴、構造、或いは、特性が一実施例について述べられている場合、そのような特徴、構造、或いは特性の当業者による他の実施例への応用は、そのような応用が明記されているか否かに依らず、本明細書により開示されているものである。
【0018】
システムオンチップのような、種々の用途例ではプログラマブルMOSFET及びロジツクMOSFETを同一チップ上に形成する必要がある。しかしながら、ロジックMOSFETはメモリ用途のMOSFETとは異なる構造を有する。即ち、プログラマブルメモリ電界効果型トランジスタ(FET)とロジックFETとは異なるそしてしばしば総範する製造上及び構造上の条件を要する。例えば、プログラマブルメモリMOSFETでは、チャージトラップを促進してプログラム効率を促進することが望ましい。対照的に、ロジックMOSFETでは、チャージトラップを抑制してデバイス特性の変位を最小化することが望ましい。
【0019】
一実施例では、本発明は、高k金属ゲート・プログラマブルメモリ金属酸化物半導体電界効果型トランジスタ(MOSFET)と、ロジックMOSFETのような、半導体デバイスとを、同一半導体基板上に形成するための方法及び構造を提供する。プログラマブルメモリMOSFETはデバイスのスペーサ内の電子トラップの効率化を促進するよう構成され、半導体デバイスはホットキャリア効果が低減されるよう構成される。
【実施例】
【0020】
図1は本発明によるメモリデバイスの一実施例を示す。メモリデバイスは第1部分15及び第2部分20を備える半導体基板5を有する。第1部分15にはプログラマブルメモリデバイス105が存在し、第2部分20には半導体デバイス110が存在する。プログラマブルメモリデバイス105は第1ゲート構造体35と第1ゲート構造体35に隣接する少なくとも1つのスペーサ55を備える。第1ゲート構造体35は第1高kゲート誘電体17を被う第1金属ゲート電極16を備え、第1高kゲート誘電体17の部分30は第1ゲート構造体35に隣接する少なくとも1つのスペーサ55の下に位置する。半導体デバイス110は第2ゲート構造体40を備え、第2ゲート構造体40は第2高kゲート誘電体22を被う第2金属ゲート電極21を備えた第2電極構造体40を備えており、第2金属ゲート電極21のサイドウォールS2は第2高kゲート誘電体22のエッジ23に整合されている。
【0021】
一実施例では、第1高kゲート誘電体17の部分30が第1ゲート構造体35に隣接する少なくとも1つのスペーサ55の下に位置しており、このような部分30がプログラマブルメモリデバイス105のメモリ機能における電子及びホールのトラップを促進する。また、第2金属ゲート電極21のサイドウォールS2は第2高kゲート誘電体22のエッジ23に整合されており、このようなサイドウォールS2は半導体デバイス110のホットキャリア効果を低減する。
【0022】
第1ゲート構造体35は第1金属ゲート電極16を被う第1ポリシリコン層14aを更に備えてもよく、第2ゲート構造体40は第2金属ゲート電極21を被う第2ポリシリコン層14bを更に備えてもよい。幾つかの実施例では、ポリシリコン層14a及び14bは省かれる。図1に描かれるように、プログラマブルメモリデバイス105及び半導体デバイス110は延長ソース及びドレイン領域7と埋没ソース及びドレイン領域6を備えてもよい。上述のメモリデバイス及びメモリデバイスを製造するための方法は図2乃至12を参照して以下により詳細に述べられる。
【0023】
図2は本発明の一実施例において用いられる初期構造体を描いている。この初期構造体は半導体基板5を被う層状ゲート積層体10を備えることができる。層状ゲート積層体10は半導体基板5を被う高kゲート誘電体層12及び高kゲート誘電体層12を被う金属電極層13を含むことができる。典型的には、層状ゲート積層体10は金属電極層13を被うポリシリコン層14を更に含む。
【0024】
半導体基板5はこれらに限られないが通常のSi含有材料、ゲルマニウム含有材料、GaAs、InAs及びその他の半導体のような如何なる半導体を含む。Si含有材料は以下のものに限定されないがSi、バルクSi、単結晶Si、多結晶Si、SiGe、アモルファスシリコン、シリコンオンインシュレータ基板(SOI)、SiGeオンインシュレータ(SGOI)、アニールポリシリコン及びポリシリコン線構造体を含んでよい。半導体基板5がシリコンオンインシュレータ(SOI)或いはSiGeオンインシュレータであるときは、埋め込み絶縁層上のSi含有層の厚さは30nmの位数(order)以上の厚さであってもよい。SOI或いはSGOI基板は当業者により良く知られた技法によって製造され得る。例えば、SOI或いはSGOI基板は熱結合プロセスを用いて製造されてもよいし、或いは、当分野で酸素のイオン打ち込みによる分離技術(SIMOX)と言われる、イオン打ち込みプロセスを用いて製造され得る。
【0025】
分離領域6が半導体基板5に形成されもてよく、この場合、分離領域6は半導体基板5の第1部分15を半導体基板5の第2部分20から分離する。分離領域6はシャロートレンチアイソレーション(STI)であってもよい。STI領域は、反応性イオンエッチング(RIE)或いはプラズマエッチングのような、通常のドライエッチングプロセスを用いて半導体基板5にトレンチ(溝)をエッチングして形成できる。トレンチは必要に応じて通常の内張り材料、例えば、酸化物により内張りされ、その後に化学気相堆積法(CVD)或いはその他の同様の堆積法がトレンチにポリシリコン或いは酸化物もしくは窒化物またはその両方のようなその他の同様のSTI誘電材料を充填するために用いられる。STI材料は堆積後に必要に応じて高密度化されてもよい。化学機械研磨(CMP)のような、通常の平坦化プロセスが平坦な構造体を形成するために必要に応じて用いられ得る。幾つかの実施例では、分離領域は通常のシリコンの部分的酸化プロセスにより形成されるLOCOS(シリコンの部分的酸化)領域であってもよい。
【0026】
図2を引続き参照すると、高k誘電体層12が半導体基板5の上に形成され、高k誘電体層12は典型的には酸化物含有材料であり一般的に約0.8nmより厚い。高k誘電体層12はより典型的には1.0nmから2.0nmの厚さであるが、それよりも厚くても薄くてもよい。
【0027】
高k誘電体層12は単一層でもよいし或いはより典型的には複数材料の複数層でもよい。例えば、高k誘電体層12は界面層(典型的にはシリコンオキサイド、シリコンナイトライド、或いはシリコンオキシナイトライド)及び7より大きな誘電定数を有する高k誘電体材料を含んでよい。高k誘電体層12は以下のようなものに限定されないが以下のようなものを1つまた複数含む材料から構成されてもよい。以下のようなものとは、シリコンオキサイド、シリコンナイトライド、シリコンオキシナイトライド、そして、ハフニウムオキサイド、ハフニウムシリコンオキサイド、ハフニウムシリコンオキシナイトライド、ランタンオキサイド、ランタンアルミニウムオキサイド、ジルコニウムオキサイド、ジルコニウムシリコンオキサイド、ジルコニウムシリコンオキシナイトライド、タンタルオキサイド、チタニウムオキサイド、バリウムストロンチウムチタニウムオキサイド、バリウムチタニウムオキサイド、ストロンチウムチタニウムオキサイド、イットリウムオキサイド、アルミニウムオキサイド、鉛スカンジウムタンタルオキサイドのような金属酸化物、及び、亜鉛ニオブ酸鉛、更に、これらの材料の種々の組合せである。
【0028】
高kゲート誘電体層12は堆積法により形成されてよい。ここで堆積法は、以下のものに限定されないが、化学気相堆積法(CVD)、原子線CVD(ALCVD)、プラズマCVD、プラズマ促進CVD、スパッタリング、及び、化学溶液堆積法を含む。他の例では、高kゲート誘電体層12は界面層を更に含み、界面層は酸化物形成、酸窒素化物形成、窒化物形成、化学酸化、もしくは、プラズマ或いはラジカル処理、または、酸化物形成、酸窒素化物形成、窒化物形成、化学酸化と、プラズマもしくはラジカル処理又は両者により形成される。続いて、第1ゲート構造体の第1高kゲート誘電体及び第2ゲート構造体の第2高kゲート誘電体が形成するように高kゲート誘電体層12が続いてエッチングされる。
【0029】
金属電極層13が高k誘電体層12の上にCVD、プラズマ促進CVD、メッキ、もしくは、スパッタリングまたはこれらの組合せのような堆積プロセス、それに続く、平坦化により形成される。金属電極層13はこれらに限定されないがW、Ni、Ti、Mo、Ta、Cu、Pt、Ag、Au、Ru、Ir、Rh、及びRe、そして、これら導電性要素金属の少なくとも1つを含む合金を含む種々の導電性金属であり得る。導電性要素の組合せが採用される場合、TaN或いはWNのような追加的な拡散障壁材料(図中には示されない。)が導電性材料間に形成されてもよい。金属電極層13は5nmから50nmの範囲の厚さT1を有してよい。更に典型的には、金属電極層13の厚さT1の範囲は7.5nmから20nmである。金属電極層13は、続いて、第1ゲート構造体の第1金属ゲート電極及び第2ゲート構造体の第2金属ゲート電極を形成するためにエッチングされる。
【0030】
図2を引続き参照すると、ポリシリコン層14が化学気相堆積法(CVD)により堆積され得る。ポリシリコン層14は元素の周期律表のIII−A族或いはV族の元素によりドープされ得る。ドーパントはポリシリコン層14の堆積中に導入されてもよいし、或いは、ゲート積層体10の形成に続いて導入されてもよい。ポリシリコン層14は20nmから200nmの範囲の厚さT2を有することができる。より典型的には、ポリシリコン層14の厚さT2は40nmから80nmの範囲である。再度強調するが、本発明の幾つかの実施例ではポリシリコン層14は省略できる。
続いて、ポリシリコン層14がエッチングされて、第1ゲート構造体の第1ポリシリコン層及び第2ゲート構造体の第2ポリシリコン層が形成される。
【0031】
図3は高kゲート誘電体上で停止するポリシリコン層(ポリシリコン層が存在する場合)のパターン形成と高kゲート誘電体層12のパターン形成とを示し、これらのパターン形成により半導体基板5の第1部分15内に存在する第1金属ゲート電極16及び半導体基板5の第2部分20内に存在する第2金属ゲート電極21が形成される。第1金属ゲート電極16及び第2金属ゲート電極21はフォトリソグラフィ及びエッチングプロセスのステップを用いて形成される。特に、パターンは、エッチング対象の表面にマスキング層(フォトレジスト或いは下層にハードマスクを備えたフォトレジスト)を塗布し、パターンに沿った照射となるようにフォトレジスト層を露光し、そして、現像剤を用いてフォトレジストをパターン通りに現像することを用いて生成される。フォトレジストのパターン形成が完了するとフォトレジストで被われた領域は保護される一方で、露出された領域は、保護されない領域を除去する選択的エッチングプロセスを用いて除去される。一実施例ではポリシリコン層はエッチングされ、次に、第1金属ゲート電極16及び第2金属ゲート電極21を形成するエッチングプロセスの最中のエッチングマスクとして利用される。第1ポリシリコン層14aが第1ゲート積層体35内に存在し、第2ポリシリコン層14bが第2ゲート積層体40内に存在する。この実施例では、前述のエッチングプロセスが第1ポリシリコン層14a及び第2ポリシリコン層14bを生成するために用いられてもよい。
【0032】
図4は半導体基板5の第1部分15及び第2部分20内の横に広がるソース及びドレイン領域7の形成を描いている。横に広がるソース及びドレイン領域7は半導体基板5へのn型或いはp型のドーパントのイオン打ち込みにより形成され得る。PFETデバイスは、横に広がるソース及びドレイン領域7に周期律表のV族の元素をドーピングすることによりシリコン含有半導体基板内に生成される。NFETデバイスは、横に広がるソース及びドレイン領域7に周期律表のIII族の元素をドーピングすることによりシリコン含有半導体基板内に生成される。1つの例では、横に広がるソース及びドレイン領域についてのドーパントはヒ素を含み、ヒ素は2KeVから50KeVの範囲のエネルギーで注入され、注入濃度は5×1013原子/cm2から1×1015原子/cm2の範囲である。ハロー領域(図示せず)が傾斜した方向からのイオン注入及び横に広がるソース及びドレイン領域7とは反対の導電型ドーパントを用いることにより横に広がるソース及びドレイン領域7の下に形成され得る。必要に応じて、広いスペーサが、横に広がるソース及びドレイン領域7の形成前に形成されてもよい。この広いスペーサは図示されないが、窒化物を含んでもよく、横に広がるソース及びドレイン領域7の形成前に形成されてもよい。広いスペーサが存在するときには、広いスペーサは横に広がるソース及びドレイン領域7の形成後に除去されてもよい。
【0033】
図5は第1金属ゲート電極16を含む第1ゲート構造体35のサイドウォール上の第1の犠牲スペーサ9及び第2金属ゲート電極21を含む第2ゲート構造体40のサイドウォール上の第2犠牲スペーサ11を描いている。第1犠牲スペーサ9及び第2犠牲スペーサ11は、酸化物、窒化物、酸窒化物、或いはこれらの組合せから形成され得る。典型的には、第1犠牲スペーサ9及び第2の犠牲スペーサ11は、シリコンナイトライドのような、窒化物から形成される。第1の犠牲スペーサ9及び第2の犠牲スペーサ11は、堆積法或いは熱成長法のような、成長プロセスにより作られ得る。例えば、第1犠牲スペーサ9及び第2犠牲スペーサ11は、反応性イオンエッチングのような異方性エッチングと組合わされる化学気相堆積法(CVD)のような堆積プロセスにより形成され得る。第1犠牲スペーサ9及び第2犠牲スペーサ11は、典型的には5nmから60nmの範囲の幅W1を有するが、それよりも薄い或いはそれよりも厚い幅でもよい。より典型的には、第1犠牲スペーサ9及び第2犠牲スペーサ11は、夫々が10nmから20nmの範囲の幅W1を有してもよい。
【0034】
図6は第2ゲート構造体40から第2犠牲スペーサ11を除去した状態を描いており、高kゲート誘電体層12の残存部12aが露出されている。高kゲート誘電体層12の残存部12aとは、第1金属ゲート電極16の下でもなく、第2金属ゲート電極21の下でもない高kゲート誘電体層12の部分であり、そして、第1犠牲スペーサ9の下でもない高kゲート誘電体層12の部分である。一実施例では、高kゲート誘電体層12の露出された部分、即ち、残存部12aはエッチングマスク25の形成により選別される。エッチングマスク25は半導体基板5の第1部分15を被って保護し、第1部分15には第1金属ゲート電極16及び第1犠牲スペーサ9を含む第1ゲート構造体30が存在する。エッチングマスク25は高kゲート誘電体層12のうちの第2部分20内に存在する部分を被わない。更に、図6に描かれているように、高kゲート誘電体層12の露出部分であるところの残存部分12aは第2金属ゲート導電体21の下には存在しない。
【0035】
一実施例では、エッチングマスク25は半導体基板5の第1部分15を被うように形成される。一実施例では、エッチクングマスク25は堆積法、フォトリソグラフィ法、及び高選択性エッチング法を用いて形成されるハードマスクである。一実施例では、ハードマスク層は半導体基板5の第1部分15及び第2部分20を被うように先ず堆積される。ハードマスクは化学気相堆積法(CVD)及びその他の方法で堆積され得るような誘電体系材料を含み得る。典型的には、ハードマスクの組成物はシリコンオキサイド、シリコンカーバイド、シリコンナイトライド、シリコンカーボナイトライド等を含む。ハードマスク層としてスピンオン誘電体が用いられ得る。スピンオン誘電体は以下のものに限定されないがシルセスキオキサン、シロキサン、及び、ボロンフォスフェイトシリケイトガラス(BPSG)を含む。
【0036】
ハードマスク層は次にフォトリソグラフィ法によりパターン形成される。特に、パターンは、パターン形成しようとする表面にフォトレジストを塗布し、フォトレジストをパターン通りの照射に露光されることにより形成され、パターンは次にレジスト現像剤を用いて現像される。フォトレジストのパターン形成が完了した後、フォトレジストで被われた領域は保護される一方で露出された領域は除去される。除去はエッチングマスク25を形成するハードマスク層の保護されていない領域を除去する選択的エッチングプロセスを用いて行われる。
【0037】
他の実施例では、フォトレジストマスクがエッチングマスク25としてのハードマスクの代わりに用いられてもよい。フォトレジストマスクはフォトレジスト層を塗布し、フォトレジスト層をパターン通りの照射に露光させ、そして、レジスト現像剤を用いてパターンをフォトレジスト中に現像することにより形成し得る。フォトレジストのパターン形成が完了すると残存フォトレジストによって被われた半導体基板5の領域は保護される。
【0038】
エッチングマスク25の形成に続いて、第2犠牲スペーサ11が第2犠牲スペーサ11の材料に対して高い選択性を有するエッチングプロセスにより除去される。このエッチングプロセスはエッチングマスク25、第2金属ゲート電極21、或いは、第2金属ゲート電極21を被うように配置された第2ポリシリコン層14aが存在するときには第2のポリシリコン層14b、及び半導体基板5をエッチングしない。第2犠牲スペーサ11の除去の後、選択性エッチングのような、エッチングプロセスを用いてエッチングマスク25が除去される。
【0039】
図7はエッチングマスクを除去した後の高k誘電体層の残存部、即ち、露出部の除去を描いており、この除去が第1高kゲート誘電体17及び第2の高kゲート誘電体22を形成する。第1高kゲート誘電体17は第1金属ゲート電極16のサイドウォールS1を越えて延びる部分30を有する。第2高kゲート誘電体22はエッジ23を有し、このエッジ23は第2金属ゲート電極21のサイドウォールS2に整合されている。第2高kゲート誘電体22のエッジ23と第2金属ゲート電極21のサイドウォールS2との間の関連性を記述する用語の「整合」とはエッジ23の外面が第2金属ゲート電極21のサイドウォールS2の外面と共通面上にあること、即ち、同一面上にあることを意味する。より明確には、一実施例では、エッジ23の外面とサイドウォールS2の外面とは共に半導体基板5の上面に平行な面に対して垂直な平面上に存在する。
【0040】
高kゲート誘電体層の残存部分、即ち、露出部分は例えば反応性イオンエッチング(RIE)のような異方性エッチングプロセスの如きエッチングプロセスにより除去され得る。一実施例では、エッチングプロセスは選択的エッチングプロセスであり、エッチング化学種は半導体基板5、第1ゲート構造体35、第2ゲート構造体40、及び第1犠牲スペーサ9に対して高kゲート誘電体層を選択的にエッチングする。
【0041】
第1高kゲート誘電体17の部分30は第1ゲート構造体35に隣接する第1犠牲スペーサ9の下に存在し、第1高kゲート誘電体17の部分30は第1金属ゲート電極16のサイドウォールから測って2nmから40nmの範囲の長さL1を有する。より典型的には、第1高kゲート誘電体17のうちの第1の犠牲スペーサ9の下に存在する部分30は第1金属ゲート電極16のサイドウォールから測って5nmから20nmの範囲の長さL1を有する。
【0042】
図8は、第1ゲート構造体35及び第2ゲート構造体40に隣接する深いソース及びドレイン用オフセットスペーサ55の形成を描き、そして、半導体基板5の第1部分15及び第2部分20内の深いソース及びドレイン領域60の形成を描いている。一実施例では、深いソース及びドレイン用スペーサ55の形成前に、第1犠牲スペーサ9がエッチングプロセスを用いて第1ゲート構造体35から除去される。第1、第2犠牲スペーサ9、11と同様に、深いソース及びドレイン用スペーサ55は誘電体材料により形成されてよい。深いソース及びドレイン用スペーサ55は典型的には窒化物或いは酸化物と窒化物との組合せ材料により形成される。一例では、深いソース及びドレイン用スペーサ55はSi3N4のような窒化物である。深いソース及びドレイン用スペーサ55は堆積プロセス及びエッチングプロセスを用いて形成され得る。深いソース及びドレイン用スペーサ55は10nmから60nmの範囲、典型的には約15nmのスペーサ幅W2を有する。
【0043】
深いソース及びドレイン用スペーサ55の形成に続いて、より高いエネルギーのイオン注入が実行されて深いソース及びドレイン領域60を形成する。これらの注入は横に広がるソース及びドレイン領域7の注入よりも高いエネルギー及び高いドーパント濃度において実行される。深いソース及びドレイン領域60は典型的には横に広がるソース及びドレイン領域7と一致するタイプのドーパントでドープされる。
【0044】
深いソース及びドレイン領域60の形成に続いて、ソース及びドレイン領域60は活性化アニーリングにより活性化される。活性化アニーリングは以下のものに限定されないが急速熱的アニーリング、ファーネスアニーリング、フラッシュランプアニーリング、レーザアニーリング、或いはこれらの種々の組合せのような従来のプロセスを用いる。活性化アニーリングは850℃から1350℃の範囲の温度において実行される。
【0045】
図8を引続き参照し、一実施例では、本発明のメモリデバイスは半導体基板5の第1部分15のプログラマブルメモリデバイス105と半導体基板5の第2部分20の半導体デバイス110とを含む。
【0046】
一実施例では、プログラマブルメモリデバイス105はホットキャリアメモリ電界効果型トランジスタ(FET)である。プログラマブルメモリデバイス105は第1ゲート構造体35及び少なくとも1つのスペーサ、即ち、深いソース及びドレイン・オフセットスペーサ55を有してよく、深いソース及びドレイン・オフセットスペーサ55は第1ゲート構造体35に隣接している。ここで、第1ゲート構造体35は第1高kゲート誘電体17を被う第1金属ゲート電極16を含み、第1高kゲート誘電体17の部分30は第1ゲート構造体35に隣接するスペーサ55の下に存在する。
【0047】
図8に描かれるように、第1ゲート構造体35は第1金属ゲート電極16を被う第1ポリシリコン層14aを含むこともできる。一実施例では、ホットキャリアメモリFET、即ち、プログラマブルメモリデバイス105の第1高kゲート誘電体17の深いソース及びドレイン用オフセットスペーサ55の下に存在する部分30が深いソース及びドレイン領域内の電子のトラッピングの効率を促進する。これは、シリコンオキサイド(SiO2)或いはシリコンナイトライド(Si3N4)のスペーサ55に対する高kゲート誘電体、即ち、第1高kゲート誘電体17の電子注入障壁の低さに起因する。上に論述されたように、第1高kゲート誘電体17の誘電体材料はHfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、及びY2O3の少なくとも1つにより構成される。1つの例では、プログラマブルメモリデバイス105の第1高kゲート誘電体17はHfO2により構成され、障壁は1.5eVであるが、この値(障壁)は第1高kゲート誘電体がSiO2から構成される場合は、3.5eVである。
【0048】
一実施例では、半導体デバイス110は第2ゲート構造体40を含み、第2ゲート構造体40は第2高kゲート誘電体22を被う第2金属ゲート電極21を有する。第2金属ゲート電極21のサイドウォールS2は第2高kゲート構造体22のエッジ23に整合されている。半導体デバイス110はロジックデバイスであってもよく、ロジックデバイスは典型的にはメモリデバイスによるメモリファンクションに代わってロジックファンクションを遂行する。一実施例では、上述の半導体デバイス、及びその製法は、半導体デバイスのゲート構造体、即ち、第2ゲート構造体40に隣接するオフセットスペーサ55の下に高k誘電体材料を設けない事により、ホットキャリア効果を低減する。
【0049】
図9乃至12は、図1に描かれるようなメモリデバイスの形成方法の他の実施例を描く。図9は、図3中に描かれる構造の第1金属ゲート電極16上への第1犠牲スペーサ9の形成と第2金属ゲート電極21上への第2犠牲スペーサ11の形成を描いている。第1犠牲スペーサ9及び第2犠牲スペーサ11の形成に関する図5を参照しての上記説明は、図9に描かれた本実施例に適用できる。
【0050】
図10は第2犠牲スペーサ11の第2金属ゲート電極21からの除去、及び高kゲート誘電体層の露出された部分のエッチングを描く。上記実施例と同様に、エッチングステップは第1ゲート構造体35及び第2ゲート構造体40を形成する。第1ゲート構造体35は、第1金属ゲート電極16のサイドウォールS1を越えて延びる部分30を有する第1高kゲート誘電体17を含む。第2ゲート構造体40は、第2金属ゲート電極21のサイドウォールS2に整合されたエッジ23を有する第2高kゲート誘電体22を含む第2ゲート構造体40を含む。
【0051】
図11を参照し、次のプロセスでは、横に広がるソース及びドレイン領域7が半導体基板5の第1部分15及び第2部分20内に形成される。次に、深いソース及びドレイン用オフセットスペーサ55が第1金属ゲート電極16及び第2金属ゲート電極21に隣接して形成され、そして、図12に示されるように、深いソース及びドレイン領域60が半導体基板5の第1部分15及び第2部分20内に形成される。
【0052】
本発明は好ましい実施例を参照して詳述されたが、形態及び詳細についての前述の及びその他の変更があっても、それらは本発明の意図や範囲から外れるものではないと当業者により理解される。従って、本発明は添付の特許請求の範囲により限定されても前述の図示された形態及び詳細には限定されない。
【技術分野】
【0001】
発明はその一実施例において高kゲート誘電体及び金属組成のゲート電極を有する半導体構造に関する。
【背景技術】
【0002】
一回(one time)プログラマブルヒューズ、フィールドプログラマブルゲートアレイ(FPGA)デバイス、及びプログラマブルロジックアレイ(PLA)のような、プログラマブルメモリが種々の電子機器に広範に用いられている。広く用いられているプログラマブルメモリの1つのタイプはホットキャリア効果を利用する金属酸化物半導体電界効果型トランジスタ(MOSFET)であり、そこでは、MOSFETのチャネル内の高い電界がホットキャリアを生成し、ホットキャリアが衝突イオン化を通じて電子とホールの対を生成する。電子はスペーサに注入されてトラップされ、ホールは基板に収集される。電子がスペーサ内にトラップされているか否かにより、論理値「0」或いは「1」が生成される。
【発明の概要】
【発明が解決しようとする課題】
【0003】
システム・オン・チップのような、種々の用途例ではプログラマブルMOSFET及びロジツクMOSFETを同一チップ上に形成する必要がある。しかしながら、ロジックMOSFETはメモリ用途のMOSFETとは異なる構造を有する。即ち、プログラマブルメモリ電界効果型トランジスタ(FET)とロジックFETとは異なるそしてしばしば総範する製造上及び構造上の条件を要する。例えば、プログラマブルメモリMOSFETでは、チャージ・トラップを促進してプログラム効率を促進することが望ましい。対照的に、ロジックMOSFETでは、チャージトラップを抑制してデバイス特性の変位を最小化することが望ましい。
【課題を解決するための手段】
【0004】
本発明によれば、プログラマブルメモリMOSFETにロジックMOSFETを統合するための方法が提供される。広義には、この方法は第1部分と第2部分とを含む半導体基板を用意し、半導体基板を被う層状ゲート積層体を形成し、層状ゲート積層体は半導体基板を被う高kゲート誘電体層及び高kゲート誘電体層を被う金属電極層を含み、高kゲート誘電体層の上で停止するよう金属ゲート電極にパターンを形成して半導体基板の第1部分に存在する第1金属ゲート電極及び半導体基板の第2部分に存在する第2金属ゲート電極を形成し、高kゲート誘電体層の一部分を被うよう第1金属ゲート電極上にスペーサを形成し、ここで、第1金属ゲート電極の下に位置せず、第2金属ゲート電極の下に位置せず、そして、スペーサの下に位置しない高kゲート誘電体層の残存部分は露出されており、高kゲート誘電体層の残存部分をエッチングして第1金属ゲート電極のサイドウォールを越えて延びる部分を有する第1高kゲート誘電体層及び第2金属ゲート電極のサイドウォールに整合されるエッジを有する第2高kゲート誘電体層を生成する。
【0005】
他の態様では、プログラマブルメモリMOSFET及び通常のMOSFETを含むメモリデバイスが提供される。広義には、メモリデバイスは半導体基板、プログラマブルメモリデバイス、及び半導体デバイスを含む。半導体基板は第1部分及び第2部分を含む。第1部分はプログラマブルメモリデバイスを含み、第2部分は半導体デバイスを含む。プログラマブルメモリデバイスは第1ゲート構造体及び第1ゲート構造体に隣接するスペーサを含み、第1ゲート構造体は第1高kゲート誘電体を被う第1金属ゲート電極を含む。第1高kゲート誘電体の一部は前記スペーサの下に存在する。半導体デバイスは第2ゲート構造体を含み、第2ゲート構造体は第2高kゲート誘電体を被う第2ゲート金属電極を含み、第2金属ゲート電極のサイドウォールは第2高kゲート誘電体のエッジに整合されている。
【0006】
他の態様では、メモリデバイスが提供され、メモリデバイスはゲート構造体及びゲート構造体に隣接するスペーサを含む。ゲート構造体は高kゲート誘電体を被う金属ゲート電極を含む。高kゲート誘電体の一部はゲート構造体に隣接するスペーサの下に存在する。
【図面の簡単な説明】
【0007】
以下の説明は例示であって発明の限定を意図しておらず、以下の説明と添付の図面を参照することにより本発明はよりよく理解される。また、以下の説明及び図面において、同様の要素及び部分には同様の参照番号を付すこととする。
【図1】本発明の一実施例によるメモリデバイスの横断面図である。
【図2】半導体基板を被う層状ゲート積層体を含む初期構造体の横断面図であり、層状ゲート積層体は半導体基板を被う高kゲート誘電体層と高kゲート誘電体層を被う金属電極層を含む。
【図3】高kゲート誘電体層の上で停止するよう金属ゲート電極層にパターンを形成して半導体基板の第1部分に存在する第1金属ゲート電極及び半導体基板の第2部分に存在する第2金属ゲート電極を形成した構造の横断面図である。
【図4】半導体基板の第1部分及び第2部分内の横に広がるソース及びドレイン領域を形成した構造の横断面図である。
【図5】第1ゲート金属電極上の第1犠牲スペーサ及び第2ゲート金属電極上の第2犠牲スペーサを形成した構造の横断面図である。
【図6】第2ゲート金属電極からの第2ゲート犠牲スペーサの除去を描した構造の横断面図であり、第1金属ゲート電極の下にも、第2金属ゲート電極の下にも、また、第1金属ゲート電極のサイドウォールの下にも位置しない高kゲート誘電体の残存部分は露出される。
【図7】高kゲート誘電体層の残存部部分をエッチングして、第1金属ゲート電極のサイドウォール(S1)を越えて延びる部分を有する第1高kゲート誘電体を形成し、第2ゲート金属電極のサイドウォール(S2)に整合されたエッジを有する第2高kゲート誘電体を形成した構造の横断面図である。
【図8】第1ゲート金属電極及び第2ゲート金属電極に隣接するオフセットスペーサを形成し、そして、半導体基板の第1部分及び第2部分に深いソース及びドレイン領域の形成した構造の横断面図である。
【図9】図3に描かれた構造体から始まる本発明の他の実施例であり、第1金属ゲート電極上に第1犠牲スペーサを形成し、第2金属ゲート電極上に第2犠牲スペーサを形成した構造の横断面図である。
【図10】図9の実施例の続きであり、第2金属ゲート電極から第2犠牲スペーサを除去し、そして高kゲート誘電体層の残存部分にエッチングを施して、第1金属ゲート電極のサイドウォールを越えて延びる部分を有する第1高kゲート誘電体を形成し、第2金属ゲート電極のサイドウォールに整合されたエッジを有する第2高kゲート誘電体を形成した構造の横断面図である。
【図11】図9の実施例の続きであり、半導体基板の第1部分及び第2部分に横に広がるソース及びドレイン領域を形成した構造の横断面図である。
【図12】図9の実施例の続きであり、第1金属ゲート電極及び第2金属ゲート電極に隣接するオフセットスペーサを形成し、そして半導体基板の第1部分及び第2部分に深いソース及びドレイン領域を形成した構造の横断面図である。
【発明を実施するための形態】
【0008】
以下で本発明の実施例を詳細に述べるが、それらは様々な態様で具体化され得る本発明を図式化したものに過ぎない。また、本発明の様々な実施例に関連する各々の例示は図式化のためであり、本発明を制約するものではない。更に、図面は必ずしも縮尺通りではなく、幾つかの構造部分については特定の構成要素の詳細を示すために拡大されている。従って、以下に開示する特定の構造の詳細や機能の詳細は本発明をなんら限定するものではなく、本発明を様々な態様で利用し得る当業者にとっての単なる例示であり基礎的部分であるに過ぎない。
【0009】
本発明の実施例は半導体及びメモリデバイスのゲート構造に関連する新規な製造方法及び構造に関する。本発明の製造方法及び構造に関する記述において、そうでない旨の記載の限り、以下の語句は以下の意味である。
【0010】
「半導体基板」とは、真性半導体材料にドーピング不純物がドーピングされたものであり、真性半導体とは異なる電気特性を有する。ドーピングは、真性半導体へのドパーント元素の添加を含み、それにより、熱平衡状態での真性半導体中の電子及びホールのキャリア濃度を変化させる。不純物半導体は自身の多数キャリア濃度によりn型或いはp型半導体に分類される。
【0011】
「メモリデバイス」とは、その電気的状態が変化し、変化した状態が維持され、それにより、1ビットの情報が記憶され得る構造体である。
「電界効果型トランジスタ」とは、出力電流、即ち、ソース・ドレイン間電流がゲート電極に印加される電圧により制御されるトランジスタである。電界効果型トランジスタは3つの端子、即ち、ゲート電極、ソース領域、およひ、ドレイン領域を有する。
【0012】
「デバイスチャネル」とはゲート構造体の下で且つソース領域及びドレイン領域間に在る領域であり、半導体デバイスがオンにされたときに導電性になる。
「ドレイン領域」とは半導体デバイス内のドープされた領域であり、デバイスチャネルの端部に位置し、キャリアはドレイン領域を通じてから半導体から流出する。
【0013】
「ソース領域」とは半導体デバイス内のドープされた領域であり、そこからデバイスチャネル内に多数キャリアが流入する。
「ゲート構造体」とは、電界効果型トランジスタ(FET)のような、半導体デバイスの出力電流(即ち、チャネル内のキャリアの流れ)を制御するために用いられる構造体である。
【0014】
「ゲート電極」とは伝導度の範囲が0.1Ω/□から500Ω/□の材料であり、ゲート誘電体の上に位置する。
「ゲート誘電体」とは半導体基板とゲート電極との間の絶縁層である(非常に薄い金属を用い、典型的には300Ω/□を用いる。)
「高k」とは3.9より高い誘電率(k)の誘電材料である。
「金属」とは電気伝導材料であり、電気伝導材料では金属原子が金属結合力により互いに強く結びつき、金属の導電帯と荷電子帯とが重なるエネルギー帯構造であり、そのため、エネルギ―ギャップが存在しない。
【0015】
材料除去プロセスにおける「選択的」とは、第1材料の除去速度が材料除去プロセスを施す構造体の別の材料の除去速度よりも大きい場合を意味する。一実施例では、選択的エッチングは2:1より大きな選択性のエッチングである。
「ドーパント領域」とは真性半導体材料の部分であり、その材料の電気伝導性がn型あるいはp型ドーパントに依存する。
「異方性」とはエッチング種を作用させる材料の表面に対する直角方向に沿った材料除去速度が同じ材料の表面に平行な方向に沿った材料除去速度よりも大きい材料除去プロセスを意味する。
【0016】
「絶縁性」あるいは「誘電性」とは室温伝導度が約10−10(Ω−m)より少ない材料を意味する。
「直接物理コンタクト」あるいは「隣接」とは2つの構造体が間に如何なる中間導電性、絶縁性、あるいは半導体性の構造を介在することなく接触することを意味する。
「被って」、「下に」、「頂部に」、および「上に」は隣接する2つの構造体の構造的関係を意味し、導電性、絶縁性、あるいは半導体性の材料が2つの構造体の隣接面に存在するか否かを問わない。
【0017】
以下においては、「上方」、「下方」、「右側」、「左側」、「垂直」、「水平」、「頂部」、「底部」およびそれらの派生語は図中の方向に過ぎない。
明細書中の「1つの実施例」「一実施例」、「一例としての実施例」等は、記述されている実施例が特定の特徴、構造、或いは特性を有するが、だからと言って、全ての実施例がそのような特定の特徴、構造、或いは特性を必ずしも有さなくともよい。更に、そのような文言は同一の実施例に関するものとは限られない。更には、特定の特徴、構造、或いは、特性が一実施例について述べられている場合、そのような特徴、構造、或いは特性の当業者による他の実施例への応用は、そのような応用が明記されているか否かに依らず、本明細書により開示されているものである。
【0018】
システムオンチップのような、種々の用途例ではプログラマブルMOSFET及びロジツクMOSFETを同一チップ上に形成する必要がある。しかしながら、ロジックMOSFETはメモリ用途のMOSFETとは異なる構造を有する。即ち、プログラマブルメモリ電界効果型トランジスタ(FET)とロジックFETとは異なるそしてしばしば総範する製造上及び構造上の条件を要する。例えば、プログラマブルメモリMOSFETでは、チャージトラップを促進してプログラム効率を促進することが望ましい。対照的に、ロジックMOSFETでは、チャージトラップを抑制してデバイス特性の変位を最小化することが望ましい。
【0019】
一実施例では、本発明は、高k金属ゲート・プログラマブルメモリ金属酸化物半導体電界効果型トランジスタ(MOSFET)と、ロジックMOSFETのような、半導体デバイスとを、同一半導体基板上に形成するための方法及び構造を提供する。プログラマブルメモリMOSFETはデバイスのスペーサ内の電子トラップの効率化を促進するよう構成され、半導体デバイスはホットキャリア効果が低減されるよう構成される。
【実施例】
【0020】
図1は本発明によるメモリデバイスの一実施例を示す。メモリデバイスは第1部分15及び第2部分20を備える半導体基板5を有する。第1部分15にはプログラマブルメモリデバイス105が存在し、第2部分20には半導体デバイス110が存在する。プログラマブルメモリデバイス105は第1ゲート構造体35と第1ゲート構造体35に隣接する少なくとも1つのスペーサ55を備える。第1ゲート構造体35は第1高kゲート誘電体17を被う第1金属ゲート電極16を備え、第1高kゲート誘電体17の部分30は第1ゲート構造体35に隣接する少なくとも1つのスペーサ55の下に位置する。半導体デバイス110は第2ゲート構造体40を備え、第2ゲート構造体40は第2高kゲート誘電体22を被う第2金属ゲート電極21を備えた第2電極構造体40を備えており、第2金属ゲート電極21のサイドウォールS2は第2高kゲート誘電体22のエッジ23に整合されている。
【0021】
一実施例では、第1高kゲート誘電体17の部分30が第1ゲート構造体35に隣接する少なくとも1つのスペーサ55の下に位置しており、このような部分30がプログラマブルメモリデバイス105のメモリ機能における電子及びホールのトラップを促進する。また、第2金属ゲート電極21のサイドウォールS2は第2高kゲート誘電体22のエッジ23に整合されており、このようなサイドウォールS2は半導体デバイス110のホットキャリア効果を低減する。
【0022】
第1ゲート構造体35は第1金属ゲート電極16を被う第1ポリシリコン層14aを更に備えてもよく、第2ゲート構造体40は第2金属ゲート電極21を被う第2ポリシリコン層14bを更に備えてもよい。幾つかの実施例では、ポリシリコン層14a及び14bは省かれる。図1に描かれるように、プログラマブルメモリデバイス105及び半導体デバイス110は延長ソース及びドレイン領域7と埋没ソース及びドレイン領域6を備えてもよい。上述のメモリデバイス及びメモリデバイスを製造するための方法は図2乃至12を参照して以下により詳細に述べられる。
【0023】
図2は本発明の一実施例において用いられる初期構造体を描いている。この初期構造体は半導体基板5を被う層状ゲート積層体10を備えることができる。層状ゲート積層体10は半導体基板5を被う高kゲート誘電体層12及び高kゲート誘電体層12を被う金属電極層13を含むことができる。典型的には、層状ゲート積層体10は金属電極層13を被うポリシリコン層14を更に含む。
【0024】
半導体基板5はこれらに限られないが通常のSi含有材料、ゲルマニウム含有材料、GaAs、InAs及びその他の半導体のような如何なる半導体を含む。Si含有材料は以下のものに限定されないがSi、バルクSi、単結晶Si、多結晶Si、SiGe、アモルファスシリコン、シリコンオンインシュレータ基板(SOI)、SiGeオンインシュレータ(SGOI)、アニールポリシリコン及びポリシリコン線構造体を含んでよい。半導体基板5がシリコンオンインシュレータ(SOI)或いはSiGeオンインシュレータであるときは、埋め込み絶縁層上のSi含有層の厚さは30nmの位数(order)以上の厚さであってもよい。SOI或いはSGOI基板は当業者により良く知られた技法によって製造され得る。例えば、SOI或いはSGOI基板は熱結合プロセスを用いて製造されてもよいし、或いは、当分野で酸素のイオン打ち込みによる分離技術(SIMOX)と言われる、イオン打ち込みプロセスを用いて製造され得る。
【0025】
分離領域6が半導体基板5に形成されもてよく、この場合、分離領域6は半導体基板5の第1部分15を半導体基板5の第2部分20から分離する。分離領域6はシャロートレンチアイソレーション(STI)であってもよい。STI領域は、反応性イオンエッチング(RIE)或いはプラズマエッチングのような、通常のドライエッチングプロセスを用いて半導体基板5にトレンチ(溝)をエッチングして形成できる。トレンチは必要に応じて通常の内張り材料、例えば、酸化物により内張りされ、その後に化学気相堆積法(CVD)或いはその他の同様の堆積法がトレンチにポリシリコン或いは酸化物もしくは窒化物またはその両方のようなその他の同様のSTI誘電材料を充填するために用いられる。STI材料は堆積後に必要に応じて高密度化されてもよい。化学機械研磨(CMP)のような、通常の平坦化プロセスが平坦な構造体を形成するために必要に応じて用いられ得る。幾つかの実施例では、分離領域は通常のシリコンの部分的酸化プロセスにより形成されるLOCOS(シリコンの部分的酸化)領域であってもよい。
【0026】
図2を引続き参照すると、高k誘電体層12が半導体基板5の上に形成され、高k誘電体層12は典型的には酸化物含有材料であり一般的に約0.8nmより厚い。高k誘電体層12はより典型的には1.0nmから2.0nmの厚さであるが、それよりも厚くても薄くてもよい。
【0027】
高k誘電体層12は単一層でもよいし或いはより典型的には複数材料の複数層でもよい。例えば、高k誘電体層12は界面層(典型的にはシリコンオキサイド、シリコンナイトライド、或いはシリコンオキシナイトライド)及び7より大きな誘電定数を有する高k誘電体材料を含んでよい。高k誘電体層12は以下のようなものに限定されないが以下のようなものを1つまた複数含む材料から構成されてもよい。以下のようなものとは、シリコンオキサイド、シリコンナイトライド、シリコンオキシナイトライド、そして、ハフニウムオキサイド、ハフニウムシリコンオキサイド、ハフニウムシリコンオキシナイトライド、ランタンオキサイド、ランタンアルミニウムオキサイド、ジルコニウムオキサイド、ジルコニウムシリコンオキサイド、ジルコニウムシリコンオキシナイトライド、タンタルオキサイド、チタニウムオキサイド、バリウムストロンチウムチタニウムオキサイド、バリウムチタニウムオキサイド、ストロンチウムチタニウムオキサイド、イットリウムオキサイド、アルミニウムオキサイド、鉛スカンジウムタンタルオキサイドのような金属酸化物、及び、亜鉛ニオブ酸鉛、更に、これらの材料の種々の組合せである。
【0028】
高kゲート誘電体層12は堆積法により形成されてよい。ここで堆積法は、以下のものに限定されないが、化学気相堆積法(CVD)、原子線CVD(ALCVD)、プラズマCVD、プラズマ促進CVD、スパッタリング、及び、化学溶液堆積法を含む。他の例では、高kゲート誘電体層12は界面層を更に含み、界面層は酸化物形成、酸窒素化物形成、窒化物形成、化学酸化、もしくは、プラズマ或いはラジカル処理、または、酸化物形成、酸窒素化物形成、窒化物形成、化学酸化と、プラズマもしくはラジカル処理又は両者により形成される。続いて、第1ゲート構造体の第1高kゲート誘電体及び第2ゲート構造体の第2高kゲート誘電体が形成するように高kゲート誘電体層12が続いてエッチングされる。
【0029】
金属電極層13が高k誘電体層12の上にCVD、プラズマ促進CVD、メッキ、もしくは、スパッタリングまたはこれらの組合せのような堆積プロセス、それに続く、平坦化により形成される。金属電極層13はこれらに限定されないがW、Ni、Ti、Mo、Ta、Cu、Pt、Ag、Au、Ru、Ir、Rh、及びRe、そして、これら導電性要素金属の少なくとも1つを含む合金を含む種々の導電性金属であり得る。導電性要素の組合せが採用される場合、TaN或いはWNのような追加的な拡散障壁材料(図中には示されない。)が導電性材料間に形成されてもよい。金属電極層13は5nmから50nmの範囲の厚さT1を有してよい。更に典型的には、金属電極層13の厚さT1の範囲は7.5nmから20nmである。金属電極層13は、続いて、第1ゲート構造体の第1金属ゲート電極及び第2ゲート構造体の第2金属ゲート電極を形成するためにエッチングされる。
【0030】
図2を引続き参照すると、ポリシリコン層14が化学気相堆積法(CVD)により堆積され得る。ポリシリコン層14は元素の周期律表のIII−A族或いはV族の元素によりドープされ得る。ドーパントはポリシリコン層14の堆積中に導入されてもよいし、或いは、ゲート積層体10の形成に続いて導入されてもよい。ポリシリコン層14は20nmから200nmの範囲の厚さT2を有することができる。より典型的には、ポリシリコン層14の厚さT2は40nmから80nmの範囲である。再度強調するが、本発明の幾つかの実施例ではポリシリコン層14は省略できる。
続いて、ポリシリコン層14がエッチングされて、第1ゲート構造体の第1ポリシリコン層及び第2ゲート構造体の第2ポリシリコン層が形成される。
【0031】
図3は高kゲート誘電体上で停止するポリシリコン層(ポリシリコン層が存在する場合)のパターン形成と高kゲート誘電体層12のパターン形成とを示し、これらのパターン形成により半導体基板5の第1部分15内に存在する第1金属ゲート電極16及び半導体基板5の第2部分20内に存在する第2金属ゲート電極21が形成される。第1金属ゲート電極16及び第2金属ゲート電極21はフォトリソグラフィ及びエッチングプロセスのステップを用いて形成される。特に、パターンは、エッチング対象の表面にマスキング層(フォトレジスト或いは下層にハードマスクを備えたフォトレジスト)を塗布し、パターンに沿った照射となるようにフォトレジスト層を露光し、そして、現像剤を用いてフォトレジストをパターン通りに現像することを用いて生成される。フォトレジストのパターン形成が完了するとフォトレジストで被われた領域は保護される一方で、露出された領域は、保護されない領域を除去する選択的エッチングプロセスを用いて除去される。一実施例ではポリシリコン層はエッチングされ、次に、第1金属ゲート電極16及び第2金属ゲート電極21を形成するエッチングプロセスの最中のエッチングマスクとして利用される。第1ポリシリコン層14aが第1ゲート積層体35内に存在し、第2ポリシリコン層14bが第2ゲート積層体40内に存在する。この実施例では、前述のエッチングプロセスが第1ポリシリコン層14a及び第2ポリシリコン層14bを生成するために用いられてもよい。
【0032】
図4は半導体基板5の第1部分15及び第2部分20内の横に広がるソース及びドレイン領域7の形成を描いている。横に広がるソース及びドレイン領域7は半導体基板5へのn型或いはp型のドーパントのイオン打ち込みにより形成され得る。PFETデバイスは、横に広がるソース及びドレイン領域7に周期律表のV族の元素をドーピングすることによりシリコン含有半導体基板内に生成される。NFETデバイスは、横に広がるソース及びドレイン領域7に周期律表のIII族の元素をドーピングすることによりシリコン含有半導体基板内に生成される。1つの例では、横に広がるソース及びドレイン領域についてのドーパントはヒ素を含み、ヒ素は2KeVから50KeVの範囲のエネルギーで注入され、注入濃度は5×1013原子/cm2から1×1015原子/cm2の範囲である。ハロー領域(図示せず)が傾斜した方向からのイオン注入及び横に広がるソース及びドレイン領域7とは反対の導電型ドーパントを用いることにより横に広がるソース及びドレイン領域7の下に形成され得る。必要に応じて、広いスペーサが、横に広がるソース及びドレイン領域7の形成前に形成されてもよい。この広いスペーサは図示されないが、窒化物を含んでもよく、横に広がるソース及びドレイン領域7の形成前に形成されてもよい。広いスペーサが存在するときには、広いスペーサは横に広がるソース及びドレイン領域7の形成後に除去されてもよい。
【0033】
図5は第1金属ゲート電極16を含む第1ゲート構造体35のサイドウォール上の第1の犠牲スペーサ9及び第2金属ゲート電極21を含む第2ゲート構造体40のサイドウォール上の第2犠牲スペーサ11を描いている。第1犠牲スペーサ9及び第2犠牲スペーサ11は、酸化物、窒化物、酸窒化物、或いはこれらの組合せから形成され得る。典型的には、第1犠牲スペーサ9及び第2の犠牲スペーサ11は、シリコンナイトライドのような、窒化物から形成される。第1の犠牲スペーサ9及び第2の犠牲スペーサ11は、堆積法或いは熱成長法のような、成長プロセスにより作られ得る。例えば、第1犠牲スペーサ9及び第2犠牲スペーサ11は、反応性イオンエッチングのような異方性エッチングと組合わされる化学気相堆積法(CVD)のような堆積プロセスにより形成され得る。第1犠牲スペーサ9及び第2犠牲スペーサ11は、典型的には5nmから60nmの範囲の幅W1を有するが、それよりも薄い或いはそれよりも厚い幅でもよい。より典型的には、第1犠牲スペーサ9及び第2犠牲スペーサ11は、夫々が10nmから20nmの範囲の幅W1を有してもよい。
【0034】
図6は第2ゲート構造体40から第2犠牲スペーサ11を除去した状態を描いており、高kゲート誘電体層12の残存部12aが露出されている。高kゲート誘電体層12の残存部12aとは、第1金属ゲート電極16の下でもなく、第2金属ゲート電極21の下でもない高kゲート誘電体層12の部分であり、そして、第1犠牲スペーサ9の下でもない高kゲート誘電体層12の部分である。一実施例では、高kゲート誘電体層12の露出された部分、即ち、残存部12aはエッチングマスク25の形成により選別される。エッチングマスク25は半導体基板5の第1部分15を被って保護し、第1部分15には第1金属ゲート電極16及び第1犠牲スペーサ9を含む第1ゲート構造体30が存在する。エッチングマスク25は高kゲート誘電体層12のうちの第2部分20内に存在する部分を被わない。更に、図6に描かれているように、高kゲート誘電体層12の露出部分であるところの残存部分12aは第2金属ゲート導電体21の下には存在しない。
【0035】
一実施例では、エッチングマスク25は半導体基板5の第1部分15を被うように形成される。一実施例では、エッチクングマスク25は堆積法、フォトリソグラフィ法、及び高選択性エッチング法を用いて形成されるハードマスクである。一実施例では、ハードマスク層は半導体基板5の第1部分15及び第2部分20を被うように先ず堆積される。ハードマスクは化学気相堆積法(CVD)及びその他の方法で堆積され得るような誘電体系材料を含み得る。典型的には、ハードマスクの組成物はシリコンオキサイド、シリコンカーバイド、シリコンナイトライド、シリコンカーボナイトライド等を含む。ハードマスク層としてスピンオン誘電体が用いられ得る。スピンオン誘電体は以下のものに限定されないがシルセスキオキサン、シロキサン、及び、ボロンフォスフェイトシリケイトガラス(BPSG)を含む。
【0036】
ハードマスク層は次にフォトリソグラフィ法によりパターン形成される。特に、パターンは、パターン形成しようとする表面にフォトレジストを塗布し、フォトレジストをパターン通りの照射に露光されることにより形成され、パターンは次にレジスト現像剤を用いて現像される。フォトレジストのパターン形成が完了した後、フォトレジストで被われた領域は保護される一方で露出された領域は除去される。除去はエッチングマスク25を形成するハードマスク層の保護されていない領域を除去する選択的エッチングプロセスを用いて行われる。
【0037】
他の実施例では、フォトレジストマスクがエッチングマスク25としてのハードマスクの代わりに用いられてもよい。フォトレジストマスクはフォトレジスト層を塗布し、フォトレジスト層をパターン通りの照射に露光させ、そして、レジスト現像剤を用いてパターンをフォトレジスト中に現像することにより形成し得る。フォトレジストのパターン形成が完了すると残存フォトレジストによって被われた半導体基板5の領域は保護される。
【0038】
エッチングマスク25の形成に続いて、第2犠牲スペーサ11が第2犠牲スペーサ11の材料に対して高い選択性を有するエッチングプロセスにより除去される。このエッチングプロセスはエッチングマスク25、第2金属ゲート電極21、或いは、第2金属ゲート電極21を被うように配置された第2ポリシリコン層14aが存在するときには第2のポリシリコン層14b、及び半導体基板5をエッチングしない。第2犠牲スペーサ11の除去の後、選択性エッチングのような、エッチングプロセスを用いてエッチングマスク25が除去される。
【0039】
図7はエッチングマスクを除去した後の高k誘電体層の残存部、即ち、露出部の除去を描いており、この除去が第1高kゲート誘電体17及び第2の高kゲート誘電体22を形成する。第1高kゲート誘電体17は第1金属ゲート電極16のサイドウォールS1を越えて延びる部分30を有する。第2高kゲート誘電体22はエッジ23を有し、このエッジ23は第2金属ゲート電極21のサイドウォールS2に整合されている。第2高kゲート誘電体22のエッジ23と第2金属ゲート電極21のサイドウォールS2との間の関連性を記述する用語の「整合」とはエッジ23の外面が第2金属ゲート電極21のサイドウォールS2の外面と共通面上にあること、即ち、同一面上にあることを意味する。より明確には、一実施例では、エッジ23の外面とサイドウォールS2の外面とは共に半導体基板5の上面に平行な面に対して垂直な平面上に存在する。
【0040】
高kゲート誘電体層の残存部分、即ち、露出部分は例えば反応性イオンエッチング(RIE)のような異方性エッチングプロセスの如きエッチングプロセスにより除去され得る。一実施例では、エッチングプロセスは選択的エッチングプロセスであり、エッチング化学種は半導体基板5、第1ゲート構造体35、第2ゲート構造体40、及び第1犠牲スペーサ9に対して高kゲート誘電体層を選択的にエッチングする。
【0041】
第1高kゲート誘電体17の部分30は第1ゲート構造体35に隣接する第1犠牲スペーサ9の下に存在し、第1高kゲート誘電体17の部分30は第1金属ゲート電極16のサイドウォールから測って2nmから40nmの範囲の長さL1を有する。より典型的には、第1高kゲート誘電体17のうちの第1の犠牲スペーサ9の下に存在する部分30は第1金属ゲート電極16のサイドウォールから測って5nmから20nmの範囲の長さL1を有する。
【0042】
図8は、第1ゲート構造体35及び第2ゲート構造体40に隣接する深いソース及びドレイン用オフセットスペーサ55の形成を描き、そして、半導体基板5の第1部分15及び第2部分20内の深いソース及びドレイン領域60の形成を描いている。一実施例では、深いソース及びドレイン用スペーサ55の形成前に、第1犠牲スペーサ9がエッチングプロセスを用いて第1ゲート構造体35から除去される。第1、第2犠牲スペーサ9、11と同様に、深いソース及びドレイン用スペーサ55は誘電体材料により形成されてよい。深いソース及びドレイン用スペーサ55は典型的には窒化物或いは酸化物と窒化物との組合せ材料により形成される。一例では、深いソース及びドレイン用スペーサ55はSi3N4のような窒化物である。深いソース及びドレイン用スペーサ55は堆積プロセス及びエッチングプロセスを用いて形成され得る。深いソース及びドレイン用スペーサ55は10nmから60nmの範囲、典型的には約15nmのスペーサ幅W2を有する。
【0043】
深いソース及びドレイン用スペーサ55の形成に続いて、より高いエネルギーのイオン注入が実行されて深いソース及びドレイン領域60を形成する。これらの注入は横に広がるソース及びドレイン領域7の注入よりも高いエネルギー及び高いドーパント濃度において実行される。深いソース及びドレイン領域60は典型的には横に広がるソース及びドレイン領域7と一致するタイプのドーパントでドープされる。
【0044】
深いソース及びドレイン領域60の形成に続いて、ソース及びドレイン領域60は活性化アニーリングにより活性化される。活性化アニーリングは以下のものに限定されないが急速熱的アニーリング、ファーネスアニーリング、フラッシュランプアニーリング、レーザアニーリング、或いはこれらの種々の組合せのような従来のプロセスを用いる。活性化アニーリングは850℃から1350℃の範囲の温度において実行される。
【0045】
図8を引続き参照し、一実施例では、本発明のメモリデバイスは半導体基板5の第1部分15のプログラマブルメモリデバイス105と半導体基板5の第2部分20の半導体デバイス110とを含む。
【0046】
一実施例では、プログラマブルメモリデバイス105はホットキャリアメモリ電界効果型トランジスタ(FET)である。プログラマブルメモリデバイス105は第1ゲート構造体35及び少なくとも1つのスペーサ、即ち、深いソース及びドレイン・オフセットスペーサ55を有してよく、深いソース及びドレイン・オフセットスペーサ55は第1ゲート構造体35に隣接している。ここで、第1ゲート構造体35は第1高kゲート誘電体17を被う第1金属ゲート電極16を含み、第1高kゲート誘電体17の部分30は第1ゲート構造体35に隣接するスペーサ55の下に存在する。
【0047】
図8に描かれるように、第1ゲート構造体35は第1金属ゲート電極16を被う第1ポリシリコン層14aを含むこともできる。一実施例では、ホットキャリアメモリFET、即ち、プログラマブルメモリデバイス105の第1高kゲート誘電体17の深いソース及びドレイン用オフセットスペーサ55の下に存在する部分30が深いソース及びドレイン領域内の電子のトラッピングの効率を促進する。これは、シリコンオキサイド(SiO2)或いはシリコンナイトライド(Si3N4)のスペーサ55に対する高kゲート誘電体、即ち、第1高kゲート誘電体17の電子注入障壁の低さに起因する。上に論述されたように、第1高kゲート誘電体17の誘電体材料はHfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、及びY2O3の少なくとも1つにより構成される。1つの例では、プログラマブルメモリデバイス105の第1高kゲート誘電体17はHfO2により構成され、障壁は1.5eVであるが、この値(障壁)は第1高kゲート誘電体がSiO2から構成される場合は、3.5eVである。
【0048】
一実施例では、半導体デバイス110は第2ゲート構造体40を含み、第2ゲート構造体40は第2高kゲート誘電体22を被う第2金属ゲート電極21を有する。第2金属ゲート電極21のサイドウォールS2は第2高kゲート構造体22のエッジ23に整合されている。半導体デバイス110はロジックデバイスであってもよく、ロジックデバイスは典型的にはメモリデバイスによるメモリファンクションに代わってロジックファンクションを遂行する。一実施例では、上述の半導体デバイス、及びその製法は、半導体デバイスのゲート構造体、即ち、第2ゲート構造体40に隣接するオフセットスペーサ55の下に高k誘電体材料を設けない事により、ホットキャリア効果を低減する。
【0049】
図9乃至12は、図1に描かれるようなメモリデバイスの形成方法の他の実施例を描く。図9は、図3中に描かれる構造の第1金属ゲート電極16上への第1犠牲スペーサ9の形成と第2金属ゲート電極21上への第2犠牲スペーサ11の形成を描いている。第1犠牲スペーサ9及び第2犠牲スペーサ11の形成に関する図5を参照しての上記説明は、図9に描かれた本実施例に適用できる。
【0050】
図10は第2犠牲スペーサ11の第2金属ゲート電極21からの除去、及び高kゲート誘電体層の露出された部分のエッチングを描く。上記実施例と同様に、エッチングステップは第1ゲート構造体35及び第2ゲート構造体40を形成する。第1ゲート構造体35は、第1金属ゲート電極16のサイドウォールS1を越えて延びる部分30を有する第1高kゲート誘電体17を含む。第2ゲート構造体40は、第2金属ゲート電極21のサイドウォールS2に整合されたエッジ23を有する第2高kゲート誘電体22を含む第2ゲート構造体40を含む。
【0051】
図11を参照し、次のプロセスでは、横に広がるソース及びドレイン領域7が半導体基板5の第1部分15及び第2部分20内に形成される。次に、深いソース及びドレイン用オフセットスペーサ55が第1金属ゲート電極16及び第2金属ゲート電極21に隣接して形成され、そして、図12に示されるように、深いソース及びドレイン領域60が半導体基板5の第1部分15及び第2部分20内に形成される。
【0052】
本発明は好ましい実施例を参照して詳述されたが、形態及び詳細についての前述の及びその他の変更があっても、それらは本発明の意図や範囲から外れるものではないと当業者により理解される。従って、本発明は添付の特許請求の範囲により限定されても前述の図示された形態及び詳細には限定されない。
【特許請求の範囲】
【請求項1】
メモリデバイスの形成方法であり、
第1部分及び第2部分を備える半導体基板を用意し、
半導体基板を被う層状ゲート積層体を形成し、この層状ゲート積層体は半導体基板を被う高kゲート誘電体層及び高kゲート誘電体層を被う金属ゲート電極層を備え、
金属ゲート電極層に高kゲート誘電体層上で停止するパターンを形成して、半導体基板の第1部分内に存在する第1金属ゲート電極及び半導体基板の第2部分内に存在する第2金属ゲート電極を形成し、
高kゲート誘電体の一部を被う少なくとも1つのスペーサを第1金属ゲート電極上に形成し、第1金属ゲート電極にも、第2ゲート電極にも、そして、少なくとも1つのスペーサにも被われない高kゲート誘電体の残存部分を露出させ、
高kゲート誘電体の残存部分をエッチングして、第1金属ゲート電極のサイドウォールを越えて延びる部分を有する第1高kゲート誘電体、及び、第2金属ゲート電極のサイドウォールに整合されたエッジを有する第2高kゲート誘電体を形成する、
メモリデバイスの形成方法。
【請求項2】
半導体基板は半導体オンインシュレータ(SOI)基板或いはバルク半導体基板である請求項1の形成方法。
【請求項3】
半導体基板の第1部分は半導体基板の第2部分から素子分離領域により分離されている、請求項1又は2の形成方法。
【請求項4】
層状ゲート積層体の形成は金属電極層を被うポリシリコンの形成を更に含む、請求項1乃至3のいずれか1つの形成方法。
【請求項5】
少なくとも1つのスペーサの形成は誘電体材料の堆積及び誘電体材料の異方性エッチングを含む、請求項1乃至4のいずれか1つの形成方法。
【請求項6】
第1金属ゲート電極及び第2金属ゲート電極の形成に続いて、半導体基板の第1部分及び第2部分に横に広がるソース及びドレイン領域を更に形成する、請求項1の形成方法。
【請求項7】
高kゲート誘電体の一部を被う少なくとも1つのスペーサの第1金属ゲート電極への形成は、第1金属ゲート電極上の第1犠牲スペーサと第2金属ゲート電上の第2犠牲スペーサの形成を含み、更に第2金属ゲート電極から第2犠牲スペーサの除去を含み、第1金属ゲート電極上の第1犠牲スペーサが前記少なくとも1つのスペーサを更に形成する、請求項6の形成方法。
【請求項8】
第1犠牲スペーサを第1金属ゲート電極上から除去し、第1金属ゲート電極及び第2金属ゲート電極に隣接するオフセットスペーサを形成し、半導体基板の第1部分及び第2部分内に深いソース及びドレイン領域を更に形成する、請求項7の形成方法。
【請求項9】
第1金属ゲート電極及び第2金属ゲート電極に隣接するオフセットスペーサを形成し、半導体基板の第1部分及び第2部分内に深いソース及びドレイン領域を更に形成する、請求項7の形成方法。
【請求項10】
第1高kゲート誘電体の第1金属ゲート電極のサイドウォールを越える部分は2nmから40nmの範囲である、請求項1乃至9の何れか1つの形成方法。
【請求項11】
第1金属ゲート電極上に第1犠牲スペーサを形成し、第2金属ゲート電極上に第2犠牲スペーサを形成し、
第2金属ゲート電極から第2犠牲スペーサを除去し、
高kゲート誘電体の残存部分にエッチングを施し、第1金属ゲート電極のサイドウォールを越えて延びる部分を有する第1高kゲート誘電体を形成するとともに、第2金属ゲート電極のサイドウォールに整合されたエッジを有する第2高kゲート誘電体を形成し、
第1犠牲スペーサを第1金属ゲート電極から除去し、
半導体基板の第1部分及び第2部分内に横に広がるソース及びドレイン領域を形成し、
第1金属ゲート電極及び第2金属ゲートに隣接するオフセットスペーサを形成し、そして、
導体基板の第1部分及び第2部分内に深いソース及びドレイン領域を形成する、
請求項1乃至10の何れか1つの形成方法。
【請求項12】
メモリデバイスであって、
第1部分及び第2部分を有する半導体基板、
半導体基板の第1部分に存在するプログラマブルメモリデバイス、及び、
半導体基板の第2部分に存在する半導体デバイス、
を備え、
プログラマブルメモリテバイスは第1ゲート構造体及び第1ゲート構造体に隣接するスペーサを備え、第1ゲート構造体は第1高kゲート誘電体を被う第1金属ゲート電極を備え、第1高kゲート誘電体の一部は第1ゲート構造体に隣接するスペーサの下に存在し、
半導体デバイスは第2ゲート構造体を備え、第2ゲート構造体は第2高kゲート誘電体を被う第2金属ゲート電極を備え、第2金属ゲート電極のサイドウォールは第2高kゲート誘電体のエッジに整合されている、
メモリデバイス。
【請求項13】
(i)第1ゲート構造体は第1金属ゲート電極を被う第1ポリシリコン層を有し、第2ゲート構造体は第2金属ゲート電極を被う第2ポリシリコン層を有し、
(ii)少なくとも1つの第1金属ゲート電極及び第2金属ゲート電極は、Co、Ni、Ti、W、 Mo、Ta、TiN、TaC、WN、或いはこれらの組合せから構成され、
(iii)少なくとも1つの第1高kゲート誘電体及び第2高kゲート誘電体はHfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3及びこれらの組合せから構成され、或いは、
(iv)第1ゲート構造体に隣接するスペーサの下に存在する第1高kゲート誘電体の部分は第1金属ゲート電極のサイドウォールから測定して2nmから30nmの範囲の長さを有する、
請求項12のメモリデバイス。
【請求項14】
メモリデバイスであって、
ゲート構造体及びゲート構造体に隣接するスペーサを備え、
ゲート構造体は高kゲート誘電体を被う金属ゲート電極を備え、
高kゲート誘電体の一部はゲート構造体に隣接するスペーサの下に存在する、
メモリデバイス。
【請求項15】
高kゲート誘電体はHfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3及びこれらの混合物から構成され、もしくは、ゲート構造体に隣接するスペーサの下に存在する高kゲート誘電体の部分は金属ゲート電極のサイドウォールから測定して2nmから30nmの範囲の長さをする、またはこれらの両方である、請求項14のメモリデバイス。
【請求項1】
メモリデバイスの形成方法であり、
第1部分及び第2部分を備える半導体基板を用意し、
半導体基板を被う層状ゲート積層体を形成し、この層状ゲート積層体は半導体基板を被う高kゲート誘電体層及び高kゲート誘電体層を被う金属ゲート電極層を備え、
金属ゲート電極層に高kゲート誘電体層上で停止するパターンを形成して、半導体基板の第1部分内に存在する第1金属ゲート電極及び半導体基板の第2部分内に存在する第2金属ゲート電極を形成し、
高kゲート誘電体の一部を被う少なくとも1つのスペーサを第1金属ゲート電極上に形成し、第1金属ゲート電極にも、第2ゲート電極にも、そして、少なくとも1つのスペーサにも被われない高kゲート誘電体の残存部分を露出させ、
高kゲート誘電体の残存部分をエッチングして、第1金属ゲート電極のサイドウォールを越えて延びる部分を有する第1高kゲート誘電体、及び、第2金属ゲート電極のサイドウォールに整合されたエッジを有する第2高kゲート誘電体を形成する、
メモリデバイスの形成方法。
【請求項2】
半導体基板は半導体オンインシュレータ(SOI)基板或いはバルク半導体基板である請求項1の形成方法。
【請求項3】
半導体基板の第1部分は半導体基板の第2部分から素子分離領域により分離されている、請求項1又は2の形成方法。
【請求項4】
層状ゲート積層体の形成は金属電極層を被うポリシリコンの形成を更に含む、請求項1乃至3のいずれか1つの形成方法。
【請求項5】
少なくとも1つのスペーサの形成は誘電体材料の堆積及び誘電体材料の異方性エッチングを含む、請求項1乃至4のいずれか1つの形成方法。
【請求項6】
第1金属ゲート電極及び第2金属ゲート電極の形成に続いて、半導体基板の第1部分及び第2部分に横に広がるソース及びドレイン領域を更に形成する、請求項1の形成方法。
【請求項7】
高kゲート誘電体の一部を被う少なくとも1つのスペーサの第1金属ゲート電極への形成は、第1金属ゲート電極上の第1犠牲スペーサと第2金属ゲート電上の第2犠牲スペーサの形成を含み、更に第2金属ゲート電極から第2犠牲スペーサの除去を含み、第1金属ゲート電極上の第1犠牲スペーサが前記少なくとも1つのスペーサを更に形成する、請求項6の形成方法。
【請求項8】
第1犠牲スペーサを第1金属ゲート電極上から除去し、第1金属ゲート電極及び第2金属ゲート電極に隣接するオフセットスペーサを形成し、半導体基板の第1部分及び第2部分内に深いソース及びドレイン領域を更に形成する、請求項7の形成方法。
【請求項9】
第1金属ゲート電極及び第2金属ゲート電極に隣接するオフセットスペーサを形成し、半導体基板の第1部分及び第2部分内に深いソース及びドレイン領域を更に形成する、請求項7の形成方法。
【請求項10】
第1高kゲート誘電体の第1金属ゲート電極のサイドウォールを越える部分は2nmから40nmの範囲である、請求項1乃至9の何れか1つの形成方法。
【請求項11】
第1金属ゲート電極上に第1犠牲スペーサを形成し、第2金属ゲート電極上に第2犠牲スペーサを形成し、
第2金属ゲート電極から第2犠牲スペーサを除去し、
高kゲート誘電体の残存部分にエッチングを施し、第1金属ゲート電極のサイドウォールを越えて延びる部分を有する第1高kゲート誘電体を形成するとともに、第2金属ゲート電極のサイドウォールに整合されたエッジを有する第2高kゲート誘電体を形成し、
第1犠牲スペーサを第1金属ゲート電極から除去し、
半導体基板の第1部分及び第2部分内に横に広がるソース及びドレイン領域を形成し、
第1金属ゲート電極及び第2金属ゲートに隣接するオフセットスペーサを形成し、そして、
導体基板の第1部分及び第2部分内に深いソース及びドレイン領域を形成する、
請求項1乃至10の何れか1つの形成方法。
【請求項12】
メモリデバイスであって、
第1部分及び第2部分を有する半導体基板、
半導体基板の第1部分に存在するプログラマブルメモリデバイス、及び、
半導体基板の第2部分に存在する半導体デバイス、
を備え、
プログラマブルメモリテバイスは第1ゲート構造体及び第1ゲート構造体に隣接するスペーサを備え、第1ゲート構造体は第1高kゲート誘電体を被う第1金属ゲート電極を備え、第1高kゲート誘電体の一部は第1ゲート構造体に隣接するスペーサの下に存在し、
半導体デバイスは第2ゲート構造体を備え、第2ゲート構造体は第2高kゲート誘電体を被う第2金属ゲート電極を備え、第2金属ゲート電極のサイドウォールは第2高kゲート誘電体のエッジに整合されている、
メモリデバイス。
【請求項13】
(i)第1ゲート構造体は第1金属ゲート電極を被う第1ポリシリコン層を有し、第2ゲート構造体は第2金属ゲート電極を被う第2ポリシリコン層を有し、
(ii)少なくとも1つの第1金属ゲート電極及び第2金属ゲート電極は、Co、Ni、Ti、W、 Mo、Ta、TiN、TaC、WN、或いはこれらの組合せから構成され、
(iii)少なくとも1つの第1高kゲート誘電体及び第2高kゲート誘電体はHfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3及びこれらの組合せから構成され、或いは、
(iv)第1ゲート構造体に隣接するスペーサの下に存在する第1高kゲート誘電体の部分は第1金属ゲート電極のサイドウォールから測定して2nmから30nmの範囲の長さを有する、
請求項12のメモリデバイス。
【請求項14】
メモリデバイスであって、
ゲート構造体及びゲート構造体に隣接するスペーサを備え、
ゲート構造体は高kゲート誘電体を被う金属ゲート電極を備え、
高kゲート誘電体の一部はゲート構造体に隣接するスペーサの下に存在する、
メモリデバイス。
【請求項15】
高kゲート誘電体はHfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3及びこれらの混合物から構成され、もしくは、ゲート構造体に隣接するスペーサの下に存在する高kゲート誘電体の部分は金属ゲート電極のサイドウォールから測定して2nmから30nmの範囲の長さをする、またはこれらの両方である、請求項14のメモリデバイス。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公表番号】特表2012−515443(P2012−515443A)
【公表日】平成24年7月5日(2012.7.5)
【国際特許分類】
【出願番号】特願2011−545659(P2011−545659)
【出願日】平成21年12月21日(2009.12.21)
【国際出願番号】PCT/EP2009/067671
【国際公開番号】WO2010/081616
【国際公開日】平成22年7月22日(2010.7.22)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
【公表日】平成24年7月5日(2012.7.5)
【国際特許分類】
【出願日】平成21年12月21日(2009.12.21)
【国際出願番号】PCT/EP2009/067671
【国際公開番号】WO2010/081616
【国際公開日】平成22年7月22日(2010.7.22)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
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