【課題】記憶素子の下にあるコンタクトプラグの上面の平坦性を改善し、信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板と、半導体基板上に設けられた複数のスイッチングトランジスタと、隣接する２つのスイッチングトランジスタ間に埋め込まれ、該隣接する２つのスイッチングトランジスタの各ゲートから絶縁されかつ該隣接する２つのスイッチングトランジスタの拡散層に電気的に接続されたコンタクトプラグと、コンタクトプラグ上に形成され、上面がスイッチングトランジスタの上面よりも高い位置にある上部コネクタと、上部コネクタの上面上に設けられ、データを記憶する記憶素子と、記憶素子上に設けられた配線とを備えている。 （もっと読む）

【課題】本発明は、不揮発性メモリー素子の製造方法を提供し、不揮発性メモリー素子において階段形態のゲートを具現できるパターニング方法を提供する。
【解決手段】本発明は階段型構造を形成する方法及びこれを利用した不揮発性メモリー素子の製造方法に関し、複数個の薄膜をプレート形状に積層し、前記複数個の薄膜のうち最上層の薄膜上にマスクを形成し、前記マスクを利用したエッチングを使用して前記最上層の薄膜をパターニングし、前記マスクを順次的に拡大し、そして前記順次的拡大されたマスクを利用したエッチングを使用して余り薄膜を順次的にパターニングすることを含み、前記複数個の薄膜を前記プレート形状から階段形態に形成するパターニング方法を利用して階段型構造を有するコントロールゲートを含む不揮発性メモリー素子を製造できる。 （もっと読む）

【課題】相変化材料層をヒータ電極で加熱して抵抗値を変化させ、情報の記憶を行う相変化メモリを備える半導体装置において、工程数を削減してヒータ部の電流密度を高くする製造方法並びに構造を提供する。
【解決手段】ヒータ電極１０を覆う層間絶縁膜１３に、ヒータ電極１０上面と同形状であり、全面を露出する開口部が形成されており、開口部に絶縁材料からなるサイドウォール１５が形成されており、相変化材料層１６は、サイドウォール１０の形成された開口部内でヒータ電極１０と接触しており、相変化材料層１６における相変化領域１８はサイドウォール１０で囲まれた開口部内に形成される。 （もっと読む）

【課題】高集積なＣＭＯＳ型ＳＲＡＭを提供する。
【解決手段】第１の第１導電型半導体１３７と、第１の第１導電型半導体とは極性が異なる第１の第２導電型半導体１０４と、第１の第１導電型半導体１３７と第１の第２導電型半導体１０４との間に配置される第１の絶縁物１１２が一体となり基板に対して垂直に延びる１本の第１の柱と、第１の第１導電型半導体１３７の上下に配置された第１の第２導電型高濃度半導体１８２と、第２の第２導電型高濃度半導体１４１と、第１の第２導電型半導体１０４の上下に配置された第１の第１導電型高濃度半導体１８６と、第２の第１導電型高濃度半導体１４３と、第１の柱を取り囲む第１のゲート絶縁物１７６と、第１のゲート導電体１６７と、を有するインバータを用いてＳＲＡＭを構成する。 （もっと読む）

【課題】 製造コストおよびプロセス歩留りの改善が可能となる、抵抗変化素子を含む半導体記憶装置を提供すること。
【解決手段】 第１の方向に並んで設けられた第１および第２のＭＯＳＦＥＴと、前記第１および第２のＭＯＳＦＥＴの上方に設けられ下端が前記第１および第２のＭＯＳＦＥＴのドレインに接続された第１の抵抗変化素子と、第１の方向に並んで設けられた第３および第４のＭＯＳＦＥＴと、前記第３および第４のＭＯＳＦＥＴの上方に設けられ下端が前記第３および第４のＭＯＳＦＥＴのドレインに接続された第２の抵抗変化素子と、前記第１および第２のＭＯＳＦＥＴのソースに接続され第１の方向に延びる第１の配線と、前記第３および第４のＭＯＳＦＥＴのソースに接続され第１の方向に延びる第２の配線と、前記第１の抵抗変化素子の上端と前記第２の抵抗変化素子の上端とを接続する上部電極と、前記上部電極に接続され第１の方向に延びる第３の配線とを備える。 （もっと読む）

【課題】半導体記憶装置に適するトランジスタ構造及びその製作方法の提供。
【解決手段】デュアルチャネルトランジスタ５０は、少なくとも、第一方向に沿って伸展する第一ＳＴＩ（シャロートレンチアイソレーション）と第二方向に沿って伸展する第二ＳＴＩにより分離され、第一ＳＴＩと第二ＳＴＩが交差する半導体アイランド２２と、第二方向に沿って伸展し、半導体アイランドの表面から内側に向かって凹んだゲートトレンチ２６と、第二方向に沿って伸展し、ゲートトレンチ内に設けられたゲート３０と、第二方向に沿って設けられ、半導体アイランドの上面に設けられた第一ソース／ドレイン領域と、第一ソース／ドレイン領域の間に設けられた第一Ｕ字型チャネル領域６０と、第二方向に沿って設けられ、半導体アイランドの上面に設けられた第二ソース／ドレイン領域と、第二ソース／ドレイン領域の間に設けられた第二Ｕ字型チャネル領域６２とを備える。 （もっと読む）

【課題】コンタクト電極の形状を改善し、コンタクト抵抗を低くする。
【解決手段】本発明の例に係わる不揮発性半導体メモリは、半導体基板１０上に第１ゲー
ト絶縁膜１１を介して形成された浮遊ゲート電極１２と、浮遊ゲート電極１２上に形成さ
れたゲート間絶縁膜１３を介して形成された制御ゲート電極１４を有するメモリセルと、
半導体基板１０の上面と接したボトム電極３２と、ボトム電極３２の両端部に形成された
ゲート間絶縁膜３３を介して形成されたトップ電極３４と、トップ電極３４間に形成され
、かつ、ボトム電極３２の上面に接するプラグ電極３５を具備するコンタクト電極とを具
備することを特徴とする。 （もっと読む）

【課題】フローティングゲートが少なくとも２つのコントロールゲートラインと容量的に結合するようになっているフラッシュＮＡＮＤタイプのＥＥＰＲＯＭシステムの提供。
【解決手段】コントロールゲートラインはフローティングゲートの側壁と結合するようにフローティングゲート間に位置し、メモリセルの結合比が望ましく高められる。フローティングゲートの選択された行の両側の両方のコントロールゲートラインは普通同じ電圧まで高められ、隣接するフローティングゲートの選択されていない行に結合された第２のコントロールゲートラインは低く保たれる。選択されたフローティングゲートの領域でその電圧を選択的に高めるために、コントロールゲートラインを基板と容量的に結合させる。フローティングゲートの長さとコントロールゲートラインの厚さとは、スペーサのエッチマスクを形成することによってプロセスの最小分解エレメントより小さくされ得る。 （もっと読む）

【課題】本発明は、メモリセルへのデータの書き換え動作を遅くすることなく、メモリセルの占有面積を小さくすることのできる半導体装置を提供することを課題とする。
【解決手段】チャネル領域７１の上面７１ｆ側にＸ方向に延在して形成された第２拡散層４１と、チャネル領域７１の第３側面７１ａにゲート絶縁膜７３を介して形成された第１のゲート電極７５と、チャネル領域７１の第４側面７１ｂにゲート絶縁膜７３を介して形成された第２のゲート電極７６と、チャネル領域７１の第１部分７１−１に整合して第２拡散層４１上に設けられた第１メモリセル２３−１と、チャネル領域７１の第２部分７１−２に整合して第２拡散層４１上に設けられた第２メモリセル２３−２と、を備える。 （もっと読む）

【課題】側壁転写技術により倒れにくいマスクパターンを形成するＮＡＮＤフラッシュメモリ等の製造方法を提供する。
【解決手段】非晶質シリコン膜２１上に第１膜のシリコン酸化膜２２を形成し（ａ）、所定のラインアンドスペースのパターンに加工して中間パターン２３を形成する（ｂ）。中間パターン２３は、パターン部２３ａを有するとともに、パターン部２３ａの間に残存部２３ｂを残してた状態で形成される。中間パターン２３をスリミング処理し、非晶質シリコン膜２１上に芯材パターン２４を形成する（ｃ）。残存部２３ｂは除去される。芯材パターン２４上に第２膜のシリコン窒化膜を形成し、エッチバック処理で側壁パターンを形成し、芯材パターン２４を除去してマスクパターンを得る。マスクパターンは、段差のない非晶質シリコン膜２１上に形成されるので応力差に起因した倒れの発生を抑制できる。 （もっと読む）

【課題】隣接する埋め込みビット線が短絡（ショート）することを防止した半導体装置を提供する。
【解決手段】半導体基板２の面内に枠状に形成された第１の溝部３と、第１の溝部３に絶縁膜４を埋め込むことによって形成された素子分離領域５と、素子分離領域５の内側に形成された素子形成領域６と、素子形成領域６において第１の方向Ｙに延在し、且つ、格子状に複数並んで形成された第２の溝部７と、第２の溝部７の両側面に不純物を拡散させることによって形成された埋め込みビット線１０とを備え、第２の溝部７の両端が素子分離領域５に至るまで第１の方向Ｙに延在して設けられている。 （もっと読む）

【課題】フラッシュメモリの製造工程において、エッチングによるＳＴＩ膜の膜減りを抑制することができる製造方法と、それを可能にするスプリットゲートタイプのＭＯＮＯＳ型フラシュメモリ構造を提供する。
【解決手段】ワードゲートとコントロールゲートを含むスプリットゲートタイプのＭＯＮＯＳ型フラシュメモリの製造方法であって、ＳＴＩによって分離された半導体基板の不純物拡散層上に、酸化膜を挟んだワードゲートを形成する工程と、該ＳＴＩとワードゲートが形成された半導体基板の表面全体に酸化膜、窒化膜、酸化膜の順に成膜されるＯＮＯ層を形成する工程と、該ＯＮＯ層の上にコントロールゲート用導電膜（１０）を形成する工程と、該コントロールゲート用導電膜の表面全体にマスク用絶縁膜（２６）を形成する工程と、を含む。 （もっと読む）

【課題】小型化が可能な半導体装置を提供する。
【解決手段】半導体装置において、第１の導電性材料からなる第１のコンタクトと、第２の導電性材料からなり、下端部が第１のコンタクトの上端部に接続された第２のコンタクトと、第３の導電性材料からなり、下面が第１のコンタクトの下面よりも上方に位置し、上面が第２のコンタクトの上面よりも下方に位置し、第１及び第２のコンタクトから離隔した中間配線と、を設ける。そして、第２の導電性材料に対する第１の導電性材料の拡散係数は、第２の導電性材料に対する第３の導電性材料の拡散係数よりも小さい。 （もっと読む）

【課題】配線とコンタクトプラグの短絡を効果的に防止する。
【解決手段】半導体装置の製造方法は、隣り合う配線の間に位置する層間絶縁膜内に、配線が露出した第１のコンタクトホールを含む複数のコンタクトホールを形成する。次に、（ｉ）配線の露出した側面が、第１のコンタクトホールの第１の絶縁膜から構成される内壁側面と実質的に同一面となるか、又は（ｉｉ）第１のコンタクトホールの内壁側面において配線の露出した側面が窪んだ凹形状が形成されるように、露出した前記配線の一部を除去する。この後、コンタクトホールの内壁側面上にサイドウォール膜を形成後、コンタクトホール内に導電材料を充填することによりコンタクトプラグを形成する。 （もっと読む）

【課題】良好な特性を維持しつつ、微細化を達成した、酸化物半導体を用いた半導体装置を提供することを目的の一とする。
【解決手段】酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極またはドレイン電極は、第１の導電層と、第１の導電層の端面よりチャネル長方向に伸長した領域を有する第２の導電層と、を含み、第２の導電層の伸長した領域の上に、前記伸長した領域のチャネル長方向の長さより小さいチャネル長方向の長さの底面を有するサイドウォール絶縁層を有する半導体装置である。 （もっと読む）

【課題】電極構造体を具備するキャパシタ、その製造方法及び電極構造体を含む半導体装置を提供すること。
【解決手段】構造的安全性及び電気的特性が改善された電極構造体を有するキャパシタとそのような電極構造体が適用された半導体装置が開示される。電極構造体は絶縁層を有する基板、絶縁層を埋め立てる金属を含む第１導電パターン、第１導電パターンから延びて金属酸化物を含む第２導電パターン、そして第２導電パターン上に配置される第３導電パターンを含むことができる。写真エッチング工程を利用せずに簡単な工程で要求されるレベルの電気的な特性と集積度を確保することのできるキャパシタと半導体装置を実現することができる。 （もっと読む）

【課題】第１の溝を埋め込み特性に優れたＳＯＤ膜で埋め込むことで、ショートの発生を抑制することのできる半導体装置及びその製造方法を提供する。
【解決手段】第１の溝１７に第１のＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜を埋め込み、第１のＳＯＤ膜を高温で改質させることで第１の絶縁膜４５を形成し、第１の絶縁膜４５上に位置する部分の第１の溝１７に、第１のＳＯＤ膜と同じ材料よりなる第２のＳＯＤ膜４６を埋め込み、第１のＳＯＤ膜を改質させる温度よりも低い温度で、第２のＳＯＤ膜４６を改質させることで、第２の絶縁膜２７を形成し、その後、ウエットエッチングにより第１の絶縁膜４５を除去する。 （もっと読む）

【課題】メモリセルレイアウトを提供する。
【解決手段】メモリセルレイアウトに特徴のある製造方法が開示される。一例として、ダミー層と、ダミー層の側壁に沿ったスペーサを形成するステップを含む。一旦、スペーサが形成されると、ダミー層が除去され、スペーサがマスクとして用いられる。標準のリソグラフィックプロセスに代わって、スペーサを用いることにより、リソグラフィックプロセスの固有の限界が回避され、フィンＦＥＴ装置のさらなるスケーリングが達成される。 （もっと読む）

【課題】メモリセルアレイ端部の耐圧を向上させる。
【解決手段】不揮発性半導体記憶装置１０は、メモリセルトランジスタが配置される第１の領域と、メモリセルトランジスタに電気的に接続されたワード線を引き出す電極２１が配置される第２の領域と、周辺トランジスタが配置される第３の領域とを有する。第１の領域には、第１の幅を有する複数の第１のアクティブ領域ＡＡ１が設けられ、第２及び第３の領域にはそれぞれ、第１の幅より広い第２の幅を有する複数の第２及び第３のアクティブ領域ＡＡ３，ＡＡ５が設けられる。第２の領域の素子分離層２３Ｂの上面は、第１の領域の素子分離層２３Ａの上面より高く、第２の領域の電荷蓄積層３２Ｂは、上部の角の曲率半径が、第３の領域の電荷蓄積層４３よりも大きい。 （もっと読む）

【課題】上部拡散層上にコンタクトパッドを別途形成することなく、コンタクト合わせマージンを向上させる縦型トランジスタ構造を提供する。
【解決手段】本発明の半導体装置は、基板上に、柱状の半導体からなるボディ部（５）と、ボディ部の側面にゲート絶縁膜（１０）を介して設けられるゲート電極（１１）と、ボディ部の下部に接続される第１の拡散層（９）と、ボディ部の上面に接続される第２の拡散層（１６）とを備える縦構造トランジスタを含む半導体装置であって、第２の拡散層（１６）は、ボディ部の上面の面積以下の基板平面方向の断面を有する第１部分（１４）と、第１部分の上部にボディ部の上面の面積以上の基板平面方向の断面を有する第２部分（１５）とを備え、少なくとも第２部分がエピタキシャル成長層であり、隣接する縦型トランジスタ間に第２部分が接触することを防止する絶縁膜（１７）を有する。 （もっと読む）